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KR100693816B1 - 동적 소자 정합 방법 및 다중 비트 데이터 변환기 - Google Patents

동적 소자 정합 방법 및 다중 비트 데이터 변환기 Download PDF

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KR100693816B1
KR100693816B1 KR1020050076549A KR20050076549A KR100693816B1 KR 100693816 B1 KR100693816 B1 KR 100693816B1 KR 1020050076549 A KR1020050076549 A KR 1020050076549A KR 20050076549 A KR20050076549 A KR 20050076549A KR 100693816 B1 KR100693816 B1 KR 100693816B1
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김상호
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삼성전자주식회사
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Abstract

동적 소자 정합 방법 및 다중 비트 데이터 변환기가 개시되어 있다. 동적 소자 정합 방법은, 외부로부터 입력되는 디지털 데이터에 따라 아날로그 신호로 변환하기 위한 M개의 단위 소자들 중 제 1 방향으로 적어도 하나 이상의 단위 소자를 선택하는 단계와; 상기 선택 결과 기준 단위 소자가 선택되었는지를 판단하는 단계와; 상기 판단 결과 상기 기준 단위 소자가 선택되었으면, 상기 디지털 데이터의 최하위 비트의 값을 검사하는 단계; 및 상기 최하위 비트의 값이 제 1 값이면 다음 입력되는 디지털 데이터는 상기 제 1 방향의 역방향인 제 2 방향으로 상기 단위 소자를 선택하고, 상기 최하위 비트의 값이 제 2 값이면 다음으로 입력되는 디지털 데이터는 상기 제 1 방향으로 상기 단위 소자를 선택하는 단계로 이루어진다. 따라서, 간결한 알고리즘을 통하여 입력 신호의 적응성을 가지며 순차적 단위 소자 선택을 의사 랜덤하게 수행하는 개선된 데이터 가중 평균화 알고리즘이다.

Description

동적 소자 정합 방법 및 다중 비트 데이터 변환기 {METHOD FOR DYNAMIC ELEMENT MATCHING AND MULTI BIT DATA CONVERTER}
도 1은 종래의 단일 비트 변조기가 구비된 델타-시그마 데이터 변환기의 구성을 나타내는 블록도이다.
도 2는 본 발명의 바람직한 실시예에 따른 동적 소자 정합 방법이 적용되는 델타-시그마 데이터 변환기의 개략적인 구성을 도시하는 블록도이다.
도 3은 도 2에 도시된 델타-시그마 데이터 변환기 중 동적 소자 정합에 관련된 부분을 도시하는 블록도이다.
도 4는 본 발명의 바람직한 제 1 실시예에 따른 동적 소자 정합 방법의 흐름을 나타내는 순서도이다.
도 5는 도 4에 도시되어 있는 동적 소자 정합 방법의 수행 예를 설명하는 개념도이다.
도 6은 본 발명의 바람직한 제 2 실시예에 따른 동적 소자 정합 방법의 흐름을 나타내는 순서도이다.
도 7은 도 6에 도시되어 있는 동적 소자 정합 방법의 수행 예를 설명하는 개념도이다.
도 8은 본 발명의 바람직한 제 3 실시예에 따른 동적 소자 정합 방법의 흐름 을 나타내는 순서도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 다중 비트 변조기
200 : 동적 소자 정합부
210 : 제어부
220 : 스위칭부
300 : 다중 비트 디지털-아날로그 변환기
310 : 단위 소자
320 : 합산 노드
400 : 로우 패스 필터
본 발명은 다중 비트의 데이터 변환 시에 단위 소자의 반복적 선택으로 인하여 발생되는 인-밴드 톤(In-Band Tone)의 문제를 해소할 수 있는 동적 소자 정합 방법 및 다중 비트 데이터 변환기에 관한 것이다.
최근 들어, 아날로그 신호와 디지털 신호가 혼성된 혼성 모드 신호 처리(MMSP : Mixed Mode Signal Processing) 집적회로를 단일 칩으로 구현하기 위한 기 술들이 발전함에 따라, 고해상도의 데이터 변환기(Data Converter) 즉, 아날로그-디지털 변환기(ADC : Analog to Digital Converter) 및 디지털-아날로그 변환기(DAC : Digital to Analog Converter) 등에 대한 필요성이 증대되고 있다.
이러한, 데이터 변환기에는 나이키스트 비(Nyquist Rate)를 이용한 표본화 기법이 적용된 나이키스트 기반 데이터 변환기(Nyquist-Based Data Converter) 및 오버샘플링(Oversampling) 기법이 적용된 오버샘플링 데이터 변환기(Oversampling Data Converter) 등이 있다.
상기 나이키스트 기반 데이터 변환기는 입력 신호를 나이퀴스트 비로 표본화하므로 빠른 동작 속도를 얻을 수는 있으나, 고 정밀의 아날로그 수동 소자를 필요로 하고 잡음이나 신호의 간섭에 취약하기 때문에 높은 해상도를 얻기 어렵다.
따라서, 고해상도가 요구되는 데이터 변환을 위해서는 오버샘플링 데이터 변환기가 그 주류를 이루고 있다. 오버샘플링 데이터 변환기는 샘플링 주파수를 사용하므로 빠르고 복잡한 디지털 신호처리를 요구하지만, 비교적 정밀도를 적게 요구하는 아날로그 소자를 사용하여 구현이 가능하다.
특히, 이러한 오버 샘플링 데이터 변환기 중, 신호 대역 내의 잡음을 변형시키는 델타-시그마 데이터 변환기(Delta-Sigma Data Converter)는 신호의 주파수 범위가 작아 고해상도를 요구하는 음성 신호 대역 신호 처리에 널리 사용되고 있다.
도 1은 종래의 통상적인 델타-시그마 데이터 변환기(Delta-Sigma Digital DAta Converter)의 구성을 나타내는 블록도로서, 단일비트 변조기를 사용한 형태를 도시하고 있다.
도 1을 참조하면, 델타-시그마 데이터 변환기(10)는 단일 비트 변조기(Single-bit Modulator)(1)와, 1-비트 디지털-아날로그 컨버터(1-bit DAC)(3) 및 로우 패스 필터(Low Pass Filter)(5)로 구성된다.
단일 비트 변조기(1)로 디지털 데이터가 입력되면, 단일 비트 변조기(1)는 입력된 디지털 신호를 1비트의 시그마 델타 신호로 변환시켜 출력한다. 출력된 1비트의 시그마 델타 신호는 1-비트 디지털-아날로그 컨버터(3)를 거치면서 연속 시간 신호(Continuous Time Signal)로 변환된다. 로우 패스 필터(5)는 1-비트 디지털-아날로그 컨버터(3)를 통하여 출력되는 연속 시간 신호 중 필요한 대역만 통과시켜 최종적인 아날로그 신호를 출력한다.
이와 같은 델타-시그마 데이터 변환기(10)는 단일 비트 변조기(1)를 구비하므로, 양자화(Quantization) 단계가 2단계뿐이기 때문에 거의 완벽한 선형성(Linearity)을 보장한다. 그러나, 고해상도를 얻기 위해서는 고차 변조기가 필요하며 이 고차 변조기는 안정성 저하라는 문제를 가져온다.
따라서, 이러한 단일 비트 변조기(1)가 가지는 안정성 저하의 문제 때문에 델타-시그마 데이터 변환기에는 다중 비트 변조기(Multi-bit Modulator)가 주로 사용되고 있다.
상기 다중 비트 변조기는 단일 비트 변조기에 비하여 안정도가 뛰어나며, 낮은 오버샘플링비(OSR : Oversampling Ratio)를 가지고도 높은 신호대잡음비(SNR : Signal-to-Noise Ratio)를 얻을 수 있는 장점이 있다.
그런데, 이러한 다중 비트 변조기를 사용하는 델타-시그마 데이터 변환기의 경우 내부에 다중 비트의 디지털-아날로그 변환기의 사용을 필요로 한다. 그러나 이러한 경우 내부 디지털-아날로그 변환기에 존재하는 단위 소자간의 부정합(Mismatching) 문제를 가진다.
즉, 디지털 입력 코드의 각각의 비트는 대응되는 아날로그 단위 소자, 예를 들면 커패시터(Capacitor)들을 스위칭(Switching)함으로써 아날로그 신호로 변환되고 그 출력된 아날로그 신호들을 합산하여 출력하는 구조로 되어 있는데, 각 단위 소자간의 변동, 즉 부정합 오차가 디지털-아날로그 변환 시의 비 선형성을 가져오는 것이다.
그런데, 내부 아날로그-디지털 변환기의 선형 오차는 잡음 변형 기법(Noise Shaping)을 통하여 신호 대역 밖으로 밀어낼 수 있지만, 상기 내부 디지털-아날로그 변환기의 선형 오차는 전체 시스템의 전달 함수 상에서 신호와 동일한 위치에 놓여 전체 시스템의 성능에 영향을 미치게 된다.
따라서, 변환기의 단위 소자간의 부정합 문제를 해결하기 위하여 동적 소자 정합(DEM : Dynamic Element Matching)에 대한 연구가 활발하게 이루어져 왔다. 예를 들면, 미국 특허 제 5,990,819호의 "D/A 변환기 및 델타-시그마 D/A 변환기(D/A converter and Delta-Sigma D/A Converter)" 등에 동적 소자 정합 기법의 사용이 공지되어 있다.
상기 동적 소자 정합 기법을 이용하면 디지털-아날로그 변환기의 동작마다 단위 소자를 임의의 순서로 선택하여 소자간의 부정합을 주파수 영역에서 화이트 노이즈(White Noise)화 할 수 있다.
특히, 입력되는 디지털 코드에 대하여 단위 소자를 선택하는 데이터 가중 평균화(DWA : Data Weight Averaging) 기법과 같은 순환 알고리즘을 사용하면, 단위 소자간의 부정합을 평균화하여 신호 대역 내에서 부정합에 의한 잡음을 변형(Noise Shaping)하는 효과를 얻을 수 있다.
상기 데이터 가중 평균화에 대해서는 간행물 'Rex T. Baird, Terry S. Fiez, Linearity Enhancement of Multibit ΔΣ A/D and D/A Converters Using Data Weighted Averaging, IEEE Transaction on Circuits and Systems-II : Analog and Digital Signal Processing, Vol. 42, No. 12, December 1995'등에 그 기본적인 기술들이 공지되어 있다.
그런데, 종래의 데이터 가중 평균화의 알고리즘은 입력되는 디지털 신호에 대하여 단위 소자를 순차적으로 선택하거나 단순히 순서를 바꾸어 선택하므로, 특정 입력이 반복적으로 입력될 경우 인-밴드 톤(In-Band Tone)이 발생하는 문제점이 있다.
즉, 상기 데이터 가중 평균화와 같은 순환 알고리즘에서는 디지털 아날로그 변환기의 부정합 오차는 광대역 잡음으로 변환되지만, 특정 주파수에서 주기적인 신호 성분들, 즉 톤들을 나타내게 된다.
이러한 톤들의 생성은 바람직하지 않은데, 그 이유는 상기 톤들이 동적 범위를 저하시키고, 바람직한 신호 대역 외의 잡음을 복조하며, 또한 바람직한 신호 대역 내의 신호들을 방해하려는 경향을 지니기 때문이다. 상기 톤들이 비록 최저 잡음 이하에 존재하는 경우라도 오디오 변환기의 용도에서는 가청될 수도 있다. 특 히, 상기 톤의 문제는 입력되는 디지털 데이터가 작을수록 더 부각된다.
본 발명은 이러한 문제점을 해결하기 위한 것으로, 다중 비트의 데이터 변환 시에 간결한 논리를 통하여 입력 신호에 대한 적응성을 가지며 의사 랜덤(Pseudo Random)하게 순차적으로 단위 소자를 선택함으로써, 단위 소자의 반복적 선택으로 인하여 발생되는 인-밴드 톤의 문제를 해소할 수 있는 데이터 가중 평균화 알고리즘을 이용한 동적 소자 정합 방법을 제공하는데 본 발명의 제 1 목적이 있다.
또한, 상기 동적 소자 정합 방법을 실현시킬 수 있는 다중 비트 데이터 변환기를 제공하는데 본 발명의 제 2 목적이 있다.
이러한 본 발명의 제 1 목적을 달성하기 위한 본 발명에 따른 동적 소자 정합 방법은, 외부로부터 입력되는 디지털 데이터에 따라 아날로그 신호로 변환하기 위한 M개의 단위 소자들 중 적어도 하나 이상의 단위 소자를 좌측 방향 또는 우측 방향 중 선택된 한 방향인 제 1 방향으로 선택하는 단계와; 상기 선택 결과 기준 단위 소자가 선택되었는지를 판단하는 단계와; 상기 판단 결과 상기 기준 단위 소자가 선택되었으면, 상기 디지털 데이터의 최하위 비트의 값을 검사하는 단계; 및 상기 최하위 비트의 값이 논리 하이 또는 논리 로우 중 선택된 값인 제 1 값이면 다음 입력되는 디지털 데이터는 상기 제 1 방향의 역방향인 제 2 방향으로 상기 단위 소자를 선택하고, 상기 최하위 비트의 값이 상기 제 1 값이 반전된 값인 제 2 값이면 다음으로 입력되는 디지털 데이터는 상기 제 1 방향으로 상기 단위 소자를 선택하는 단계로 이루어진다.
이때, 상기 기준 단위 소자의 선택 여부 판단 결과 상기 기준 단위 소자가 선택되지 않았으면, 상기 다음으로 입력되는 디지털 데이터는 상기 제 1 방향으로 상기 단위 소자를 선택한다.
바람직하기로는, 상기 기준 단위 소자는 상기 M 개의 단위 소자들 중 중간 부분에 위치하는 단위 소자이다.
한편, 본 발명의 제 1 목적을 달성하기 위한 동적 소자 정합 방법은, 외부로부터 입력되는 디지털 데이터에 따라 아날로그 신호로 변환하기 위한 M개의 단위 소자들 중 적어도 하나 이상의 단위 소자를 좌측 방향 또는 우측 방향 중 선택된 한 방향인 제 1 방향으로 순차적으로 선택하는 단계와; 상기 선택 결과 기준 단위 소자가 선택되었는지를 판단하는 단계와; 상기 판단 결과 상기 기준 단위 소자가 선택되었으면, 상기 디지털 데이터의 최하위 비트의 값을 검사하는 단계와; 상기 검사 결과 상기 최하위 비트 값이 논리 하이 또는 논리 로우 중 선택된 값인 제 1 값이면, 상기 디지털 데이터의 값이 기준 데이터 값과 비교하는 단계; 및 상기 비교 결과 상기 디지털 데이터의 값이 상기 기준 데이터 값보다 작거나 같으면, 다음 입력되는 디지털 데이터는 상기 제 1 방향의 역방향인 제 2 방향으로 상기 단위 소자를 순차적으로 선택하고, 상기 디지털 데이터의 값이 기준 데이터 값보다 크면, 다음으로 입력되는 디지털 데이터는 상기 제 1 방향으로 상기 단위 소자를 순차적으로 선택하는 단계로 구성될 수도 있다. 이때, 상기 기준 데이터 값은 상기 디지털 데이터가 가질 수 있는 최대값의 1/2 내외의 값일 수 있다.
상기 기준 단위 소자의 선택 여부 판단 결과 상기 기준 단위 소자가 선택되지 않았으면, 상기 다음으로 입력되는 디지털 데이터는 상기 제 1 방향으로 상기 단위 소자를 순차적으로 선택한다. 또한, 상기 최하위 비트의 값이 상기 제 1 값이 반전된 값인 제 2 값이면 다음으로 입력되는 디지털 데이터는 상기 제 1 방향으로 상기 단위 소자를 순차적으로 선택한다.
한편, 본 발명의 제 1 목적을 달성하기 위한 동적 소자 정합 방법은, 외부로부터 입력되는 디지털 데이터에 따라 아날로그 신호로 변환하기 위한 M개의 단위 소자들 중 적어도 하나 이상의 단위 소자를 좌측 방향 또는 우측 방향 중 선택된 한 방향으로 순차적으로 선택하는 단계와; 상기 선택 결과 기준 단위 소자가 선택되었는지를 판단하는 단계와; 상기 판단 결과 상기 기준 단위 소자가 선택되었으면, 상기 디지털 데이터의 최하위 비트의 값을 검사하는 단계; 및 상기 최하위 비트의 값이 논리 하이 또는 논리 로우 중 선택된 값인 제 1 값이면 다음 입력되는 디지털 데이터는 상기 디지털 데이터가 선택한 마지막 단위 소자에서 J비트만큼 시프트한 단위 소자부터 순차적으로 상기 단위 소자를 선택하고, 상기 최하위 비트의 값이 상기 제 1 값이 반전된 값인 제 2 값이면 다음으로 입력되는 디지털 데이터는 상기 시프트없이 순차적으로 상기 단위 소자를 선택하는 단계로 구성될 수도 있다.
이때, 상기 최하위 비트값이 제 1 값이면, 상기 디지털 데이터의 값을 기준 데이터 값과 비교한 뒤, 상기 기준 데이터 값보다 적거나 같으면 상기 다음 입력되는 디지털 데이터는 상기 디지털 데이터가 선택한 마지막 단위 소자에서 J비트만큼 시프트한 단위 소자부터 순차적으로 상기 단위 소자를 선택하고, 상기 기준 데이터 값보다 크면, 상기 다음으로 입력되는 디지털 데이터는 상기 시프트없이 순차적으로 상기 단위 소자를 선택할 수 있다.
한편, 본 발명의 제 2 목적을 달성하기 위한 다중 비트 데이터 변환기는, 디지털 신호를 아날로그 신호로 변환시키기 위한 복수의 단위 소자들과; 제어 신호에 응답하여, 외부로부터 입력되는 디지털 데이터의 값에 따라 상기 복수의 단위 소자들 중 적어도 하나 이상의 단위 소자를 선택하여 스위칭하는 스위칭부와; 상기 디지털 데이터에 의하여 선택되는 단위 소자가 기준 단위 소자인지 여부를 판단하고, 상기 디지털 데이터의 최하위 비트의 값을 검사하여, 다음 디지털 데이터의 입력에 따른 단위 소자의 선택방향의 전환여부를 결정하는 상기 제어 신호를 상기 스위칭부로 인가하는 제어부; 및 상기 단위 소자들로부터 출력되는 아날로그 신호를 합산하여 출력하는 합산부로 이루어진다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
<실시예 1>
도 2는 본 발명의 바람직한 실시예에 따른 동적 소자 정합 방법이 적용되는 델타-시그마 데이터 변환기의 개략적인 구성을 도시하는 블록도이다.
도 2를 참조하면, 델타-시그마 데이터 변환기(1000)는 다중 비트 변조기(Multi-bit Modulator)(100), 동적 소자 정합부(DEM Block)(200), 다중 비트 디지털 아날로그 변환기(Multi-bit DAC)(300) 및 로우패스 필터(Low Pass Filter)(400)로 구성된다.
다중 비트 변조기(100)는 디지털 신호를 입력받아 잡음 변형(Noise Shaping)을 수행한 뒤 N비트의 디지털 데이터로 출력한다. 출력된 N비트의 디지털 데이터는 동적 소자 정합부(200)의 데이터 가중 평균화 논리에 따라 스위칭(Switching)되어 다중 비트 디지털-아날로그 변환기(300) 내에 존재하는 단위 소자들로 입력된 뒤, 연속 시간 신호 즉, 아날로그 신호로 변환되어 출력된다. 이어서 루프 필터(400)는 다중 비트 디지털-아날로그 변환기(300)로부터 출력된 아날로그 신호 중 불필요한 대역을 제거한 뒤 출력한다.
도 3은 도 2에 도시된 델타-시그마 데이터 변환기(1000) 중 동적 소자 정합에 관련된 부분을 도시하는 블록도로서, 동적 소자 정합부(200) 및 다중 비트 디지털 아날로그 변환기(300)의 상세 구성을 도시하고 있다.
도 3을 참조하면, 입력되는 N비트의 디지털 데이터는, 동적 소자 정합부(200)의 제어부(210)에 존재하는 데이터 가중 평균화 알고리즘(211)에 의한 제어를 받는 스위칭부(220)에 의하여 스위칭되어 복수개의 단위 소자(310)들에 입력되어 아날로그 신호로 변환된다.
이때, 상기 단위 소자(310)는 디지털 데이터를 아날로그 신호의 형태, 즉 전류, 전하 또는 전압으로 변환할 수 있는데 사용될 수 있는 임의의 회로 소자이다. 예를 들면, 스위치드(Switched) 커패시터 디지털-아날로그 변환기에 있어서 상기 단위 소자는 커패시터가 될 수 있다. 또한, 커런트 셀(Current Cell) 및 저항 어레이(Array) 등도 사용될 수 있다.
상기 단위 소자(310)들로부터 출력되는 아날로그 신호들은 합산 노드(320)를 통하여 합산된 뒤, 루프 필터(400)로 출력되게 된다.
도 4는 본 발명의 바람직한 제 1 실시예에 따른 동적 소자 정합 방법의 흐름을 나타내는 순서도이다.
도 4를 참조하면, 먼저, 디지털 데이터가 입력되면(단계:S1), 해당 디지털 데이터의 값에 따라 제 1 방향으로 단위 소자들을 선택한다(단계:S2).
이어서, 상기 디지털 데이터가 기준 단위 소자를 선택하였는지를 판단하고(단계:S3), 만약 상기 디지털 데이터가 기준 단위 소자를 선택하였으면, 상기 디지털 데이터의 최하위 비트(LSB : Least Significant Bit)의 값을 검사한다(단계:S4).
만약, 상기 디지털 데이터가 기준 단위 소자를 선택하지 않았으면 다음으로 입력되는 디지털 데이터는 방향 전환 없이 상기 제 1 방향에 따라 단위 소자를 선택한다. 즉, 단위 소자의 선택 방향을 그대로 유지한다(단계:S6).
이때, 상기 기준 단위 소자는 복수의 단위 소자 중 방향 전환을 위하여 설정된 단위 소자로서, 중간 부근에 위치하는 단위 소자를 기준 단위 소자로 설정하는 것이 바람직하다.
한편, 상기 디지털 데이터의 최하위 비트의 값을 검사하여(단계:S4), 상기 디지털 데이터의 최하위 비트의 값이 홀수이면(단계:S5), 다음으로 입력되는 디지털 데이터는 상기 제 1 방향의 반대방향인 제 2 방향에 따라 단위 소자를 선택한다. 즉, 단위 소자의 선택 방향을 전환한다(단계:S7).
만약, 상기 디지털 데이터의 최하위 비트의 값이 홀수가 아니면 다음으로 입 력되는 디지털 데이터는 상기 제 1 방향에 따라 단위 소자를 선택한다. 즉, 단위 소자의 선택 방향을 그대로 유지한다(단계:S6).
도 5는 도 4의 동적 소자 정합 방법의 수행 예를 설명하는 개념도로서, 입력되는 3비트의 디지털 데이터를 상기 도 4에 도시된 과정에 따라 6개의 단위 소자 즉, 제 1 단위 소자, 제 2 단위 소자, 제 3 단위 소자, 제 4 단위 소자, 제 5 단위 소자 및 제 6 단위 소자로 스위칭하기 위한 데이터 가중 평균화 알고리즘의 수행 상태를 나타내고 있다. 이때, 상기 단위 소자들은 순환 알고리즘에 의하여 원형으로 배치된 개념이다. 즉, 제 1 단위 소자와 제 6 단위 소자는 이웃하는 단위 소자라 할 수 있다.
도 5를 참조하면, 첫 번째로 디지털 데이터 2 즉, '010'이 입력되면 첫 번째 단위 소자인 제 1 단위 소자부터 제 1 방향인 오른쪽 방향으로 두 개의 단위 소자를 선택한다. 즉, 제 1 단위 소자와 제 2 단위 소자가 선택된다.
이때, 상기 디지털 데이터 2가 방향 전환 조건인 기준 단위 소자를 선택하지 않았으므로 다음으로 입력되는 디지털 데이터는 제 1 방향으로 단위 소자를 선택한다. 본 제 1 실시예에서 상기 기준 단위 소자는 제 3 단위 소자이다.
이어서, 디지털 데이터 4 즉, '100'이 입력되면, 제 3 단위 소자부터 제 1 방향으로 제 6 단위 소자까지를 선택한다. 이때, 상기 디지털 데이터 4가 방향 전환 조건 중 기준 단위 소자인 제 3 단위 소자를 선택하기는 하였으나, 최하위 비트가 '0' 즉, 홀수가 아니므로 다음의 입력 디지털 데이터는 동일한 제 1 방향으로 단위 소자를 선택한다.
이어서, 디지털 데이터 3 즉, '011'이 입력되면, 제 1 단위 소자부터 제 1 단위 소자부터 제 1 방향으로 제 3 단위 소자까지를 선택한다. 이때, 상기 디지털 데이터 3이 기준 단위 소자인 제 3 단위 소자를 선택하였으며, 최하위 비트가 '1' 즉, 홀수이다. 따라서, 다음의 입력 디지털 데이터는 제 1 방향과 반대방향인 제 2 방향 즉, 왼쪽으로 단위 소자를 선택한다.
이러한 과정을 통하여 다음으로 순차 입력되는 디지털 데이터 4, 디지털 데이터 5 및 디지털 데이터 1은 제 2 방향으로 단위 소자를 선택한다.
이때, 입력되는 디지털 데이터 1은 제 3 단위 소자를 선택하였으며 최하위 비트의 값이 '1'이므로 다음으로 입력되는 디지털 데이터는 제 1 방향으로 단위 소자를 선택한다.
즉, 다음으로 입력되는 디지털 데이터 3은 제 1 방향으로 단위 소자를 선택한다. 이때, 선택의 시작 포인트는, 이전에 제 1 방향으로 제 3 소자가 마지막으로 선택되었으므로, 입력되는 디지털 데이터 3은 그 다음 단위 소자인 제 4 단위 소자부터 제 5 단위 소자와 제 6 단위 소자를 선택한다.
이어서, 디지털 데이터 5는 제 1 방향으로 단위 소자를 선택한다. 이때, 상기 디지털 데이터 5는 제 3 단위 소자를 선택하였으며 최하위 비트의 값이 '1'이므로 다음으로 입력되는 디지털 데이터는 제 1 방향의 반대 방향인 제 2 방향으로 단위 소자를 선택한다.
이 경우에도 이전에 제 2 방향으로 선택을 수행하였던 종료 포인트가 제 3 단위 소자이므로, 디지털 데이터 2는 그 다음 단위 소자인 제 1 단위 소자와 제 2 단위 소자를 선택한다. 이어서, 입력되는 디지털 데이터 4는 제 2 방향으로 제 6 단위 소자, 제 5 단위 소자, 제 4 단위 소자 및 제 3 단위 소자를 선택한다.
상술한 바와 같이, 본 제 1 실시예는 양자화 레벨의 중간 지점에서 디지털 데이터를 점검하여, 중간 부근에 위치한 기준 단위 소자를 선택하는 디지털 데이터의 최하위 비트를 검사한 뒤, 최하위 비트가 홀수가 아닐 때는 이전의 진행 방향을 그대로 진행하고, 홀수일 경우에는 진행 방향을 전환하는 알고리즘을 갖는다.
따라서, 중간 부근에 위치한 기준 단위 소자를 선택하는 디지털 데이터의 최하위 비트가 홀수일 확률은 사전에 정해질 수 없는 충분히 랜덤한 경우이므로, 기본적인 데이터 가중 평균화를 수행하면서 포인터 위치는 중간 중간에 랜덤하게 선택하여 단일 소자가 반복적으로 선택되는 것을 방지할 수 있게 된다. 즉, 간결한 알고리즘을 통하여 입력되는 디지털 데이터에 대한 적응성을 가지며 의사 랜덤하게 순차적으로 단위 소자를 선택할 수 있다.
한편, 데이터 가중 평균화에서의 인-밴드 톤 현상은 입력 디지털 데이터의 크기가 작을수록 더 심해지는 경향을 보이므로, 중간 부근에 설정되는 기준 단위 소자를 선택하는 디지털 데이터의 최하위 비트가 홀수일 때마다 매번 진행 방향을 바꾸는 대신, 입력 디지털 데이트의 최하위비트가 홀수이면서 동시에 데이터의 값이 작은 경우에 대해서만 진행 방향을 바꾸는 알고리즘도 가능하다. 이는 제 2 실시예를 통하여 설명한다.
<실시예 2>
도 6은 본 발명의 바람직한 제 2 실시예에 따른 동적 소자 정합 방법의 흐름을 나타내는 순서도이다.
도 6을 참조하면, 먼저, 디지털 데이터가 입력되면(단계:S11), 해당 디지털 데이터의 값에 따라 제 1 방향으로 단위 소자들을 선택한다(단계:S12).
이어서, 상기 디지털 데이터가 기준 단위 소자를 선택하였는지를 판단하고(단계:S13), 만약 상기 디지털 데이터가 기준 단위 소자를 선택하였으면, 상기 디지털 데이터의 최하위 비트의 값을 검사한다(단계:S14). 만약, 상기 디지털 데이터가 기준 단위 소자를 선택하지 않았으면 다음으로 입력되는 디지털 데이터는 상기 제 1 방향에 따라 단위 소자를 선택한다. 즉, 단위 소자의 선택 방향을 그대로 유지한다(단계:S17).
한편, 상기 디지털 데이터의 최하위 비트의 값을 검사하여(단계:S14), 상기 디지털 데이터의 최하위 비트의 값이 홀수이면(단계:S15), 상기 디지털 데이터가 기준 데이터 값보다 작은지를 검사한다(단계:S16).
이때, 상기 디지털 데이터의 값이 기준 데이터 값보다 작으면, 다음으로 입력되는 디지털 데이터는 상기 제 1 방향의 반대방향인 제 2 방향에 따라 단위 소자를 선택한다. 즉, 단위 소자의 선택 방향을 전환한다(단계:S18). 상기 디지털 데이터가 기준 데이터 값보다 크면 방향 전환을 하지 않는다(단계:S17).
만약 상기 디지털 데이터의 최하위 비트의 값이 홀수가 아니면, 다음으로 입력되는 디지털 데이터는 상기 제 1 방향에 따라 단위 소자를 선택한다. 즉, 단위 소자의 선택 방향을 그대로 유지한다(단계:S17).
한편, 상기 방향 전환 조건이 소정의 수 Q만큼 일어났을 때만 방향을 전환 는 것도 가능하다. 예를 들면, 상기 방향 전환 조건이 3번 일어난 시점에서만 선택 방향을 전환하도록 하는 것이다. 이때, 상기 Q는 기 설정된 수일 수도 있고 랜덤한 수일 수도 있을 것이다.
도 7은 도 6의 동적 소자 정합 방법의 수행 예를 설명하는 개념도로서, 기준 데이터 값이 3인 경우이다.
도 7을 참조하면, 첫 번째 디지털 데이터 2부터, 디지털 데이터 4, 디지털 데이터 3, 디지털 데이터 4, 디지털 데이터 5, 디지털 데이터 1, 디지털 데이터 3 및 디지털 데이터 5는 앞서 설명한 도 5와 동일하게 단위 소자들을 선택한다.
그런데, 상기 마지막으로 입력된 디지털 데이터 5의 경우, 제 3 단위 소자를 선택하였으며, 최하위 비트의 값이 '1'이므로 다음으로 입력되어 앞선 제 1 실시예의 방향 전환 조건은 충족되었다. 그러나, 상기 디지털 데이터 5는 기준 데이터 값인 3보다 크므로, 방향 전환 조건을 충족할 수 없다.
따라서, 상기 디지털 데이터 5의 다음에 입력되는 디지털 데이터는 방향 전환을 하지 않고, 단위 소자 선택 방향인 제 1 방향을 그대로 유지한다.
한편, 상술한 조건이 충족될 때마다 방향을 바꾸는 대신 미리 정해진 간격으로 좌측 또는 우측으로 시프트(Shift)시킬 수도 있다. 이러한 동적 소자 정합 방법은 제 3 실시예를 통하여 설명된다.
<실시예 3>
도 8은 본 발명의 바람직한 제 3 실시예에 따른 동적 소자 정합 방법의 흐름을 나타내는 순서도이다.
도 8을 참조하면, 먼저, 디지털 데이터가 입력되면(단계:S21), 해당 디지털 데이터의 값에 따라 제 1 방향으로 단위 소자들을 선택한다(단계:S22).
이어서, 상기 디지털 데이터가 기준 단위 소자를 선택하였는지를 판단하고(단계:S23), 만약 상기 디지털 데이터가 기준 단위 소자를 선택하였으면, 상기 디지털 데이터의 최하위 비트의 값을 검사한다(단계:S24).
만약, 상기 디지털 데이터가 기준 단위 소자를 선택하지 않았으면 다음으로 입력되는 디지털 데이터는 시프트 없이 선택된 마지막 단위 소자의 다음 단위 소자부터 선택한다(단계:S26).
이때, 상기 기준 단위 소자는 복수의 단위 소자 중 시프트의 판단을 위하여 설정된 단위 소자로서, 중간 부근에 위치하는 단위 소자를 기준 단위 소자로 설정하는 것이 바람직하다.
한편, 상기 디지털 데이터의 최하위 비트의 값을 검사하여(단계:S24), 상기 디지털 데이터의 최하위 비트의 값이 홀수이면(단계:S25), 다음으로 입력되는 디지털 데이터는 상기 디지털 데이터가 선택한 단위 소자로부터 좌측 또는 우측으로 J비트 시프트 한 위치에 존재하는 단위 소자부터 선택한다(단계:S27). 이때, J비트는 설정된 값이다.
만약, 상기 디지털 데이터의 최하위 비트의 값이 홀수가 아니면 다음으로 입력되는 디지털 데이터는, 시프트 없이, 마지막으로 선택된 단위 소자의 다음에 위 치하는 단위 소자부터 선택한다(단계:S26).
한편, 이러한 제 3 실시예의 경우에도 시프트 조건에, 기준 단위 소자의 선택 여부와 최하위 비트의 홀수 여부 이외에 앞서 언급되었던 기준 데이터 값의 초과 여부를 고려할 수 있음은 물론이다.
또한, 상기 시프트 조건이 발생할 때마다 시프트를 발생시키는 것이 아니라 상기 시프트 조건이 Q번 발생하였을 때 포인트를 이동시켜 시프트를 발생시키는 것도 가능하다. 이때, 상기 Q는 기 설정된 수일 수도 있고 랜덤한 수일 수도 있을 것이다.
이상 본 발명에 대하여 그 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시켜 실시할 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
이상 설명한 바와 같이, 본 발명에 따른 개선된 데이터 가중 평균화 알고리즘을 이용한 동적 소자 정합 방법에 따르면, 간결한 알고리즘을 통하여 입력 신호의 적응성을 가지며 순차적 단위 소자의 선택을 의사 랜덤하게 수행할 수 있으므로, 단위 소자의 반복적인 선택으로 인하여 발생되는 인-밴드 톤의 문제를 대폭 감소시킬 수 있게 된다.

Claims (27)

  1. 외부로부터 입력되는 디지털 데이터에 따라 아날로그 신호로 변환하기 위한 M개의 단위 소자들 중 적어도 하나 이상의 단위 소자를 좌측 방향 또는 우측 방향 중 선택된 한 방향인 제 1 방향으로 선택하는 단계;
    상기 선택 결과 기준 단위 소자가 선택되었는지를 판단하는 단계;
    상기 판단 결과 상기 기준 단위 소자가 선택되었으면, 상기 디지털 데이터의 최하위 비트의 값을 검사하는 단계; 및
    상기 최하위 비트의 값이 논리 하이 또는 논리 로우 중 선택된 값인 제 1 값이면 다음 입력되는 디지털 데이터는 상기 제 1 방향의 역방향인 제 2 방향으로 상기 단위 소자를 선택하고, 상기 최하위 비트의 값이 상기 제 1 값이 반전된 값인 제 2 값이면 다음으로 입력되는 디지털 데이터는 상기 제 1 방향으로 상기 단위 소자를 선택하는 단계를 포함하는 것을 특징으로 하는 동적 소자 정합 방법.
  2. 삭제
  3. 제 1 항에 있어서, 상기 기준 단위 소자는 상기 M 개의 단위 소자들 중 중간 부분에 위치하는 단위 소자인 것을 특징으로 하는 동적 소자 정합 방법.
  4. 제 1 항에 있어서, 상기 기준 단위 소자의 선택 여부 판단 결과 상기 기준 단위 소자가 선택되지 않았으면, 상기 다음으로 입력되는 디지털 데이터는 상기 제 1 방향으로 상기 단위 소자를 선택하는 것을 특징으로 하는 동적 소자 정합 방법.
  5. 삭제
  6. 외부로부터 입력되는 디지털 데이터에 따라 아날로그 신호로 변환하기 위한 M개의 단위 소자들 중 적어도 하나 이상의 단위 소자를 좌측 방향 또는 우측 방향 중 선택된 한 방향인 제1 방향으로 순차적으로 선택하는 단계;
    상기 선택 결과 기준 단위 소자가 선택되었는지를 판단하는 단계;
    상기 판단 결과 상기 기준 단위 소자가 선택되었으면, 상기 디지털 데이터의 최하위 비트의 값을 검사하는 단계;
    상기 검사 결과 상기 최하위 비트 값이 논리 하이 또는 논리 로우 중 선택된 값인 제 1 값이면, 상기 디지털 데이터의 값이 기준 데이터 값과 비교하는 단계; 및
    상기 비교 결과 상기 디지털 데이터의 값이 상기 기준 데이터 값보다 작거나 같으면, 다음 입력되는 디지털 데이터는 상기 제 1 방향의 역방향인 제 2 방향으로 상기 단위 소자를 순차적으로 선택하고, 상기 디지털 데이터의 값이 기준 데이터 값보다 크면, 다음으로 입력되는 디지털 데이터는 상기 제 1 방향으로 상기 단위 소자를 순차적으로 선택하는 단계를 포함하는 것을 특징으로 하는 동적 소자 정합 방법.
  7. 삭제
  8. 제 6 항에 있어서, 상기 기준 데이터 값은 상기 디지털 데이터가 가질 수 있는 최대값의 1/2 내외의 값인 것을 특징으로 하는 동적 소자 정합 방법.
  9. 제 6 항에 있어서, 상기 기준 단위 소자는 상기 M 개의 단위 소자들 중 중간 부분에 위치하는 단위 소자인 것을 특징으로 하는 동적 소자 정합 방법.
  10. 제 6 항에 있어서, 상기 기준 단위 소자의 선택 여부 판단 결과 상기 기준 단위 소자가 선택되지 않았으면, 상기 다음으로 입력되는 디지털 데이터는 상기 제 1 방향으로 상기 단위 소자를 순차적으로 선택하는 것을 특징으로 하는 동적 소자 정합 방법.
  11. 제 6 항에 있어서, 상기 최하위 비트의 값이 상기 제 1 값이 반전된 값인 제 2 값이면 다음으로 입력되는 디지털 데이터는 상기 제 1 방향으로 상기 단위 소자를 순차적으로 선택하는 것을 특징으로 하는 동적 소자 정합 방법.
  12. 삭제
  13. 외부로부터 입력되는 디지털 데이터에 따라 아날로그 신호로 변환하기 위한 M개의 단위 소자들 중 적어도 하나 이상의 단위 소자를 좌측 방향 또는 우측 방향 중 선택된 한 방향으로 순차적으로 선택하는 단계;
    상기 선택 결과 기준 단위 소자가 선택되었는지를 판단하는 단계;
    상기 판단 결과 상기 기준 단위 소자가 선택되었으면, 상기 디지털 데이터의 최하위 비트의 값을 검사하는 단계; 및
    상기 최하위 비트의 값이 논리 하이 또는 논리 로우 중 선택된 값인 제 1 값이면 다음 입력되는 디지털 데이터는 상기 디지털 데이터가 선택한 마지막 단위 소자에서 J비트만큼 시프트한 단위 소자부터 순차적으로 상기 단위 소자를 선택하고, 상기 최하위 비트의 값이 상기 제 1 값이 반전된 값인 제 2 값이면 다음으로 입력되는 디지털 데이터는 상기 시프트없이 순차적으로 상기 단위 소자를 선택하는 단계를 포함하는 것을 특징으로 하는 동적 소자 정합 방법.
  14. 삭제
  15. 제 13 항에 있어서, 상기 기준 단위 소자는 상기 M 개의 단위 소자들 중 중간 부분에 위치하는 단위 소자인 것을 특징으로 하는 동적 소자 정합 방법.
  16. 제 13 항에 있어서, 상기 기준 단위 소자의 선택 여부 판단 결과 상기 기준 단위 소자가 선택되지 않았으면, 상기 다음으로 입력되는 디지털 데이터는 상기 시프트 없이 순차적으로 상기 단위 소자를 선택하는 것을 특징으로 하는 동적 소자 정합 방법.
  17. 삭제
  18. 제 13 항에 있어서, 상기 시프트 단계에서 상기 J비트만큼 좌측 및 우측 중 어느 하나로 시프트 하는 것을 특징으로 하는 동적 소자 정합 방법.
  19. 제 13 항에 있어서, 상기 최하위 비트값이 제 1 값이면, 상기 디지털 데이터의 값을 기준 데이터 값과 비교한 뒤, 상기 기준 데이터 값보다 적거나 같으면 상기 다음 입력되는 디지털 데이터는 상기 디지털 데이터가 선택한 마지막 단위 소자에서 J비트만큼 시프트한 단위 소자부터 순차적으로 상기 단위 소자를 선택하고, 상기 기준 데이터 값보다 크면, 상기 다음으로 입력되는 디지털 데이터는 상기 시프트없이 순차적으로 상기 단위 소자를 선택하는 것을 특징으로 하는 동적 소자 정합 방법.
  20. 제 19 항에 있어서, 상기 기준 데이터 값은 상기 디지털 데이터가 가질 수 있는 최대값의 1/2 내외의 값인 것을 특징으로 하는 동적 소자 정합 방법.
  21. 디지털 신호를 아날로그 신호로 변환시키기 위한 복수의 단위 소자들;
    제어 신호에 응답하여, 외부로부터 입력되는 디지털 데이터의 값에 따라 상기 복수의 단위 소자들 중 적어도 하나 이상의 단위 소자를 선택하여 스위칭하는 스위칭부;
    상기 디지털 데이터에 의하여 선택되는 단위 소자가 기준 단위 소자인지 여부를 판단하고, 상기 디지털 데이터의 최하위 비트의 값을 검사하여, 다음 디지털 데이터의 입력에 따른 단위 소자의 선택 방향의 전환여부를 결정하는 상기 제어 신호를 상기 스위칭부로 인가하는 제어부; 및
    상기 단위 소자들로부터 출력되는 아날로그 신호를 합산하여 출력하는 합산부를 포함하는 것을 특징으로 하는 다중 비트 데이터 변환기.
  22. 제 21 항에 있어서, 상기 단위 소자는 커패시터, 커런트 셀 및 저항 어레이 중 어느 하나인 것을 특징으로 하는 다중 비트 데이터 변환기.
  23. 삭제
  24. 제 21 항에 있어서, 상기 제어부는 상기 최하위 비트의 값을 검사하여, 상기 최하위 비트의 값이 논리 하이 또는 논리 로우 중 선택된 제 1 값일 때 상기 선택 방향을 전환하는 것을 특징으로 하는 다중 비트 데이터 변환기.
  25. 삭제
  26. 제 21 항에 있어서, 상기 제어부는 상기 최하위 비트의 값을 검사하여, 상기 최하위 비트의 값이 논리 하이 또는 논리 로우 중 선택된 제 1 값이면, 상기 디지털 데이터의 값이 기준 데이터 값보다 작거나 같을 경우에만 상기 선택 방향을 전환하는 것을 특징으로 하는 다중 비트 데이터 변환기.
  27. 제 21 항에 있어서, 상기 제어부는 상기 디지털 데이터에 의하여 선택되는 단위 소자가 기준 단위 소자를 선택하고, 상기 디지털 데이터의 최하위 비트의 값이 논리 하이 또는 논리 로우 중 선택된 제 1 값인 경우가 Q번 발생할 경우, 다음 디지털 데이터의 입력에 따른 단위 소자의 선택 방향을 전환하는 것을 특징으로 하는 다중 비트 데이터 변환기.
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