KR102750778B1

KR102750778B1 - 델타 시그마 변조기 루프 내의 비동기 sar의 준안정성에 대한 보상

Info

Publication number: KR102750778B1
Application number: KR1020217017701A
Authority: KR
Inventors: 아비셰크 반됴파드야이
Original assignee: 아나로그 디바이시즈 인코포레이티드
Priority date: 2018-12-10
Filing date: 2019-12-09
Publication date: 2025-01-06
Anticipated expiration: 2039-12-09
Also published as: CN113169746A; US11539373B2; DE112019006137T5; KR20210091757A; CN113169746B; WO2020123363A1; US20210297087A1

Abstract

본 명세서에는 델타 시그마 변조기(DSM) 루프 내의 연속 근사 레지스터(SAR) 아날로그-디지털 변환기(ADC)에 대한 준안정성 검출기 및 보상기 회로의 일부 예가 개시되어 있다. 준안정성 검출기는 SAR ADC의 출력에서 준안정성을 검출할 수 있고 보상기 회로는 준안정성을 보상하기 위해 보상 방식을 구현할 수 있다. 준안정성의 식별 및/또는 준안정성에 대한 보상으로 SAR ADCS의 준안정성에 의해 야기될 수 있는 DSM 루프에 대한 유해한 영향 및/또는 오류를 피할 수 있다.

Description

델타 시그마 변조기 루프 내의 비동기 SAR의 준안정성에 대한 보상

관련 출원

본 개시내용은 2018년 12월 10일자로 출원된 발명의 명칭이 "델타 시그마 변조기 루프 내의 비동기 SAR의 준안정성을 보상하는 방법"인 미국 가출원 제62/777,288호에 대한 우선권을 주장하며, 그 개시내용은 전체가 참조로 포함된다.

개시내용의 분야

본 개시내용은 비동기 연속 근사 레지스터 아날로그-디지털 변환기를 포함할 수 있는 집적 회로 분야, 특히 델타 시그마 변조기에 관한 것이다.

많은 전자장치 응용에서 아날로그-디지털 변환기(ADC)는 예를 들어, 디지털 전자장치에 의한 추가 디지털 신호 처리 또는 저장을 위해 아날로그 입력 신호를 디지털 출력 신호로 변환한다. 대체로, ADC는 데이터 처리 목적으로 실제 현상, 예를 들어 광, 소리, 온도, 전자기파 또는 압력을 나타내는 아날로그 전기 신호를 변환할 수 있다. 예를 들어, 측정 시스템에서 센서는 측정을 수행하고 아날로그 신호를 생성한다. 그 후, 아날로그 신호는 추가 처리를 위해 디지털 출력 신호를 생성하도록 ADC에 입력으로서 제공된다. 다른 경우에, 송신기가 정보를 공중으로 전달하기 위해 전자기파를 사용하여 아날로그 신호를 생성하거나 송신기가 케이블을 통해 정보를 전달하기 위해 아날로그 신호를 송신한다. 그 후, 아날로그 신호는 예를 들어 디지털 전자장치에 의한 추가 처리를 위해 디지털 출력 신호를 생성하기 위해 수신기에서 ADC에 대한 입력으로 제공된다.

많은 응용에서 광범위하게 적용할 수 있기 때문에 ADC는 광대역 통신 시스템, 오디오 시스템, 수신기 시스템 등과 같은 장소에서 찾을 수 있다. ADC에서 회로를 설계하는 것은 각 응용이 성능, 전력, 비용 및 크기에 대해 상이한 요구를 가질 수 있기 때문에 간단하지 않은 작업이다. ADC는 통신, 에너지, 의료, 계측 및 측정, 모터 및 전력 제어, 산업 자동화 및 항공 우주/방위를 포함한 광범위한 응용에 사용된다. ADC가 필요한 응용이 증가함에 따라 빠르고 정확한 변환에 대한 요구도 증가한다.

이용될 수 있는 한가지 특정 유형의 ADC는 비동기 연속 근사 레지스터(SAR) ADC이다. 비동기 SAR ADC는 다른 ADC보다 전력 효율이 높으며 다른 ADC에서 이용되는 고주파 클록을 제거하는 데 사용할 수 있다. 그러나, SAR ADC는 준안정성 문제를 나타낼 수 있으며, 이로 인해 SAR ADC가 수행하는 변환 프로세스가 중단될 수 있다. 준안정성을 해결하기 위한 일부 기존 접근법에는 추가 비교기 추가 및/또는 변환 프로세스를 트리거하는 클록의 후속 클록 사이클에서 준안정성을 검출하려는 시도가 포함된다. 이러한 기존 접근법은 SAR ADC에 추가 부하를 추가하고 SAR ADC의 비교기(또는 비교기들)의 전력 소비량과 면적을 증가시키고 및/또는 비동기 SAR ADC에 의한 변환 프로세스에 지연을 추가한다.

본 명세서에는 델타 시그마 변조기(DSM) 루프 내의 연속 근사 레지스터(SAR) 아날로그-디지털 변환기(ADC)에 대한 준안정성 검출기 및 보상기 회로의 일부 예가 개시되어 있다. 준안정성 검출기는 SAR ADC의 출력에서 준안정성을 검출할 수 있고 보상기 회로는 준안정성을 보상하기 위해 보상 방식을 구현할 수 있다. 준안정성의 식별 및/또는 준안정성에 대한 보상은 SAR ADC의 준안정성에 의해 야기될 수 있는 DSM 루프에 대한 유해한 영향 및/또는 오류를 피할 수 있다.

특정 실시예에서, 연속 근사 레지스터(SAR) 아날로그-디지털 변환기(ADC)의 준안정성을 검출하기 위한 장치가 제공된다. 장치는 기준 클록을 포함하고, 기준 클록의 신호는 SAR ADC에 의한 변환을 트리거하는 SAR ADC의 ADC 클록의 신호와 동일한 주파수를 가지며 그로부터 오프셋된다. 이 장치는 SAR ADC 및 기준 클록에 연결된 플립-플롭을 더 포함하며, 플립-플롭은 기준 클록의 신호에 의해 트리거될 때 SAR ADC에 의해 출력된 준비 신호의 값을 래치하고, 준비 신호의 래치된 값에 기초하여 SAR ADC의 준안정성이 검출되었는지 여부의 표시를 출력하도록 구성된다.

특정 실시예에서, 델타 시그마 변조기(DSM) 루프가 제공된다. DSM 루프는 비동기 SAR ADC를 포함하고, 비동기 SAR ADC에 의한 변환은 ADC 클록에 의해 트리거된다. DSM 루프는 비동기 SAR ADC로부터 준비 신호를 수신하기 위해 비동기 SAR ADC에 연결된 준안정성 검출기를 더 포함하고, 준안정성 검출기는 기준 클록에 의해 트리거되고, 기준 클록에 의해 트리거되는 것에 응답하여 준비 신호에 기초하여 비동기 SAR ADC의 준안정성을 검출한다.

특정 실시예에서, 비동기 SAR ADC의 준안정성을 검출하는 방법이 제공된다. 이 방법은 준안정성 검출기에 의해 기준 클록에 의해 생성된 기준 신호의 하강 에지를 검출하고, 준안정성 검출기에 의해 기준 신호의 하강 에지를 검출하는 것에 응답하여 SAR ADC의 준비 신호의 값을 래치하는 단계를 포함한다. 방법은 준안정성 검출기에 의해, 준비 신호의 래치된 값에 기초하여 SAR ADC의 준안정성이 검출되었는지 여부의 표시를 출력하는 단계를 더 포함한다.

본 개시내용 및 그 특징 및 이점에 대한 보다 완전한 이해를 제공하기 위해, 첨부 도면과 함께 다음의 설명을 참조하며, 첨부 도면에서, 유사한 참조 번호는 유사한 부분을 나타낸다.
도 1은 본 개시내용의 일부 실시예에 따른 예시적인 DSM 루프를 도시한다.
도 2a는 본 개시내용의 일부 실시예에 따른 예시적인 비동기 SAR ADC(200)의 일부를 도시한다.
도 2b는 본 개시내용의 일부 실시예에 따른 도 2a의 예시적인 비동기 SAR ADC(200)의 다른 부분을 도시한다.
도 3은 본 개시내용의 일부 실시예에 따른 예시적인 준안정성 검출기를 도시한다.
도 4는 본 개시내용의 일부 실시예에 따른 준안정성 검출기의 기능을 예시하는 타이밍도를 도시한다.
도 5는 본 개시내용의 일부 실시예에 따른 준안정성 검출기의 기능을 예시하는 타이밍도를 도시한다.
도 6은 본 개시내용의 일부 실시예에 따른 준안정성 검출기의 기능을 예시하는 타이밍도를 도시한다.
도 7은 본 개시내용의 일부 실시예에 따른 다른 예시적인 DSM 루프를 도시한다.
도 8은 본 개시내용의 일부 실시예에 따른 DSM 루프를 구현하는 예시적인 시스템을 도시한다.
도 9는 본 개시내용의 일부 실시예에 따른 DSM 루프에 의해 수행될 수 있는 예시적인 절차를 도시한다.
도 10은 본 개시내용의 일부 실시예에 따른 DSM 루프에 의해 생성된 신호의 차트를 도시한다.

개요

비교기는 SAR(연속 근사 레지스터) ADC를 포함하여 많은 상이한 종류의 아날로그-디지털 변환기(ADC)에 자주 사용된다. 불행히도, 비교기는 변환 프로세스 동안 준안정 상태를 나타낼 수 있다. 비교기가 변환 프로세스 동안 특정 시간에 준안정 상태를 나타내는 경우 준안정 상태의 표시는 ADC의 동작을 중단시키고 및/또는 특히 비교기가 피드백 시스템에서 사용되는 경우 다른 문제를 야기할 수 있다. 그러므로, 비교기 준안정성을 검출할 수 있는 준안정성 검출기와 이를 보상하기 위한 준안정성 보상기를 구현하는 것이 유리하다. 준안정성 검출기 및 준안정성 보상기의 한 가지 예시적인 응용은 양자화기, 델타 시그마 변조기의 일부 또는 임의의 피드백 시스템의 일부로 사용되는 비동기 SAR ADC에 있다.

준안정성과 델타 시그마 변조기/루프에 대한 그 영향

래치 비교기는 SAR ADC 및 델타 시그마 ADC(델타 시그마 변조기/루프 포함)와 같은 일부 ADC의 기본 구성 블록이다. 일반적으로 말하면, 래치 비교기는 준안정성 문제를 나타낼 수 있다. 비교기가 유효한 상태(즉, 비교기의 출력이 로직 1과 로직 0 사이에 있거나 로직 1과 로직 0 사이에서 연속적으로 바운스됨)에 안착하지 않은 경우, 이는 준안정 상태라 지칭된다. 준안정성은 비교기가 클록 에지와 같은 지정된 시간에 준안정 상태에 있을 때 발생한다. 준안정성은 무작위 현상이다. 비동기 SAR ADC에서 비교기의 준안정성은 변환 프로세스를 중단시킬 수 있다. 이는 비동기 SAR ADC가 델타 시그마 변조기의 피드백 루프의 일부로서 양자화기로 사용될 때 유해할 수 있다. 노이즈 플로어가 영향을 받아 ADC가 기능하지 못하게 할 수 있다. 신호 대 잡음비(SNR)가 저하된다. 최상위 비트(MSB) 시도에 대해/그 동안 준안정성이 발생할 때 영향은 더욱 두드러진다. 일부 기존 시스템은 준안정성 문제를 해결하려고 시도하지만 한계와 절충점들이 있다.

루프에 SAR ADC를 갖는 델타 시그마 변조기

도 1은 본 개시내용의 일부 실시예에 따른 예시적인 델타 시그마 변조기(DSM) 루프(100)를 도시한다. DSM 루프(100)는 오버샘플링 ADC이다. 예를 들어, DSM 루프(100)는 DSM 루프(100)의 입력(110)에서 아날로그 신호를 수신하고 DSM 루프(100)의 출력(112)에서 아날로그 신호의 디지털 신호 표현을 출력한다.

DSM 루프(100)는 합산 노드(102)를 포함한다. 합산 노드(102)는 DSM 루프(100)의 피드백 루프의 일부로서 이용된다. 특히, 합산 노드(102)는 DSM 루프(100)의 입력(110)으로부터 아날로그 신호를 수신하고 메인 디지털-아날로그 변환기(DAC)(108)를 통해 합산 노드(102)로 루프백되는 아날로그 신호를 수신한다. 합산 노드(102)는 입력(110)을 통해 수신된 아날로그 신호에서 메인 DAC(108)로부터 수신된 아날로그 신호를 감산하여 아날로그 신호를 생성한다. 합산 노드(102)는 2개의 아날로그 신호의 합산을 제공하는 임의의 로직에 의해 구현될 수 있다. 또한, 합산 노드(102)는 메인 DAC(108)로부터 수신된 아날로그 신호를 무효화하는 로직을 포함할 수 있다.

합산 노드(102)에 의해 생성된 아날로그 신호는 DSM 루프(100)의 아날로그 루프 필터(104)에 제공된다. 아날로그 루프 필터(104)는 M차 아날로그 루프 필터를 포함할 수 있으며, 여기서 M은 양의 정수이다. 아날로그 루프 필터(104)는 아날로그 루프 필터(104)의 출력에서 필터링된 차동 아날로그 신호를 생성하기 위해 차동 아날로그로부터의 노이즈를 필터링할 수 있다. 아날로그 루프 필터(104)의 유형은 DSM 루프(100)가 구현되는 응용에 기초하여 선택될 수 있다. 예를 들어, 아날로그 루프 필터(104)는 DSM이 구현되는 응용에 기초한 저역 통과 필터, 고역 통과 필터 또는 대역 통과 필터일 수 있다.

아날로그 루프 필터(104)에 의해 생성된 필터링된 차동 아날로그 신호는 DSM 루프(100)의 양자화기(106)에 제공된다. 양자화기(106)는 N-비트 양자화기를 포함할 수 있으며, 여기서 N은 양의 정수이다. 필터링된 차동 아날로그 신호는 양자화기(106)에 의해 양자화된다. 특히, 양자화기(106)는 필터링된 차동 아날로그 신호를 나타내는 N-비트 디지털 출력 신호를 생성할 수 있다. 일부 실시예에서, 양자화기(106)는 도 2와 관련하여 설명된 비동기 SAR ADC(200)를 포함한다.

양자화기(106)로부터의 디지털 출력 신호는 DSM 루프(100)의 출력(112) 및 메인 DAC(108)에 제공된다. 메인 DAC(108)는 양자화기(106)로부터 수신된 디지털 출력 신호를 디지털 출력 신호를 나타내는 아날로그 신호로 변환하고, 아날로그 신호는 입력(110)으로부터의 아날로그 신호와의 합산을 위해 합산 노드(102)에 제공된다. 또한, 양자화기로부터의 디지털 출력 신호는 아날로그 루프 필터(104)에 제공된다. 아날로그 루프 필터(104)는 디지털 출력 신호에 기초하여 초과 루프 지연(ELD) 보상을 수행할 수 있다. 샘플에 따라, 디지털 출력의 코드 변경은 수 비트가 될 수 있다.

DSM 루프의 일부 기존 구현에서, DSM 루프의 양자화기 (예컨대, 양자화기(106))는 플래시 ADC(예를 들어, N 비트를 생성하기 위한 비교기 뱅크)를 이용한다. 플래시 ADC는 전력이 많이 소모되고 면적이 비효율적일 수 있으므로 일부 DSM 루프는 대신 SAR ADC를 사용할 수 있다. SAR ADC는 가장 전력 효율이 높은 ADC이며 비동기 SAR ADC를 사용하면 변환 단계 동안 비트 시도에 필요한 고주파 클록을 사용할 필요가 없다. 통상적으로, 양자화기(106)는 메인 DAC(108)에서의 동적 요소 매칭(DEM), 메인 DAC(108)의 안착, 초과 루프 지연 보상 등과 같은 동작을 처리하기 위해 ADC 클록 속도보다 더 높은 속도로 변환해야 한다.

비동기 SAR ADC 아키텍처

도 2a는 본 개시내용의 일부 실시예에 따른 예시적인 비동기 SAR ADC(200)의 일부를 도시한다. 도 2b는 본 개시내용의 일부 실시예에 따른 도 2a의 예시적인 비동기 SAR ADC(200)의 다른 부분을 도시한다. 도 2a의 우측에 있는 중단 표시를 갖는 선은 도 2b의 하단에 있는 중단 표시를 갖는 선과 연결될 수 있다. 도 2a 및 도 2b는 본 개시내용 전반에 걸쳐 집합적으로 도 2로 지칭될 수 있다. 일부 실시예에서, 비동기 SAR ADC(200)는 완전 차동 비동기 SAR ADC를 포함한다. SAR ADC(200)는 일부 실시예에서 양자화기(106)(도 1) 내에서 구현될 수 있다.

비동기 SAR ADC(200)는 용량성 디지털-아날로그 변환기(CAP DAC)(202)를 포함한다. CAP DAC(202)는 비동기 SAR ADC(200)의 입력(208)에 연결된다. 입력(208)은 아날로그 루프 필터(104)(도 1)와 같은 아날로그 루프 필터에 연결될 수 있다. CAP DAC(202)는 아날로그 루프 필터로부터 수신된 신호를 샘플링할 수 있다. 샘플링은 SAR ADC(200)의 SAR 로직(206)의 출력에 의해 제어될 수 있다. CAP DAC(202)는 출력(210) 상에서 신호의 샘플링을 출력한다.

SAR ADC(200)는 비교기(204)를 더 포함한다. 비교기(204)는 일부 실시예에서 완전 동적 고속 비교기일 수 있다. 비교기(204)의 입력(212)은 CAP DAC(202)의 출력(210)에 연결되고 CAP DAC(202)로부터 샘플링을 수신한다. 비교기(204)는 샘플링을 비교하고 비교 결과("비교기 출력 데이터"로 지칭될 수 있음)를 출력(214)에 출력한다. 비교기(204)는 또한 비교 준비 출력인 CRDY(216)에 대해 비트 시도가 완료되었는지 여부의 표시를 출력한다. 특히, 비트 시도는 비교기(204)가 비트 시도를 위해 출력(214) 상의 유효한 비트(로직 1 또는 로직 0)에 안착할 때 완료될 수 있다. 비교기(204)의 출력(214)은 비트 시도가 완료되었는지 여부의 표시가 CRDY(216)에 출력되기 전에 준안정 상태에 있을 수 있다.

SAR ADC(200)는 SAR 로직(206)을 더 포함한다. SAR 로직(206)은 일부 실시예에서 맞춤형 동적 래치 기반 SAR 로직일 수 있다. SAR 로직(206)의 입력(218)은 비교기(204)의 출력(214) 및 CRDY(216)에 연결된다. SAR 로직(206)은 출력(214) 및 CRDY(216) 상의 값을 래치한다. SAR 로직(206)은 SAR 로직(206)의 출력에 래치된 값을 출력한다. 특히, SAR 로직(206)은 비교기(204)에 의한 비교 결과의 래치된 값을 제1 비교 출력(220)("DP[5:0]"으로 표시됨) 및 제2 비교 출력(222)("DN[5:0]"로 표시됨)에 출력한다. 제1 비교 출력(220) 상의 값 및 제2 비교 출력(222)의 값은 후속 비트 시도를 위한 전하 재분배와 같은 CAP DAC(202)의 커패시터를 제어하고/하거나 CAP DAC(202)에 인가되는 데이터를 제어할 수 있다. 또한, SAR 로직(206)은 준비 출력인 RDY(224)에 CRDY(216)의 래치된 값을 출력한다.

예시된 실시예에서, SAR ADC(200)는 6 비트 SAR ADC이다. 다른 실시예에서, SAR ADC(200)는 예시된 것보다 더 많거나 더 적은 비트를 가질 수 있다. 예를 들어, SAR ADC(200)는 6 비트보다 더 많거나 더 적은 출력을 생성할 수 있다.

준안정성 검출

준안정성의 검출은 비교기(204)에 의해 생성된 임의의 비트 판정에서 검출될 수 있다. 예를 들어, 비교기(204)의 출력(214)의 준안정성은 SAR ADC(200)에 의해 수행된 각 비트 시도 후에 검출될 수 있다. 일부 실시예에서, 준안정성의 검출이 수행될 비트 판정은 프로그램 가능할 수 있다. 예를 들어, 비교기(204)의 출력(214)의 준안정성은 프로그래밍에 따라 특정 정의된 비트 시도 후에만 검출될 수 있다. 준안정성은 도 3과 관련하여 더 설명된 바와 같이 특정 시간에 검출될 수 있다. 시간 기준(예를 들어, 기준 클록)은 비동기 회로를 사용하여 로컬에서 또는 글로벌 클록에서 유도될 수 있다.

도 3은 본 개시내용의 일부 실시예에 따른 예시적인 준안정성 검출기(300)를 도시한다. 준안정성 검출기(300)는 플립-플롭(304)을 포함한다. 플립-플롭(304)은 D 플립-플롭을 포함할 수 있다. 플립-플롭(304)은 트리거될 때 플립-플롭(304)의 입력(306)에 값을 래치할 수 있고, 플립-플롭(304)의 출력(308)에 값을 출력할 수 있다.

플립-플롭(304)의 입력(306)은 SAR ADC(200)(도 2)의 RDY(224)(도 2)에 연결되고, 여기서 RDY(224)는 비트 시도가 완료되었는지 여부의 표시의 래치된 값을 갖는다. 예시된 실시예에서, 인버터(302)는 RDY(224)와 플립-플롭(304) 사이에 연결되고, 여기서 인버터(302)는 RDY(224)의 값을 반전시킨다. 다른 실시예에서, 인버터(302)는 생략될 수 있고 플립-플롭(304)은 반전되지 않은 RDY(224) 상의 값을 수신할 수 있다.

플립-플롭(304)의 클록 입력(310)은 기준 클록에 연결된다. 기준 클록은 SAR ADC 200의 비트 시도를 트리거하는 ADC 클록과 상이한 타이밍을 가지고 있다. 특히, 기준 클록은 ADC 클록으로부터 오프셋된 기준 클록의 위상을 갖는 ADC 클록과 동일한 주파수일 수 있다. 기준 클록은 ADC 클록과 별개의 클록이거나 ADC 클록에서 유도될 수 있다. 기준 클록은 플립-플롭(304)을 트리거할 수 있으며, 플립-플롭(304)은 입력(306)에 값을 래치하고 래치된 값을 플립-플롭(304)의 출력(308)에 출력한다. 클록 입력(310)은 기준 클록의 하강 에지가 플립-플롭(304)을 트리거하도록 반전된다. 다른 실시예에서, 클록 입력(310)은 기준 클록의 상승 에지가 플립-플롭(304)을 트리거하도록 반전되지 않을 수 있다.

플립-플롭(304)의 출력(308) 상의 래치된 값은 준안정성 검출기(300)의 출력이다. 특히, 준안정성 검출기(300)의 출력에서 래치된 값은 기준 클록이 플립-플롭(304)을 트리거할 때 SAR ADC(200)의 준안정성을 표시한다. 예를 들어, 준안정성 검출기(300)의 출력에서 래치된 값이 로직 0(로직 로우라고도 지칭됨)인 것은 비교기(204)가 플립-플롭(304)이 트리거되었을 때 유효한 상태에 안착했음을 표시하고, 준안정성 검출기(300)의 출력이 로직 1(로직 하이라고도 지칭됨)인 것은 준안정성 검출기(300)가 인버터(302)를 포함할 때와 같은 일부 실시예에서 비교기(204)가 플립-플롭(304)이 트리거되었을 때 유효한 상태에 안착하지 않았음(즉, 준안정 상태에 있음)을 표시한다.

ADC 클록에 의해 트리거되는 SAR ADC(200)의 비트 시도 및 기준 클록에 의해 트리거되는 준안정성 검출기(300)의 준안정성 결정을 기초로, 비트 시도의 트리거링과 임의의 준안정성을 검출하는 사이의 시간은 ADC 클록의 클록 사이클보다 더 작다. 특히, 준안정성 검출기(300)는 SAR ADC(200)가, 비트 시도를 트리거하는 특정 방향으로 전이되는 ADC 클록의 제1 에지와 동일한 방향으로 전이되는 ADC 클록의 후속 에지 사이에 발생하는 기준 클록의 에지에서 유효한 비트 값에 안착했는지 여부를 검출할 수 있다. 기준 클록의 에지는 ADC 클록의 제1 에지 이후 미리 결정된 시간에 발생할 수 있다. ADC 클록의 클록 사이클 미만의 준안정성을 검출하는 기능은 SAR ADC(200)의 장기 준안정성으로 인해 발생할 수 있는 문제를 방지하는 데 도움이 될 수 있다.

도 4는 본 개시내용의 일부 실시예에 따른 준안정성 검출기의 기능을 예시하는 타이밍도(400)를 도시한다. 특히, 타이밍도(400)는 ADC 클록 타이밍 신호(402) 및 기준 클록 타이밍 신호(404)를 포함한다. ADC 클록 타이밍 신호(402)는 SAR ADC(200)(도 2; 특히, 비교기(204)(도 2))에 제공되고, 상승 에지는 SAR ADC(200)에 의한 비트 변환의 개시를 야기한다. 기준 클록 타이밍 신호(404)는 준안정성 검출기(300)(도 3; 특히, 플립-플롭(304)(도 3))에 제공되고, 준안정성 검출기(300)에 의한 준안정성 검출을 트리거한다.

타이밍도(400)는 비트 시도 신호(406)를 더 포함한다. 비트 시도 신호(406)는 비교기(204)에 의해 비트 시도가 수행되고 있을 때(즉, 비교기(204)가 유효한 비트 값에 안착하려고 시도할 때)를 표시한다. 특히, 비트 시도 신호(406)는 비트 시도 신호(406)가 하이일 때 비교기(204)가 유효한 비트 값에 안착하려고 시도하고 있을 때를 표시하고, 비트 시도 신호(406)가 로우일 때, 비교기(204)가 유효한 비트 값에 안착하였거나 및/또는 비트 시도를 수행하지 않을 때를 표시한다.

타이밍도(400)는 준비 신호(408)를 더 포함한다. 준비 신호(408)는 RDY(224)(도 2) 상의 SAR ADC(200)의 SAR 로직(206)(도 2)에 의해 출력될 수 있는 신호를 예시한다. 준비 신호(408)는 비트 시도가 완료되었을 때(즉, 비교기(204)가 유효한 비트 값에 안착)를 표시한다. 특히, 준비 신호(408)는 준비 신호(408)가 하이일 때 비교기(204)가 유효한 비트 값에 안착했음을 표시하고, 준비 신호(408)가 로우일 때 비교기(204)가 유효한 비트 값에 안착하지 않았거나 및/또는 비트 시도를 수행하지 않음을 표시한다.

타이밍도(400)는 준안정성 검출기 신호(410)를 더 포함한다. 준안정성 검출기 신호(410)는 출력(308)(도 3)에서 준안정성 검출기(300)에 의해 출력될 수 있는 신호를 예시한다. 준안정성 검출기 신호(410)는 준안정성 검출시에 SAR ADC(200)가 준안정 상태에 있을 때를 표시한다. 특히, 준안정성 검출기 신호(410)는, 준안정성 검출기 신호(410)가 하이일 때 플립-플롭(304)(도 3)이 마지막으로 트리거될 때 SAR ADC(200)가 준안정 상태에 있는 것으로 준안정성 검출기(300)가 검출했음을 표시하고, 준안정성 검출기 신호(410)가 로우일 때 플립-플롭(304)이 마지막으로 트리거되었을 때 준안정성 검출기(300)가 준안정성을 검출하지 않았음을 표시한다.

예시된 실시예에서, ADC 클록 타이밍 신호(402) 및 기준 클록 타이밍 신호(404)는 공통 주파수를 갖지만 클록 사이클의 대략 1/4만큼 오프셋된다. 특히, ADC 클록 타이밍 신호(402)는 클록 사이클의 대략 1/4만큼 기준 클록 타이밍 신호(404)를 뒤따른다. 다른 실시예에서, 오프셋의 양은 클록 사이클의 1/4과 상이할 수 있다. ADC 클록 타이밍 신호(402) 및 기준 클록 타이밍 신호(404)의 오프셋의 양은 비교기(204)가 유효한 비트 값에 안착하기 위한 시간의 양을 정의할 수 있다. 일부 실시예에서, 오프셋의 양은 원하는 응용에 맞도록 프로그램 가능할 수 있다.

ADC 클록 타이밍 신호(402)는 비교기(204)에 의해 수행될 비트 시도를 트리거할 수 있다. 예시된 실시예에서, ADC 클록 타이밍 신호(402)의 상승 에지는 비교기(204)에 의해 수행될 비트 시도를 트리거한다. 특히, ADC 클록 타이밍 신호(402)의 제1 상승 에지(412)는 제1 그룹의 비트 시도(414)를 트리거하고 ADC 클록 타이밍 신호(402)의 제2 상승 에지(416)는 제2 그룹의 비트 시도(418)를 트리거한다. 비트 시도 그룹에 기초하여, 준비 신호(408)는 개별 비트 시도가 완료되었을 때를 표시한다. 특히, 준비 신호(408)는 제1 그룹의 비트 시도(414)에 대응하는 준비 표시(420) 그룹을 가지며, 여기서 준비 표시는 하이에서 로우로 전이되는 비트 시도에 응답하여 발생하며, 이는 비교기(204)가 비트 시도에 대해 유효한 비트 값에 안착하였음을 표시한다. 제2 그룹의 비트 시도(418)가 하이에서 로우로 전이되지 못하기 때문에, 준비 신호(408)는 제2 그룹의 비트 시도(418)에 대응하는 준비 표시를 갖지 않는다.

기준 클록 타이밍 신호(404)는 준안정성 검출기(300)에 의해 수행될 준안정성 검출을 트리거할 수 있다. 예시된 실시예에서, 기준 클록 타이밍 신호(404)의 하강 에지는 준안정성 검출기(300)에 의해 수행될 준안정성 검출을 트리거한다. 준안정성 검출기(300)가 트리거될 때 준안정성 검출기(300)는 트리거 시간에 준비 표시를 위해 준비 신호(408)를 검사한다. 특히, 준안정성 검출기(300)는 준비 신호(408)가 트리거에서 하이인지 여부를 검사한다. 준비 신호(408)가 하이인 경우, 준안정성 검출기(300)는 비교기(204)가 유효한 비트 값에 안착했다고(즉, 준안정 상태에 있지 않음) 결정하고 준비 신호(408)가 로우이면 준안정성 검출기(300)는 비교기(204)가 유효한 비트 값에 안착하지 않았다고(즉, 준안정 상태에 있음) 결정한다. 준안정성이 검사되는 비트 시도는 일부 실시예에서 프로그램 가능할 수 있다.

예시된 실시예에서, 준안정성 검출기(300)는 기준 클록 타이밍 신호(404)의 제1 하강 에지(422)에서 트리거되고, 트리거될 때 준비 표시(즉, 준비 신호(408)가 하이임)에 대해 준비 신호(408)를 검사한다. 준안정성 검출기(300)는 준안정성 검출기(300)가 트리거되는 것과 동시에 나타나는 준비 표시 그룹(420)의 준비 표시 중 하나를 검출하고, 준비 표시에 기초하여, 비교기(204)가 유효한 비트 값에 안착했다고(즉, 준안정 상태에 있지 않음) 결정한다. 준안정성 검출기(300)가 비교기(204)가 유효한 비트 값에 안착했다고 결정한 것에 기초하여, 준안정성 검출기(300)는 준안정성 검출기(300)에 의해 준안정성이 검출되지 않았음을 표시하기 위해 준안정성 검출기 신호(410)를 로우 상태로 유지한다.

준안정성 검출기(300)는 예시된 실시예에서 기준 클록 타이밍 신호(404)의 제2 하강 에지(424)에서 추가로 트리거된다. 준안정성 검출기(300)는 트리거될 때 준비 표시(즉, 준비 신호(408)가 하이임)에 대해 준비 신호(408)를 검사한다. 준안정성 검출기(300)는 준안정성 검출기(300)가 트리거될 때 준비 표시의 부재(즉, 준비 신호(408)가 로우임)를 검출하고, 준비 표시의 부재에 기초하여 비교기(204)가 유효한 비트 값에 안착하지 않았음(즉, 준안정 상태에 있음)을 결정한다. 준안정성 검출기(300)가 비교기(204)가 유효한 비트 값에 안착하지 않았다고 결정한 것에 기초하여, 준안정성 검출기(300)는 준안정성 검출기(300)에 의해 준안정성이 검출된 것을 표시하기 위해 준안정성 검출기 신호(410)를 (준안정성 검출기 신호(410)의 하이 부분(426)에 의해 예시된 바와 같이) 하이 상태로 전이시킨다.

준안정성 검출기에는 다양한 옵션을 사용할 수 있다. 일부 경우에, 어떤 비트 시도 준안정성을 검출할지를 프로그램 할 수 있다. 경우에 따라, 준안정성에 대해 비트의 전부 또는 일부를 검사하도록 프로그램할 수 있다. 일부 경우에는 어떤 비트를 검사할지의 선택이 각 비트에 대한 검출 전후의 조합 로직으로 구현될 수 있다. 경우에 따라, 기준 클록은 로컬에서 생성되거나 ADC에 대한 전역 입력이 될 수 있다. 일부 경우에는 준안정성이 검사되는 기간을 프로그램할 수 있다.

준안정성 검출기(300)에 의해 준안정성이 검출된 후, 준안정성 검출기 신호(410)는 준안정성 검출기(300)가 리셋되도록 하는 이벤트가 발생할 때까지 준안정성이 검출되었음을 표시하는 하이 상태를 유지할 수 있다. 일부 실시예에서, 준안정성 검출기(300)가 리셋되게 하는 이벤트는 ADC 클록 타이밍 신호(402)의 상승 에지의 발생을 포함한다. 다른 실시예에서, 준안정성 검출기(300)가 리셋되게 하는 이벤트는 비교기(204)가 더 이상 준안정 상태에 있지 않음을 표시하는 준비 신호(408)로 후속 비트 시도가 완료되는 것을 포함한다.

도 5는 본 개시내용의 일부 실시예에 따른 준안정성 검출기의 기능을 예시하는 타이밍도(500)를 도시한다. 특히, 타이밍도(500)는 준안정성 검출기(300)의 ADC 클록의 상승 에지 발생시 리셋되는 준안정성 검출기(300)(도 3)의 실시예를 예시한다. 다른 실시예에서, 준안정성 검출기(300)는 외부 트리거를 통해 리셋될 수 있다. 외부 트리거는 ADC 클록에 대해 동기식일 수 있거나 ADC 클록에 대해 비동기식일 수 있다.

예시된 실시예에서, 준안정성 검출기(300)는 제1 그룹의 비트 시도(504)가 비교기(204)(도 2)가 준안정 상태에 진입하게 하는 것을 검출했다. 제1 그룹의 비트 시도(504)는 ADC 클록 타이밍 신호(502)의 제1 상승 에지(510)에 의해 트리거되었다. 준안정성 검출기(300)가 준안정 상태로 진입하는 비교기(204)를 검출하는 것에 응답하여, 준안정성 검출기(300)는 준안정성 검출기 신호(506)가 (준안정성 검출기 신호(506)의 하이 부분(508)에 의해 예시된 바와 같이) 하이가 되게 하여 준안정성이 검출되었음을 표시한다. 준안정성 검출기 신호(506)는 하이 상태로 유지될 수 있고, 이에 의해 준안정 상태의 검출 후에 준안정성이 검출되었음을 표시할 수 있다.

준안정성 검출기 신호(506)가 하이 상태에 있는 동안, ADC 클록 타이밍 신호(502)의 제2 상승 에지(512)가 발생하고, 제2 상승 에지(512)는 제1 상승 에지(510)에 후속한다. 예시된 실시예에서, 제2 상승 에지(512)는 준안정성 검출기(300)가 리셋되게 한다. 준안정성 검출기(300)를 리셋하면 준안정성 검출기 신호(506)가 (준안정성 검출기 신호(506)의 로우 부분(514)에 의해 예시된 바와 같이) 로우 상태로 전이되고, 이에 따라 준안정성 검출기 신호(506)를 준안정성이 검출되지 않았음을 표시하도록 리셋하며, 준안정성 검출기(300)는 준안정성의 추가 사례에 대해 다시 모니터링을 시작한다. 준안정성 검출기(300)가 리셋되면, 준안정성 검출기(300)는 준안정성 검출기(300)가 리셋되는 것에 후속하여 발생하는 비트 시도 그룹의 준안정성을 모니터링할 수 있다.

도 6은 본 개시내용의 일부 실시예에 따른 준안정성 검출기의 기능을 예시하는 타이밍도(600)를 도시한다. 특히, 타이밍도(600)는 준안정성 없이 비트 시도의 그룹의 완료가 발생하면 리셋되는 준안정성 검출기(300)(도 3)의 실시예를 예시한다.

예시된 실시예에서, 준안정성 검출기(300)는 제1 그룹의 비트 시도(604)가 비교기(204)(도 2)가 준안정 상태에 진입하게 하는 것을 검출했다. 제1 그룹의 비트 시도(604)는 ADC 클록 타이밍 신호(602)의 상승 에지(610)에 의해 트리거되었다. 준안정성 검출기(300)가 준안정 상태로 진입하는 비교기(204)를 검출하는 것에 응답하여, 준안정성 검출기(300)는 준안정성 검출기 신호(606)가 (준안정성 검출기 신호(606)의 하이 부분(608)에 의해 예시된 바와 같이) 하이가 되게 하여 준안정성이 검출되었음을 표시한다. 준안정성 검출기 신호(606)는 준안정 상태의 검출 후에 하이 상태로 유지될 수 있다.

준안정성 검출기 신호(606)는 하이 상태로 유지될 수 있고, 이에 따라 준안정 상태에 진입하지 않고 비트 시도 그룹의 변환이 완료될 때까지 준안정성이 검출되었음을 표시한다. 예시된 실시예에서, 비교기(204)는 제2 그룹의 비트 시도(612)의 변환 동안 준안정 상태에 진입하고, 이에 의해 준안정성이 검출되었음을 표시하며, 제2 그룹의 비트 시도(612)는 준안정성 검출기 신호(606)가 초기에 하이가 되게 하는 제1 그룹의 비트 시도(604)에 후속하여 발생한다. 비교기(204)가 준안정 상태로 진입하게 하는 제2 그룹의 비트 시도(612)로 인해, 준안정성 검출기 신호(606)는 제2 그룹의 비트 시도(612) 이후에 하이로 유지된다. 비교기(204)는 준안정 상태에 진입하지 않고 제3 그룹의 비트 시도(614)를 완료하고, 제3 그룹의 비트 시도(614)는 제1 그룹의 비트 시도(604) 및 제2 그룹의 비트 시도(612)에 후속하여 발생한다. 준비 신호(618)는 제3 그룹의 비트 시도(614)가 비교기(204)가 준안정 상태로 진입하게 하지 않았음을 표시할 수 있다. 준안정 상태에 진입하지 않고 제3 그룹의 비트 시도(614)가 변환되는 것에 응답하여, 준안정성 검출기(300)가 리셋될 수 있고 (준안정성 검출기 신호(606)의 로우 부분(616)에 의해 예시된 바와 같이) 준안정성 검출기 신호(606)가 로우가 될 수 있으며, 이에 의해 준안정성이 검출되지 않았음을 표시하고 준안정성 검출기(300)는 준안정성의 추가 사례에 대해 다시 모니터링을 시작한다. 준안정성 검출기 신호(606)는 준안정성 검출기(300)가 리셋되는 것에 후속하여 발생하는 비트 시도 그룹의 준안정성을 모니터링할 수 있다.

준안정성 보상

DSM 루프 내의 SAR ADC의 준안정성은 DSM 루프 내에서 오류를 야기할 수 있으므로 SAR ADC의 검출된 준안정성을 보상하는 것이 유용할 수 있다. 검출된 준안정성을 보상하기 위해 DSM 루프는 하나 이상의 보상 방식을 구현할 수 있는 준안정성 보상기를 포함할 수 있다. 도 7은 본 개시내용의 일부 실시예에 따른 다른 예시적인 DSM 루프(700)를 도시한다. 특히, DSM 루프(700)는 하나 이상의 보상 방식을 구현할 수 있는 보상기 회로(702)( "준안정성 보상기"라고도 지칭될 수 있음)를 포함한다.

DSM 루프(700)는 합산 노드(704), 아날로그 루프 필터(706) 및 메인 DAC(708)를 포함한다. 합산 노드(704)는 합산 노드(102)(도 1)의 특징 중 하나 이상을 포함한다. 또한, 아날로그 루프 필터(706)는 아날로그 루프 필터(104)(도 1)의 특징 중 하나 이상을 포함한다. 메인 DAC(708)는 메인 DAC(108)(도 1)의 특징 중 하나 이상을 포함한다. 일부 실시예에서, 합산 노드(704), 아날로그 루프 필터(706) 및 메인 DAC(708)는 각각 수정 없이 합산 노드(102), 아날로그 루프 필터(104) 및 메인 DAC(108)와 동일할 수 있다. 합산 노드(704)는 DSM 루프(700)의 입력(710) 및 메인 DAC(708)의 출력(712)에 연결되고, 입력(710) 상의 신호에서 출력(712) 상의 신호를 감산한 결과를 제공한다.

DSM 루프(700)는 CAP DAC(714)를 더 포함한다. CAP DAC(714)는 CAP DAC(202)(도 2)의 특징 중 하나 이상을 포함한다. CAP DAC(714)는 아날로그 루프 필터(706)의 출력(716) 및 보상기 회로(702)의 출력(718)에 연결된다. CAP DAC(714)는 CAP DAC(202)가 입력(208)(도 2)에서 신호를 샘플링하는 것과 같이 출력(716)에 제공된 신호를 샘플링하고 SAR 비트 시도를 위해 전하를 재분배한다. 또한, 보상기 회로(702)의 출력(718) 상의 신호는 제1 비교 출력(220)(도 2) 및 제2 비교 출력(222)(도 2)이 CAP DAC(202)에 의한 샘플링을 제어하는 것과 같이 CAP DAC(714)에 의해 수행되는 샘플링을 제어한다. 출력(718)은 본질적으로 단일 종단 또는 차동적일 수 있다.

DSM 루프(700)는 비교기(720)를 더 포함한다. 비교기(720)는 비교기(204)(도 2)의 하나 이상의 특징을 포함한다. 비교기(720)는 CAP DAC(714)의 출력(722)에 연결된다. 비교기(720)는 CAP DAC(714)의 출력(722)에서 수신된 신호를 비교한다.

DSM 루프(700)는 ADC 클록(724)을 더 포함한다. ADC 클록(724)은 ADC 클록 타이밍 신호(402)(도 4)와 같은 클록 신호를 생성한다. ADC 클록(724)은 비교기(720)에 연결되고 클록 신호를 비교기(720)에 제공한다. ADC 클록(724)에 의해 제공되는 클록 신호는 비교기(720)를 트리거하여 출력(722)을 통해 비교기에 입력된 신호의 비교, 예컨대 비트 시도에서 수행되는 비교를 수행하기 시작한다. 비교기(720)는 ADC 클록(724)에 의해 제공되는 클록 신호의 상승 에지에서 트리거될 수 있다.

DSM 루프(700)는 SAR 로직(726)을 더 포함한다. SAR 로직(726)은 SAR 로직(206)(도 2)의 특징 중 하나 이상을 포함한다. SAR 로직(726)은 비교기(720)의 출력(728)에 연결된다. SAR 로직(726)은 비교기(720)로부터 출력 신호(예컨대, 출력(214)(도 2)) 및 CRDY 신호(예컨대, CRDY(216(도 2)))를 수신하고 출력 신호 및 CRDY 신호를 래치한다.

DSM 루프(700)는 준안정성 검출기(730)를 더 포함한다. 준안정성 검출기(730)는 준안정성 검출기(300)(도 3)의 특징 중 하나 이상을 포함한다. 준안정성 검출기(730)는 SAR 로직(726)에 연결되고 비교기(720)의 준안정성을 검출하기 위해 준안정성 검출기(730)에 의해 이용되는 SAR 로직(726)으로부터 준비 신호(예컨대, RDY(224)(도 2))를 수신한다. CAP DAC(714), 비교기(720), SAR 로직(726) 및 준안정성 검출기(730)는 SAR ADC(200)(도 2)와 같은 SAR ADC를 포함할 수 있다.

DSM 루프(700)는 기준 클록(732)을 포함한다. 기준 클록(732)은 기준 클록 타이밍 신호(404)(도 4)와 같은 클록 신호를 생성할 수 있다. 기준 클록(732)에 의해 생성된 클록 신호는 ADC 클록(724)에 의해 생성된 클록 신호와 동일한 주파수일 수 있으며, 그로부터 오프셋될 수 있다. 예를 들어, 기준 클록(732)에 의해 생성된 클록 신호는 일부 실시예에서 클록 사이클의 1/4만큼 오프셋될 수 있다. 다른 실시예에서, 기준 클록(732)은 ADC 클록(724)에 연결된 회로를 포함할 수 있으며, 여기서 기준 클록(732)에 의해 생성된 클록 신호는 ADC 클록(724)에 의해 생성된 클록 신호로부터 유도된다. 기준 클록(732)은 준안정성 검출기(730)에 연결되고 기준 클록(732)에 의해 생성된 클록 신호를 준안정성 검출기(730)에 제공하고, 여기서 클록 신호는 준안정성 검출기(730)를 트리거하여 비교기(720)가 준안정 상태에 있는지 여부를 검출한다. 특히, 클록 신호의 하강 에지는 일부 실시예에서 준안정성 검출기(730)를 트리거할 수 있다.

DSM 루프(700)는 보상기 회로(702)를 더 포함한다. 보상기 회로(702)는 SAR 로직(726) 및 준안정성 검출기(730)에 연결된다. 보상기 회로(702)는 SAR 로직(726)으로부터 래치된 비교 출력 신호(예컨대, 제1 비교 출력(220)(도 2) 및 제2 비교 출력(222)(도 2)))를 수신한다. 보상기 회로(702)는 특정 비트 시도의 결과, 모든 비트 시도의 결과, SAR ADC의 변환 프로세스에 의해 생성된 샘플(즉, CAP DAC(714)로 입력된 값의 완료된 변환의 결과 값) 또는 그 일부 조합을 저장할 수 있다. 보상기 회로(702)는 준안정성 검출기(730)의 출력(예컨대 준안정성 검출기(300)의 출력(308)(도 3))을 추가로 수신한다. 준안정성 검출기(730)의 출력이 준안정성이 검출되었음을 표시하는지 여부에 따라, 보상기 회로(702)는 보상 방식이 구현되어야 하는 지 여부를 결정한다.

보상기 회로(702)는 또한 메인 DAC(708), 아날로그 루프 필터(706), CAP DAC(714) 및/또는 DSM 루프(700)의 출력(734)에 연결된다. 보상기 회로(702)는 하나 이상의 보상 방식을 구현하기 위해 메인 DAC(708), 아날로그 루프 필터(706) 및/또는 CAP DAC(714)에 값을 출력할 수 있다. 예를 들어, 보상기 회로(702)는 래치된 비교 신호를 메인 DAC(708), 아날로그 루프 필터(706) 및/또는 CAP DAC(714)로 출력하여 변환을 완료할 수 있다. 또한, 보상기 회로(702)는 출력(734)에 대한 변환 결과를 출력할 수 있다.

보상기 회로(702)는 수신된 비트 시도의 결과 및/또는 수신된 샘플에 대해 보상을 수행할 수 있다. 구현될 보상 방식은 보상기 회로(702)가 DSM 루프(700)가 구현되는 응용에 대해 원하는 보상 방식을 적용할 수 있도록 프로그램 가능할 수 있다.

보상기 회로(702)에 의해 구현될 수 있는 하나의 가능한 보상 방식에서, 보상기 회로(702)는 검출되는 준안정성에 응답하여 보상기 회로(702)에 의해 캡처된 마지막 유효 데이터를 출력할 수 있다. 마지막 유효 데이터는 준안정성 검출기(730)로부터 수신된 출력이 준안정성이 검출되지 않았음을 표시할 때 보상기 회로(702)에 의해 수신되고 저장되는 마지막 샘플일 수 있다. 특히, 보상기 회로(702)는 준안정성 검출기(730)가 샘플의 비트 시도 중 하나 이상이 준안정성을 나타내었다고 표시한 보상기 회로(702)에 의해 수신된 샘플 대신에 마지막 이전 유효 데이터를 저장한다. 샘플 대신에 마지막 이전 유효 데이터를 배치한 후, 보상기 회로(702)는 추가 보상을 수행하기 전에 다음 ADC 변환 사이클을 기다릴 수 있다.

보상기 회로(702)에 의해 구현될 수 있는 다른 가능한 보상 방식에서, 보상기 회로(702)는 특정 수의 이전 유효 샘플에 기초하여 평균 값 또는 다른 통계적으로 유도된 값을 출력할 수 있다. 일부 실시예에서, 이전 유효 샘플의 수는 다른 실시예에서 상이할 수 있지만, 이전 유효 샘플의 수는 2 내지 5 샘플 사이로 정의될 수 있다. 특히, 보상기 회로(702)는 보상기 회로(702)에 의해 마지막으로 저장된 이전 유효 샘플의 정의된 수를 평균화하고, 일부 실시예에서 준안정성 검출기(730)가 샘플의 하나 이상의 비트 시도가 준안정성을 나타내었다고 표시한 보상기 회로(702)에 의해 수신된 샘플 대신에 평균을 저장할 수 있다. 평균 또는 다른 통계적으로 유도된 값을 샘플 대신 배치한 후, 보상기 회로(702)는 추가 보상을 수행하기 전에 다음 ADC 변환 사이클을 기다릴 수 있다.

보상기 회로(702)에 의해 구현될 수 있는 다른 가능한 보상 방식에서, 보상기 회로(702)는 준안정성 검출기(730)에 의해 준안정성이 검출된 비트 시도에 대응하는 비트에 대해 미리 정의된 비트 값(로직 0 또는 로직 1)을 배치할 수 있다. 특히, 보상기 회로(702)는 준안정성이 검출된 비트 시도에 대응하는 비트 대신에 미리 정의된 비트 값을 저장하고 후속 비트 시도를 계속할 수 있다. 보상기 회로(702)는 비트 대신 삽입된 미리 정의된 비트 값으로 ADC 변환을 계속할 수 있고 미리 정의된 비트 값을 갖는 샘플을 출력할 수 있다. 보상기 회로(702)는 준안정성이 검출되는 임의의 후속 비트 시도를 보상하기 위해 리던던시를 추가로 사용할 수 있다.

보상기 회로(702)에 의해 구현될 수 있는 다른 가능한 보상 방식에서, 보상기 회로(702)는 준안정성 검출기(730)에 의해 준안정성이 검출된 비트 시도에 대응하는 비트에 대해 선행 샘플로부터의 비트 값을 배치할 수 있다. 특히, 보상기 회로(702)는 준안정성 검출기(730)에 의해 준안정성이 검출된 비트 시도에 대응하는 비트 대신에 선행 샘플로부터의 대응하는 비트 값을 저장하고 후속 비트 시도를 계속할 수 있다. 보상기 회로(702)는 준안정성이 검출된 비트 시도에 대응하는 비트 대신 삽입된 선행 샘플로부터의 비트 값으로 ADC 변환을 계속할 수 있고 그 자리에 대응 비트를 갖는 샘플을 출력할 수 있다. 보상기 회로(702)는 준안정성이 검출되는 임의의 후속 비트 시도를 보상하기 위해 리던던시를 추가로 사용할 수 있다.

선행 샘플로부터의 비트 값을 사용하는 보상 방식의 예에 대해, 현재 샘플 변환은 현재 샘플의 처음 2개의 최상위 비트를 변환을 완료하여 "01" 값을 생성할 수 있다. 비트 시도의 세 번째 최상위 비트를 변환할 때, 준안정성이 검출될 수 있다. 선행 샘플은 보상기 회로(702)에 의해 저장되었을 수 있는 "101100"의 값을 생성했을 수 있다. 준안정성을 검출하는 것에 응답하여, 보상기 회로(702)는 선행 샘플의 세 번째 최상위 비트의 값을 식별하며, 이는 본 사례에서 "1"이다. 보상기 회로(702)는 선행 샘플의 세 번째 최상위 비트의 값을 현재 샘플 변환의 세 번째 최상위 비트 위치에 배치하여 "011"의 값을 생성한다. 현재 샘플 변환은 4 번째 최상위 비트로 변환을 계속하여 "011" 값의 4 번째 최상위 비트 위치에 4 번째 최상위 비트 값을 추가할 수 있다.

보상기 회로(702)에 의해 구현될 수 있는 다른 가능한 보상 방식에서, 보상기 회로(702)는 준안정성이 검출된 현재 샘플에 대한 선행 샘플의 절단된 값을 저장할 수 있다. 특히, 보상기 회로(702)는 준안정성이 발생한 비트 시도 및 현재 샘플의 이전에 완료된 비트 시도에 대한 선행 샘플로부터의 대응 비트를 저장할 수 있다. 그 후, 보상기 회로(702)는 절단된 값을 CAP DAC(714)에 적용하고 나머지 비트 시도를 계속하여 현재 샘플의 변환을 완료할 수 있다. 보상기 회로(702)는 준안정성이 검출되는 임의의 후속 비트 시도를 보상하기 위해 리던던시를 추가로 사용할 수 있다.

선행 샘플의 절단된 값을 사용하는 보상 방식의 예를 들어, 현재 샘플 변환은 현재 샘플의 4 번째 최상위 비트에 대한 비트 시도에서 준안정성이 검출되었을 수 있다. 선행 샘플은 보상기 회로(702)에 의해 저장되었을 수 있는 "101100"의 값을 생성했을 수 있다. 4 번째 최상위 비트에 대한 비트 시도에서 준안정성을 검출하는 것에 응답하여, 보상기 회로(702)는 이 경우 "1011"인 선행 샘플로부터 4개의 최상위 비트를 갖는 절단된 값을 식별한다. 보상기 회로(702)는 "1011"의 절단된 값을 CAP DAC(714)에 적용하고 현재 샘플의 변환을 완료하기 위해 현재 샘플에 대한 나머지 비트 시도를 계속한다.

도 8은 본 개시내용의 일부 실시예에 따른 DSM 루프(802)를 구현하는 예시적인 시스템(800)을 도시한다. 특히, 시스템(800)은 DSM 루프(802)로서 DSM 루프(100)(도 1), DSM 루프(700)(도 7) 또는 일부 조합을 구현할 수 있다. 또한, DSM 루프(802)는 준안정성 검출기(예컨대, 준안정성 검출기(300)(도 3) 및/또는 준안정성 검출기(730)(도 7))) 및/또는 보상기 회로(예컨대, 보상기 회로(702)(도 7))를 포함할 수 있다. 일부 실시예에서, 시스템(800)은 저전력 감지 디바이스와 같은 감지 디바이스를 포함할 수 있다.

시스템(800)은 센서(804)를 포함한다. 센서(804)는 일부 특성을 감지하고 특성 값을 표시하는 아날로그 신호를 출력한다. 예를 들어, 센서(804)가 감지하도록 구성될 수 있는 일부 특성은 온도, 힘, 소리 및/또는 광을 포함한다. 나열된 특성은 비제한적인 것으로 의도되고 다른 특성이 다른 구현에서 센서(804)에 의해 감지될 수 있음을 이해하여야 한다.

시스템(800)은 디바이스(806)를 더 포함한다. 디바이스(806)는 센서(804)에 연결된다. 디바이스(806)는 센서(804)와의 통신을 관리하고 센서(804)에 의해 생성된 아날로그 신호를 송신 및/또는 처리를 위해 디지털 신호로 변환한다. 디바이스(806)는 DSM 루프(802)를 포함한다. DSM 루프(802)는 DSM 루프(100) 및/또는 DSM 루프(700)의 특징 중 하나 이상을 포함한다. DSM 루프(802)는 센서(804)로부터 아날로그 신호를 수신하고 아날로그 신호로부터 디지털 신호를 생성할 수 있다.

디바이스(806)는 제어기(808)를 더 포함한다. 제어기(808)는 센서(804)로부터 아날로그 신호를 수신하고 DSM 루프(802)에 의해 생성된 디지털 신호를 다른 디바이스에 제공하는 것과 같이 디바이스(806)와의 통신을 제어할 수 있다. 제어기(808)는 DSM 루프(802)에 제공되는 아날로그 신호를 제어하는 것 같이 DSM 루프(802)에 의한 변환을 추가로 제어할 수 있다. 제어기(808)는 시스템 온 칩, 프로세서, 회로 또는 이들의 일부 조합을 포함할 수 있다. 일부 실시예에서, 제어기(808)는 디바이스(806)와의 통신을 용이하게 하기 위해 통신 회로(예컨대, 무선 통신 회로 및/또는 유선 통신 회로)를 포함할 수 있거나 그와 상호 작용할 수 있다.

시스템(800)은 원격 디바이스(810)를 더 포함한다. 원격 디바이스(810)는 디바이스(806)에 연결된다. 원격 디바이스(810)는 디바이스(806)로부터 DSM 루프(802)에 의해 생성된 디지털 신호를 수신하고, 디지털 신호 처리를 수행하고/하거나 디지털 신호를 분석할 수 있다. 일부 실시예에서, 원격 디바이스(810)는 프로세서를 갖는 컴퓨터 디바이스를 포함할 수 있고 디바이스(806)로부터 수신된 디지털 신호를 처리할 수 있다.

센서(804), 디바이스(806) 및 원격 디바이스(810)가 예시된 실시예에서 3개의 별개의 디바이스로 예시되어 있지만, 센서(804), 디바이스(806) 및 원격 디바이스(810) 중 하나 이상이 다른 실시예에서 단일 디바이스 내에 포함될 수 있음을 이해하여야 한다. 예를 들어, 센서(804) 및 디바이스(806)는 프로브 내에 포함되는 것과 같이 일부 실시예에서 단일 디바이스 내에 포함될 수 있다. 또한, 디바이스(806) 및 원격 디바이스(810)는 다른 실시예에서 단일 디바이스에 포함될 수 있다. 추가적으로, 센서(804), 디바이스(806) 및 원격 디바이스(810)는 스마트폰 내에 포함되는 것과 같은 다른 실시예에서 단일의 독립형 디바이스에 포함될 수 있다.

도 9는 본 개시내용의 일부 실시예에 따라 DSM 루프에 의해 수행될 수 있는 예시적인 절차(900)를 도시한다. 특히, 절차(900)는 DSM 루프(100)(도 1), DSM 루프(700)(도 7), DSM 루프(802)(도 8) 또는 이들의 일부 조합에 의해 수행될 수 있다.

절차(900)는 단계 902에서 DSM 루프가 변환될 입력을 수신하는 것으로 시작한다. 특히, DSM 루프는 아날로그 신호를 수신하여 디지털 신호로 변환한다.

단계 904에서, DSM 루프는 단계 902에서 수신된 아날로그 신호에 대해 비트 단위 변환을 수행한다. 특히, DSM 루프는 디지털 신호를 생성하기 위해 샘플에 대해 복수의 비트 시도를 수행할 수 있다.

단계 906에서 DSM 루프는 준안정성이 검출되었는지 여부를 결정한다. 특히, 준안정성 검출기(예컨대 준안정성 검출기(300)(도 3) 및/또는 준안정성 검출기(730)(도 7)))는 준안정성이 검출되었는지 여부를 결정한다. DSM 루프는 샘플의 완료시 및/또는 DSM이 준안정성을 검사하도록 프로그램된 특정 비트 시도에 대하여 각 비트 시도에 대해 준안정성이 검출되었는지 여부를 결정할 수 있다. 준안정성이 검출되면, 절차(900)는 단계(908)로 진행한다. 준안정성이 검출되지 않으면, 절차(900)는 단계(910)로 진행한다.

단계(908)에서, DSM 루프는 준안정성을 검출하는 것에 응답하여 보상을 수행한다. 특히, DSM 루프의 보상기 회로(예컨대, 보상기 회로(702)(도 7))는 도 7과 관련하여 설명된 보상 방식 중 하나 이상을 수행할 수 있다. 단계(908)에서 보상이 완료된 후, 절차(900)는 단계 910으로 진행한다.

단계 910에서, DSM 루프는 변환이 완료되었는지 여부를 결정한다. 특히, DSM 루프는 샘플 변환을 완료하기 위해 수행할 추가 비트 시도가 존재하는지 여부를 결정한다. DSM 루프가 변환이 완료되지 않는다고 결정하면, 절차(900)는 샘플에서 나머지 비트 시도를 수행하기 위해 단계 904로 진행한다. 보상이 수행된 경우, 보상에 의해 생성된 값으로 비트 시도를 진행할 수 있다. 보상이 수행되지 않은 다른 경우에는 보상되지 않은 값으로 비트 시도를 진행할 수 있다. DSM 루프가 변환이 완료되었다고 결정하면 절차(900)는 단계 912로 진행한다.

단계 912에서 DSM 루프는 변환된 값을 출력한다. 특히, DSM 루프는 DSM 루프에 의한 변환 결과인 디지털 신호를 출력한다. DSM 루프가 출력하는 값은 보상이 수행된 경우 보상된 디지털 신호이거나 보상이 수행되지 않은 경우 보상되지 않은 디지털 신호일 수 있다.

도 10은 본 개시내용의 일부 실시예에 따른 DSM 루프에 의해 생성된 신호의 차트(1000)를 도시한다. 특히, 차트(1000)는 SAR ADC 200(도 2)와 같은 SAR ADC 및/또는 SAR ADC를 형성하는 DSM 루프(700)(도 7)의 요소(예를 들어, CAP DAC(714)(도 7), 비교기(720)(도 7), SAR 로직(726)(도 7), 준안정성 검출기(730)(도 7) 및/또는 보상기 회로(702)(도 7))에 입력되는 구형파에 대한 측정 데이터를 도시한다.

제1 신호(1002)는 보상을 갖는 DSM 루프에 의해 생성된 신호를 예시하는 반면, 제2 신호(1004)는 보상이 없는 DSM 루프에 의해 생성된 신호를 예시한다. 예를 들어, 제1 신호(1002)를 생성한 DSM 루프는 보상기 회로(예컨대, 보상기 회로(702)(도 7))를 포함하는 반면, 제2 신호(1004)를 생성한 DSM 루프는 보상기 회로를 포함하지 않는다. 제1 신호(1002)는 신호 사이의 차이를 예시하기 위해 제2 신호(1004)에 오버레이 된다. 알 수 있는 바와 같이, 제1 신호(1002)는 제2 신호(1004)에 의해 표시되는 진동 거동을 갖지 않으며, 이러한 진동 거동은 델타 시그마 루프가 불안정해지고 필요한 아날로그-디지털 변환을 수행할 수 없음을 표시한다. 진동 거동 없으면, 제1 신호(1002)는 제2 신호(1004)보다 적은 노이즈를 표시하고, 루프는 안정적이며 필요한 아날로그-디지털 변환을 수행할 수 있다.

장점

본 개시내용 전반에 걸쳐 설명된 준안정성 검출기 및 보상기 회로를 구현하는 DSM 루프는 기존 DSM 루프에 비교하여 하나 이상의 기술적 이점을 제공할 수 있다. 준안정성 검출기 및 보상기 회로는 최상위 비트 및 최하위 비트를 포함하여 비트 중 임의의 하나에 대해 사용될 수 있다. 또한, 준안정성 검출기는 SAR ADC에 입력되는 신호에 추가 부하를 추가하지 않는다. 준안정성 검출기는 보상기의 출력이 준안정 상태에 있는 시간을 증가시키지 않으며, 이에 의해, 준안정성으로 인해 SAR ADC가 부적절한 동작을 나타낼 가능성을 증가시키지 않는다. 또한, 준안정성 검출기는 SAR ADC에 추가 비교기를 추가하지 않는다. 준안정성 검출기 및 보상기 회로는 DSM 루프에 상당한 전력과 면적을 추가하지 않고도 효율적으로 구현할 수 있다. 또한, 준안정성 검출기와 보상기 회로는 피드백 루프에 상당한 지연을 추가하지 않는다. 준안정성 검출기 및 보상기 회로는 DSM 루프의 피드백 루프에 대한 불안정성을 유발하지 않는다.

변형 및 구현

도면을 참조하여 앞서 설명된 활동은 아날로그 신호를 처리하고 비교기를 포함하는 하나 이상의 ADC를 사용하여 아날로그 신호를 디지털 데이터로 변환하는 것을 포함하는 임의의 집적 회로에 적용할 수 있다는 점에 유의한다. 다양한 실시예는 의료 시스템, 과학 기기, 무선 및 유선 통신 시스템, 레이더, 산업 프로세스 제어, 오디오 및 비디오 장비, 기기 및 ADC를 사용하는 다른 시스템에 적용할 수 있다.

본 개시내용은 본 명세서에 설명된 다양한 방법을 수행할 수 있는 장치를 포함한다. 이러한 장치는 도면에 의해 예시되고 본 명세서에 설명된 회로를 포함할 수 있다. 다양한 장치의 부품은 본 명세서에 설명된 기능을 수행하기 위한 전자 회로를 포함할 수 있다. 회로는 아날로그 도메인, 디지털 도메인 또는 혼합 신호 도메인에서 동작할 수 있다. 일부 경우에, 장치의 하나 이상의 부분은 본 명세서에 설명된 기능(예를 들어, 제어 관련 기능, 타이밍 관련 기능)을 수행하도록 특별히 구성된 프로세서에 의해 제공될 수 있다. 일부 경우에, 해당 프로세서는 ADC를 갖는 온칩 프로세서일 수 있다. 프로세서는 하나 이상의 응용 특정 구성요소를 포함할 수 있거나, 본 명세서에 설명된 기능을 수행하도록 구성된 프로그램 가능한 로직 게이트를 포함할 수 있다. 일부 예에서, 프로세서는 하나 이상의 비일시적 컴퓨터 매체에 저장된 하나 이상의 명령어를 실행함으로써 본 명세서에 설명된 기능을 수행하도록 구성될 수 있다.

또한, 여기에 요약된 모든 사양, 치수 및 관계(예를 들어, 프로세서의 수, 로직 연산 등)는 예시 및 교육의 목적으로만 제공되었음을 반드시 유의하여야 한다. 이러한 정보는 본 개시내용의 사상, 또는 첨부된 청구범위(존재하는 경우)의 범위 또는 본 명세서에 설명된 예로부터 벗어나지 않고 상당히 변경될 수 있다. 사양은 비제한적인 하나의 예에만 적용되므로 이들은 그에 따라 해석되어야 한다. 앞서 설명한 설명에서, 예시적인 실시예는 특정 프로세서 및/또는 구성요소 배열을 참조하여 설명되었다. 첨부된 특허 청구범위(존재한다면) 또는 본 명세서에 설명된 예의 범위를 벗어나지 않고 이러한 실시예에 대해 다양한 수정 및 변경이 이루어질 수 있다. 따라서, 설명 및 도면은 제한적인 의미가 아니라 예시적인 것으로 고려되어야 한다.

본 명세서에 제공된 수많은 예와 함께, 상호 작용은 2개, 3개, 4개 이상의 전기적 구성요소 또는 부품의 관점에서 설명될 수 있음을 유의한다. 그러나, 이는 명확성과 예시를 위해 그런 것이다. 시스템은 임의의 적절한 방식으로 통합될 수 있음을 이해하여야 한다. 유사한 설계 대안에 따라, 도면의 예시된 구성요소, 모듈, 블록 및 요소 중 임의의 것이 다양한 가능한 구성으로 조합될 수 있으며, 이들 모두는 명백히 본 개시내용의 넓은 범위 내에 있다. 특정 경우에는 제한된 수의 전기 요소만 참조하여 주어진 유동 세트의 기능 중 하나 이상을 설명하는 것이 더 쉬울 수 있다. 도면 및 그 교시의 전기 회로는 쉽게 확장 가능하고 많은 수의 구성요소뿐만 아니라 더 복잡/정교한 배열 및 구성을 수용할 수 있음을 이해하여야 한다. 따라서, 제공된 예는 잠재적으로 수많은 다른 아키텍처에 적용될 수 있는 전기 회로의 범위를 제한하거나 광범위한 교시를 방해하지 않아야 한다.

용어 "회로"는 본 개시내용 전반에 걸쳐 사용된다는 점에 유의한다. 일부 실시예에서, 용어 "회로"는 함께 연결된(예컨대, 와이어 및/또는 회로 기판을 통해) 전자 구성요소, 프로세서, 회로 요소, 시스템 온 칩, 또는 이들의 일부 조합을 지칭할 수 있다.

예

예 1은 연속 근사 레지스터(SAR) 아날로그-디지털 변환기(ADC)의 준안정성을 검출하기 위한 장치를 포함할 수 있으며, 이는 기준 클록- 기준 클록의 신호는 SAR ADC에 의한 변환을 트리거하는 SAR ADC의 ADC 클록의 신호와 동일한 주파수를 가지며 그로부터 오프셋됨, 및 SAR ADC 및 기준 클록에 연결된 플립-플롭을 포함하고, 플립-플롭은 기준 클록의 신호에 의해 트리거될 때 SAR ADC에 의해 출력된 준비 신호의 값을 래치하고, 준비 신호의 래치된 값에 기초하여 SAR ADC의 준안정성이 검출되었는지 여부의 표시를 출력하도록 구성된다.

예 2는 예 1의 장치를 포함할 수 있으며, 플립-플롭은 기준 클록의 신호의 에지 또는 상태에 의해 트리거되고, ADC 클록의 신호가 SAR ADC에 의한 변환을 트리거할 때로부터 기준 클록의 신호가 플립-플롭을 트리거할 때까지의 시간은 ADC 클록의 클록 사이클의 시간 미만이다.

예 3은 예 1의 장치를 포함할 수 있으며, 플립-플롭에 연결된 보상기 회로를 더 포함하고, 보상기 회로는 플립-플롭이 SAR ADC의 준안정성이 검출되었음을 표시하는 것에 응답하여 보상 방식을 구현하도록 구성된다.

예 4는 예 3의 장치를 포함할 수 있으며, 보상 방식은 플립-플롭이 SAR ADC의 준안정성이 검출되었음을 표시하기 이전에 보상기 회로에 의해 캡처된 마지막 유효 데이터를 보상기 회로에 의해 출력하는 것을 포함한다.

예 5는 예 3의 장치를 포함할 수 있으며, 보상 방식은 플립-플롭이 SAR ADC의 준안정성이 검출되었음을 표시하기 이전에 보상기 회로에 의해 캡처된 특정 수의 이전 유효 샘플의 평균 값을 보상기 회로에 의해 출력하는 것을 포함한다.

예 6은 예 3의 장치를 포함할 수 있으며, 보상 방식은 플립-플롭이 SAR ADC의 준안정성이 검출되었음을 표시하는 비트 시도에 대응하는 비트 대신에 미리 정의된 비트 값을 저장하는 것을 포함한다.

예 7은 예 3의 장치를 포함할 수 있으며, 보상 방식은 플립-플롭이 SAR ADC의 준안정성이 검출되었음을 표시하는 비트 시도에 대응하는 비트 대신에 선행 샘플로부터의 비트 값을 저장하는 것을 포함한다.

예 8은 예 3의 장치를 포함할 수 있으며, 보상 방식은 플립-플롭이 SAR ADC의 준안정성이 검출되었음을 표시하는 변환에 대응하는 현재 샘플에 대한 선행 샘플의 절단된 값을 저장하고 절단된 값으로 변환을 계속하는 것을 포함한다.

예 9는 예 1의 장치를 포함할 수 있으며, SAR ADC는 비동기 ADC이다.

예 10은 비동기 연속 근사 레지스터(SAR) 아날로그-디지털 변환기(ADC)를 포함하는 델타 시그마 변조기(DSM) 루프를 포함할 수 있으며, 비동기 SAR ADC에 의한 변환은 ADC 클록 및 비동기 SAR ADC로부터 준비 신호를 수신하기 위해 비동기 SAR ADC에 연결된 준안정성 검출기에 의해 트리거되고, 준안정성 검출기는 기준 클록에 의해 트리거되고, 기준 클록에 의해 트리거되는 것에 응답하여 준비 신호에 기초하여 비동기 SAR ADC의 준안정성을 검출한다.

예 11은 예 10의 DSM 루프를 포함할 수 있으며, 준안정성 검출기를 트리거하는 기준 클록의 기준 신호는 비동기 SAR ADC에 의한 변환을 트리거하는 ADC 클록의 ADC 신호와 동일한 주파수를 가지며, 그로부터 오프셋되고, 기준 신호는 ADC 신호의 클록 사이클 내에 준안정성 검출기를 트리거한다.

예 12는 예 11의 DSM 루프를 포함할 수 있으며, 준안정성 검출기는 준비 신호를 수신하기 위해 SAR ADC에 연결된 플립-플롭을 포함하고, 기준 신호의 에지는 준비 신호의 값을 래치하기 위해 플립-플롭을 트리거하고, 플립-플롭의 출력은 비동기 SAR ADC의 준안정성이 검출되었는지 여부를 표시한다.

예 13은 예 10의 DSM 루프를 포함할 수 있으며, 준안정성 검출기에 연결된 보상기 회로를 더 포함하고, 보상기 회로는 비동기 SAR ADC의 준안정성이 검출되었음을 표시하는 준안정성 검출기에 응답하여 보상 방식을 구현하는 것이다.

예 14는 예 13의 DSM 루프를 포함할 수 있으며, 보상기 회로는 SAR ADC에 추가로 연결되고, 보상기 회로는 추가 비트 시도를 위해 이용되도록 보상 방식에 의해 생성된 결과 값을 SAR ADC에 출력한다.

예 15는 예 13의 DSM 루프를 포함할 수 있으며, 보상기 회로는 DSM 루프의 출력에 연결되고, 보상기 회로는 보상 방식에 의해 생성된 결과 값을 DSM 루프의 출력으로 출력한다.

예 16은 예 13의 DSM 루프를 포함할 수 있고, 준안정성 검출기는 비동기 SAR ADC가 준안정 상태에 있다는 것을 검출하는 것에 응답하여 준안정성이 검출되었음을 표시하기 위한 것이고, 준안정성 검출기는 ADC 클록의 후속 에지 또는 상태에 응답하여 리셋된다.

예 17은 예 13의 DSM 루프를 포함할 수 있으며, 준안정성 검출기는 비동기 SAR ADC가 준안정 상태에 있다는 것을 검출하는 것에 응답하여 준안정성이 검출되었음을 표시하기 위한 것이고, 준안정성 검출기는 준안정 상태에 진입하지 않는 후속 샘플의 변환에 응답하여 리셋된다.

예 18은 비동기 연속 근사 레지스터(SAR) 아날로그-디지털 변환기(ADC)의 준안정성을 검출하는 방법을 포함할 수 있으며, 이 방법은 준안정성 검출기에 의해, 기준 클록에 의해 생성된 기준 신호의 하강 에지를 검출하는 단계, 준안정성 검출기에 의해, 기준 신호의 하강 에지 검출에 응답하여 SAR ADC의 준비 신호 값을 래치하는 단계, 및 준안정성 검출기에 의해, 준비 신호의 래치된 값에 기초하여 SAR ADC의 준안정성이 검출되었는지 여부의 표시를 출력하는 단계를 포함한다.

예 19는 예 18의 방법을 포함할 수 있고, 준안정성 검출기에 연결된 보상기 회로에 의해, 준안정성 검출기가 SAR ADC의 준안정성이 검출되었음을 표시하는 것을 검출하는 단계 및 보상기 회로에 의해 준안정성 검출기가 SAR ADC의 준안정성이 검출되었다고 표시하는 것을 검출하는 것에 응답하여 보상 방식을 구현하는 단계를 더 포함한다.

예 20은 예 19의 방법을 포함할 수 있으며, 보상 방식을 구현하는 단계는 SAR ADC의 검출된 준안정성을 보상하기 위해 SAR ADC에 의해 출력되는 값에 영향을 주는 단계를 포함한다.

예 21은 예 18의 방법을 포함할 수 있으며, SAR ADC의 준안정성이 검출되었는지 여부의 표시는 SAR ADC의 준안정성이 검출되었음을 표시하며, 방법은 준안정성 검출기에 의해, 기준 신호의 하강 에지에 후속하여 발생하는 특정 에지 또는 상태인, SAR ADC에 대한 ADC 클록의 특정 에지 또는 상태를 검출하는 단계 및 ADC 클록의 상기 특정 에지 또는 상태를 검출하는 것에 응답하여 준안정성 검출기에 의해 리셋하는 단계를 더 포함한다.

예 22는 예 18의 방법을 포함할 수 있으며, SAR ADC의 준안정성이 검출되었는지 여부의 표시는 SAR ADC의 준안정성이 검출되었음을 표시하고, 방법은 준안정성 검출기에 의해, SAR ADC의 준안정성이 검출되었는지 여부의 표시 출력 후에 발생하는 비트 시도의 그룹인, 준안정 상태에 진입하지 않는 비트 시도 그룹의 완료를 검출하는 단계 및 상기 비트 시도 그룹의 검출에 응답하여 준안정성 검출기에 의해 리셋하는 단계를 더 포함한다.

예 23은 예 1의 장치를 포함할 수 있으며, SAR ADC와 플립-플롭 사이에 연결된 인버터를 더 포함하고, 인버터는 SAR ADC에 의해 출력된 준비 신호의 값을 반전시킨다.

예 24는 예 1의 장치를 포함할 수 있으며, 기준 클록은 ADC 클록에 연결된 회로를 포함하고, 회로는 ADC 클록의 신호로부터 기준 클록의 신호를 생성한다.

예 25는 연속 근사 레지스터(SAR) 아날로그-디지털 변환기(ADC)의 준안정성을 보상하기 위한 장치를 포함할 수 있고, 이는 SAR ADC에 연결된 준안정성 검출기- 준안정성 검출기는 SAR ADC의 준안정성을 검출하고 SAR ADC의 준안정성이 검출되었다는 표시를 출력하기 위한 것임 - 및 준안정성 검출기에 연결된 보상기 회로- 보상기 회로는 준안정성 검출기에 의해 SAR ADC의 준안정성이 검출되었다는 표시에 응답하여 보상 방식을 구현하도록 구성됨 -를 포함한다.

예 26은 예 25의 장치를 포함할 수 있으며, 보상 방식은 SAR ADC의 준안정성이 검출되었다는 표시가 준안정성 검출기에 의해 출력되기 전에 보상기 회로에 의해 캡처된 특정 수의 이전 유효 샘플의 평균 값을 보상기 회로에 의해 출력하는 것을 포함한다.

예 27은 예 26의 장치를 포함할 수 있으며, 특정 수의 이전 유효 샘플은 2개의 이전 유효 샘플과 5개의 이전 유효 샘플 사이이다.

예 28은 예 25의 장치를 포함할 수 있으며, 보상 방식은 준안정성 검출기가 SAR ADC의 준안정성이 검출되었음을 표시하는 비트 시도에 대응하는 비트 대신에 미리 정의된 비트 값을 저장하는 것을 포함한다.

예 29는 예 25의 장치를 포함할 수 있으며, 보상 방식은 준안정성 검출기가 SAR ADC의 준안정성이 검출되었음을 표시하는 비트 시도에 대응하는 비트 대신에 선행 샘플로부터의 비트 값을 저장하는 것을 포함한다.

예 30은 예 25의 장치를 포함할 수 있으며, 보상 방식은 준안정성 검출기가 SAR ADC의 준안정성이 검출되었음을 표시하는 변환에 대응하는 현재 샘플에 대한 선행 샘플의 절단된 값을 저장하는 것을 포함한다.

예 31은 예 25의 장치를 포함할 수 있으며, 보상기 회로는 구현될 보상 방식을 선택하도록 사용자에 의해 프로그램 가능할 수 있다.

예 32는 예 25의 장치를 포함할 수 있으며, SAR ADC는 비동기 ADC이다.

예 33은 델타 시그마 변조기(DSM) 루프를 포함할 수 있으며, 이는 비동기 연속 근사 레지스터(SAR) 아날로그-디지털 변환기(ADC)- 비동기 SAR ADC에 의한 변환은 ADC 클록에 의해 트리거됨 -, 비동기 SAR ADC에 연결된 준안정성 검출기- 준안정성 검출기는 비동기 SAR ADC의 준안정성을 검출함 -, 및 준안정성 검출기에 연결된 보상기 회로를 포함하고, 보상기 회로는 준안정성 검출기가 비동기 SAR ADC의 준안정성을 검출하는 것에 응답하여 보상 방식을 구현하는 것이다.

예 34는 예 33의 DSM 루프를 포함할 수 있으며, 보상 방식은 보상기 회로에 의해, 비동기 SAR ADC의 준안정성이 준안정성 검출기에 의해 검출하기 이전에 보상기 회로에 의해 캡처된 특정 수의 이전 유효 샘플의 평균 값을 출력하는 것을 포함한다.

예 35는 예 34의 DSM 루프를 포함할 수 있으며, 특정 수의 이전 유효 샘플은 2개의 이전 유효 샘플과 5개의 이전 유효 샘플 사이이다.

예 36은 예 33의 DSM 루프를 포함할 수 있으며, 상기 보상 방식은 상기 준안정성 검출기가 상기 비동기 SAR ADC의 준안정성이 검출되었음을 표시하는 비트 시도에 대응하는 비트 대신에 미리 정의된 비트 값을 저장하는 것을 포함하는, DSM 루프.

예 37은 예 33의 DSM 루프를 포함할 수 있으며, 보상 방식은 준안정성 검출기가 비동기 SAR ADC의 준안정성이 검출되었음을 표시하는 비트 시도에 대응하는 비트 대신에 선행 샘플로부터의 비트 값을 저장하는 것을 포함한다.

예 38은 예 33의 DSM 루프를 포함할 수 있으며, 보상 방식은 준안정성 검출기가 비동기 SAR ADC의 준안정성이 검출되었음을 표시하는 변환에 대응하는 현재 샘플에 대한 선행 샘플의 절단된 값을 저장하는 것을 포함한다.

예 39는 예 33의 DSM 루프를 포함할 수 있으며, 보상기 회로는 구현될 보상 방식을 선택하도록 사용자에 의해 프로그램 가능할 수 있다.

예 40은 비동기 연속 근사 레지스터(SAR) 아날로그-디지털 변환기(ADC)의 준안정성을 보상하는 방법을 포함할 수 있으며, 이는 준안정성 검출기에 의해, 비동기 SAR ADC의 준안정성을 검출하는 단계, 준안정성 검출기에 연결된 보상기 회로에 의해, 준안정성 검출기가 비동기 SAR ADC의 준안정성을 검출하였다는 것을 검출하는 단계 및 보상기 회로에 의해, 준안정성 검출기가 비동기 SAR ADC의 준안정성을 검출했다는 검출에 응답하여 보상 방식을 구현하는 단계를 포함한다.

예 41은 예 40의 방법을 포함할 수 있으며, 보상 방식은 준안정성 검출기가 비동기 SAR ADC의 준안정성을 검출하기 이전에 보상기 회로에 의해 캡처된 특정 수의 이전 유효 샘플의 평균 값을 보상기 회로에 의해 출력하는 것을 포함한다.

예 42는 예 40의 방법을 포함할 수 있으며, 보상 방식은 준안정성 검출기가 비동기 SAR ADC의 준안정성을 검출하는 비트 시도에 대응하는 비트 대신에 미리 정의된 비트 값을 저장하는 것을 포함한다.

예 43은 예 40의 방법을 포함할 수 있으며, 보상 방식은 준안정성 검출기가 SAR ADC의 준안정성을 검출하는 비트 시도에 대응하는 비트 대신에 선행 샘플로부터의 비트 값을 저장하는 것을 포함한다.

예 44는 예 40의 방법을 포함할 수 있으며, 보상 방식은 준안정성 검출기가 비동기 SAR ADC의 준안정성을 검출하는 변환에 대응하는 현재 샘플에 대한 선행 샘플의 절단된 값을 저장하는 것을 포함한다.

본 개시내용에서, "일 실시예", "예시적인 실시예", "일 실시예", "또 다른 실시예", "일부 실시예 ", "다양한 실시예 ", "다른 실시예 ", "대안 실시예" 등에 포함된 다양한 특징(예를 들어, 요소, 구조, 모듈, 구성요소, 단계, 동작, 특성 등)에 대한 언급은 임의의 이러한 특징이 본 개시내용의 하나 이상의 실시예에 포함되지만 동일한 실시예에서 조합될 수 있거나, 반드시 동일한 실시예에서 조합되지 않을 수도 있다는 것을 의미하는 것을 의도한다는 것에 유의한다. 또한, 본 명세서에 설명된 기능은 도면에 예시되어 있는 시스템/회로에 의해 또는 내부에서 실행될 수 있는 가능한 기능 중 일부만을 예시한다는 점에 유의하는 것이 중요하다. 이러한 동작 중 일부는 적절한 경우 삭제 또는 제거될 수 있거나, 이러한 동작은 본 개시내용의 범위를 벗어나지 않고 상당히 수정 또는 변경될 수 있다. 또한, 이러한 동작의 타이밍은 상당히 변경될 수 있다. 선행 동작 흐름은 예시와 설명을 위해 제공된 것이다. 본 개시내용의 교시로부터 벗어나지 않고 임의의 적절한 배열, 연대기, 구성 및 타이밍 메커니즘이 제공될 수 있다는 점에서 본 명세서에 설명된 실시예에 의해 상당한 유연성이 제공된다. 본 기술 분야의 숙련자는 다수의 다른 변화, 치환, 변형, 변경 및 수정을 확인할 수 있으며, 본 개시내용은 첨부된 범위(존재하는 경우) 또는 본 명세서에 설명된 예의 범위에 속하는 이러한 모든 변화, 치환, 변형, 변경 및 수정을 포함하는 것을 의도한다. 앞서 설명된 장치의 모든 선택적 특징은 또한 본 명세서에 설명된 방법 또는 프로세스와 관련하여 구현될 수 있으며 예의 세부 사항은 하나 이상의 실시예에서 어디에서나 사용될 수 있다는 점에 유의한다.

Claims

연속 근사 레지스터(successive-approximation-register; SAR) 아날로그-디지털 변환기(analog-to-digital converter; ADC) - 상기 SAR ADC는 용량성 디지털-아날로그 변환기를 포함함 - 의 준안정성을 보상하기 위한 장치로서,
상기 SAR ADC에 연결된 준안정성 검출기 - 상기 준안정성 검출기는 상기 SAR ADC의 상기 준안정성을 검출하고 상기 SAR ADC의 준안정성이 검출되었다는 표시를 출력함 -; 및
상기 준안정성 검출기에 연결된 보상기 회로 - 상기 보상기 회로는 상기 SAR ADC의 준안정성이 상기 준안정성 검출기에 의해 검출되었다는 표시에 응답하여 보상 방식(compensation scheme)을 구현하기 위한 것임 -
를 포함하고,
상기 보상 방식은,
(1) 현재 샘플의 아날로그-디지털 변환 프로세스에서, 상기 현재 샘플의 N번째 비트 위치에 대응하는 비트 시도(bit trial)에서의 준안정성을 검출하는 것 - N은 상기 현재 샘플의 최상위 비트로부터 카운팅되는 위치임 -;
(2) 선행 샘플의 최상위 비트로부터 N개의 연속하는 비트들을 갖는, 상기 선행 샘플의 절단된 값(truncated value)을 저장하는 것;
(3) 상기 절단된 값을 입력 값으로서 상기 SAR ADC의 상기 용량성 디지털-아날로그 변환기에 적용하는 것; 및
(4) 상기 현재 샘플의 아날로그-디지털 변환을 완료하기 위해 상기 절단된 값이 적용된 상기 현재 샘플의 나머지 비트들에 대해 유효한 비트 값에 안착하려고 시도하는 비트 시도들을 계속하는 것
을 포함하는, 장치.
청구항 1에 있어서, 상기 보상기 회로는 추가적인 보상 방식을 구현하기 위한 것이고, 상기 추가적인 보상 방식은, 상기 SAR ADC의 준안정성이 검출되었다는 상기 표시가 상기 준안정성 검출기에 의해 출력되기 전에 상기 보상기 회로에 의해 캡처된 특정 수의 이전 유효 샘플의 평균 값을 상기 보상기 회로에 의해 출력하는 것을 포함하는, 장치.
청구항 2에 있어서, 상기 특정 수의 이전 유효 샘플은 2개의 이전 유효 샘플과 5개의 이전 유효 샘플 사이인, 장치.
청구항 1에 있어서, 상기 보상기 회로는 추가적인 보상 방식을 구현하기 위한 것이고, 상기 추가적인 보상 방식은, 상기 현재 샘플의 M번째 비트 위치에 대응하는 비트 시도에서 준안정성을 검출하는 것 - M은 상기 현재 샘플의 최상위 비트로부터 카운팅되는 위치이고, M은 N과는 상이함 - , 및 상기 M번째 비트 위치에 대응하는 비트 대신에 미리 정의된 비트 값을 저장하는 것을 포함하는, 장치.
청구항 1에 있어서, 상기 보상기 회로는 추가적인 보상 방식을 구현하기 위한 것이고, 상기 추가적인 보상 방식은, 상기 현재 샘플의 M번째 비트 위치에 대응하는 비트 시도에서 준안정성을 검출하는 것 - M은 상기 현재 샘플의 최상위 비트로부터 카운팅되는 위치이고, M은 N과는 상이함 - , 및 상기 M번째 비트 위치에 대응하는 비트 대신에, 선행 샘플의 M번째 비트 값을 저장하는 것을 포함하는, 장치.
청구항 1에 있어서, 상기 보상 방식은 상기 나머지 비트들에 대한 상기 비트 시도들을 보상하기 위해 상기 SAR ADC에서 리던던시를 사용하는 것을 더 포함하는, 장치.
청구항 1에 있어서, 상기 보상기 회로는 구현될 상기 보상 방식을 선택하도록 사용자에 의해 프로그램 가능한, 장치.
청구항 1에 있어서, 상기 SAR ADC는 비동기 ADC인, 장치.
델타 시그마 변조기(delta sigma modulator; DSM) 루프 회로로서,
비동기 연속 근사 레지스터(SAR) 아날로그-디지털 변환기(ADC) - 상기 비동기 SAR ADC는 용량성 디지털-아날로그 변환기를 포함하고, 상기 비동기 SAR ADC에 의한 변환은 ADC 클록에 의해 트리거됨 -;
상기 비동기 SAR ADC에 연결된 준안정성 검출기 - 상기 준안정성 검출기는 상기 비동기 SAR ADC의 준안정성을 검출함 -; 및
상기 준안정성 검출기에 연결된 보상기 회로 - 상기 보상기 회로는 상기 준안정성 검출기가 상기 비동기 SAR ADC의 준안정성을 검출하는 것에 응답하여 보상 방식을 구현하기 위한 것임 -
를 포함하고,
상기 보상 방식은,
(1) 현재 샘플의 아날로그-디지털 변환 프로세스에서, 상기 현재 샘플의 N번째 비트 위치에 대응하는 비트 시도에서의 준안정성을 검출하는 것 - N은 상기 현재 샘플의 최상위 비트로부터 카운팅되는 위치임 -;
(2) 선행 샘플의 최상위 비트로부터 N개의 연속하는 비트들을 갖는, 상기 선행 샘플의 절단된 값을 저장하는 것;
(3) 상기 절단된 값을 입력 신호로서 상기 비동기 SAR ADC의 상기 용량성 디지털-아날로그 변환기에 적용하는 것; 및
(4) 상기 현재 샘플의 아날로그-디지털 변환을 완료하기 위해 상기 절단된 값이 적용된 상기 현재 샘플의 나머지 비트들에 대해 유효한 비트 값에 안착하려고 시도하는 비트 시도들을 계속하는 것
을 포함하는, DSM 루프 회로.
청구항 9에 있어서, 상기 보상기 회로는 추가적인 보상 방식을 구현하기 위한 것이고, 상기 추가적인 보상 방식은, 상기 보상기 회로에 의해, 상기 준안정성 검출기가 상기 비동기 SAR ADC의 준안정성을 검출하기 이전에 상기 보상기 회로에 의해 캡처된 특정 수의 이전 유효 샘플의 평균 값을 출력하는 것을 포함하는, DSM 루프 회로.
청구항 10에 있어서, 상기 특정 수의 이전 유효 샘플은 2개의 이전 유효 샘플과 5개의 이전 유효 샘플 사이인, DSM 루프 회로.
청구항 9에 있어서, 상기 보상기 회로는 추가적인 보상 방식을 구현하기 위한 것이고, 상기 추가적인 보상 방식은, 상기 현재 샘플의 M번째 비트 위치에 대응하는 비트 시도에서 준안정성을 검출하는 것 - M은 상기 현재 샘플의 최상위 비트로부터 카운팅되는 위치이고, M은 N과는 상이함 - , 및 상기 M번째 비트 위치에 대응하는 비트 대신에 미리 정의된 비트 값을 저장하는 것을 포함하는, DSM 루프 회로.
청구항 9에 있어서, 상기 보상기 회로는 추가적인 보상 방식을 구현하기 위한 것이고, 상기 추가적인 보상 방식은, 상기 현재 샘플의 M번째 비트 위치에 대응하는 비트 시도에서 준안정성을 검출하는 것 - M은 상기 현재 샘플의 최상위 비트로부터 카운팅되는 위치이고, M은 N과는 상이함 - , 및 상기 M번째 비트 위치에 대응하는 비트 대신에, 선행 샘플의 M번째 비트 값을 저장하는 것을 포함하는, DSM 루프 회로.
청구항 9에 있어서, 상기 보상 방식은 상기 나머지 비트들에 대한 상기 비트 시도들을 보상하기 위해 상기 비동기 SAR ADC에서 리던던시를 사용하는 것을 더 포함하는, DSM 루프 회로.
청구항 9에 있어서, 상기 보상기 회로는 구현될 상기 보상 방식을 선택하도록 사용자에 의해 프로그램 가능한, DSM 루프 회로.
비동기 연속 근사 레지스터(SAR) 아날로그-디지털 변환기(ADC) - 상기 비동기 SAR ADC는 용량성 디지털-아날로그 변환기를 포함함 - 의 준안정성을 보상하는 방법으로서,
준안정성 검출기에 의해, 상기 비동기 SAR ADC의 준안정성을 검출하는 단계;
상기 준안정성 검출기에 연결된 보상기 회로에 의해, 상기 준안정성 검출기가 상기 비동기 SAR ADC의 준안정성을 검출했다는 것을 표시하는 상기 준안정성 검출기의 출력을 수신하는 단계; 및
상기 보상기 회로에 의해, 상기 준안정성 검출기가 상기 비동기 SAR ADC의 준안정성을 검출했다는 것을 표시하는 상기 출력에 응답하여 보상 방식을 구현하는 단계
를 포함하고,
상기 보상 방식을 구현하는 단계는,
(1) 현재 샘플의 아날로그-디지털 변환 프로세스에서, 상기 현재 샘플의 N번째 비트 위치에 대응하는 비트 시도에서의 준안정성을 검출하는 것 - N은 상기 현재 샘플의 최상위 비트로부터 카운팅되는 위치임 -;
(2) 선행 샘플의 최상위 비트로부터 N개의 연속하는 비트들을 갖는, 상기 선행 샘플의 절단된 값을 저장하는 것;
(3) 상기 절단된 값을 입력 신호로서 상기 비동기 SAR ADC의 상기 용량성 디지털-아날로그 변환기에 적용하는 것; 및
(4) 상기 현재 샘플의 아날로그-디지털 변환을 완료하기 위해 상기 절단된 값이 적용된 상기 현재 샘플의 나머지 비트들에 대해 유효한 비트 값에 안착하려고 시도하는 비트 시도들을 계속하는 것
을 포함하는, 방법.
청구항 16에 있어서, 추가적인 보상 방식을 구현하는 단계를 더 포함하고, 상기 추가적인 보상 방식은, 상기 보상기 회로에 의해, 상기 준안정성 검출기가 상기 비동기 SAR ADC의 준안정성을 검출하기 이전에 상기 보상기 회로에 의해 캡처된 특정 수의 이전 유효 샘플의 평균 값을 출력하는 것을 포함하는, 방법.
청구항 16에 있어서, 추가적인 보상 방식을 구현하는 단계를 더 포함하고, 상기 추가적인 보상 방식은, 상기 준안정성 검출기가 상기 비동기 SAR ADC의 준안정성을 검출하는 비트 시도에 대응하는 비트 대신에 미리 정의된 비트 값을 저장하는 것을 포함하는, 방법.
청구항 16에 있어서, 추가적인 보상 방식을 구현하는 단계를 더 포함하고, 상기 추가적인 보상 방식은, 상기 현재 샘플의 M번째 비트 위치에 대응하는 비트 시도에서 준안정성을 검출하는 것 - M은 상기 현재 샘플의 최상위 비트로부터 카운팅되는 위치이고, M은 N과는 상이함 - , 및 상기 M번째 비트 위치에 대응하는 비트 대신에 선행 샘플의 M번째 비트 값을 저장하는 것을 포함하는, 방법.
청구항 16에 있어서, 상기 보상 방식을 구현하는 단계는 상기 나머지 비트들에 대한 비트 시도들을 보상하기 위해 상기 비동기 SAR ADC에서 리던던시를 사용하는 단계를 더 포함하는, 방법.