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JP7500994B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
半導体装置の高集積化及び高機能化が進むにつれ、多くの機能が１つの半導体装置内に内蔵されたＳｏＣ（System on Chip）やＦＰＧＡ（Field-Programmable Gate Array）等の多くの機能を備えた半導体装置が普及している。
このような多くの機能を備えた半導体装置では、機能に応じた信号を入出力するための多くの端子が必要となり、その結果、半導体装置が備える端子の数が増加している。このような半導体装置が備える端子の数の増加は、半導体装置の小型化の観点において弊害となるが故に、半導体装置が備える端子の数の増加に伴い、当該端子を狭ピッチで配置される。しかしながら、半導体装置において端子を狭ピッチで配置しようとした場合、当該端子間にエレキクロストーク等の影響が大きくなり、半導体装置に誤作動が生じるおそれがあった。すなわち、多くの機能を備えた半導体装置では、半導体装置の信頼性を高めつつ、端子が実装される実装面積の肥大化を低減することが求められている。
係る課題に対して、特許文献１には、基板の端部に追加電極を備え、当該追加電極を検査用端子として用いることで、半導体装置の信頼性を高めつつ、端子が実装される実装面積が増加するおそれを低減する技術が開示されている。
特開２００６－２９４９７６号公報
しかしながら、特許文献１に記載の半導体装置において検査端子としての利用される追加電極は、基板の端部であって、ハンダボールなどの半導体装置１に入力又は出力される電極が設けられないボール配置禁止エリアに位置するこが故に、当該追加電極と半導体チップとが離れて位置するおそれがある。そのため、当該追加電極に割り当てられた検査端子を用いて半導体装置の検査を実行しようとした場合、追加電極と半導体装置の内部回路との配線長が長くなり、半導体装置の検査の信頼性が低下するとともに、当該検査において得られる情報が限られた情報となるおそれがあった。すなわち、特許文献１に記載の半導体装置では、多くの機能を有する半導体装置の信頼性を高めるための検査を実行するとの観点において、改善の余地があった。
本発明に係る半導体装置の一態様は、
メモリーコントローラーと、
ＣＰＵと、
高速通信コントローラーと、
外部メモリー群と前記メモリーコントローラーとの間で伝搬する第１信号を入力するための複数のメモリー操作端子と、
前記高速通信コントローラーに第２信号を入力するための複数の高速通信端子と、
前記ＣＰＵからの情報を取得しデバックを行うための複数の検査端子と、
前記複数のメモリー操作端子、前記複数の高速通信端子、及び前記複数の検査端子を含
む複数の接続端子が設けられた端子実装面と、
を備え、
前記端子実装面は、第１辺と、前記第１辺と向かい合って位置する第２辺と、前記第１辺及び前記第２辺の双方と交差する第３辺と、前記第３辺と向かい合って位置する第４辺とを含み、
前記複数の接続端子は、前記第３辺と隣り合って位置し、前記第１辺から前記第２辺に向かって並ぶ第１端子列を含み、
前記第１端子列は、前記複数の検査端子の内の第１検査端子を含み、
前記第１検査端子は、前記第１端子列において、最も前記第１辺の近くに位置している。
また、本発明に係る半導体装置の一態様は、
メモリーコントローラーと、
ＣＰＵと、
高速通信コントローラーと、
外部メモリー群と前記メモリーコントローラーとの間で伝搬する第１信号を入力するための複数のメモリー操作端子と、
前記高速通信コントローラーに第２信号を入力するための複数の高速通信端子と、
前記ＣＰＵからの情報を取得しデバックを行うための複数の検査端子と、
前記複数のメモリー操作端子、前記複数の高速通信端子、及び前記複数の検査端子を含む複数の接続端子が設けられた端子実装面と、
を備え、
前記端子実装面は、第１辺と、前記第１辺と向かい合って位置する第２辺と、前記第１辺及び前記第２辺の双方と交差する第３辺と、前記第３辺と向かい合って位置する第４辺とを含み、
前記複数の接続端子は、前記第３辺と隣り合って位置し、前記第１辺から前記第２辺に向かって並ぶ第１端子列と、前記第４辺と隣り合って位置し、前記第１辺から前記第２辺に向かって並ぶ第２端子列と、を含み、
前記第１端子列は、前記複数の検査端子の内の第１検査端子を含み、
前記第２端子列は、前記複数の検査端子の内の第２検査端子を含む。
半導体装置の機能構成を示す図である。 半導体装置の断面構造を示す図である。 端子実装面に設けられている複数の端子の配置の一例を示す図である。 半導体装置における複数の端子で伝搬する信号を各端子に割り当てた場合の一例を示す図である。 第２実施形態の半導体装置における複数の端子で伝搬する信号を各端子に割り当てた場合の一例を示す図である。 第３実施形態の半導体装置における複数の端子で伝搬する信号を各端子に割り当てた場合の一例を示す図である。 第４実施形態の半導体装置における複数の端子で伝搬する信号を各端子に割り当てた場合の一例を示す図である。 変形例の半導体装置における複数の端子で伝搬する信号を各端子に割り当てた場合の一例を示す図である。 端子実装面に設けられる複数の端子の配置に基づいて実装領域、及び端子実装領域を定める場合について説明するための図である。
以下、本発明の好適な実施形態について図面を用いて説明する。用いる図面は説明の便
宜上のものである。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また、以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
１．第１実施形態
１．１ 半導体装置の機能構成
図１は、半導体装置１の機能構成を示す図である。図１に示すように半導体装置１は、ＣＰＵ（Central Processing Unit）１０、メモリーコントローラー２０、及び通信コントローラー３０を備える。そして、ＣＰＵ１０と、メモリーコントローラー２０及び通信コントローラー３０とは、バス配線１１を介して通信可能に接続されている。また、半導体装置１には、電源電圧としての電圧ＶＤＤと、半導体装置１の基準電位であって例えばグラウンド電位の電圧ＶＳＳとが入力される。
ＣＰＵ１０は、半導体装置１の全体の制御を担う。具体的には、ＣＰＵ１０は、メモリーコントローラー２０を制御する制御信号を出力することで、外部メモリー群２への情報の書込み、及び外部メモリー群２の保持されている情報の読み出しを制御する。
メモリーコントローラー２０は、ＣＰＵ１０から入力される制御信号に基づいて、半導体装置１の外部に設けられた外部メモリー群２に保持されている情報の読み出し、及び外部メモリー群２への情報の書込みを制御するためのメモリー制御信号ＭＣを出力する。
具体的には、外部メモリー群２は、情報を保持する複数のメモリセル回路を備えたＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）を含む。そして、メモリーコントローラー２０にＣＰＵ１０から外部メモリー群２に保持されている情報を読み出すための制御信号が入力された場合、メモリーコントローラー２０は、入力される制御信号に応じて、当該情報が保持されているメモリセル回路にアクセスするためのメモリー制御信号ＭＣを生成し、外部メモリー群２に出力する。すなわち、メモリーコントローラー２０は、メモリー制御信号ＭＣを用いて、外部メモリー群２に含まれる対応するメモリセル回路にアクセスするとともに、当該メモリセル回路に保持されている情報を読み出す。そして、メモリーコントローラー２０は、外部メモリー群２から読み出した情報を、ＣＰＵ１０に出力する。
また、メモリーコントローラー２０にＣＰＵ１０から外部メモリー群２に新たな情報を保持させるための制御信号が入力された場合、メモリーコントローラー２０は、入力される制御信号に応じて、当該情報を保持するためのメモリセル回路にアクセスするためのメモリー制御信号ＭＣを生成し、外部メモリー群２に出力する。すなわち、メモリーコントローラー２０は、メモリー制御信号ＭＣを用いて、外部メモリー群２に含まれる対応するメモリセル回路にアクセスするとともに、当該メモリセル回路にＣＰＵ１０から供給される情報を保持させる。
ここで、半導体装置１と外部メモリー群２との間で伝搬するメモリー制御信号ＭＣは、外部メモリー群２に含まれるメモリセル回路の数や外部メモリー群２に保持される情報量等に応じた複数の信号を含んでいてもよい。すなわち、メモリー制御信号ＭＣは、半導体装置１と外部メモリー群２との間で通信可能に接続された複数の配線及び端子を介して伝搬し、半導体装置１は、メモリー制御信号ＭＣを入力又は出力するための複数の端子を備える。
また、ＣＰＵ１０は、メモリーコントローラー２０を介して外部メモリー群２から読み出された情報に基づく処理を実行し、実行した処理結果に応じた信号を、通信コントローラー３０を介して、半導体装置１の外部に設けられた外部回路３に出力する。
通信コントローラー３０は、高速通信コントローラー３１と低速通信コントローラー３２とを含む。
低速通信コントローラー３２は、数ｋＨｚ～数ＭＨｚの周波数の信号を用いて外部回路３との間でデータ転送が可能な通信方式に準拠した信号を生成するための回路を含む。そして、低速通信コントローラー３２は、ＣＰＵ１０から入力された信号を、当該通信方式に準拠した信号に変換し、変換した信号を低速通信信号ＬＣとして半導体装置１の外部に設けられた外部回路３に出力する。
このような低速通信コントローラー３２として、第１実施形態における半導体装置１は、数１００Ｈｚ～数１００ｋＨＺの周波数でのデータ転送が可能なＵＡＲＴ（Universal Asynchronous Receiver / Transmitter）通信の規格に準拠して通信を制御するＵＡＲＴ通信コントローラー３２ａと、数１００ｋＨｚ～数ＭＨｚの周波数でのデータ転送が可能なＩ２Ｃ（Inter-Integrated Circuit）通信の規格に準拠して通信を制御するＩ２Ｃ通信コントローラー３２ｂとを含む。なお、半導体装置１が備える低速通信コントローラー３２は、数ｋＨｚ～数ＭＨｚの周波数でデータ転送が可能な通信方式であればよく、ＵＡＲＴ通信コントローラー３２ａ、及びＩ２Ｃ通信コントローラー３２ｂに限るものでない。さらに、半導体装置１が備える低速通信コントローラー３２は、２つ以上のＵＡＲＴ通信コントローラー３２ａを含んでもよく、２つ以上のＩ２Ｃ通信コントローラー３２ｂを含んでもよい。
ここで、半導体装置１と外部回路３との間で伝搬する低速通信信号ＬＣは、準拠する通信方式の仕様に応じた複数の信号を含んでもよい。すなわち、低速通信信号ＬＣは、半導体装置１と外部回路３との間で通信可能に接続された複数の配線及び端子を介して伝搬し、半導体装置１は、低速通信信号ＬＣを入力又は出力するための複数の端子を備える。
高速通信コントローラー３１は、低速通信コントローラー３２よりも高い周波数でのデータ転送が可能な通信を制御する。具体的には、高速通信コントローラー３１は、数ＭＨｚ以上の周波数の信号を用いて外部回路３との間でデータ転送が可能な通信方式に準拠した信号を生成するための回路を含む。そして、高速通信コントローラー３１は、ＣＰＵ１０から入力される信号を、当該通信方式に準拠した信号に変換し、変換した信号を高速通信信号ＨＣとして半導体装置１の外部に設けられた外部回路３に出力する。
このような高速通信コントローラー３１として、第１実施形態における半導体装置１は、１２ＭＨｚ以上の周波数でのデータ転送が可能なＵＳＢ（Universal Serial Bus）通信の規格に準拠して通信を制御するＵＳＢ通信コントローラー３１ａと、数ＧＨｚ以上の周波数でのデータ転送が可能なＰＣＩｅ（Peripheral Component Interconnect Express）通信を制御するＰＣＩｅ通信コントローラー３１ｂとを含む。なお、半導体装置１が備える高速通信コントローラー３１は、数ＭＨｚ以上の周波数でデータ転送が可能な通信方式であればよく、ＵＳＢ通信コントローラー３１ａ、及びＰＣＩｅ通信コントローラー３１ｂに限るものではない。さらに、半導体装置１が備える高速通信コントローラー３１は、２つ以上のＵＳＢ通信コントローラー３１ａを含んでもよく、２つ以上のＰＣＩｅ通信コントローラー３１ｂを含んでもよい。
ここで、高速通信コントローラー３１は、数ＭＨｚ以上の周波数でデータ転送が可能な通信方式であればよいが、５ＧＨｚ以上の高い周波数でのデータ転送な可能な通信方式に準拠した通信方式を制御するコントローラーであることが好ましい。換言すれば、高速通信コントローラー３１は、５ＧＨｚ以上の周波数で通信を行ってもよい。このような高速通信コントローラー３１としては、５ＧＨｚ以上の周波数でのデータ転送が可能なＵＳＢ
３．０の通信規格に準拠したＵＳＢ通信コントローラー３１ａや、上述したＰＣＩｅ通信コントローラー３１ｂ等が挙げられる。
高速通信コントローラー３１におけるデータ転送の周波数が高まることで、高速通信コントローラー３１から出力される信号、及び高速通信コントローラー３１に入力される信号に含まれる単位時間当たりの情報量が増加し、半導体装置１はより多くの機能を実現することが可能となる。
ここで、半導体装置１と外部回路３との間で伝搬する高速通信信号ＨＣは、準拠する通信方式の仕様に応じた複数の信号を含んでもよい。すなわち、高速通信信号ＨＣは、半導体装置１と外部回路３との間で通信可能に接続された複数の配線及び端子を介して伝搬し、半導体装置１は、高速通信信号ＨＣを入力又は出力するための複数の端子を備える。
以上のように半導体装置１の全体の制御を担うＣＰＵ１０は、複数のコアを有し、６４ビット以上の命令セットを実装するマイクロアーキテクチャを含み、１．６ＧＨｚ以上の周波数で駆動してもよい。ここで、上述した性能を満足するＣＰＵ１０には、例えば、ＡＲＭ社からリリースされているＡＲＭアーキテクチャの内、特にアプリケーション用途に用いられることが想定されているＡＲＭｖ７Ａアーキテクチャの機能を承継したプロセッサーであって、具体的には、ＡＲＭ Ｃｏｒｔｅｘ－Ａ１７以降のプロセッサー等が実装されていてもよい。
ＡＲＭ Ｃｏｒｔｅｘ－Ａ１７は、浮動小数点演算処理部(ＦＰＵ：Floating Point Unit only)が内部に実装されていることで、浮動小数点演算処理部が外部に実装されていた従来のＣＰＵと比較して、処理を実行する際に経由する回路ブロック数が低減される。したがって、大きなデータを処理する場合における半導体装置１の消費電力を低減しつつ、高速に動作することが可能となる。そのため、ＡＲＭ Ｃｏｒｔｅｘ－Ａ１７以降のプロセッサーが実装されたＣＰＵ１０を備えた半導体装置１では、少ない電力でより多くの処理を行いつつ、実装面積を小さくすることができる。そして、本実施形態における半導体装置１では、ＡＲＭ Ｃｏｒｔｅｘ－Ａ１７以降のプロセッサーが実装されたＣＰＵ１０を備えることで、多くの機能を実装することが可能になるとともに、多くの機能を有する半導体装置１と外部機器とを接続するための端子が増加した場合であっても、当該端子間における信号の相互干渉を低減することができる。
また、半導体装置１は、半導体装置１のデバックを行うためのデバック回路４０を備える。デバック回路４０には、外部に設けられたエミュレーター回路４からデータ信号Ｄｉが入力される。そして、デバック回路４０は、入力されるデータ信号Ｄｉに基づいて、半導体装置１及びＣＰＵ１０のデバックを実行するための信号を生成し、ＣＰＵ１０に出力する。
ＣＰＵ１０は、デバック回路４０から入力されるデータ信号Ｄｉに基づく信号に応じた処理を実行し、当該処理結果を示す情報を含む信号をデバック回路４０に出力する。その後、デバック回路４０は、ＣＰＵ１０から入力された情報に応じたデータ信号Ｄｏを生成し、エミュレーター回路４に出力する。そして、エミュレーター回路４は、デバック回路４０から入力されたデータ信号Ｄｏがデバック回路４０に出力したデータ信号Ｄｉに応じた信号であるか否かに基づいて、ＣＰＵ１０を含む半導体装置１が正常であるか否かを判定する。
このようなＣＰＵ１０を含む半導体装置１が正常であるか否かの判定方法は、ＪＴＡＧ（Joint Test Action Group）規格に準拠する方法であることが好ましい。これにより、半導体装置１及びＣＰＵ１０のデバックの信頼性を高めることができる。なお、第１実施
形態のおけるデバック回路４０は、エミュレーター回路４から入力されるデータ信号Ｄｉに基づいてＪＴＡＧ規格に準拠したテストを行うものとして説明を行う。
ここで、半導体装置１とエミュレーター回路４との間で伝搬するデータ信号Ｄｉ，Ｄｏは、実行される半導体装置１及びＣＰＵ１０のデバックの方法に応じた複数の信号を含んでもよい。例えば、実行される半導体装置１及びＣＰＵ１０のデバックが、上述したＪＴＡＧ規格に準拠した方法で実行される場合、データ信号Ｄｉには、エミュレーター回路４から入力される入力データ信号、検査モードを選択するモード選択信号、クロック信号、及びリセット信号を含む複数の信号が含まれ、データ信号Ｄｏには、デバック結果を示す出力データ信号を含む複数の信号が含まれる。すなわち、データ信号Ｄｉ、及びデータ信号Ｄｏは、半導体装置１とエミュレーター回路４との間で通信可能に接続された複数の配線及び端子を介して伝搬し、半導体装置１は、データ信号Ｄｉ、及びデータ信号Ｄｏを入力又は出力するための複数の端子を備える。
１．２ 半導体装置の構造
次に、半導体装置１の構造の一例について説明する。図２は、半導体装置１の断面構造を示す図である。なお、以下の説明では、図示するように互いに直交するＸ方向、Ｙ方向、及びＺ方向を用いて説明する。また、図示したＸ方向の先端側を＋Ｘ側、起点側を－Ｘ側と称し、Ｙ方向の先端側を＋Ｙ側、起点側を－Ｙ側と称し、Ｚ方向の先端側を＋Ｚ側、起点側を－Ｚ側と称する場合がある。
図２に示すように、半導体装置１は、プリント配線基板１００、ＩＣチップ６０及び筐体５０を備える。
ＩＣチップ６０には、上述したＣＰＵ１０、メモリーコントローラー２０、通信コントローラー３０、及びデバック回路４０が実装されている。
ＩＣチップ６０の－Ｚ側には、プリント配線基板１００が位置している。そして、ＩＣチップ６０は、接着剤などの接合部材７０を介してプリント配線基板１００に取り付けられている。また、プリント配線基板１００とＩＣチップ６０とは、ボンディングワイヤー８０を介して電気的に接続される。
プリント配線基板１００には、不図示の複数の配線パターンと、不図示の複数の電極とが設けられている。ボンディングワイヤー８０は、プリント配線基板１００の＋Ｚ側の面に形成された不図示の電極と電気的に接続している。また、プリント配線基板１００の－Ｚ側の面に形成された不図示の複数の電極のそれぞれには、端子１１０が設けられている。この複数の端子１１０のそれぞれは、例えば、はんだボールを含む。そして、当該はんだボールにより半導体装置１と半導体装置１の外部に設けられた外部メモリー群２、及び外部回路３が電気的かつ物理的に接続される。すなわち、第１実施形態における半導体装置１は、半導体装置１の外部と複数のはんだボールを介して電気的、且つ機械的に接続される所謂ＢＧＡ（Ball Grid Array）パッケージを含んで構成されている。ここで、以下の説明では、複数の端子１１０が設けられたプリント配線基板１００の－Ｚ側の面を端子実装面１０１と称する。
以上のように構成された半導体装置１では、端子実装面１０１に設けられた端子１１０を介して半導体装置１に入力された信号は、プリント配線基板１００に設けられた不図示の電極及び配線パターンと、ボンディングワイヤー８０とを介して伝搬し、ＩＣチップ６０に入力される。また、ＩＣチップ６０から出力された信号は、ボンディングワイヤー８０と、プリント配線基板１００に設けられた不図示の電極及び配線パターンと、端子１１０とを介して、半導体装置１の外部に出力される。すなわち、プリント配線基板１００は
、インターポーザ基板として機能する。
筐体５０は、ＩＣチップ６０の＋Ｚ側に位置し、ＩＣチップ６０を覆うようにプリント配線基板１００に接合される。この筐体５０は、エポキシ樹脂などを含み、ＩＣチップ６０を保護する。
１．３ 半導体装置における端子配置
次に、端子実装面１０１に設けられている複数の端子１１０の配置の一例について図３を用いて説明する。図３は、端子実装面１０１に設けられている複数の端子１１０の配置の一例を示す図である。
図３に示すように、端子実装面１０１は、Ｘ方向に沿った方向に延在しＹ方向に沿った方向で向かい合って位置する辺１０２，１０３と、Ｙ方向に沿った方向に延在しＸ方向に沿った方向で向かい合って位置する辺１０４，１０５とを含む。そして、辺１０４は、辺１０２，１０３の双方と交差し、辺１０５は、辺１０２，１０３の双方と交差している。すなわち、端子実装面１０１は、辺１０２と、辺１０２と向かい合って位置する辺１０３と、辺１０２及び辺１０３の双方と交差する辺１０４と、辺１０４と向かい合って位置する辺１０５とを含み、辺１０２～１０５を外周として構成された略矩形状である。ここで、端子実装面１０１に含まれる辺１０２が第１辺の一例であり、辺１０３が第２辺の一例であり、辺１０４が第３辺の一例であり、辺１０５が第４辺の一例である。
図３には、端子１１０が実装される実装領域１１２を図示している。実装領域１１２は、格子状に設けられた複数の端子実装領域１１４を含む。端子実装領域１１４は、実装領域１１２において、辺１０２に沿った方向に並んで設けられたｍ個の端子実装領域１１４が、辺１０３に沿った方向にｎ組設けられている。すなわち、端子実装面１０１の実装領域１１２には、合計ｎ×ｍ個の端子実装領域１１４が設けられている。なお、図３に示す例では、辺１０２に沿った方向に並んで設けられた１８個の端子実装領域１１４が、辺１０４に沿った方向に１８組設けられているとして図示している。すなわち、図３には、合計３２４個の端子実装領域１１４が図示されている。
ここで、以下の説明において、辺１０２に沿って辺１０４から辺１０５に向かう方向を行方向、辺１０４に沿って辺１０２から辺１０３に向かう方向を列方向と称する場合がある。そして、以下の説明では、複数の端子実装領域１１４の内、行方向に沿ってｉ番目に位置し、且つ列方向に沿ってｊ番目に位置する端子実装領域１１４を端子実装領域１１４－ｉｊと称する場合がある。具体的には、図３にＡとして示す端子実装領域１１４を、端子実装領域１１４－６Ｅと称し、Ｂとして示す端子実装領域１１４を、端子実装領域１１４－１４Ｓと称する場合がある。
端子実装面１０１に設けられる複数の端子１１０のそれぞれは、格子状に設けられた端子実装領域１１４のそれぞれに対応して位置している。ここで、以下の説明では、端子実装領域１１４－ｉｊに位置する端子１１０を端子１１０－ｉｊと称する場合がある。すなわち、図３にＡとして示す端子実装領域１１４－６Ｅに位置する端子１１０を端子１１０－６Ｅと称し、Ｂとして示す端子実装領域１１４－１４Ｓに位置する端子１１０を端子１１０－１４Ｓと称する場合がある。なお、図３に示す端子１１０の配置の一例では、実装領域１１２に含まれる全ての端子実装領域１１４に端子１１０が位置している場合を例示しているが、後述する第３実施形態に示すように、実装領域１１２は、端子１１０が位置しない端子実装領域１１４を含んでもよい。
以上のように、端子実装面１０１には、複数の端子１１０が格子状に並んで配置されている。具体的には、複数の端子１１０は、端子実装面１０１において、辺１０２から辺１
０３に向かって並ぶ１８個の端子１１０が、辺１０４に沿った方向に１８組設けられている。換言すれば、複数の端子１１０は、端子実装面１０１において、辺１０４から辺１０５に向かって並ぶ１８個の端子１１０が、辺１０２に沿った方向に１８組設けられている。
ここで、端子実装面１０１に設けられている複数の端子１１０が複数の接続端子の一例である。そして、辺１０２から辺１０３に向かって並ぶ複数の端子１１０の内、辺１０４と隣り合って位置する端子１１０－１Ａ，１１０－１Ｂ，１１０－１Ｃ，１１０－１Ｄ，１１０－１Ｅ，１１０－１Ｆ，１１０－１Ｇ，１１０－１Ｈ，１１０－１Ｊ，１１０－１Ｋ，１１０－１Ｌ，１１０－１Ｍ，１１０－１Ｎ，１１０－１Ｐ，１１０－１Ｑ，１１０－１Ｒ，１１０－１Ｓ，１１０－１Ｔを含む端子列が、第１実施形態における第１端子列の一例であり、辺１０２から辺１０３に向かって並ぶ複数の端子１１０の内、辺１０５と隣り合って位置する端子１１０－１８Ａ，１１０－１８Ｂ，１１０－１８Ｃ，１１０－１８Ｄ，１１０－１８Ｅ，１１０－１８Ｆ，１１０－１８Ｇ，１１０－１８Ｈ，１１０－１８Ｊ，１１０－１８Ｋ，１１０－１８Ｌ，１１０－１８Ｍ，１１０－１８Ｎ，１１０－１８Ｐ，１１０－１８Ｑ，１１０－１８Ｒ，１１０－１８Ｓ，１１０－１８Ｔを含む端子列が、第１実施形態における第２端子列の一例であり、辺１０４から辺１０５に向かって並ぶ複数の端子１１０の内、辺１０２と隣り合って位置する端子１１０－１Ａ～１１０－１８Ａを含む端子列が、第１実施形態における第３端子列の一例であり、辺１０４から辺１０５に向かって並ぶ複数の端子１１０の内、辺１０３と隣り合って位置する端子１１０－１Ｔ～１１０－１８Ｔを含む端子列が、第１実施形態における第４端子列の一例である。
ここで、複数の端子１１０と、端子実装面１０１の辺１０２～１０５のそれぞれとが隣り合って位置しているとは、複数の端子１１０が実装される端子実装領域１１４と端子実装面１０１の辺１０２～１０５との間に、端子１１０が設けられ得る端子実装領域１１４が位置しないことを意味する。すなわち、辺１０２と隣り合って位置する端子列は、端子実装面１０１に設けられた複数の端子１１０の内、最も辺１０２の近傍に位置する端子１１０を含み、辺１０３と隣り合って位置する端子列は、端子実装面１０１に設けられた複数の端子１１０の内、最も辺１０３の近傍に位置する端子１１０を含み、辺１０４と隣り合って位置する端子列は、端子実装面１０１に設けられた複数の端子１１０の内、最も辺１０４の近傍に位置する端子１１０を含み、辺１０５と隣り合って位置する端子列は、端子実装面１０１に設けられた複数の端子１１０の内、最も辺１０５の近傍に位置する端子１１０を含む。
半導体装置１と外部メモリー群２、外部回路３、及びエミュレーター回路４との間で伝搬するメモリー制御信号ＭＣ、低速通信信号ＬＣ、高速通信信号ＨＣ、データ信号Ｄｉ、及びデータ信号Ｄｏを含む複数の信号と、半導体装置１に入力される電圧ＶＤＤ，ＶＳＳとは、端子実装面１０１に設けられた複数の端子１１０のそれぞれを介して伝搬する。そこで、半導体装置１と外部メモリー群２、外部回路３、及びエミュレーター回路４との間で伝搬する各種信号、及び電圧ＶＤＤ，ＶＳＳが割り当てられる端子１１０の配置の具体例について、図４を用いて説明する。図４は、半導体装置１における複数の端子１１０で伝搬する信号を各端子１１０に割り当てた場合の一例を示す図である。
図４に示すように、端子実装面１０１には、外部メモリー群２とメモリーコントローラー２０との間で伝搬するメモリー制御信号ＭＣを入力するための複数の端子１１０を含むメモリー操作端子群１２１と、高速通信コントローラー３１に含まれるＵＳＢ通信コントローラー３１ａに高速通信信号ＨＣを入力するための複数の端子１１０を含む第１高速通信端子群１２２と、高速通信コントローラー３１に含まれるＰＣＩｅ通信コントローラー３１ｂに高速通信信号ＨＣを入力するための複数の端子１１０を含む第２高速通信端子群１２３と、低速通信コントローラー３２に含まれるＵＡＲＴ通信コントローラー３２ａに
低速通信信号ＬＣを入力するための複数の端子１１０を含む第１低速通信端子群１２４と、低速通信コントローラー３２に含まれるＩ２Ｃ通信コントローラー３２ｂに低速通信信号ＬＣを入力するための複数の端子１１０を含む第２低速通信端子群１２５と、ＣＰＵ１０からの情報を取得しデバックを行うための１又は複数の端子１１０を含む検査端子群１２６と、が設けられている。
また、端子実装面１０１には、外部から入力される信号をＣＰＵ１０に伝搬するための複数の端子１１０を含むＣＰＵ入出力端子群１３１と、半導体装置１に電圧ＶＤＤ，ＶＳＳを供給するための複数の端子１１０を含む電源端子群１３２と、電圧値が一定に保持された複数の端子１１０を含む定電圧端子群１３３と、が設けられている。ここで、第１実施形態における定電圧端子群１３３が保持される一定の電圧値とは、例えば、グラウンド電位の電圧ＶＳＳである。換言すれば、定電圧端子群１３３に含まれる複数の端子１１０は、電圧値がグラウンド電位で一定に保持される。なお、説明は省略するが、端子実装面１０１には上述した各種信号を入出力するための複数の端子１１０に加えて、クロック信号、その他のアナログ信号及びその他のデジタル信号が入力される複数の端子１１０が設けられている。
メモリー操作端子群１２１は、端子実装面１０１の辺１０３側の領域に位置する複数の端子１１０を含む。具体的には、メモリー操作端子群１２１は、実装領域１１２に含まれる複数の端子実装領域１１４の内、実装領域１１２の最も辺１０３側に位置する端子実装領域１１４－１Ｔ～１１４－１８Ｔに配置された端子１１０－１Ｔ～１１０－１８Ｔと、端子実装領域１１４－１Ｔ～１１４－１８Ｔのそれぞれと－Ｙ側で隣り合って位置する端子実装領域１１４－１Ｓ～１１４－１８Ｓに位置する端子１１０－１Ｓ～１１０－１８Ｓと、端子実装領域１１４－１Ｓ～１１４－１８Ｓのそれぞれと－Ｙ側で隣り合って位置する端子実装領域１１４－１Ｒ～１１４－１８Ｒに位置する端子１１０－１Ｒ～１１０－１８Ｒと、端子実装領域１１４－１Ｒ～１１４－１８Ｒのそれぞれと－Ｙ側で隣り合って位置する端子実装領域１１４－１Ｑ～１１４－１８Ｑに位置する端子１１０－１Ｑ～１１０－１８Ｑと、端子実装領域１１４－１Ｑ～１１４－１８Ｑのそれぞれと－Ｙ側で隣り合って位置する端子実装領域１１４－１Ｐ～１１４－１８Ｐに位置する端子１１０－１Ｐ～１１０－１８Ｐと、端子実装領域１１４－１Ｐ～１１４－１８Ｐのそれぞれと－Ｙ側で隣り合って位置する端子実装領域１１４－１Ｎ～１１４－１８Ｎに位置する端子１１０－１Ｎ～１１０－１８Ｎと、を含む。
そして、メモリー操作端子群１２１に含まれる複数の端子１１０のそれぞれには、外部メモリー群２に含まれる対応するメモリセル回路とメモリーコントローラー２０との間で伝搬するメモリー制御信号ＭＣが伝搬する。なお、メモリー操作端子群１２１は、電圧ＶＤＤに基づく一定電圧が保持される端子１１０、及びグラウンド電位である電圧ＶＳＳが保持される端子１１０を含んでもよい。
ここで、メモリー操作端子群１２１に含まれる複数の端子１１０である端子１１０－１Ｎ～１１０－１８Ｎ，１１０－１Ｐ～１１０－１８Ｐ，１１０－１Ｑ～１１０－１８Ｑ，１１０－１Ｒ～１１０－１８Ｒ，１１０－１Ｓ～１１０－１８Ｓ，１１０－１Ｔ～１１０－１８Ｔが複数のメモリー操作端子の一例であり、メモリー操作端子群１２１に含まれる複数の端子１１０を介して、外部メモリー群２とメモリーコントローラー２０との間で伝搬するメモリー制御信号ＭＣが第１信号の一例である。
定電圧端子群１３３は、メモリー操作端子群１２１の辺１０２側の領域に位置する複数の端子１１０を含む。具体的には、定電圧端子群１３３は、実装領域１１２に含まれる複数の端子実装領域１１４の内、端子実装領域１１４－１Ｍ～１１４－１８Ｍに位置する端子１１０－１Ｍ～１１０－１８Ｍを含む。そして、定電圧端子群１３３に含まれる端子１
１０－１Ｍ～１１０－１８Ｍのそれぞれには、電圧値がグラウンド電位で一定の電圧ＶＳＳが保持されている。これにより定電圧端子群１３３は、メモリー操作端子群１２１に対するノイズの影響を低減するとともに、メモリー操作端子群１２１で生じたノイズが放射されるおそれを低減するためのシールド端子として機能する。
第１高速通信端子群１２２は、行方向に沿って並んで位置している定電圧端子群１３３の辺１０２側の領域であって、端子実装面１０１の辺１０５側の領域に位置する複数の端子１１０を含む。具体的には、第１高速通信端子群１２２は、実装領域１１２に含まれる複数の端子実装領域１１４の内、端子実装領域１１４－１３Ｌ～１１４－１８Ｌに位置する端子１１０－１３Ｌ～１１０－１８Ｌと、端子実装領域１１４－１３Ｋ～１１４－１８Ｋに位置する端子１１０－１３Ｋ～１１０－１８Ｋと、を含む。
そして、第１高速通信端子群１２２に含まれる複数の端子１１０のそれぞれには、高速通信コントローラー３１に含まれるＵＳＢ通信コントローラー３１ａと外部回路３との間で伝搬するＵＳＢ通信の規格に準拠した複数の信号が高速通信信号ＨＣとして入力される。換言すれば、第１高速通信端子群１２２に含まれる複数の端子１１０のそれぞれには、ＵＳＢ通信を行うためのＵＳＢ通信信号が高速通信信号ＨＣとして伝搬する。この第１高速通信端子群１２２に含まれる端子１１０－１３Ｌ～１１０－１８Ｌ，１１０－１３Ｋ～１１０－１８Ｋの少なくともいずれかが第１高速通信端子の一例である。なお、第１高速通信端子群１２２は、電圧ＶＤＤに基づく一定電圧が保持される端子１１０、及びグラウンド電位である電圧ＶＳＳが保持される端子１１０を含んでもよい。
ＣＰＵ入出力端子群１３１は、第１高速通信端子群１２２の辺１０２側の領域に位置する複数の端子１１０を含む。具体的には、ＣＰＵ入出力端子群１３１は、実装領域１１２に含まれる複数の端子実装領域１１４の内、端子実装領域１１４－１３Ｇ～１１４－１８Ｇ，１１４－１３Ｈ～１１４－１８Ｈ，１１４－１３Ｊ～１１４－１８Ｊのそれぞれに位置する端子１１０－１３Ｇ～１１０－１８Ｇ，１１０－１３Ｈ～１１０－１８Ｈ，１１０－１３Ｊ～１１０－１８Ｊを含む。なお、ＣＰＵ入出力端子群１３１は、電圧ＶＤＤに基づく一定電圧が保持される端子１１０、及びグラウンド電位である電圧ＶＳＳが保持される端子１１０を含んでもよい。
そして、ＣＰＵ入出力端子群１３１に含まれる複数の端子１１０のそれぞれには、ＣＰＵ１０に入力される制御信号、及びＣＰＵ１０から半導体装置１の外部に出力される信号が伝搬する。
電源端子群１３２は、第１高速通信端子群１２２及びＣＰＵ入出力端子群１３１の辺１０４側の領域に位置する複数の端子１１０を含む。具体的には、電源端子群１３２は、実装領域１１２に含まれる複数の端子実装領域１１４の内、端子実装領域１１４－７Ｇ～１１４－１２Ｇ，１１４－７Ｈ～１１４－１２Ｈ，１１４－７Ｊ～１１４－１２Ｊ、１１４－７Ｋ～１１４－１２Ｋ，１１４－７Ｌ～１１４－１２Ｌ，１１４－７Ｍ～１１４－１２Ｍのそれぞれに位置する端子１１０－７Ｇ～１１０－１２Ｇ，１１０－７Ｈ～１１０－１２Ｈ，１１０－７Ｊ～１１０－１２Ｊ、１１０－７Ｋ～１１０－１２Ｋ，１１０－７Ｌ～１１０－１２Ｌ，１１０－７Ｍ～１１０－１２Ｍを含む。
そして、電源端子群１３２に含まれる複数の端子１１０のそれぞれには、半導体装置１の電源電圧としての電圧ＶＤＤ、及び半導体装置１の基準電位としての電圧ＶＳＳとが入力される。
第１低速通信端子群１２４は、ＣＰＵ入出力端子群１３１の辺１０２側の領域であって、端子実装面１０１の辺１０５側の領域に位置する複数の端子１１０を含む。具体的には
、第１低速通信端子群１２４は、実装領域１１２に含まれる複数の端子実装領域１１４の内、端子実装領域１１４－１７Ａ，１１４－１８Ａ，１１４－１７Ｂ，１１４－１８Ｂ，１１４－１７Ｃ，１１４－１８Ｃ，１１４－１７Ｄ，１１４－１８Ｄ，１１４－１７Ｅ，１１４－１８Ｅ，１１４－１７Ｆ，１１４－１８Ｆのそれぞれに位置する端子１１０－１７Ａ，１１０－１８Ａ，１１０－１７Ｂ，１１０－１８Ｂ，１１０－１７Ｃ，１１０－１８Ｃ，１１０－１７Ｄ，１１０－１８Ｄ，１１０－１７Ｅ，１１０－１８Ｅ，１１０－１７Ｆ，１１０－１８Ｆを含む。
そして、第１低速通信端子群１２４に含まれる複数の端子１１０のそれぞれには、低速通信コントローラー３２に含まれるＵＡＲＴ通信コントローラー３２ａと外部回路３との間で伝搬するＵＡＲＴ通信の規格に準拠した複数の信号が低速通信信号ＬＣとして入力される。なお、第１低速通信端子群１２４は、電圧ＶＤＤに基づく一定電圧が保持される端子１１０、及びグラウンド電位である電圧ＶＳＳが保持される端子１１０を含んでもよい。
第２高速通信端子群１２３は、電源端子群１３２及びＣＰＵ入出力端子群１３１の辺１０２側の領域であって、第１低速通信端子群１２４の辺１０４側の領域に位置する複数の端子１１０を含む。具体的には、第２高速通信端子群１２３は、実装領域１１２に含まれる複数の端子実装領域１１４の内、端子実装領域１１４－１２Ａ～１１４－１６Ａ，１１４－１２Ｂ～１１４－１６Ｂ，１１４－１２Ｃ～１１４－１６Ｃ，１１４－１２Ｄ～１１４－１６Ｄ，１１４－１２Ｅ～１１４－１６Ｅ，１１４－１２Ｆ～１１４－１６Ｆのそれぞれに位置する端子１１０－１２Ａ～１１０－１６Ａ，１１０－１２Ｂ～１１０－１６Ｂ，１１０－１２Ｃ～１１０－１６Ｃ，１１０－１２Ｄ～１１０－１６Ｄ，１１０－１２Ｅ～１１０－１６Ｅ，１１０－１２Ｆ～１１０－１６Ｆを含む。
そして、第２高速通信端子群１２３に含まれる複数の端子１１０のそれぞれには、高速通信コントローラー３１に含まれるＰＣＩｅ通信コントローラー３１ｂと外部回路３との間で伝搬するＰＣＩｅ通信の規格に準拠した複数の信号が高速通信信号ＨＣとして入力される。換言すれば、第２高速通信端子群１２３に含まれる複数の端子１１０のそれぞれには、ＰＣＩｅ通信を行うためのＰＣＩｅ通信信号が高速通信信号ＨＣとして伝搬する。この第２高速通信端子群１２３に含まれる端子１１０－１２Ａ～１１０－１６Ａ，１１０－１２Ｂ～１１０－１６Ｂ，１１０－１２Ｃ～１１０－１６Ｃ，１１０－１２Ｄ～１１０－１６Ｄ，１１０－１２Ｅ～１１０－１６Ｅ，１１０－１２Ｆ～１１０－１６Ｆの少なくともいずれかが第２高速通信端子の一例である。なお、第２高速通信端子群１２３は、電圧ＶＤＤに基づく一定電圧が保持される端子１１０、及びグラウンド電位である電圧ＶＳＳが保持される端子１１０を含んでもよい。
第２低速通信端子群１２５は、電源端子群１３２の辺１０２側の領域であって、第２高速通信端子群１２３の辺１０４側の領域に位置する複数の端子１１０を含む。具体的には、第２低速通信端子群１２５は、実装領域１１２に含まれる複数の端子実装領域１１４の内、端子実装領域１１４－７Ａ～１１４－１０Ａ，１１４－７Ｂ～１１４－１０Ｂ，１１４－７Ｃ～１１４－１０Ｃ，１１４－７Ｄ～１１４－１０Ｄ，１１４－７Ｅ～１１４－１０Ｅ，１１４－７Ｆ～１１４－１０Ｆのそれぞれに位置する端子１１０－７Ａ～１１０－１０Ａ，１１０－７Ｂ～１１０－１０Ｂ，１１０－７Ｃ～１１０－１０Ｃ，１１０－７Ｄ～１１０－１０Ｄ，１１０－７Ｅ～１１０－１０Ｅ，１１０－７Ｆ～１１０－１０Ｆを含む。
そして、第２低速通信端子群１２５に含まれる複数の端子１１０のそれぞれには、低速通信コントローラー３２に含まれるＩ２Ｃ通信コントローラー３２ｂと外部回路３との間で伝搬するＩ２Ｃ通信の規格に準拠した複数の信号が低速通信信号ＬＣとして入力される
。なお、第２低速通信端子群１２５には、電圧ＶＤＤに基づく一定電圧が保持される端子１１０、及びグラウンド電位である電圧ＶＳＳが保持される端子１１０が含まれてもよい。
検査端子群１２６は、端子実装面１０１の辺１０４に沿って並んで位置する複数の端子１１０の内、辺１０２の近傍に位置する複数の端子１１０を含む。具体的には、検査端子群１２６は、実装領域１１２に含まれる複数の端子実装領域１１４の内、端子実装領域１１４－１Ａ，１１４－１Ｂ，１１４－１Ｃ，１１４－１Ｄ，１１４－１Ｅ，１１４－１Ｆに位置する端子１１０－１Ａ，１１０－１Ｂ，１１０－１Ｃ，１１０－１Ｄ，１１０－１Ｅ，１１０－１Ｆを含む。すなわち、辺１０２から辺１０３に向かって並ぶ複数の端子１１０の内、辺１０４と隣り合って位置する端子１１０－１Ａ，１１０－１Ｂ，１１０－１Ｃ，１１０－１Ｄ，１１０－１Ｅ，１１０－１Ｆ，１１０－１Ｇ，１１０－１Ｈ，１１０－１Ｊ，１１０－１Ｋ，１１０－１Ｌ，１１０－１Ｍ，１１０－１Ｎ，１１０－１Ｐ，１１０－１Ｑ，１１０－１Ｒ，１１０－１Ｓ，１１０－１Ｔを含む端子列には、検査端子群１２６に含まれる端子１１０－１Ａ，１１０－１Ｂ，１１０－１Ｃ，１１０－１Ｄ，１１０－１Ｅ，１１０－１Ｆが含まれる。そして、検査端子群１２６に含まれる端子１１０－１Ａは、辺１０４と隣り合って位置する端子１１０－１Ａ，１１０－１Ｂ，１１０－１Ｃ，１１０－１Ｄ，１１０－１Ｅ，１１０－１Ｆ，１１０－１Ｇ，１１０－１Ｈ，１１０－１Ｊ，１１０－１Ｋ，１１０－１Ｌ，１１０－１Ｍ，１１０－１Ｎ，１１０－１Ｐ，１１０－１Ｑ，１１０－１Ｒ，１１０－１Ｓ，１１０－１Ｔを含む端子列の内の最も辺１０２の近くに位置する。
ここで、検査端子群１２６に含まれる端子１１０－１Ａ，１１０－１Ｂ，１１０－１Ｃ，１１０－１Ｄ，１１０－１Ｅ，１１０－１Ｆが複数の検査端子の一例であり、検査端子群１２６に含まれる複数の端子１１０の内、端子１１０－１Ａ，１１０－１Ｂ，１１０－１Ｃ，１１０－１Ｄ，１１０－１Ｅ，１１０－１Ｆ，１１０－１Ｇ，１１０－１Ｈ，１１０－１Ｊ，１１０－１Ｋ，１１０－１Ｌ，１１０－１Ｍ，１１０－１Ｎ，１１０－１Ｐ，１１０－１Ｑ，１１０－１Ｒ，１１０－１Ｓ，１１０－１Ｔを含む端子列の内の最も辺１０２の近くに位置する端子１１０－１Ａが第１実施形態における半導体装置１の第１検査端子の一例である。
そして、検査端子群１２６に含まれる端子１１０－１Ａ，１１０－１Ｂ，１１０－１Ｃ，１１０－１Ｄ，１１０－１Ｅ，１１０－１Ｆのそれぞれには、ＪＴＡＧ規格に準拠したデバックを実行するための信号として、データ信号Ｄｉ，Ｄｏが入力される。すなわち、検査端子群１２６は、デバックとしてＪＴＡＧ規格に準拠した試験を実行するための信号が入力される端子１１０－１４Ｍ～１１０－１８Ｍを含む。
ここで、図４に示す第１実施形態における半導体装置１における複数の端子１１０で伝搬する信号を各端子１１０に割り当てた場合の一例では、検査端子群１２６に含まれる端子１１０－１Ａ，１１０－１Ｂ，１１０－１Ｃ，１１０－１Ｄ，１１０－１Ｅ，１１０－１Ｆのそれぞれが、辺１０４に沿って並んで配置されている場合を例示しているが、検査端子群１２６に含まれる複数の端子１１０の内の少なくとも１つが、端子実装領域１１４－Ａ１に配置されていればよく、検査端子群１２６に含まれる複数の端子１１０の内の異なる端子１１０の配置は、図４に例示する配置に限られるものではない。
ここで、高速通信コントローラー３１に含まれるＵＳＢ通信コントローラー３１ａに端子１１０－１３Ｌ～１１０－１８Ｌ，１１０－１３Ｋ～１１０－１８Ｋの少なくともいずれか、又はＰＣＩｅ通信コントローラー３１ｂに端子１１０－１２Ａ～１１０－１６Ａ，１１０－１２Ｂ～１１０－１６Ｂ，１１０－１２Ｃ～１１０－１６Ｃ，１１０－１２Ｄ～１１０－１６Ｄ，１１０－１２Ｅ～１１０－１６Ｅ，１１０－１２Ｆ～１１０－１６Ｆの
少なくともいずれかが複数の高速通信端子の一例であり、高速通信コントローラー３１に含まれるＵＳＢ通信コントローラー３１ａに端子１１０－１３Ｌ～１１０－１８Ｌ，１１０－１３Ｋ～１１０－１８Ｋの少なくともいずれか、又はＰＣＩｅ通信コントローラー３１ｂに端子１１０－１２Ａ～１１０－１６Ａ，１１０－１２Ｂ～１１０－１６Ｂ，１１０－１２Ｃ～１１０－１６Ｃ，１１０－１２Ｄ～１１０－１６Ｄ，１１０－１２Ｅ～１１０－１６Ｅ，１１０－１２Ｆ～１１０－１６Ｆの少なくともいずれかを介して入力される高速通信信号ＨＣが第２信号の一例である。
なお、メモリー操作端子群１２１、第１高速通信端子群１２２、第２高速通信端子群１２３、第１低速通信端子群１２４、第２低速通信端子群１２５、ＣＰＵ入出力端子群１３１、電源端子群１３２、及び定電圧端子群１３３のそれぞれに含まれる端子１１０の数及び配置は、図４に示す端子１１０の数及び配置に限るものではない。
１．４ 作用効果
以上のように構成された第１実施形態の半導体装置１では、複数の端子１１０が設けられた端子実装面１０１が辺１０２と辺１０２と向かいあって位置する辺１０３と、辺１０２及び辺１０３の双方と交差する辺１０４とを含み、ＣＰＵ１０からの情報を取得しデバックを行うための検査端子群１２６に含まれる複数の端子１１０の内の少なくとも１つが、複数の端子１１０の内の端子実装面１０１の辺１０４に隣り合い、且つ辺１０２から辺１０３に向かう方向に沿って並んで設けられた複数の端子１１０の内の最も辺１０２側に位置している。すなわち、検査端子群１２６に含まれる複数の端子１１０の内の少なくとも１つは、端子実装面１０１において辺１０２と辺１０４とが交差する角部の近傍に位置している。
半導体装置１を製造する場合に行われるダイシング工程等により、半導体装置１に欠けや割れ等の損傷が生じるおそれがある。このような損傷は、当該半導体装置１の端部や、端子実装面１０１の角部に生じるおそれが高い。第１実施形態における半導体装置１では、検査端子群１２６に含まれる複数の端子の内の少なくとも１つを端子実装面１０１の角部に配置することで、半導体装置１に欠けや割れ等の損傷が生じているか否かの検出精度を高めることができる。
さらに、半導体装置１が外部の基板などに搭載された場合、半導体装置１の搭載位置がずれる実装ずれが生じるおそれがある。このような実装ずれは、半導体装置１の端子実装面１０１の端部においてより顕著となる。第１実施形態における半導体装置１では、検査端子群１２６に含まれる複数の端子の内の少なくとも１つが端子実装面１０１の角部に位置することで、半導体装置１が外部の基板などに実装された場合に生じる、実装ずれの検出精度を高めることができる。
また、第１実施形態における半導体装置１では、検査端子群１２６に含まれる複数の端子１１０は、半導体装置１にメモリー制御信号ＭＣを伝搬するための複数の端子１１０や、半導体装置１と外部との間で高速通信を行うための高速通信信号ＨＣが伝搬するための複数の端子１１０とともに、端子実装面１０１に設けられている。すなわち、半導体装置１が有する各機能を実行するための回路の近傍であって、当該回路と電気的に接続される端子１１０の近傍に、半導体装置１のデバックを行うための複数の端子１１０を含む検査端子群１２６を配置することができる。よって、検査端子群１２６に含まれる複数の端子１１０を介して半導体装置１のデバックを実行する際に、デバックを行うための信号に半導体装置１の内部配線が影響するおそれが低減する。その結果、半導体装置１のデバックの信頼性が向上する。すなわち、第１実施形態の半導体装置１では、半導体装置１の信頼性を向上させることができる。
以上のように、第１実施形態における半導体装置１では、半導体装置１のデバックを行うための複数の端子１１０の内の少なくとも１つを端子実装面１０１において辺１０２と辺１０４とが交差する角部の近傍に配置することで、多くの機能を有する半導体装置１の信頼性を高めるための検査を実行することができる。
２．第２実施形態
次に第２実施形態における半導体装置１について説明する。なお、第２実施形態における半導体装置１を説明するあたり、第１実施形態の半導体装置１と同様の構成については同様の符号を付し、説明を省略又は簡略化する場合がある。第２実施形態における半導体装置１では、検査端子群１２６に含まれる複数の端子１１０の配置が第１実施形態における半導体装置１と異なる。
図５は、第２実施形態の半導体装置１における複数の端子１１０で伝搬する信号を各端子１１０に割り当てた場合の一例を示す図である。図５に示すように第２実施形態における半導体装置１では、検査端子群１２６に含まれる複数の端子１１０の内のいくつかが、端子実装面１０１の辺１０４と隣り合って位置し、検査端子群１２６に含まれる複数の端子１１０の内の異なるいくつかが、端子実装面１０１の辺１０５と隣り合って位置している。
ここで、図５では、第２実施形態の半導体装置１では、検査端子群１２６に含まれる複数の端子１１０の内、辺１０４と隣り合って位置する端子１１０を含む検査端子群１２６を検査端子群１２６ａ１として図示し、検査端子群１２６に含まれる複数の端子１１０の内、辺１０５と隣り合って位置する端子１１０を含む検査端子群１２６を検査端子群１２６ａ２として図示している。
図５に示すように検査端子群１２６ａ１に含まれる端子１１０－１Ａ，１１０－１Ｂ，１１０－１Ｃ，１１０－１Ｄ，１１０－１Ｅは、辺１０２から辺１０３に向かって並ぶ複数の端子１１０の内、辺１０４と隣り合って位置する端子１１０－１Ａ，１１０－１Ｂ，１１０－１Ｃ，１１０－１Ｄ，１１０－１Ｅ，１１０－１Ｆ，１１０－１Ｇ，１１０－１Ｈ，１１０－１Ｊ，１１０－１Ｋ，１１０－１Ｌ，１１０－１Ｍ，１１０－１Ｎ，１１０－１Ｐ，１１０－１Ｑ，１１０－１Ｒ，１１０－１Ｓ，１１０－１Ｔを含む端子列に含まれ、検査端子群１２６ａ２に含まれる端子１１０－１８Ｎは、辺１０２から辺１０３に向かって並ぶ複数の端子１１０の内、辺１０５と隣り合って位置する端子１１０－１８Ａ，１１０－１８Ｂ，１１０－１８Ｃ，１１０－１８Ｄ，１１０－１８Ｅ，１１０－１８Ｆ，１１０－１８Ｇ，１１０－１８Ｈ，１１０－１８Ｊ，１１０－１８Ｋ，１１０－１８Ｌ，１１０－１８Ｍ，１１０－１８Ｎ，１１０－１８Ｐ，１１０－１８Ｑ，１１０－１８Ｒ，１１０－１８Ｓ，１１０－１８Ｔを含む端子列に含まれている。
すなわち、第２実施形態における半導体装置１では、検査端子群１２６に含まれる複数の端子１１０の内のいくつかと、検査端子群１２６に含まれる複数の端子１１０の内の異なるいくつかとが、端子実装面１０１の向かい合う辺の近傍に設けられている。
前述の通り、半導体装置１を製造する場合に行われるダイシング工程等において、生じる半導体装置１に欠けや割れ等の損傷は、当該半導体装置１の端部ほど生じるおそれが高く、また、半導体装置１が外部の基板などに搭載された場合に生じる実装ずれは、半導体装置１の端子実装面１０１の端部においてより顕著となる。そして、第２実施形態における半導体装置１では、第１実施形態と同様に、検査端子群１２６に含まれる複数の端子１１０は、半導体装置１にメモリー制御信号ＭＣを伝搬するための複数の端子１１０や、半導体装置１と外部との間で高速通信を行うための高速通信信号ＨＣが伝搬するための複数の端子１１０とともに、端子実装面１０１に設けられている。
したがって、第２実施形態における半導体装置１であっても、第１実施形態に示す半導体装置１と同様に、多くの機能を有する半導体装置１の信頼性を高めるための検査を実行することができる。
ここで、辺１０２から辺１０３に向かって並ぶ複数の端子１１０の内、辺１０４と隣り合って位置する端子１１０－１Ａ，１１０－１Ｂ，１１０－１Ｃ，１１０－１Ｄ，１１０－１Ｅ，１１０－１Ｆ，１１０－１Ｇ，１１０－１Ｈ，１１０－１Ｊ，１１０－１Ｋ，１１０－１Ｌ，１１０－１Ｍ，１１０－１Ｎ，１１０－１Ｐ，１１０－１Ｑ，１１０－１Ｒ，１１０－１Ｓ，１１０－１Ｔを含む端子列が第２実施形態における第１端子列の一例であり、当該第１端子列に含まれ、且つ検査端子群１２６ａ１に含まれる端子１１０－１Ａ，１１０－１Ｂ，１１０－１Ｃ，１１０－１Ｄ，１１０－１Ｅのいずれかが第２実施形態における第１検査端子の一例であり、辺１０２から辺１０３に向かって並ぶ複数の端子１１０の内、辺１０５と隣り合って位置する端子１１０－１８Ａ，１１０－１８Ｂ，１１０－１８Ｃ，１１０－１８Ｄ，１１０－１８Ｅ，１１０－１８Ｆ，１１０－１８Ｇ，１１０－１８Ｈ，１１０－１８Ｊ，１１０－１８Ｋ，１１０－１８Ｌ，１１０－１８Ｍ，１１０－１８Ｎ，１１０－１８Ｐ，１１０－１８Ｑ，１１０－１８Ｒ，１１０－１８Ｓ，１１０－１８Ｔを含む端子列が第２実施形態における第２端子列の一例であり、当該第２端子列に含まれ、且つ検査端子群１２６ａ２に含まれる端子１１０－１８Ｎが第２実施形態における第２検査端子の一例である。
３．第３実施形態
次に第３実施形態における半導体装置１について説明する。なお、第３実施形態における半導体装置１を説明するあたり、第１実施形態及び第２実施形態の半導体装置１と同様の構成については同様の符号を付し、説明を省略又は簡略化する場合がある。第３実施形態における半導体装置１では、検査端子群１２６に含まれる複数の端子１１０の配置が第１実施形態及び第２実施形態における半導体装置１と異なる。
図６は、第３実施形態の半導体装置１における複数の端子１１０で伝搬する信号を各端子１１０に割り当てた場合の一例を示す図である。図６に示すように第３実施形態における半導体装置１では、検査端子群１２６に含まれる複数の端子１１０の内のいくつかが、端子実装面１０１の辺１０４と隣り合って位置し、検査端子群１２６に含まれる複数の端子１１０の内の異なるいくつかが、端子実装面１０１の辺１０５と隣り合って位置する。そして、端子実装面１０１の辺１０４と隣り合って位置する検査端子群１２６に含まれる複数の端子１１０の内の１つが辺１０２の近傍に位置し、端子実装面１０１の辺１０４と隣り合って位置する検査端子群１２６に含まれる複数の端子１１０の内の１つが辺１０３の近傍に位置し、端子実装面１０１の辺１０５と隣り合って位置する検査端子群１２６に含まれる複数の端子１１０の内の１つが辺１０２の近傍に位置し、端子実装面１０１の辺１０５と隣り合って位置する検査端子群１２６に含まれる複数の端子１１０の内の１つが辺１０３の近傍に位置している。
ここで、図６では、検査端子群１２６に含まれる複数の端子１１０の内、端子実装面１０１の辺１０４と隣り合って位置し、且つ辺１０２の近傍に位置する端子１１０を含む検査端子群１２６を検査端子群１２６ｂ１と図示し、検査端子群１２６に含まれる複数の端子１１０の内、端子実装面１０１の辺１０４と隣り合って位置し、且つ辺１０３の近傍に位置する端子１１０を含む検査端子群１２６を検査端子群１２６ｂ２と図示し、検査端子群１２６に含まれる複数の端子１１０の内、端子実装面１０１の辺１０５と隣り合って位置し、且つ辺１０２の近傍に位置する端子１１０を含む検査端子群１２６を検査端子群１２６ｂ３と図示し、検査端子群１２６に含まれる複数の端子１１０の内、端子実装面１０１の辺１０５と隣り合って位置し、且つ辺１０３の近傍に位置する端子１１０を含む検査
端子群１２６を検査端子群１２６ｂ４と図示している。
第３実施形態における半導体装置１において、検査端子群１２６ｂ１に含まれる端子１１０－１Ａ，１１０－１Ｂ，１１０－１Ｃ、及び検査端子群１２６ｂ２に含まれる端子１１０－１Ｔは、辺１０２から辺１０３に向かって並ぶ複数の端子１１０の内、辺１０４と隣り合って位置する端子１１０－１Ａ，１１０－１Ｂ，１１０－１Ｃ，１１０－１Ｄ，１１０－１Ｅ，１１０－１Ｆ，１１０－１Ｇ，１１０－１Ｈ，１１０－１Ｊ，１１０－１Ｋ，１１０－１Ｌ，１１０－１Ｍ，１１０－１Ｎ，１１０－１Ｐ，１１０－１Ｑ，１１０－１Ｒ，１１０－１Ｓ，１１０－１Ｔを含む端子列に含まれ、検査端子群１２６ｂ３に含まれる端子１１０－１８Ａ、及び検査端子群１２６ｂ４に含まれる端子１１０－１８Ｔは、辺１０２から辺１０３に向かって並ぶ複数の端子１１０の内、辺１０５と隣り合って位置する端子１１０－１８Ａ，１１０－１８Ｂ，１１０－１８Ｃ，１１０－１８Ｄ，１１０－１８Ｅ，１１０－１８Ｆ，１１０－１８Ｇ，１１０－１８Ｈ，１１０－１８Ｊ，１１０－１８Ｋ，１１０－１８Ｌ，１１０－１８Ｍ，１１０－１８Ｎ，１１０－１８Ｐ，１１０－１８Ｑ，１１０－１８Ｒ，１１０－１８Ｓ，１１０－１８Ｔを含む端子列に含まれている。
そして、検査端子群１２６ｂ１に含まれる端子１１０－１Ａ，１１０－１Ｂ，１１０－１Ｃの内の端子１１０－１Ａは、端子１１０－１Ａ，１１０－１Ｂ，１１０－１Ｃ，１１０－１Ｄ，１１０－１Ｅ，１１０－１Ｆ，１１０－１Ｇ，１１０－１Ｈ，１１０－１Ｊ，１１０－１Ｋ，１１０－１Ｌ，１１０－１Ｍ，１１０－１Ｎ，１１０－１Ｐ，１１０－１Ｑ，１１０－１Ｒ，１１０－１Ｓ，１１０－１Ｔを含む端子列の内の最も辺１０２の近くに位置し、検査端子群１２６ｂ２に含まれる端子１１０－１Ｔは、端子１１０－１Ａ，１１０－１Ｂ，１１０－１Ｃ，１１０－１Ｄ，１１０－１Ｅ，１１０－１Ｆ，１１０－１Ｇ，１１０－１Ｈ，１１０－１Ｊ，１１０－１Ｋ，１１０－１Ｌ，１１０－１Ｍ，１１０－１Ｎ，１１０－１Ｐ，１１０－１Ｑ，１１０－１Ｒ，１１０－１Ｓ，１１０－１Ｔを含む端子列の内の最も辺１０３の近くに位置し、検査端子群１２６ｂ３に含まれる端子１１０－１８Ａは、端子１１０－１８Ａ，１１０－１８Ｂ，１１０－１８Ｃ，１１０－１８Ｄ，１１０－１８Ｅ，１１０－１８Ｆ，１１０－１８Ｇ，１１０－１８Ｈ，１１０－１８Ｊ，１１０－１８Ｋ，１１０－１８Ｌ，１１０－１８Ｍ，１１０－１８Ｎ，１１０－１８Ｐ，１１０－１８Ｑ，１１０－１８Ｒ，１１０－１８Ｓ，１１０－１８Ｔを含む端子列の内の最も辺１０２の近くに位置し、検査端子群１２６ｂ４に含まれる端子１１０－１８Ｔは、端子１１０－１８Ａ，１１０－１８Ｂ，１１０－１８Ｃ，１１０－１８Ｄ，１１０－１８Ｅ，１１０－１８Ｆ，１１０－１８Ｇ，１１０－１８Ｈ，１１０－１８Ｊ，１１０－１８Ｋ，１１０－１８Ｌ，１１０－１８Ｍ，１１０－１８Ｎ，１１０－１８Ｐ，１１０－１８Ｑ，１１０－１８Ｒ，１１０－１８Ｓ，１１０－１８Ｔを含む端子列の内の最も辺１０３の近くに位置している。
すなわち、辺１０２，１０３，１０４，１０５を含む端子実装面１０１において、検査端子群１２６ｂ１に含まれる端子１１０－１Ａは、辺１０２と辺１０４とが交差する角部の近傍に位置し、検査端子群１２６ｂ２に含まれる端子１１０－１Ｔは、辺１０３と辺１０４とが交差する角部の近傍に位置し、検査端子群１２６ｂ３に含まれる端子１１０－１８Ａは、辺１０２と辺１０５とが交差する角部の近傍に位置し、検査端子群１２６ｂ４に含まれる端子１１０－１８Ｔは、辺１０３と辺１０５とが交差する角部の近傍に位置する。換言すれば、検査端子群１２６ｂ１に含まれる端子１１０－１Ａ、検査端子群１２６ｂ２に含まれる端子１１０－１Ｔ、検査端子群１２６ｂ３に含まれる端子１１０－１８Ａ、及び検査端子群１２６ｂ４に含まれる端子１１０－１８Ｔのそれぞれは、辺１０２，１０３，１０４，１０５を含む端子実装面１０１の四隅の近傍に位置する。
これにより、第３実施形態における半導体装置１では、第１実施形態及び第２実施形態
の半導体装置１と比較して、多くの機能を有する半導体装置１の信頼性をさらに高めるための検査を実行することができる。
ここで、辺１０２から辺１０３に向かって並ぶ複数の端子１１０の内、辺１０４と隣り合って位置する端子１１０－１Ａ，１１０－１Ｂ，１１０－１Ｃ，１１０－１Ｄ，１１０－１Ｅ，１１０－１Ｆ，１１０－１Ｇ，１１０－１Ｈ，１１０－１Ｊ，１１０－１Ｋ，１１０－１Ｌ，１１０－１Ｍ，１１０－１Ｎ，１１０－１Ｐ，１１０－１Ｑ，１１０－１Ｒ，１１０－１Ｓ，１１０－１Ｔを含む端子列が第３実施形態における第１端子列の一例であり、当該第１端子列に含まれ、且つ検査端子群１２６ｂ１に含まれる端子１１０－１Ａが第３実施形態における第１検査端子の一例であり、当該第１端子列に含まれ、且つ検査端子群１２６ｂ１に含まれる端子１１０－１Ｔが第３実施形態における第４検査端子の一例である。また、辺１０２から辺１０３に向かって並ぶ複数の端子１１０の内、辺１０５と隣り合って位置する端子１１０－１８Ａ，１１０－１８Ｂ，１１０－１８Ｃ，１１０－１８Ｄ，１１０－１８Ｅ，１１０－１８Ｆ，１１０－１８Ｇ，１１０－１８Ｈ，１１０－１８Ｊ，１１０－１８Ｋ，１１０－１８Ｌ，１１０－１８Ｍ，１１０－１８Ｎ，１１０－１８Ｐ，１１０－１８Ｑ，１１０－１８Ｒ，１１０－１８Ｓ，１１０－１８Ｔを含む端子列が第３実施形態における第２端子列の一例であり、当該第２端子列に含まれ、且つ検査端子群１２６ｂ３に含まれる端子１１０－１８Ａが第３実施形態における第２検査端子の一例であり、当該第２端子列に含まれ、且つ検査端子群１２６ｂ４に含まれる端子１１０－１８Ｔが第３実施形態における第３検査端子の一例である。
４．第４実施形態
次に第４実施形態における半導体装置１について説明する。なお、第４実施形態における半導体装置１を説明するあたり、第１実施形態～第３実施形態の半導体装置１と同様の構成については同様の符号を付し、説明を省略又は簡略化する場合がある。第４実施形態における半導体装置１では、検査端子群１２６に含まれる複数の端子１１０の配置が第１実施形態～第３実施形態における半導体装置１と異なる。
図７は、第４実施形態の半導体装置１における複数の端子１１０で伝搬する信号を各端子１１０に割り当てた場合の一例を示す図である。図７に示すように第４実施形態における半導体装置１では、検査端子群１２６に含まれる複数の端子１１０の内のいくつかが、端子実装面１０１の辺１０４と隣り合って位置し、検査端子群１２６に含まれる複数の端子１１０の内の異なるいくつかが、端子実装面１０１の辺１０５と隣り合って位置し、検査端子群１２６に含まれる複数の端子１１０の内の異なるいくつかが、端子実装面１０１の辺１０２と隣り合って位置し、検査端子群１２６に含まれる複数の端子１１０の内の異なるいくつかが、端子実装面１０１の辺１０３と隣り合って位置している。すなわち、検査端子群１２６に含まれる複数の端子１１０は、端子実装面１０１の外周に沿って位置している。
そして、端子実装面１０１の辺１０４と隣り合って位置する検査端子群１２６に含まれる複数の端子１１０の内の１つが辺１０２の近傍に位置し、端子実装面１０１の辺１０４と隣り合って位置する検査端子群１２６に含まれる複数の端子１１０の内の１つが辺１０３の近傍に位置し、端子実装面１０１の辺１０５と隣り合って位置する検査端子群１２６に含まれる複数の端子１１０の内の１つが辺１０２の近傍に位置し、端子実装面１０１の辺１０５と隣り合って位置する検査端子群１２６に含まれる複数の端子１１０の内の１つが辺１０３の近傍に位置している。すなわち、第４実施形態における半導体装置１では、第３実施形態に示す半導体装置１に対して、検査端子群１２６に含まれる複数の端子１１０の内のいくつかが、端子実装面１０１の辺１０２及び辺１０３と隣り合って位置している点が異なる。
ここで、図７では、検査端子群１２６に含まれる複数の端子１１０の内、端子実装面１０１の辺１０４と隣り合って位置し、且つ辺１０２の近傍に位置する端子１１０を含む検査端子群１２６を検査端子群１２６ｃ１と図示し、検査端子群１２６に含まれる複数の端子１１０の内、端子実装面１０１の辺１０４と隣り合って位置し、且つ辺１０３の近傍に位置する端子１１０を含む検査端子群１２６を検査端子群１２６ｃ２と図示し、検査端子群１２６に含まれる複数の端子１１０の内、端子実装面１０１の辺１０５と隣り合って位置し、且つ辺１０２の近傍に位置する端子１１０を含む検査端子群１２６を検査端子群１２６ｃ３と図示し、検査端子群１２６に含まれる複数の端子１１０の内、端子実装面１０１の辺１０５と隣り合って位置し、且つ辺１０３の近傍に位置する端子１１０を含む検査端子群１２６を検査端子群１２６ｃ４と図示し、端子実装面１０１の辺１０２と隣り合って位置する端子１１０を含む検査端子群１２６を検査端子群１２６ｃ５と図示し、端子実装面１０１の辺１０３と隣り合って位置する端子１１０を含む検査端子群１２６を検査端子群１２６ｃ６と図示している。
第４実施形態における半導体装置１では、検査端子群１２６ｃ１に含まれる端子１１０－１Ａ、及び検査端子群１２６ｃ２に含まれる端子１１０－１Ｔが、辺１０２から辺１０３に向かって並ぶ複数の端子１１０の内、辺１０４と隣り合って位置する端子１１０－１Ａ，１１０－１Ｂ，１１０－１Ｃ，１１０－１Ｄ，１１０－１Ｅ，１１０－１Ｆ，１１０－１Ｇ，１１０－１Ｈ，１１０－１Ｊ，１１０－１Ｋ，１１０－１Ｌ，１１０－１Ｍ，１１０－１Ｎ，１１０－１Ｐ，１１０－１Ｑ，１１０－１Ｒ，１１０－１Ｓ，１１０－１Ｔを含む端子列に含まれ、検査端子群１２６ｃ３に含まれる端子１１０－１８Ａ、及び検査端子群１２６ｃ４に含まれる端子１１０－１８Ｔが、辺１０２から辺１０３に向かって並ぶ複数の端子１１０の内、辺１０５と隣り合って位置する端子１１０－１８Ａ，１１０－１８Ｂ，１１０－１８Ｃ，１１０－１８Ｄ，１１０－１８Ｅ，１１０－１８Ｆ，１１０－１８Ｇ，１１０－１８Ｈ，１１０－１８Ｊ，１１０－１８Ｋ，１１０－１８Ｌ，１１０－１８Ｍ，１１０－１８Ｎ，１１０－１８Ｐ，１１０－１８Ｑ，１１０－１８Ｒ，１１０－１８Ｓ，１１０－１８Ｔを含む端子列に含まれ、検査端子群１２６ｃ５に含まれる端子１１０－１０Ａが、辺１０４から辺１０５に向かって並ぶ複数の端子１１０の内、辺１０２と隣り合って位置する端子１１０－１Ａ～１１０－１８Ａを含む端子列に含まれ、検査端子群１２６ｃ６に含まれる端子１１０－９Ｔが、辺１０４から辺１０５に向かって並ぶ複数の端子１１０の内、辺１０３と隣り合って位置する端子１１０－１Ｔ～１１０－１８Ｔを含む端子列に含まれている。
そして、検査端子群１２６ｃ１に含まれる端子１１０－１Ａは、端子１１０－１Ａ，１１０－１Ｂ，１１０－１Ｃ，１１０－１Ｄ，１１０－１Ｅ，１１０－１Ｆ，１１０－１Ｇ，１１０－１Ｈ，１１０－１Ｊ，１１０－１Ｋ，１１０－１Ｌ，１１０－１Ｍ，１１０－１Ｎ，１１０－１Ｐ，１１０－１Ｑ，１１０－１Ｒ，１１０－１Ｓ，１１０－１Ｔを含む端子列の内の最も辺１０２の近くに位置し、検査端子群１２６ｃ２に含まれる端子１１０－１Ｔは、端子１１０－１Ａ，１１０－１Ｂ，１１０－１Ｃ，１１０－１Ｄ，１１０－１Ｅ，１１０－１Ｆ，１１０－１Ｇ，１１０－１Ｈ，１１０－１Ｊ，１１０－１Ｋ，１１０－１Ｌ，１１０－１Ｍ，１１０－１Ｎ，１１０－１Ｐ，１１０－１Ｑ，１１０－１Ｒ，１１０－１Ｓ，１１０－１Ｔを含む端子列の内の最も辺１０３の近くに位置し、検査端子群１２６ｃ３に含まれる端子１１０－１８Ａは、端子１１０－１８Ａ，１１０－１８Ｂ，１１０－１８Ｃ，１１０－１８Ｄ，１１０－１８Ｅ，１１０－１８Ｆ，１１０－１８Ｇ，１１０－１８Ｈ，１１０－１８Ｊ，１１０－１８Ｋ，１１０－１８Ｌ，１１０－１８Ｍ，１１０－１８Ｎ，１１０－１８Ｐ，１１０－１８Ｑ，１１０－１８Ｒ，１１０－１８Ｓ，１１０－１８Ｔを含む端子列の内の最も辺１０２の近くに位置し、検査端子群１２６ｃ４に含まれる端子１１０－１８Ｔは、端子１１０－１８Ａ，１１０－１８Ｂ，１１０－１８Ｃ，１１０－１８Ｄ，１１０－１８Ｅ，１１０－１８Ｆ，１１０－１８Ｇ，１１０－１８Ｈ，１１０－１８Ｊ，１１０－１８Ｋ，１１０－１８Ｌ，１１０－１８Ｍ，１１０－１８Ｎ
，１１０－１８Ｐ，１１０－１８Ｑ，１１０－１８Ｒ，１１０－１８Ｓ，１１０－１８Ｔを含む端子列の内の最も辺１０３の近くに位置している。
すなわち、辺１０２，１０３，１０４，１０５を含む端子実装面１０１において、検査端子群１２６ｃ１に含まれる端子１１０－１Ａは、辺１０２と辺１０４とが交差する角部の近傍に位置し、検査端子群１２６ｃ２に含まれる端子１１０－１Ｔは、辺１０３と辺１０４とが交差する角部の近傍に位置し、検査端子群１２６ｃ３に含まれる端子１１０－１８Ａは、辺１０２と辺１０５とが交差する角部の近傍に位置し、検査端子群１２６ｃ４に含まれる端子１１０－１８Ｔは、辺１０３と辺１０５とが交差する角部の近傍に位置する。そして、検査端子群１２６ｃ５に含まれる端子１１０－１０Ａは、辺１０２と隣り合って、検査端子群１２６ｃ１に含まれる端子１１０－１Ａと検査端子群１２６ｃ３に含まれる端子１１０－１８Ａとの間に位置し、検査端子群１２６ｃ６に含まれる端子１１０－１０Ｔは、辺１０３と隣り合って、検査端子群１２６ｃ２に含まれる端子１１０－１Ｔと検査端子群１２６ｃ４に含まれる端子１１０－１８Ｔとの間に位置する。
これにより、第４実施形態における半導体装置１では、第１実施形態及～第３実施形態の半導体装置１と比較して、多くの機能を有する半導体装置１の信頼性をさらに高めるための検査を実行することができる。
ここで、辺１０２から辺１０３に向かって並ぶ複数の端子１１０の内、辺１０４と隣り合って位置する端子１１０－１Ａ，１１０－１Ｂ，１１０－１Ｃ，１１０－１Ｄ，１１０－１Ｅ，１１０－１Ｆ，１１０－１Ｇ，１１０－１Ｈ，１１０－１Ｊ，１１０－１Ｋ，１１０－１Ｌ，１１０－１Ｍ，１１０－１Ｎ，１１０－１Ｐ，１１０－１Ｑ，１１０－１Ｒ，１１０－１Ｓ，１１０－１Ｔを含む端子列が第４実施形態における第１端子列の一例であり、当該第１端子列に含まれ、且つ検査端子群１２６ｃ１に含まれる端子１１０－１Ａが第４実施形態における第１検査端子の一例であり、当該第１端子列に含まれ、且つ検査端子群１２６ｂ１に含まれる端子１１０－１Ｔが第４実施形態における第４検査端子の一例である。また、辺１０２から辺１０３に向かって並ぶ複数の端子１１０の内、辺１０５と隣り合って位置する端子１１０－１８Ａ，１１０－１８Ｂ，１１０－１８Ｃ，１１０－１８Ｄ，１１０－１８Ｅ，１１０－１８Ｆ，１１０－１８Ｇ，１１０－１８Ｈ，１１０－１８Ｊ，１１０－１８Ｋ，１１０－１８Ｌ，１１０－１８Ｍ，１１０－１８Ｎ，１１０－１８Ｐ，１１０－１８Ｑ，１１０－１８Ｒ，１１０－１８Ｓ，１１０－１８Ｔを含む端子列が第４実施形態における第２端子列の一例であり、当該第２端子列に含まれ、且つ検査端子群１２６ｃ３に含まれる端子１１０－１８Ａが第４実施形態における第２検査端子の一例であり、当該第２端子列に含まれ、且つ検査端子群１２６ｃ４に含まれる端子１１０－１８Ｔが第４実施形態における第３検査端子の一例である。
また、辺１０４から辺１０５に向かって並ぶ複数の端子１１０の内、辺１０２と隣り合って位置する端子１１０－１Ａ～１１０－１８Ａを含む端子列が第４実施形態における第３端子列の一例であり、当該第３端子列に含まれ、且つ検査端子群１２６ｃ５に含まれる端子１１０－１０Ａが第４実施形態における第５検査端子の一例である。そして、辺１０４から辺１０５に向かって並ぶ複数の端子１１０の内、辺１０３と隣り合って位置する端子１１０－１Ｔ～１１０－１８Ｔを含む端子列が第４実施形態における第４端子列の一例であり、当該第４端子列に含まれ、且つ検査端子群１２６ｃ６に含まれる端子１１０－９Ｔが第４実施形態における第６検査端子の一例である。
５．変形例
上述した第１実施形態～第４実施形態における半導体装置１では、端子実装面１０１に格子状に設けられた複数の端子実装領域１１４の全てにおいて端子１１０が実装されている場合を例示したが、図８に示すように、端子実装面１０１は、端子１１０が設けられて
いない端子実装領域１１４を含んでもよい。図８は、変形例の半導体装置１における複数の端子１１０で伝搬する信号を各端子１１０に割り当てた場合の一例を示す図である。なお、図８は第４実施形態における半導体装置１において、端子１１０が設けられていない端子実装領域１１４を含んでいる場合を例示している。また、図８では、第４実施形態における検査端子群１２６ｃ１～１２６ｃ６のそれぞれに相当する検査端子群１２６を、検査端子群１２６ｄ１～１２６ｄ６として図示している。
図８に示すように構成された変形例における半導体装置１であっても、第１実施形態～第４実施形態に示す半導体装置１と同様の作用効果を奏することができる。
６．端子実装領域の異なる考え方
また、第１実施形態～第４実施形態の半導体装置１では、実装領域１１２に含まれる格子状に配置された端子実装領域１１４に対応して複数の端子１１０が位置しているとして説明を行ったが、実装領域１１２、及び端子実装領域１１４は、端子実装面１０１に設けられる複数の端子１１０の配置を基準として定めることもできる。
図９は、端子実装面１０１に設けられる複数の端子１１０の配置に基づいて実装領域１１２、及び端子実装領域１１４を定める場合について説明するための図である。なお、図９に示す例では、端子実装面１０１に設けられる複数の端子１１０の配置に基づいて実装領域１１２、及び端子実装領域１１４を定める場合の具体例を示す関係上、一部の端子実装領域１１４に端子１１０が位置していない場合を例示している。また、図９では、第１実施形態から第４実施形態の半導体装置１と区別するために、端子実装面１０１を端子実装面１０１ａと称し、辺１０２，１０３，１０４，１０５のそれぞれを辺１０２ａ，１０３ａ，１０４ａ，１０５ａと称する。さらに、図９では、図示するように互いに直交するｘ方向、ｙ方向、及びｚ方向を用いて説明する。
図９に示すように、端子実装面１０１ａには、複数の端子１１０が位置している。そして、辺１０２ａに沿って辺１０４ａから辺１０５ａに向かう行方向において少なくとも１つの端子１１０を通過する仮想線と、辺１０４ａに沿って辺１０２ａから辺１０３ａに向かう列方向において少なくとも１つの端子１１０を通過する仮想線とが交差する交差点が端子実装領域１１４に相当する。
具体的には、図９に示す端子１１０の配置の一例では、辺１０２ａに沿った方向における１８本の仮想線と、辺１０４ａに沿った方向における１８本の仮想線とを得ることができる。したがって、図９に示す端子１１０の配置の一例の場合、端子実装面１０１ａには、合計３２４個の交差点が生じる。すなわち、図９に示す端子１１０の配置の一例の場合、端子実装面１０１ａは、格子状に配置された合計３２４個の端子実装領域１１４を含む。
そして、合計３２４個の仮想線が交差する交差点の内、辺１０２ａと辺１０４ａとが交差する点に最も近い交差点と、辺１０４ａと辺１０３ａとが交差する点に最も近い交差点と、辺１０３ａと辺１０５ａとが交差する点に最も近い交差点と、辺１０５ａと辺１０２ａとが交差する点に最も近い交差点とで囲まれた領域が、実装領域１１２に相当する。
以上のように、端子実装面１０１に設けられる複数の端子１１０の配置に基づいて定められた実装領域１１２、及び端子実装領域１１４であっても、第１実施形態～第４実施形態に示す半導体装置１と同様の作用効果を奏することができる。
以上、実施形態及び変形例について説明したが、本発明はこれらの実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様で実施することが可能であ
る。例えば、上記の実施形態を適宜組み合わせることも可能である。
本発明は、実施形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。
上述した実施形態及び変形例から以下の内容が導き出される。
半導体装置の一態様は、
メモリーコントローラーと、
ＣＰＵと、
高速通信コントローラーと、
外部メモリー群と前記メモリーコントローラーとの間で伝搬する第１信号を入力するための複数のメモリー操作端子と、
前記高速通信コントローラーに第２信号を入力するための複数の高速通信端子と、
前記ＣＰＵからの情報を取得しデバックを行うための複数の検査端子と、
前記複数のメモリー操作端子、前記複数の高速通信端子、及び前記複数の検査端子を含む複数の接続端子が設けられた端子実装面と、
を備え、
前記端子実装面は、第１辺と、前記第１辺と向かい合って位置する第２辺と、前記第１辺及び前記第２辺の双方と交差する第３辺と、前記第３辺と向かい合って位置する第４辺とを含み、
前記複数の接続端子は、前記第３辺と隣り合って位置し、前記第１辺から前記第２辺に向かって並ぶ第１端子列を含み、
前記第１端子列は、前記複数の検査端子の内の第１検査端子を含み、
前記第１検査端子は、前記第１端子列において、最も前記第１辺の近くに位置している。
この半導体装置によれば、端子実装面に設けられた複数の接続端子に含まれる複数の検査端子の内の第１検査端子が、端子実装面の第３辺と隣り合って位置し、且つ第１辺から第２辺に向かって並ぶ第１端子列の最も第１辺の近くに位置する。すなわち、複数の検査端子の内の第１検査端子は、複数の端子が設けられた端子実装面の内、第３辺と第１辺とが交差する角部に位置する。これにより、検査端子を介して、半導体装置に欠け、反り、曲がりなどの不具合が生じていないかを検査すること、半導体装置の実装確認を検査すること、及び半導体装置の機能を検査することができる。すなわち、この半導体装置によれば、複数の検査端子を介して実行される検査により、半導体装置に関する複数の情報を取得することができる。よって、多くの機能を有する半導体装置の信頼性を高めるための検査を実行することできる。
半導体装置の一態様は、
メモリーコントローラーと、
ＣＰＵと、
高速通信コントローラーと、
外部メモリー群と前記メモリーコントローラーとの間で伝搬する第１信号を入力するための複数のメモリー操作端子と、
前記高速通信コントローラーに第２信号を入力するための複数の高速通信端子と、
前記ＣＰＵからの情報を取得しデバックを行うための複数の検査端子と、
前記複数のメモリー操作端子、前記複数の高速通信端子、及び前記複数の検査端子を含む複数の接続端子が設けられた端子実装面と、
を備え、
前記端子実装面は、第１辺と、前記第１辺と向かい合って位置する第２辺と、前記第１辺及び前記第２辺の双方と交差する第３辺と、前記第３辺と向かい合って位置する第４辺とを含み、
前記複数の接続端子は、前記第３辺と隣り合って位置し、前記第１辺から前記第２辺に向かって並ぶ第１端子列と、前記第４辺と隣り合って位置し、前記第１辺から前記第２辺に向かって並ぶ第２端子列と、を含み、
前記第１端子列は、前記複数の検査端子の内の第１検査端子を含み、
前記第２端子列は、前記複数の検査端子の内の第２検査端子を含む。
この半導体装置によれば、端子実装面に設けられた複数の接続端子に含まれる複数の検査端子の内の第１検査端子が、端子実装面の第３辺と隣り合って位置し、且つ第１辺から第２辺に向かって並ぶ第１端子列に含まれ、端子実装面に設けられた複数の接続端子に含まれる複数の検査端子の内の第２検査端子が、端子実装面の第３辺と向かい合って位置する第４辺と隣り合って位置し、且つ第１辺から第２辺に向かって並ぶ第２端子列に含まれている。すなわち、複数の検査端子の内の第１検査端子と第２検査端子とは、複数の端子が設けられた端子実装面の内、向かいあう辺のそれぞれの近傍に位置する。これにより、検査端子を介して、半導体装置に欠け、反り、曲がりなどの不具合が生じていないかを検査すること、半導体装置の実装確認を検査すること、及び半導体装置の機能を検査することができる。すなわち、この半導体装置によれば、複数の検査端子を介して実行される検査により、半導体装置に関する複数の情報を取得することができる。よって、多くの機能を有する半導体装置の信頼性を高めるための検査を実行することできる。
前記半導体装置の一態様において、
前記第１検査端子は、前記第１端子列において、最も前記第１辺の近くに位置していてもよい。
この半導体装置によれば、第１検査端子が端子実装面の角部の近傍に位置することから、多くの機能を有する半導体装置の信頼性をさらに高めるための検査を実行することできる。
前記半導体装置の一態様において、
前記第２検査端子は、前記第２端子列において、最も前記第１辺の近くに位置していてもよい。
この半導体装置によれば、第２検査端子が端子実装面の角部の近傍に位置することから、多くの機能を有する半導体装置の信頼性をさらに高めるための検査を実行することできる。
前記半導体装置の一態様において、
前記第２端子列は、前記複数の検査端子の内の第３検査端子を含み、
前記第３検査端子は、前記第２端子列において、最も前記第２辺の近くに位置していてもよい。
この半導体装置によれば、複数の検査端子が第３検査端子を含み、当該第３検査端子が端子実装面の角部に位置することから、多くの機能を有する半導体装置の信頼性をさらに高めるための検査を実行することできる。
前記半導体装置の一態様において、
前記第１端子列は、前記複数の検査端子の内の第４検査端子を含み、
前記第４検査端子は、前記第１端子列において、最も前記第２辺の近くに位置していてもよい。
この半導体装置によれば、複数の検査端子が第４検査端子を含み、当該第４検査端子が端子実装面の角部に位置することから、多くの機能を有する半導体装置の信頼性をさらに高めるための検査を実行することできる。
前記半導体装置の一態様において、
前記複数の接続端子は、前記第１辺と隣り合って位置し、前記第３辺から前記第４辺に向かって並ぶ第３端子列を含み、
前記第３端子列は、前記複数の検査端子の内の第５検査端子を含んでもよい。
この半導体装置によれば、複数の検査端子が第５検査端子を含むことから、多くの機能を有する半導体装置の信頼性をさらに高めるための検査を実行することできる。
前記半導体装置の一態様において、
前記複数の接続端子は、前記第２辺と隣り合って位置し、前記第３辺から前記第４辺に向かって並ぶ第４端子列を含み、
前記第４端子列は、前記複数の検査端子の内の第６検査端子を含んでもよい。
この半導体装置によれば、複数の検査端子が第６検査端子を含むことから、多くの機能を有する半導体装置の信頼性をさらに高めるための検査を実行することできる。
前記半導体装置の一態様において、
前記高速通信コントローラーは、５ＧＨｚ以上の周波数で通信を行ってもよい。
前記半導体装置の一態様において、
前記高速通信コントローラーは、ＵＳＢ通信を制御するＵＳＢ通信コントローラーを含み、
前記複数の高速通信端子の内の第１高速通信端子には、前記ＵＳＢ通信を行うためのＵＳＢ通信信号が伝搬してもよい。
前記半導体装置の一態様において、
前記高速通信コントローラーは、ＰＣＩｅ通信を制御するＰＣＩｅ通信コントローラーを含み、
前記複数の高速通信端子の内の第２高速通信端子には、前記ＰＣＩｅ通信を行うためのＰＣＩｅ通信信号が伝搬してもよい。
前記半導体装置の一態様において、
前記ＣＰＵは、
複数のコアを有し、
６４ビット以上の命令セットを実装するマイクロアーキテクチャを含み、
１．６ＧＨｚ以上の周波数で駆動してもよい。
前記半導体装置の一態様において、
前記ＣＰＵは、浮動小数点演算処理部を内部に有してもよい。
この半導体装置によれば、ＣＰＵが内部に浮動小数点演算処理部を有する故に、当該浮
動小数点演算処理部が外部に設けられている場合と比較して、経由する回路ブロック数を低減することが可能となる。その結果、ＣＰＵが大きなデータを処理する場合の消費電力を低減しつつ、高速に動作することが可能となる。したがって、半導体装置の消費電力を低減しつつ、動作の高速化が可能となる。
１…半導体装置、２…外部メモリー群、３…外部回路、４…エミュレーター回路、１０…ＣＰＵ、１１…バス配線、２０…メモリーコントローラー、３０…通信コントローラー、３１…高速通信コントローラー、３１ａ…ＵＳＢ通信コントローラー、３１ｂ…ＰＣＩｅ通信コントローラー、３２…低速通信コントローラー、３２ａ…ＵＡＲＴ通信コントローラー、３２ｂ…Ｉ２Ｃ通信コントローラー、４０…デバック回路、５０…筐体、６０…ＩＣチップ、７０…接合部材、８０…ボンディングワイヤー、１００…プリント配線基板、１０１，１０１ａ…端子実装面、１０２～１０５，１０２ａ～１０５ａ…辺、１１０…端子、１１２…実装領域、１１４…端子実装領域、１２１…メモリー操作端子群、１２２…第１高速通信端子群、１２３…第２高速通信端子群、１２４…第１低速通信端子群、１２５…第２低速通信端子群、１２６…検査端子群、１３１…ＣＰＵ入出力端子群、１３２…電源端子群、１３３…定電圧端子群

Claims (13)

  1. メモリーコントローラーと、
    ＣＰＵと、
    高速通信コントローラーと、
    外部メモリー群と前記メモリーコントローラーとの間で伝搬する第１信号を入力するための複数のメモリー操作端子と、
    前記高速通信コントローラーに第２信号を入力するための複数の高速通信端子と、
    前記ＣＰＵからの情報を取得しデバックを行うための複数の検査端子と、
    前記複数のメモリー操作端子、前記複数の高速通信端子、及び前記複数の検査端子を含む複数の接続端子が設けられた端子実装面と、
    を備え、
    前記端子実装面は、第１辺と、前記第１辺と向かい合って位置する第２辺と、前記第１辺及び前記第２辺の双方と交差する第３辺と、前記第３辺と向かい合って位置する第４辺とを含み、
    前記複数の接続端子は、前記第３辺と隣り合って位置し、前記第１辺から前記第２辺に向かって並ぶ第１端子列を含み、
    前記第１端子列は、前記複数の検査端子の内の第１検査端子を含み、
    前記第１検査端子は、前記第１端子列において、最も前記第１辺の近くに位置しており、前記デバックと、欠け又は割れの検査とに兼用される、
    ことを特徴とする半導体装置。
  2. メモリーコントローラーと、
    ＣＰＵと、
    高速通信コントローラーと、
    外部メモリー群と前記メモリーコントローラーとの間で伝搬する第１信号を入力するための複数のメモリー操作端子と、
    前記高速通信コントローラーに第２信号を入力するための複数の高速通信端子と、
    前記ＣＰＵからの情報を取得しデバックを行うための複数の検査端子と、
    前記複数のメモリー操作端子、前記複数の高速通信端子、及び前記複数の検査端子を含
    む複数の接続端子が設けられた端子実装面と、
    を備え、
    前記端子実装面は、第１辺と、前記第１辺と向かい合って位置する第２辺と、前記第１辺及び前記第２辺の双方と交差する第３辺と、前記第３辺と向かい合って位置する第４辺とを含み、
    前記複数の接続端子は、前記第３辺と隣り合って位置し、前記第１辺から前記第２辺に向かって並ぶ第１端子列と、前記第４辺と隣り合って位置し、前記第１辺から前記第２辺に向かって並ぶ第２端子列と、を含み、
    前記第１端子列は、前記複数の検査端子の内の第１検査端子を含み、
    前記第２端子列は、前記複数の検査端子の内の第２検査端子を含み、
    前記第１検査端子及び前記第２検査端子は、前記デバックと、欠け又は割れの検査とに兼用される、
    ことを特徴とする半導体装置。
  3. 前記第１検査端子は、前記第１端子列において、最も前記第１辺の近くに位置している、
    ことを特徴とする請求項２に記載の半導体装置。
  4. 前記第２検査端子は、前記第２端子列において、最も前記第１辺の近くに位置している、
    ことを特徴とする請求項２又は３に記載の半導体装置。
  5. 前記第２端子列は、前記複数の検査端子の内の第３検査端子を含み、
    前記第３検査端子は、前記第２端子列において、最も前記第２辺の近くに位置している、
    ことを特徴とする請求項２乃至４のいずれか１項に記載の半導体装置。
  6. 前記第１端子列は、前記複数の検査端子の内の第４検査端子を含み、
    前記第４検査端子は、前記第１端子列において、最も前記第２辺の近くに位置している、
    ことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
  7. 前記複数の接続端子は、前記第１辺と隣り合って位置し、前記第３辺から前記第４辺に向かって並ぶ第３端子列を含み、
    前記第３端子列は、前記複数の検査端子の内の第５検査端子を含む、
    ことを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
  8. 前記複数の接続端子は、前記第２辺と隣り合って位置し、前記第３辺から前記第４辺に向かって並ぶ第４端子列を含み、
    前記第４端子列は、前記複数の検査端子の内の第６検査端子を含む、
    ことを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
  9. 前記高速通信コントローラーは、５ＧＨｚ以上の周波数で通信を行う、
    ことを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
  10. 前記高速通信コントローラーは、ＵＳＢ通信を制御するＵＳＢ通信コントローラーを含み、
    前記複数の高速通信端子の内の第１高速通信端子には、前記ＵＳＢ通信を行うためのＵＳＢ通信信号が伝搬する、
    ことを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置。
  11. 前記高速通信コントローラーは、ＰＣＩｅ通信を制御するＰＣＩｅ通信コントローラーを含み、
    前記複数の高速通信端子の内の第２高速通信端子には、前記ＰＣＩｅ通信を行うためのＰＣＩｅ通信信号が伝搬する、
    ことを特徴とする請求項１乃至１０のいずれか１項に記載の半導体装置。
  12. 前記ＣＰＵは、
    複数のコアを有し、
    ６４ビット以上の命令セットを実装するマイクロアーキテクチャを含み、
    １．６ＧＨｚ以上の周波数で駆動する、
    ことを特徴とする請求項１乃至１１のいずれか１項に記載の半導体装置。
  13. 前記ＣＰＵは、内部に浮動小数点演算処理部を有する、
    ことを特徴とする請求項１乃至１２のいずれか１項に記載の半導体装置。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7400536B2 (ja) * 2020-02-27 2023-12-19 セイコーエプソン株式会社 半導体装置

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001099896A (ja) 1999-07-28 2001-04-13 Hitachi Ltd 半導体集積回路及び記録媒体
WO2002057921A9 (en) 2001-01-19 2004-05-13 Hitachi Ltd Electronic circuit device
JP2004342947A (ja) 2003-05-19 2004-12-02 Oki Electric Ind Co Ltd 半導体パッケージ
JP2006086360A (ja) 2004-09-16 2006-03-30 Fujitsu Ltd 半導体装置及びその製造方法
JP2006208378A (ja) 2005-01-24 2006-08-10 Hewlett-Packard Development Co Lp バス検査のためのオンチップ回路
JP2006278946A (ja) 2005-03-30 2006-10-12 Fuji Photo Film Co Ltd パッケージ基板、及び撮像装置
JP2009141082A (ja) 2007-12-05 2009-06-25 Denso Corp 半導体装置
US20090160475A1 (en) 2007-12-20 2009-06-25 Anwar Ali Test pin reduction using package center ball grid array
US20130238933A1 (en) 2012-03-06 2013-09-12 Electronics And Telecommunications Research Institute Multi-core soc having debugging function
US20150156872A1 (en) 2013-12-03 2015-06-04 Infineon Technologies Ag Integrated ic package

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5583786A (en) * 1993-12-30 1996-12-10 Intel Corporation Apparatus and method for testing integrated circuits
JP3311215B2 (ja) * 1995-09-28 2002-08-05 株式会社東芝 半導体装置
TW484016B (en) 1999-07-28 2002-04-21 Hitachi Ltd Semiconductor integrated circuit and recording medium
US6678838B1 (en) 1999-08-23 2004-01-13 Advanced Micro Devices, Inc. Method to track master contribution information in a write buffer
US6415348B1 (en) 1999-08-23 2002-07-02 Advanced Micro Devices, Inc. Flexible microcontroller architecture
JP2004022664A (ja) 2002-06-13 2004-01-22 Matsushita Electric Ind Co Ltd 半導体装置のパッケージおよび検査回路
JP3955876B2 (ja) 2003-08-28 2007-08-08 株式会社ルネサステクノロジ マイクロコンピュータ及びシステムプログラムの開発方法
JP2006294976A (ja) 2005-04-13 2006-10-26 Nec Electronics Corp 半導体装置およびその製造方法
JP2006344824A (ja) * 2005-06-09 2006-12-21 Nec Electronics Corp 半導体装置および半導体装置の製造方法
US7816154B2 (en) * 2007-06-06 2010-10-19 Renesas Electronics Corporation Semiconductor device, a method of manufacturing a semiconductor device and a testing method of the same
US8139430B2 (en) 2008-07-01 2012-03-20 International Business Machines Corporation Power-on initialization and test for a cascade interconnect memory system
NL1037457C2 (en) * 2009-11-10 2011-05-12 Jtag Technologies Bv A method of and an arrangement for testing connections on a printed circuit board.
US20120133381A1 (en) * 2010-11-30 2012-05-31 Electro Scientific Industries, Inc. Stackable semiconductor chip with edge features and methods of fabricating and processing same
KR20120126653A (ko) * 2011-05-12 2012-11-21 에스케이하이닉스 주식회사 반도체 장치 및 그를 포함하는 반도체 패키지 시스템
JP6016400B2 (ja) 2012-03-26 2016-10-26 株式会社メガチップス 灯具特定装置、照明システム、及び灯具特定方法
WO2013171802A1 (en) 2012-05-18 2013-11-21 Hitachi, Ltd. Information processing system and method for controlling the same
JP6189085B2 (ja) * 2013-05-13 2017-08-30 ルネサスエレクトロニクス株式会社 電子システムおよびその動作方法
US9727515B2 (en) * 2014-02-19 2017-08-08 Cyber Switching Patents, Llc Cabinet level controller with asset management
JP6428210B2 (ja) * 2014-12-02 2018-11-28 富士通株式会社 半導体装置および半導体装置の試験方法
US20180081847A1 (en) * 2015-03-27 2018-03-22 Intel Corporation Dynamic configuration of input/output controller access lanes
US10192995B2 (en) 2015-04-28 2019-01-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6582562B2 (ja) 2015-05-29 2019-10-02 株式会社リコー 通信端末、通信システム、通信方法、及びプログラム
KR101923661B1 (ko) * 2016-04-04 2018-11-29 주식회사 맴레이 플래시 기반 가속기 및 이를 포함하는 컴퓨팅 디바이스
JP2018157098A (ja) 2017-03-17 2018-10-04 東芝メモリ株式会社 半導体装置
JP6836762B2 (ja) 2017-09-07 2021-03-03 村田機械株式会社 有軌道台車用光通信システム
US10353767B2 (en) * 2017-09-14 2019-07-16 Bae Systems Controls Inc. Use of multicore processor to mitigate common mode computing faults
JP2019054181A (ja) 2017-09-19 2019-04-04 東芝メモリ株式会社 半導体パッケージ
WO2019065395A1 (ja) * 2017-09-29 2019-04-04 ローム株式会社 負荷駆動装置、半導体装置、負荷駆動システム及び車両
US11355403B2 (en) * 2018-06-28 2022-06-07 Western Digital Technologies, Inc. Semiconductor device including through-package debug features

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001099896A (ja) 1999-07-28 2001-04-13 Hitachi Ltd 半導体集積回路及び記録媒体
WO2002057921A9 (en) 2001-01-19 2004-05-13 Hitachi Ltd Electronic circuit device
JP2004342947A (ja) 2003-05-19 2004-12-02 Oki Electric Ind Co Ltd 半導体パッケージ
JP2006086360A (ja) 2004-09-16 2006-03-30 Fujitsu Ltd 半導体装置及びその製造方法
JP2006208378A (ja) 2005-01-24 2006-08-10 Hewlett-Packard Development Co Lp バス検査のためのオンチップ回路
JP2006278946A (ja) 2005-03-30 2006-10-12 Fuji Photo Film Co Ltd パッケージ基板、及び撮像装置
JP2009141082A (ja) 2007-12-05 2009-06-25 Denso Corp 半導体装置
US20090160475A1 (en) 2007-12-20 2009-06-25 Anwar Ali Test pin reduction using package center ball grid array
US20130238933A1 (en) 2012-03-06 2013-09-12 Electronics And Telecommunications Research Institute Multi-core soc having debugging function
US20150156872A1 (en) 2013-12-03 2015-06-04 Infineon Technologies Ag Integrated ic package

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