JP2004342947A

JP2004342947A - 半導体パッケージ

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Publication number: JP2004342947A
Application number: JP2003139730A
Authority: JP
Inventors: Tuguto Maruko; 亜登丸子
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2003-05-19
Filing date: 2003-05-19
Publication date: 2004-12-02
Anticipated expiration: 2023-05-19
Also published as: US7141819B2; US20040232548A1; JP3811467B2

Abstract

【課題】端子のピッチ間隔は大きく、パッケージのサイズは小さくという市場の要求があり、パッケージサイズを変えずに、ピッチを大きくすると端子数が不足する。
【解決手段】基板との接続面に、基板と接続される複数の接続端子１４と、通常は基板と接続する必要がなく、メーカが性能試験を行うための複数の試験用端子１５とを備えた半導体パッケージ１１であって、接続用端子１４を所定ピッチで格子状に配列した所定ピッチエリア１６と、試験用端子１５を所定ピッチより狭いピッチで格子状に配列した狭ピッチエリア１７を配置したことを特徴とする。
【選択図】図２

Description

【０００１】
【発明の属する技術分野】
本発明はＬＳＩ等の半導体チップを搭載する半導体パッケージに関するものである。
【０００２】
【従来の技術】
【特許文献１】特開２０００−０６８４０３号公報
【特許文献２】ＵＳＰ６，１９４，７８２号公報
一般に半田ボールを有する半導体パッケージとしては、ＢＧＡ（ボールグリッドアレイ）、ＷＣＳＰ（ウエハレベルチップサイズパッケージ）などがある。
図８はこのような従来のパッケージの底面図である。
パッケージ１の底面２には、必要な端子を形成するだけの数の半田ボール３が等ピッチで配列されている。図の例では６４端子が形成されている。
【０００３】
一方、特許文献１は、放熱用半田バンプを接続用半田バンプより狭いピッチで形成し、基板への接合のための熱処理の際に、すべての放熱用半田バンプが一体の接合層を形成するように設定することを開示している。
特許文献２は、図５において、ダイの直下には配置されていない半田ボール２４より、半田ボール４０が互いに近接して配置されることを開示している。
【０００４】
【発明が解決しようとする課題】
しかしながら、市場は、端子のピッチ間隔は大きく、パッケージのサイズは小さくという相反するものを要求している。
パッケージサイズを変えずに、ピッチを大きくすると端子数が不足となり、ＬＳＩ等に必要な端子を確保できないケースが発生する。
例えば、一辺が６．４ｍｍの正方形のパッケージに対し、ユーザが要求する所定ピッチが０．８ｍｍで、必要端子数（電源端子、グランド端子、試験用端子を含む）が９５の場合、図８の従来技術では６４端子しか確保できず、要求を満たすことができない。
【０００５】
一方、特許文献１及び２は、端子ピッチの狭い領域と端子ピッチの広い領域とが設けられているが、放熱や熱管理のために狭いピッチの端子を利用するものであって、パッケージのサイズを大きくせずに端子数を増加させるという課題は全く記載されていない。そのため、通常は基板と接続する必要がない試験用端子を狭いピッチで配列することは全く記載されていない。
【０００６】
【課題を解決するための手段】
上記した課題を解決するため、本発明は、基板との接続面に、基板と接続される複数の接続端子と、複数の試験用端子とを備えた半導体パッケージであって、接続端子を所定ピッチで格子状に配列した第１エリアと、試験用端子を所定ピッチより狭いピッチで格子状に配列した第２エリアを配置したものである。
【０００７】
また、本発明は、基板と接続される複数の接続用リードと、複数の試験用リードとを備えたリード型の半導体パッケージであって、接続用リードを所定ピッチで配列し、試験用リードを所定ピッチより狭いピッチで配列したものである。
【０００８】
【発明の実施の形態】
図１は本発明の第１の実施形態を示す底面図である。
パッケージ１１の底面即ち基板との接続面１２には、半田ボール１３が格子状に配列されている。
半田ボール１３で形成された複数の接続端子１４は、ユーザが要求する所定ピッチで、接続面１２の周辺部に格子状に配列される。
同様に半田ボール１３で形成された複数の試験用端子１５は、接続端子１４の所定ピッチより狭いピッチで、接続面１２の中央部に格子状に配列され、接続端子１４に囲まれるように配置される。
【０００９】
接続端子１４は、パッケージ１１が印刷配線板等の基板に実装される際に、基板の端子に接続されるが、試験用端子１５は、通常は基板と接続する必要がなく、メーカが出荷前に性能試験を行うためのもので、ユーザは使用しない端子である。
【００１０】
例えば、パッケージ１１の一辺が６．４ｍｍの正方形で、周辺部の接続端子１４を０．８ｍｍピッチとし、中央部の試験用端子１５を半分の０．４ｍｍピッチとすると、接続端子１４は４８端子、試験用端子１５は４９端子となり、合計９７端子を構成することができる。
従って、ユーザが９５端子必要とする場合にも要求を達成することができる。
【００１１】
図２は所定ピッチエリアと狭ピッチエリアを説明する図である。
上記したように、接続端子１４は所定ピッチで接続面１２の周辺部に配列されているが、その領域を第１エリアである所定ピッチエリア１６と称する。
また、試験用端子１５は所定ピッチより狭いピッチで接続面１２の中央部に配列されているが、その領域を第２エリアである狭ピッチエリア１７と称する。
従って、狭ピッチエリア１７は接続面１２の中央部に配置され、所定ピッチエリア１６は狭ピッチエリア１７を囲むように接続面１２の周辺部に配置されることになる。
【００１２】
狭ピッチエリア１７においては、試験用端子１５が隣接端子同士でショートしても良い仕様にしておくと、ユーザがパッケージ１１を基板に実装する時に、実装技術が０．８ｍｍであっても、パッケージ１１は実装可能となる。
試験用端子１５はメーカが出荷前のテストをするためのものであるから、実装段階においてはテストは完了しているので、ショートしても良いように仕様を定めても何ら問題はない。
【００１３】
以上のように第１の実施形態によれば、基板と接続される接続端子を所定ピッチで配列し、通常は基板と接続する必要がなく、メーカが性能試験を行うための試験用端子を所定ピッチより狭いピッチで配列するので、同サイズのパッケージでも端子数を増やすことができる。
また、同じ端子数の場合にはパッケージのサイズを小さくすることができる。
また、狭ピッチエリアの試験用端子は、パッケージを基板に実装する際に隣接端子同士がショートしても良い仕様にすることができるので、基板実装にも問題を及ぼすことはない。
【００１４】
図３は本発明の第２の実施形態を示す底面図である。
第１の実施形態とは、所定ピッチエリア２６、狭ピッチエリア２７の配置が異なるだけで、端子数を含めて他は同じである。
第２の実施形態では、狭ピッチエリア２７はパッケージ２１の接続面２２の周辺部に配置され、所定ピッチエリア２６は狭ピッチエリア２７を囲むようにＬ字型に配置される。
なお、狭ピッチエリア２７を隅でなく、辺の中央部等に配置し、これを囲むように所定ピッチエリア２６をコ字型に配置しても良い。
【００１５】
図４は第２の実施形態をＷＣＳＰに適用した例を示す図で、（ａ）は底面図、（ｂ）はＡ−Ａ断面図である。
パッケージ２１に搭載されるＬＳＩ２８の中の発熱性の高い回路、例えばアナログ回路、ドライバ回路等の発熱性回路２９のレイアウト上に、狭ピッチエリア２７を配置している。
【００１６】
このように構成すると、狭ピッチエリア２７の試験用端子２５は通常は基板に接続されないが、試験は出荷前にメーカで完了しているので、この場合は、ユーザが全試験用端子２５を基板のベタグランド端子と接続してパッケージ２１を基板に実装すると、発熱性回路２９の発熱を狭ピッチエリア２７から放熱できるので、ＬＳＩ２８の発熱を低減させることができる。
なお、全試験用端子とは実質的に全ての試験用端子を意味し、例えば、１端子がグランド、電源、オープンのいずれかであるからと言っても排除されるものではない。以下同じである。
【００１７】
以上のように第２の実施形態によれば、第１の実施形態の効果に加えて、狭ピッチエリアの全試験用端子を基板にグランド実装した場合には、実装後のパッケージの放熱性が向上する効果がある。
【００１８】
図５は本発明の第３の実施形態を示す底面図である。
第１の実施形態とは、第１の所定ピッチエリア３６１、第２の所定ピッチエリア３６２、狭ピッチエリア３７の配置が異なるだけで、端子数を含めて他は同じである。
第３の実施形態では、所定ピッチエリアを２箇所に形成しているが、端子数は第１の実施形態と同じである。
【００１９】
第１の所定ピッチエリア３６１はパッケージ３１の接続面３２の周辺部に配置される。
狭ピッチエリア３７は第１の所定ピッチエリア３６１を囲むようにＬ字型に配置される。
第２の所定ピッチエリア３６２は狭ピッチエリア３７を囲むようにＬ字型に配置され、狭ピッチエリア３７により第１の所定ピッチエリア３６１から隔絶される。
なお、第１の所定ピッチエリア３６１を隅でなく、辺の中央部等に配置し、これを囲むように狭ピッチエリア３７をコ字型に、更に狭ピッチエリア３７を囲むように第２の所定ピッチエリア３６２をコ字型に配置しても良い。
【００２０】
このように構成したパッケージ３１を基板に実装する際、狭ピッチエリア３７の通常は基板に接続されない全試験用端子をグランド実装すると、第１の所定ピッチエリア３６１と第２の所定ピッチエリア３６２との間にグランドシールドが形成される。
例えば、アナログ回路とデジタル回路が混在して構成されているＬＳＩの場合に、第１の所定ピッチエリア３６１をロジック等のディジタル信号端子に、第２の所定ピッチエリア３６２をアナログ信号端子に使用することにより、ノイズに対する耐性が向上することが期待できる。
【００２１】
以上のように第３の実施形態によれば、第１の実施形態の効果に加えて、狭ピッチエリアの通常は基板に接続されない全試験用端子を基板にグランド実装した場合には、第１の所定ピッチエリアと第２の所定ピッチエリア間にグランドシールドを形成することができ、ノイズ耐性の向上が期待できる。
【００２２】
図６は本発明の第４の実施形態を示す底面図である。
第１の実施形態とは、所定ピッチエリア４６、狭ピッチエリア４７の配置が異なるだけで、端子数を除けば他は同じである。
第４の実施形態では、狭ピッチエリア４７を４箇所に形成しているが、試験用端子の数の合計は第１の実施形態とほぼ同じで、４分割できるように４８端子になる。
狭ピッチエリア４７はパッケージ４１の接続面４２の四隅に配置され、所定ピッチエリア４６は接続面４２の四隅を除く領域に十字状に配置される。
【００２３】
このように構成したパッケージ４１を基板に実装する際、狭ピッチエリア４７の通常は基板に接続されない全試験用端子を基板にグランド実装すると、接続面４２の四隅では実装端子数が従来に比して増加する。
【００２４】
以上のように第４の実施形態によれば、第１の実施形態の効果に加えて、パッケージの四隅の狭ピッチエリアの全試験用端子を基板にグランド実装した場合には、四隅の実装端子数が増加するので、基板の反りやＬＳＩの反りに強くなり、パッケージの実装の信頼性向上を図ることができる。
【００２５】
なお、第１〜第４の実施形態では、接続端子及び試験用端子を半田ボールで形成した例で説明したが、本発明はＬＧＡ（ランドグリップアレイ）のようにこれらの端子をランドで形成したパッケージにも適用することができる。
【００２６】
図７は本発明の第５の実施形態を示す平面図である。
第５の実施形態は例えばＱＦＰ（クアッドフラットパッケ−ジ）、ＳＯＪ（スモールアウトラインＪリーデドパッケージ）、ＤＩＰ（デュアルインラインパッケージ）等のリード型の半導体パッケージに適用したもので、上記した実施形態で説明した接続端子は接続リード５４、試験用端子は試験用リード５５で形成される。
【００２７】
図７はＱＦＰの例を示しており、パッケージ５１の側面に複数の接続リード５４と、接続リード５４に挟まれるようにして四辺の中央部に複数の試験用リード５５が設けられている。
接続リード５４は所定ピッチで配列されており、試験用リード５５は所定ピッチより狭いピッチ例えば１／２のピッチで配列され、搭載される試験用リード５５の数を増加させている。
なお、試験用リード５５は四辺の中央部でなく、端部に配置しても良く、配置位置はＬＳＩの設計時に適宣選択される。
【００２８】
以上のように第５の実施形態によれば、リード型の半導体パッケージであっても、第１の実施形態と同等の効果を有する。
【００２９】
【発明の効果】
上記したように、本発明によれば、接続端子を所定ピッチで配列し、試験用端子を所定ピッチより狭いピッチで配列するので、同じサイズのパッケージでも端子数を増加させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す底面図
【図２】狭ピッチエリアを説明する図
【図３】本発明の第２の実施形態を示す底面図
【図４】第２の実施形態の適用例を示す図
【図５】本発明の第３の実施形態を示す底面図
【図６】本発明の第４の実施形態を示す底面図
【図７】本発明の第５の実施形態を示す平面図
【図８】従来のパッケージの底面図
【符号の説明】
１１，２１，３１，４１，５１パッケージ
１２，２２，３２，４２接続面
１３半田ボール
１４，２４接続端子
１５，２５試験用端子
１６，２６，４６所定ピッチエリア
１７，２７，３７，４７狭ピッチエリア
２８ＬＳＩ
２９発熱性回路
３６１第１の所定ピッチエリア
３６２第２の所定ピッチエリア
５４接続リード
５５試験用リード

Claims

基板との接続面に、前記基板と接続される複数の接続端子と複数の試験用端子とを備えた半導体パッケージであって、
前記接続端子を所定ピッチで格子状に配列した第１エリアと、前記試験用端子を前記所定ピッチより狭いピッチで格子状に配列した第２エリアを配置したことを特徴とする半導体パッケージ。
前記第２エリアは前記接続面の中央部に配置され、前記第１エリアは前記第２エリアの周囲を囲むように前記接続面の周辺部に配置されたことを特徴とする請求項１記載の半導体パッケージ。
前記第２エリアは前記接続面の周辺部に配置され、前記第１エリアは前記第２エリアを囲むように配置されたことを特徴とする請求項１記載の半導体パッケージ。
前記第２エリアは搭載する発熱性の高い回路のレイアウト上に配置されることを特徴とする請求項３記載の半導体パッケージ。
前記第１エリアは複数箇所に形成され、前記第２エリアは前記複数箇所に形成された第１エリアの各々を隔絶するように配置されることを特徴とする請求項１記載の半導体パッケージ。
前記第２エリアの試験用端子は、グランド実装されることを特徴とする請求項５記載の半導体パッケージ。
前記第２エリアは前記接続面の四隅に配置され、前記第１エリアは前記四隅を除く領域に配置されたことを特徴とする請求項１記載の半導体パッケージ。
前記接続端子及び試験用端子を半田ボールで形成したことを特徴とする請求項１〜７のいずれかに記載の半導体パッケージ。
前記接続端子及び試験用端子をランドで形成したことを特徴とする請求項１〜７のいずれかに記載の半導体パッケージ。
基板と接続される複数の接続用リードと、複数の試験用リードとを備えたリード型の半導体パッケージであって、
前記接続用リードを所定ピッチで配置し、前記試験用リードを前記所定ピッチより狭いピッチで配列したことを特徴とする半導体パッケージ。