JP6076653B2 - 電子部品内蔵基板及び電子部品内蔵基板の製造方法 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims description 395
- 238000004519 manufacturing process Methods 0.000 title claims description 57
- 229910052751 metal Inorganic materials 0.000 claims description 323
- 239000002184 metal Substances 0.000 claims description 323
- 229920005989 resin Polymers 0.000 claims description 242
- 239000011347 resin Substances 0.000 claims description 242
- 229910000679 solder Inorganic materials 0.000 claims description 204
- 238000007789 sealing Methods 0.000 claims description 177
- 125000006850 spacer group Chemical group 0.000 claims description 50
- 238000000034 method Methods 0.000 claims description 45
- 239000010410 layer Substances 0.000 description 318
- 239000000463 material Substances 0.000 description 170
- 239000004065 semiconductor Substances 0.000 description 67
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical group [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 48
- 239000010931 gold Substances 0.000 description 30
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 29
- 238000005530 etching Methods 0.000 description 24
- 230000015572 biosynthetic process Effects 0.000 description 22
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 16
- 239000003822 epoxy resin Substances 0.000 description 15
- 229920000647 polyepoxide Polymers 0.000 description 15
- 230000008569 process Effects 0.000 description 15
- 239000000945 filler Substances 0.000 description 14
- 238000010438 heat treatment Methods 0.000 description 14
- 239000010949 copper Substances 0.000 description 13
- 229910052802 copper Inorganic materials 0.000 description 12
- 238000007747 plating Methods 0.000 description 12
- 230000004907 flux Effects 0.000 description 8
- 239000007788 liquid Substances 0.000 description 8
- 230000002093 peripheral effect Effects 0.000 description 8
- 239000000243 solution Substances 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 230000004048 modification Effects 0.000 description 7
- 238000012986 modification Methods 0.000 description 7
- 238000000465 moulding Methods 0.000 description 6
- 229910000881 Cu alloy Inorganic materials 0.000 description 5
- 239000000853 adhesive Substances 0.000 description 5
- 230000001070 adhesive effect Effects 0.000 description 5
- 238000003475 lamination Methods 0.000 description 5
- 229920001187 thermosetting polymer Polymers 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 4
- 238000000748 compression moulding Methods 0.000 description 4
- 238000005520 cutting process Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000001746 injection moulding Methods 0.000 description 4
- 239000002245 particle Substances 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 239000011241 protective layer Substances 0.000 description 4
- 238000001721 transfer moulding Methods 0.000 description 4
- 239000004925 Acrylic resin Substances 0.000 description 3
- 229920000178 Acrylic resin Polymers 0.000 description 3
- 238000009713 electroplating Methods 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 239000009719 polyimide resin Substances 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 229910052709 silver Inorganic materials 0.000 description 3
- 229910052718 tin Inorganic materials 0.000 description 3
- 229910021578 Iron(III) chloride Inorganic materials 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- 229910021536 Zeolite Inorganic materials 0.000 description 2
- AOWKSNWVBZGMTJ-UHFFFAOYSA-N calcium titanate Chemical compound [Ca+2].[O-][Ti]([O-])=O AOWKSNWVBZGMTJ-UHFFFAOYSA-N 0.000 description 2
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 2
- HNPSIPDUKPIQMN-UHFFFAOYSA-N dioxosilane;oxo(oxoalumanyloxy)alumane Chemical compound O=[Si]=O.O=[Al]O[Al]=O HNPSIPDUKPIQMN-UHFFFAOYSA-N 0.000 description 2
- 238000007772 electroless plating Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 150000002484 inorganic compounds Chemical class 0.000 description 2
- 239000011256 inorganic filler Substances 0.000 description 2
- 229910003475 inorganic filler Inorganic materials 0.000 description 2
- 229910010272 inorganic material Inorganic materials 0.000 description 2
- RBTARNINKXHZNM-UHFFFAOYSA-K iron trichloride Chemical compound Cl[Fe](Cl)Cl RBTARNINKXHZNM-UHFFFAOYSA-K 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229920003986 novolac Polymers 0.000 description 2
- 150000002894 organic compounds Chemical class 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- 238000003825 pressing Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000002829 reductive effect Effects 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 239000007921 spray Substances 0.000 description 2
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 2
- 239000010457 zeolite Substances 0.000 description 2
- 229910001316 Ag alloy Inorganic materials 0.000 description 1
- 229910001020 Au alloy Inorganic materials 0.000 description 1
- 229920002799 BoPET Polymers 0.000 description 1
- 229920000106 Liquid crystal polymer Polymers 0.000 description 1
- 239000004977 Liquid-crystal polymers (LCPs) Substances 0.000 description 1
- 229910000990 Ni alloy Inorganic materials 0.000 description 1
- 229910001252 Pd alloy Inorganic materials 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 229910001128 Sn alloy Inorganic materials 0.000 description 1
- BZHJMEDXRYGGRV-UHFFFAOYSA-N Vinyl chloride Chemical compound ClC=C BZHJMEDXRYGGRV-UHFFFAOYSA-N 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000004382 potting Methods 0.000 description 1
- 239000003755 preservative agent Substances 0.000 description 1
- 230000002335 preservative effect Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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Description
以下、第1実施形態を図1〜図13に従って説明する。
図1に示すように、電子部品内蔵基板1は、第1基板2と、半導体チップ3と、アンダーフィル樹脂4と、第2基板5と、スペーサ部6と、封止樹脂7,8とを有している。
アンダーフィル樹脂4は、第1基板2の上面と半導体チップ3の下面との隙間を充填するように設けられている。このアンダーフィル樹脂4は、バンプ3aとチップ用パッドP1(金属層21)との接続部分の接続強度を向上させると共に、配線パターン20の腐食やエレクトロマイグレーションの発生を抑制し、配線パターン20や金属層21の信頼性の低下を防ぐための樹脂である。なお、アンダーフィル樹脂4の材料としては、例えばエポキシ系樹脂などの絶縁性樹脂を用いることができる。
第2基板5は、コア基板31と、コア基板31の貫通孔31Xに形成された貫通電極32と、最上層の配線パターン33と、金属層34と、ソルダレジスト層35と、最下層の配線パターン36と、ソルダレジスト層38とを有している。配線パターン33と配線パターン36とは貫通電極32を介して電気的に接続されている。なお、コア基板31の材料としては、例えばガラスエポキシ樹脂などの絶縁性樹脂を用いることができる。
第1基板2と第2基板5とを電気的に接続するスペーサ部6を、コア付きはんだボール40と金属ポスト50とコア付きはんだボール60とを第1基板2及び第2基板5の積層方向に積層する構造とした。すなわち、3つの接続端子(金属ポスト50及びコア付きはんだボール40,60)を積層してスペーサ部6を形成するようにした。このため、各接続端子の直径を、1つの接続端子(金属ポスト又はコア付きはんだボール)のみでスペーサ部6を形成する場合に比べて小さくすることができる。例えば、スペーサ部6によって、第1基板2と第2基板5との間の距離を300μmに保持する場合について説明する。
図4に示すように、まず、金属ポスト50を形成するために金属板70を用意する。金属板70は、1つの電子部品内蔵基板1に対応する複数の金属ポスト50が形成される領域A1を複数(図4では、3つ)有している。この金属板70の断面構造を図5(a)に示している。この金属板70の厚さは、例えば150〜250μm程度とすることができる。また、金属板70の材料としては、例えば銅や銅合金を用いることができる。なお、図5においては、説明の便宜上、一つの領域A1の金属板70の断面構造を示している。
次に、図12(a)に示すように、第2基板5を形成するための第2基板用基板材76(以下、単に「基板材76」ともいう。)を準備する。基板材76は、複数枚の第2基板5を形成するための一枚の基板材であり、第2基板5が形成される領域である基板形成領域A3を複数(ここでは、3つ)有している。ここで、図12は、各基板形成領域A3に第2基板5に対応する構造体が形成された状態、つまり各基板形成領域A3の下面側に多数の接続用パッドP5及び金属層37が形成された状態を示している。この基板材76は、後工程において切断線B3に沿ってダイシングブレード等によって切断される。これにより、第2基板5に対応する構造体が個片化される。この第2基板5に対応する構造体は、公知の製造方法により製造することが可能であるが、その概略について、図12(b)を参照しながら簡単に説明する。なお、以下に示す図12(b)、(c)及び図13においては、説明の便宜上、一つの基板形成領域A3の基板材76の断面構造を示している。
そして、図13(c)に示した構造体を、基板材75の切断線B2及び基板材76の切断線B3に沿ってダイシングにより切断することで、3つの電子部品内蔵基板1を個片化する。以上の製造工程を経て、3つの電子部品内蔵基板1を一括して製造することができる。なお、一括して製造する電子部品内蔵基板1の数は3つに限定されず、第1基板2と第2基板5とが準備できる範囲内で、任意の数の電子部品内蔵基板1を一括して製造することができる。
(1)第1基板2と第2基板5とを電気的に接続するスペーサ部6を、コア付きはんだボール40と金属ポスト50とコア付きはんだボール60とを積層した構造とした。これにより、スペーサ部6の最小ピッチを狭くすることができるため、配線パターン20,36等の微細化に伴う接続用パッドP2,P5の狭ピッチ化に対応することができる。換言すると、第1基板2と第2基板5との間に配置される半導体チップ3の高さが高くなった場合であっても、接続用パッドP2,P5の狭ピッチ化に容易に対応することができる。
以下、第2実施形態を図14〜図16に従って説明する。この実施形態の電子部品内蔵基板1Aは、封止樹脂7と第2基板5との間に絶縁層9を設けた点が上記第1実施形態と異なっている。以下、第1実施形態との相違点を中心に説明する。なお、先の図1〜図13に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。
図15(a)に示す工程では、まず、先の図4〜図11に示した工程と同様の製造工程を施す。これにより、第1基板用基板材75の接続用パッドP2上に形成された金属層21上に、コア付きはんだボール40と金属ポスト50とが順に積層された積層構造を接合するとともに、基板材75のソルダレジスト層22上に封止樹脂7を形成する。ここで、封止樹脂7は、半導体チップ3とコア付きはんだボール40と金属ポスト50の下面50Aと金属ポスト50の側面とを被覆する。また、封止樹脂7の上面には、半導体チップ3を被覆する領域(つまり、金属板70の開口部70Y(図10(a)参照)に対応する領域)に形成された面7Aと、上記領域の外周領域に形成された面7Bとによって段差部が形成されている。
以上説明した実施形態によれば、第1実施形態の(1)〜(5)の効果に加えて以下の効果を奏する。
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記各実施形態では、接続用パッドP2上にコア付きはんだボール40及び金属ポスト50が接合され、且つ封止樹脂7が形成された第1基板用基板材75上に、接続用パッドP5上にコア付きはんだボール60が接合された第2基板用基板材76を積層するようにした。これに限らず、例えば図10(b)に示した構造体の金属ポスト50の上面50Bにコア付きはんだボール60を接合した後に、そのコア付きはんだボール60に接続用パッドP5を接合して第2基板用基板材76を第1基板用基板材75上に積層するようにしてもよい。
図17(a)に示す工程では、まず、先の図4〜図11に示した工程と同様の製造工程を施す。これにより、第1基板用基板材75の接続用パッドP2上に形成された金属層21上に、コア付きはんだボール40と金属ポスト50とが順に積層された積層構造を接合するとともに、基板材75のソルダレジスト層22上に封止樹脂7を形成する。ここで、封止樹脂7は、半導体チップ3とコア付きはんだボール40と金属ポスト50の下面50Aと金属ポスト50の側面とを被覆する。また、封止樹脂7の上面には、半導体チップ3を被覆する領域(つまり、金属板70の開口部70Y(図10(a)参照)に対応する領域)に形成された面7Aと、上記領域の外周領域に形成された面7Bとによって段差部が形成されている。
続いて、剥離フィルム77を封止樹脂7から引き剥がす。このとき、剥離フィルム77上に配置された絶縁層9が、剥離フィルム77上に配置されていない絶縁層9(つまり、封止樹脂7の面7A上に形成された絶縁層9)から引き裂かれ、剥離フィルム77と一緒に封止樹脂7から引き剥がされる。図18(b)は、剥離フィルム77を引き剥がした後の断面構造を示している。なお、本工程の時点では、絶縁層9は半硬化状態であるため、剥離フィルム77を封止樹脂7から引き剥がすことで容易に絶縁層9を厚さ方向に引き裂くことができる。
・上記各実施形態における封止樹脂7を、樹脂モールド成形法を用いて形成するようにした。これに限らず、例えばポッティング法により封止樹脂7を形成するようにしてもよい。
次に、図21(a)に示す工程では、上記金属層83及び金属板70の面70A全面を覆うようにレジスト層86を形成するとともに、金属板70の面70B全面を覆うようにレジスト層87を形成する。その後、図21(b)に示す工程では、所要の箇所(金属層83が形成されている箇所、つまり金属ポスト50を形成すべき箇所)のレジスト層86のみを残すように、レジスト層86に開口部86Xを形成する。また、レジスト層87に、半導体チップ3が実装される第1基板2の実装領域に対応する開口部87Xを形成する。上記レジスト層86,87の材料としては、次工程のエッチング処理に対して耐エッチング性がある材料を用いることができる。例えば、レジスト層86,87の材料としては、上記レジスト層71,72と同様の材料を用いることができる。
その後、例えば図21(e)に示すように、凸部73の面73A上に形成された金属層83の上面(具体的には、Au層85の上面)に、コア付きはんだボール40を搭載する。例えばAu層85の上面に、適宜フラックスを塗布した後、コア付きはんだボール40を搭載し、230〜260℃程度の温度でリフローして固定する。その後、表面を洗浄してフラックスを除去する。
・上記各実施形態の第2基板5において、最外層の配線パターン33,36よりも内層の構造については特に限定されない。すなわち、第2基板5は、少なくとも、最外層の配線パターン33,36が基板内部を通じて相互に電気的に接続された構造を有していれば十分であるため、最外層の配線パターン33,36よりも内層の構造については特に限定されない。例えばコア基板31の構造及び材質は特に限定されない。また、コア基板31上に下層配線とその下層配線を覆う絶縁層とを所要の層数形成するようにしてもよい。あるいは、第2基板5を、コア基板31を含まないコアレス基板としてもよい。
・上記各実施形態では、多数個取りの製造方法に具体化したが、単数個取り(一個取り)の製造方法に具体化してもよい。
2 第1基板
3 半導体チップ(電子部品)
5 第2基板
6 スペーサ部
7 封止樹脂(第1封止樹脂)
8 封止樹脂(第2封止樹脂)
9 絶縁層(第2封止樹脂、絶縁層)
21,37 金属層
40 コア付きはんだボール(第1はんだボール)
41 銅コアボール(導電性コアボール)
42 はんだ
50 金属ポスト
60 コア付きはんだボール(第2はんだボール)
61 銅コアボール(導電性コアボール)
62 はんだ
70 金属板
73 凸部
P2 接続用パッド(第1パッド)
P5 接続用パッド(第2パッド)
Claims (10)
- 第1パッドを有する第1基板と、
前記第1パッドと対向して設けられた第2パッドを有する第2基板と、
前記第1基板と前記第2基板との間に介在し、前記第1パッドと前記第2パッドとを電気的に接続するスペーサ部と、
前記第1基板と前記第2基板との間に配置され、前記第1基板に実装された電子部品と、
前記第1基板と前記第2基板との間の空間において前記第1基板上に形成され、前記電子部品を封止する第1封止樹脂と、
前記第1封止樹脂の第1面上に形成され、前記第1封止樹脂と前記第2基板との間の空間に充填された第2封止樹脂と、を有し、
前記スペーサ部は、
前記第1パッドに接合された第1はんだボールと、
第1面が前記第1はんだボールに接合された金属ポストと、
前記金属ポストの前記第1面とは反対側の第2面と前記第2パッドとに接合された第2はんだボールとが、前記第1基板及び前記第2基板の積層方向に順に積層された構造を有し、
前記第1封止樹脂は、前記第1はんだボールと前記金属ポストの側面全面と前記電子部品とを被覆し、
前記第2封止樹脂は、前記第2はんだボールを被覆し、
前記金属ポストの前記第2面は、前記第1封止樹脂の前記第1面と面一になるように形成されていることを特徴とする電子部品内蔵基板。 - 前記第1封止樹脂の前記第1面は、前記電子部品を被覆する領域に形成された第2面と、前記第1はんだボールと前記金属ポストの側面とを被覆する領域に形成され、前記第1封止樹脂の前記第2面よりも前記第1基板に向かって凹むように形成された第3面とを有することを特徴とする請求項1に記載の電子部品内蔵基板。
- 前記第1封止樹脂の前記第2面と前記第2基板との間の空間に形成された絶縁層を有し
、
前記第2封止樹脂は、前記第1封止樹脂の前記第3面と前記第2基板との間の空間に形成されていることを特徴とする請求項2に記載の電子部品内蔵基板。 - 前記金属ポストは、前記第1基板側から前記第2基板側に向かうに連れて径が大きくなるテーパ状に形成されていることを特徴とする請求項1〜3のいずれか1項に記載の電子部品内蔵基板。
- 前記第1はんだボール及び前記第2はんだボールは、導電性コアボールと前記導電性コアボールの周囲を被覆するはんだとを有するコア付きはんだボールであることを特徴とする請求項1〜4のいずれか1つに記載の電子部品内蔵基板。
- 第1パッドが形成され、電子部品が実装された第1基板を準備する第1工程と、
前記第1パッド上に第1はんだボールと金属ポストとを順に積層するとともに、前記第1はんだボールと前記金属ポストの一部と前記電子部品とを被覆する第1封止樹脂を前記第1基板上に形成する第2工程と、
第2パッドが形成された第2基板を準備する第3工程と、
前記第2パッド上に第2はんだボールを接合する第4工程と、
前記第2はんだボールを前記金属ポストに接合し、前記第1はんだボールと前記金属ポストと前記第2はんだボールとを介して前記第2基板を前記第1基板に接続する第5工程と、
前記第1封止樹脂と前記第2基板との間の空間を充填する第2封止樹脂を前記第1封止樹脂の第1面上に形成する第6工程と、
を有することを特徴とする電子部品内蔵基板の製造方法。 - 前記第2工程は、
金属板の所要の箇所を薄化して凸部を形成する工程と、
前記凸部の第1面上に前記第1はんだボールを搭載する工程と、
前記第1パッド上に前記第1はんだボールを接合し、前記金属板を前記第1基板に固定する工程と、
前記金属板と前記第1基板との間の空間を充填する前記第1封止樹脂を形成する工程と、
前記金属板のうち前記凸部のみ、又は前記凸部の一部のみが残るように前記金属板を薄化して前記金属ポストを形成する工程と、
を有することを特徴とする請求項6に記載の電子部品内蔵基板の製造方法。 - 前記凸部を形成する工程では、前記所要の箇所に凹部を形成することにより前記凸部を形成するとともに、前記金属板に前記電子部品の実装領域に対応する開口部を形成し、
前記第1封止樹脂を形成する工程では、前記第1封止樹脂が前記開口部を充填するように形成され、前記第1封止樹脂の前記第1面のうち前記開口部を充填する領域に形成された第2面が、前記凹部の底面と反対側の前記金属板の面と面一になるように形成されることを特徴とする請求項7に記載の電子部品内蔵基板の製造方法。 - 前記第5工程の前に、前記第1封止樹脂の前記第2面上に半硬化状態の絶縁層を形成する工程を有し、
前記第5工程では、前記第1封止樹脂の前記第2面と前記第2基板との間の空間が前記絶縁層で充填されることを特徴とする請求項8に記載の電子部品内蔵基板の製造方法。 - 前記金属ポストを形成する工程では、前記薄化後の前記凸部の前記第1面と反対側の第2面が前記凸部の側面と接する前記第1封止樹脂の前記第1面と面一になるように、前記
金属板が薄化されることを特徴とする請求項7〜9のいずれか1項に記載の電子部品内蔵基板の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012188798A JP6076653B2 (ja) | 2012-08-29 | 2012-08-29 | 電子部品内蔵基板及び電子部品内蔵基板の製造方法 |
US13/968,620 US9137900B2 (en) | 2012-08-29 | 2013-08-16 | Electronic component incorporated substrate and method for manufacturing electronic component incorporated substrate |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012188798A JP6076653B2 (ja) | 2012-08-29 | 2012-08-29 | 電子部品内蔵基板及び電子部品内蔵基板の製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2014049476A JP2014049476A (ja) | 2014-03-17 |
JP2014049476A5 JP2014049476A5 (ja) | 2015-09-24 |
JP6076653B2 true JP6076653B2 (ja) | 2017-02-08 |
Family
ID=50187324
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012188798A Active JP6076653B2 (ja) | 2012-08-29 | 2012-08-29 | 電子部品内蔵基板及び電子部品内蔵基板の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US9137900B2 (ja) |
JP (1) | JP6076653B2 (ja) |
Families Citing this family (46)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102007780B1 (ko) * | 2012-07-31 | 2019-10-21 | 삼성전자주식회사 | 멀티 범프 구조의 전기적 연결부를 포함하는 반도체 소자의 제조방법 |
TWI533421B (zh) * | 2013-06-14 | 2016-05-11 | 日月光半導體製造股份有限公司 | 半導體封裝結構及半導體製程 |
KR101538543B1 (ko) * | 2013-08-13 | 2015-07-22 | 앰코 테크놀로지 코리아 주식회사 | 반도체 디바이스 및 그 제조 방법 |
JP6282451B2 (ja) * | 2013-12-03 | 2018-02-21 | 新光電気工業株式会社 | 電子装置及び電子装置の製造方法 |
US9721922B2 (en) * | 2013-12-23 | 2017-08-01 | STATS ChipPAC, Pte. Ltd. | Semiconductor device and method of forming fine pitch RDL over semiconductor die in fan-out package |
TWI556402B (zh) * | 2014-01-02 | 2016-11-01 | 矽品精密工業股份有限公司 | 封裝堆疊結構及其製法 |
KR20150091932A (ko) * | 2014-02-04 | 2015-08-12 | 앰코 테크놀로지 코리아 주식회사 | 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스 |
JP2015162660A (ja) * | 2014-02-28 | 2015-09-07 | イビデン株式会社 | プリント配線板、プリント配線板の製造方法、パッケージ−オン−パッケージ |
TWI541966B (zh) * | 2014-03-05 | 2016-07-11 | 矽品精密工業股份有限公司 | 封裝堆疊結構及其製法 |
US10319607B2 (en) * | 2014-08-22 | 2019-06-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package-on-package structure with organic interposer |
JP6444269B2 (ja) * | 2015-06-19 | 2018-12-26 | 新光電気工業株式会社 | 電子部品装置及びその製造方法 |
JP2018520507A (ja) * | 2015-06-25 | 2018-07-26 | インテル コーポレイション | リセスを有するインターポーザを用いた集積回路構造 |
JP6570924B2 (ja) * | 2015-08-31 | 2019-09-04 | 新光電気工業株式会社 | 電子部品装置及びその製造方法 |
KR102450576B1 (ko) * | 2016-01-22 | 2022-10-07 | 삼성전자주식회사 | 전자 부품 패키지 및 그 제조방법 |
JP6713289B2 (ja) * | 2016-01-28 | 2020-06-24 | 新光電気工業株式会社 | 半導体装置及び半導体装置の製造方法 |
KR102582421B1 (ko) * | 2016-01-29 | 2023-09-25 | 삼성전자주식회사 | 인쇄회로기판 및 이를 구비한 전자소자 패키지 |
WO2017130421A1 (ja) * | 2016-01-31 | 2017-08-03 | 新電元工業株式会社 | 半導体モジュール |
JP6764666B2 (ja) * | 2016-03-18 | 2020-10-07 | 新光電気工業株式会社 | 半導体装置及び半導体装置の製造方法 |
US10276467B2 (en) * | 2016-03-25 | 2019-04-30 | Samsung Electro-Mechanics Co., Ltd. | Fan-out semiconductor package |
KR101982044B1 (ko) * | 2016-08-31 | 2019-05-24 | 삼성전기주식회사 | 팬-아웃 반도체 패키지 |
KR102012443B1 (ko) * | 2016-09-21 | 2019-08-20 | 삼성전자주식회사 | 팬-아웃 반도체 패키지 |
US10026681B2 (en) | 2016-09-21 | 2018-07-17 | Samsung Electro-Mechanics Co., Ltd. | Fan-out semiconductor package |
KR101982049B1 (ko) * | 2016-11-23 | 2019-05-24 | 삼성전기주식회사 | 팬-아웃 반도체 패키지 |
US10141270B2 (en) * | 2016-12-09 | 2018-11-27 | Amkor Technology, Inc. | Semiconductor device and method of manufacturing thereof |
KR102008342B1 (ko) * | 2017-07-18 | 2019-08-07 | 삼성전자주식회사 | 팬-아웃 반도체 패키지 및 패키지 기판 |
KR102419154B1 (ko) | 2017-08-28 | 2022-07-11 | 삼성전자주식회사 | 반도체 패키지 및 그의 제조 방법 |
US10157870B1 (en) * | 2017-09-26 | 2018-12-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated fan-out package and method of fabricating the same |
US11075137B2 (en) * | 2018-05-02 | 2021-07-27 | Semiconductor Components Industries, Llc | High power module package structures |
US11075151B2 (en) * | 2018-06-29 | 2021-07-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fan-out package with controllable standoff |
JP7161904B2 (ja) * | 2018-10-11 | 2022-10-27 | 新光電気工業株式会社 | 半導体装置の製造方法 |
US10757813B2 (en) * | 2018-10-12 | 2020-08-25 | Advanced Semiconductor Engineering, Inc. | Embedded component package structure and manufacturing method thereof |
JP7251951B2 (ja) * | 2018-11-13 | 2023-04-04 | 新光電気工業株式会社 | 半導体装置及び半導体装置の製造方法 |
JP7163162B2 (ja) * | 2018-12-10 | 2022-10-31 | 新光電気工業株式会社 | 半導体パッケージ |
US11081369B2 (en) * | 2019-02-25 | 2021-08-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package structure and manufacturing method thereof |
US11107791B2 (en) * | 2019-03-14 | 2021-08-31 | Advanced Semiconductor Engineering, Inc. | Semiconductor package structure and method for manufacturing the same |
JP7225052B2 (ja) * | 2019-07-31 | 2023-02-20 | 株式会社東芝 | 電子部品モジュール |
US11094668B2 (en) * | 2019-12-12 | 2021-08-17 | Micron Technology, Inc. | Solderless interconnect for semiconductor device assembly |
US11715699B2 (en) * | 2020-03-17 | 2023-08-01 | Amkor Technology Singapore Holding Pte. Ltd. | Semiconductor devices and methods of manufacturing semiconductor devices |
TW202201673A (zh) | 2020-03-17 | 2022-01-01 | 新加坡商安靠科技新加坡控股私人有限公司 | 半導體裝置和製造半導體裝置的方法 |
TWI777467B (zh) * | 2020-03-30 | 2022-09-11 | 台灣積體電路製造股份有限公司 | 半導體裝置及其製造方法 |
KR20210126228A (ko) * | 2020-04-10 | 2021-10-20 | 삼성전자주식회사 | 반도체 패키지 |
TW202231146A (zh) * | 2021-01-25 | 2022-08-01 | 優顯科技股份有限公司 | 電子裝置及其製造方法 |
CN118366875A (zh) * | 2021-01-26 | 2024-07-19 | 长江存储科技有限责任公司 | 基板结构及其制造和封装方法 |
US11646255B2 (en) | 2021-03-18 | 2023-05-09 | Taiwan Semiconductor Manufacturing Company Limited | Chip package structure including a silicon substrate interposer and methods for forming the same |
CN115484735A (zh) * | 2021-06-15 | 2022-12-16 | 华为技术有限公司 | 电子设备 |
KR20230094645A (ko) * | 2021-12-21 | 2023-06-28 | 현대자동차주식회사 | 파워 모듈 및 그 제조 방법 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11298143A (ja) * | 1998-04-10 | 1999-10-29 | Mitsubishi Gas Chem Co Inc | 多層プリント配線板の製造方法 |
KR100442918B1 (ko) * | 2003-02-06 | 2004-08-02 | 엘지전자 주식회사 | 다층인쇄회로기판의 제조방법 |
US7378297B2 (en) * | 2004-07-01 | 2008-05-27 | Interuniversitair Microelektronica Centrum (Imec) | Methods of bonding two semiconductor devices |
EP1962342A4 (en) | 2005-12-14 | 2010-09-01 | Shinko Electric Ind Co | SUBSTRATE WITH INTEGRATED CHIP AND METHOD FOR MANUFACTURING THE SAME |
US7847382B2 (en) * | 2009-03-26 | 2010-12-07 | Stats Chippac Ltd. | Integrated circuit packaging system with package stacking and method of manufacture thereof |
US7863735B1 (en) * | 2009-08-07 | 2011-01-04 | Stats Chippac Ltd. | Integrated circuit packaging system with a tiered substrate package and method of manufacture thereof |
JP5490525B2 (ja) * | 2009-12-28 | 2014-05-14 | 日本シイエムケイ株式会社 | 部品内蔵型多層プリント配線板及びその製造方法 |
US8710668B2 (en) * | 2011-06-17 | 2014-04-29 | Stats Chippac Ltd. | Integrated circuit packaging system with laser hole and method of manufacture thereof |
-
2012
- 2012-08-29 JP JP2012188798A patent/JP6076653B2/ja active Active
-
2013
- 2013-08-16 US US13/968,620 patent/US9137900B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20140063768A1 (en) | 2014-03-06 |
US9137900B2 (en) | 2015-09-15 |
JP2014049476A (ja) | 2014-03-17 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
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