JP5026400B2 - 配線基板及びその製造方法 - Google Patents

Description

本発明は、配線基板及びその製造方法に関し、より詳細には、半導体素子（チップ）等の搭載用もしくは外部接続用の端子（パッド）が最外層の絶縁層から露出した構造を有した配線基板及びその製造方法に関する。

かかる配線基板は、半導体チップ等を搭載するパッケージとしての機能を果たすという点で、以下の記述では便宜上、「半導体パッケージ」ともいう。

配線基板（半導体パッケージ）に半導体チップ等の電子部品を搭載して半導体装置を構成するにあたり、その小型・薄型化及び高性能（高機能）化の流れの中で、実装面積削減のため、半導体チップ等を搭載したパッケージ同士を上下方向（高さ方向）に積層するＰＯＰ（パッケージ・オン・パッケージ）接合の要求がある。

かかるＰＯＰ接合を実現する方法の一つとして、上下のパッケージ間にインターポーザを介在させて接続する方法がある。これは、下側パッケージ（配線基板）に半導体チップをフリップチップ接続するとともに、この下側パッケージ上で当該チップの周辺領域に形成された端子（パッド）に、上側パッケージ（配線基板）の実装面側の対応する領域に形成された端子（パッド）を、当該チップの厚さ（その電極端子を含む）よりも厚いインターポーザの両面にそれぞれ形成された外部端子を介して接合した構造である。

この接続方法では、インターポーザを製造するためのプロセスも別途必要となる。その典型的なプロセスは、コア材を用意→その所要箇所にスルーホールを形成→そのスルーホールに導体を充填後、両面にレジスト層を形成→導体に接続させて所要のパターンに配線層を形成→レジスト層を除去→配線層の外部端子形成部を露出させて絶縁層（ソルダレジスト層）を形成→外部端子形成部に所要のめっき（ニッケル／金めっきなど）を施す工程等を含む。

また、上記のＰＯＰ接合を実現する他の方法として、はんだを用いて上下各パッケージの端子（パッド）同士を接続する方法がある。これは、下側パッケージ（配線基板）に半導体チップをフリップチップ接続するとともに、この下側パッケージ上で当該チップの周辺領域に形成された端子（パッド）に、上側パッケージ（配線基板）の実装面側の対応する領域に形成された端子（パッド）を、はんだバンプを介して接合した構造である。

かかるＰＯＰ接合に関連する技術として、特許文献１に記載されたパッケージ・オン・パッケージのボトム基板及びその製造方法がある。また、特許文献２には、複数の実装基板を積層した半導体装置が開示されている。また、特許文献３には、基板の表裏に積層接続用の配線を有し多段に積層できる半導体装置が開示されている。
特開２００８−１６８１９号公報 特開２００４−３６３３５１号公報 特開２００１−１４４２１８号公報

上述したように従来の技術では、ＰＯＰ接合（接続）を実現するために、インターポーザによる接続や、はんだによる接続などが行われている。しかしながら、インターポーザによる接続の場合、そのインターポーザを製造するためのプロセス（相当の製造工程）を別途必要とし、またそのための材料も必要となるため、製造コストが増大するといった問題があった。

一方、はんだによる接続の場合、上下パッケージ間に搭載チップが介在している分、パッケージ間の間隔が大きいため、パッケージ間を接続するはんだ（バンプ）の使用量も多くなり、リフローの際にそのバンプが分断されたり（はんだの泣き別れ）、隣接するバンプ間で橋絡（ブリッジ）が生じたりするなどの不都合があった。その結果、上下パッケージ間の接続信頼性が低下するといった問題があった。

また、いずれの方法による接続の場合も、上下パッケージ間に搭載チップが介在している分、ＰＯＰ構造全体として見た場合に、そのチップの厚さにも依るが、必ずしも所望の小型・薄型化を達成することができないといった課題もあった。

本発明は、かかる従来技術における課題に鑑み創作されたもので、低コストでＰＯＰ接続を容易に行えるようにし、その接続信頼性の向上を図ると共に、小型・薄型化に寄与することができる配線基板及びその製造方法を提供することを目的とする。

上述した従来技術の課題を解決するため、本発明の一形態によれば、第１の面及び該第１の面と反対側の第２の面を有し、前記第１の面上で電子部品の搭載エリアに対応する箇所に形成されたキャビティを有する最外層の絶縁層と、前記最外層の絶縁層の第２の面上に複数の配線層及び絶縁層が交互に積層された多層構造体と、前記キャビティの底面に形成され、前記最外層の絶縁層の第１の面と同一面に露出する第１のパッドと、前記最外層の絶縁層の第１の面上で前記キャビティの周囲の領域に形成され、前記第１の面と同一面に露出する第２のパッドと、前記最外層の絶縁層に形成され、前記第２の面上に位置する配線層と前記第１のパッド及び第２のパッドとをそれぞれ電気的に接続する複数のビア、とを備えたことを特徴とする配線基板が提供される。

この形態に係る配線基板によれば、最外層の絶縁層（例えば、樹脂層）の第１の面上で電子部品搭載エリアに対応する箇所にキャビティが形成され、このキャビティ内の絶縁層の第１の面と同一面に第１のパッドが露出し、かつ、キャビティの周囲の絶縁層の第１の面と同一面に第２のパッドが露出している。つまり、第１のパッドの露出面の位置が第２のパッドの露出面の位置よりも低くなるように形成されている。従って、キャビティの周囲に配置された第２のパッドをＰＯＰ接合（接続）用の端子として利用することで、ＰＯＰ接続を容易に行うことができる。

すなわち、本配線基板に搭載する電子部品（半導体チップなど）をキャビティ内に収容できるので、その周囲の第２のパッドに接続される他のパッケージとの間隔を相対的に狭くすることができる。このため、従来技術で使用されていたようなインターポーザを介在させなくても、その狭められた間隔に応じた少量のはんだ（はんだバンプなど）を介して上下パッケージ間の接続（ＰＯＰ接続）を容易に行うことが可能となる。つまり、ＰＯＰ接続を行うに際し、インターポーザが不要となることで、コストの低減化を図ることができる。

また、ＰＯＰ接続を行う際、上下パッケージ間を接続するはんだ（バンプ）の使用量が少なくて済むので、従来技術に見られたような不都合（はんだの泣き別れやブリッジ等）を解消することができる。これは、接続信頼性の向上に寄与する。

さらに、搭載する電子部品をキャビティ内に収容できるので、本配線基板の高さを相対的に低くすることができ、小型・薄型化に寄与する。その結果、ＰＯＰ構造を実現するにあたり、所望の小型・薄型化を達成することが可能となる。

また、本発明の他の形態によれば、第１の面及び該第１の面と反対側の第２の面を有し、前記第１の面上で電子部品の搭載エリアに対応する箇所に形成されたキャビティを有する最外層の絶縁層と、前記最外層の絶縁層の第２の面上に複数の配線層及び絶縁層が交互に積層された多層構造体と、前記キャビティの底面に形成され、該キャビティの底面から前記最外層の絶縁層の内側に後退した位置に露出する第１のパッドと、前記最外層の絶縁層の第１の面上で前記キャビティの周囲の領域に形成され、前記第１の面から露出する第２のパッドと、前記最外層の絶縁層に形成され、前記第２の面上に位置する配線層と前記第１のパッド及び第２のパッドとをそれぞれ電気的に接続する複数のビア、とを備えたことを特徴とする配線基板が提供される。

この形態に係る配線基板においても、上記の形態に係る配線基板と同様に、キャビティ内の第１のパッドの露出面の位置がキャビティ周囲の第２のパッドの露出面の位置よりも低くなるように形成されているので、同様の作用効果を奏することができる。

また、本発明の更に他の形態によれば、上記の各形態に係る配線基板を製造する方法が提供される。

本発明に係る配線基板及びその製造方法の他の構成上の特徴及びそれに基づく有利な利点等については、以下に記述する発明の実施の形態を参照しながら説明する。

以下、本発明の好適な実施の形態について、添付の図面を参照しながら説明する。

（第１の実施形態…図１〜図６参照）
図１は本発明の第１の実施形態に係る配線基板（半導体パッケージ）の構成を断面図の形態で示したものである。

本実施形態に係る配線基板（半導体パッケージ）１０は、図示のように、複数の配線層１１，１４，１７，２０が絶縁層（具体的には、樹脂層）１２，１５，１８を介在させて積層され、各々の絶縁層１２，１５，１８に形成されたビアホールＶＨ１及びＶＨ２，ＶＨ３，ＶＨ４にそれぞれ充填された導体（ビア１３ａ及び１３ｂ、１６，１９）を介して層間接続された構造を有している。つまり、本パッケージ１０は、一般的なビルドアップ法を用いて作製される配線基板（支持基材としてのコア基板の両面／片面に所要数のビルドアップ層を順次形成して積み上げていくもの）とは違い、支持基材を含まない「コアレス基板」の形態を有している。

このコアレス基板の一方の面側（図示の例では上側）の最外層の樹脂層１２には、本発明を特徴付ける凹部（キャビティ）ＣＶが形成されている。このキャビティＣＶには、本パッケージ１０に搭載される半導体素子等の電子部品（チップ）が収容される。従って、このキャビティＣＶは、図示のように樹脂層１２上のチップ搭載エリアＣＭに対応する箇所に、このエリアよりも若干大きいサイズで、所要の深さに形成されている。

また、このキャビティＣＶは、チップを収容する役割の他に、後述するように本パッケージ１０にチップを搭載してその間隙にアンダーフィル樹脂を充填したときに、その間隙から周囲に流れ出す樹脂を堰き止めるための「ダム」としての役割も果たす。

キャビティＣＶが形成されている側の面には、２種類のパッドＰ１，Ｐ２（配線層１１の所要の箇所に画定された部分）が露出しており、各パッドＰ１，Ｐ２は、図示のようにその表面が樹脂層１２の表面と同一面となるように形成されている。ただし、パッドＰ１はキャビティＣＶ内のチップ搭載エリアＣＭに配置され、パッドＰ２はキャビティＣＶの周囲の領域に配置されているので、パッドＰ１の表面は、図示のようにキャビティＣＶの深さに相当する分だけ、パッドＰ２の表面の位置から下側（基板内側）に後退した位置にある。

一方、パッドＰ１，Ｐ２が形成されている側と反対側の面（図示の例では下側）には、保護膜として機能するソルダレジスト層（絶縁層）２１が、最外層の配線層（図示の例では配線層２０）の所要の箇所に画定されたパッドＰ３，Ｐ４の部分を除いてその表面を覆うように形成されている。このソルダレジスト層２１から露出する各パッドＰ３，Ｐ４のうち、パッドＰ３は、ビア１９、配線層１７、ビア１６、配線層１４及びビア１３ａを介してチップ搭載エリアＣＭ内のパッドＰ１に接続されている。また、パッドＰ４は、ビア１９、配線層１７、ビア１６、配線層１４及びビア１３ｂを介してチップ搭載エリアＣＭの周囲のパッドＰ２に接続されている。

本実施形態では、キャビティＣＶが形成されている側の樹脂層１２から露出する各パッドＰ１，Ｐ２のうち、パッドＰ１には、本パッケージ１０に搭載される半導体素子等の電子部品（チップ）の電極パッドがはんだバンプ等の導電性材料を用いてフリップチップ接続され、パッドＰ２には、本パッケージ１０にＰＯＰ（パッケージ・オン・パッケージ）接合される他のパッケージの電極パッドがはんだバンプ等の導電性材料を用いて接続されるようになっている。一方、下側のソルダレジスト層２１から露出する各パッドＰ３，Ｐ４には、本パッケージ１０をマザーボード等に実装する際に使用されるはんだボール等の外部接続端子が接合されるようになっている。つまり、キャビティＣＶが形成されている側の面は「チップ搭載面（パッケージ接合面）」、ソルダレジスト層２１が形成されている側の面は「外部接続端子接合面」として利用されるようになっている。

ただし、本パッケージ１０が使用される条件や使用環境、ＰＯＰ接合の際の配置態様等によっては、チップ搭載面（パッケージ接合面）と外部接続端子接合面を上下反対の使用形態としてもよい。

なお、本パッケージ１０の一方の面に形成されるソルダレジスト層２１は、保護膜としての機能の他に、補強層としての役割も果たす。すなわち、本パッケージ１０は剛性の小さいコアレス基板であってその厚さも薄いため、基板の強度が少なからず低下することは否めないが、図示のように基板の片面にソルダレジスト層２１を形成することで基板の補強に寄与することができる。

本実施形態に係る配線基板（半導体パッケージ）１０を構成する各部材の具体的な材料や大きさ、厚さ等については、以下に記述するプロセスに関連させて説明する。

次に、本実施形態に係る配線基板（半導体パッケージ）１０を製造する方法について、その製造工程の一例を示す図２〜図４を参照しながら説明する。

先ず最初の工程では（図２（ａ）参照）、仮基板としての支持基材６０を用意する。この支持基材６０の材料としては、後述するように最終的にはエッチングされることを考慮して、エッチング液で溶解可能な金属（典型的には、銅（Ｃｕ））が用いられる。また、支持基材６０の形態としては、基本的には金属板もしくは金属箔で十分である。具体的には、例えば、プリプレグ（補強材のガラス布にエポキシ系樹脂、ポリイミド系樹脂等の熱硬化性樹脂を含浸させ、半硬化のＢステージ状態にした接着シート）上に下地層及び銅箔を配置して加熱・加圧することにより得られた構造体（例えば、特開２００７−１５８１７４号公報に開示された支持基材）を、支持基材６０として使用することができる。

次の工程では（図２（ｂ）参照）、支持基材６０上に、パターニング材料を使用してエッチングレジストを形成し、所要の形状にパターニングしてレジスト層６１を形成する。このレジスト層６１は、最終的にチップ搭載面（パッケージ接合面）側の最外層の樹脂層１２に形成されるキャビティＣＶ（チップ搭載エリアＣＭよりも若干大きいサイズ）の位置に対応する部分のみが残存するようにパターニング形成される。

パターニング材料としては、感光性のドライフィルム（レジスト材料をポリエステルのカバーシートとポリエチレンのセパレータシートの間に挟んだ構造のもの）、又は液状のフォトレジスト（ノボラック系樹脂、エポキシ系樹脂等の液状レジスト）を用いることができる。例えば、ドライフィルムを使用する場合には、支持基材６０の表面を洗浄後、ドライフィルムを熱圧着により貼り付け、このドライフィルムを、所要の形状にパターニングされたマスク（図示せず）を用いて紫外線（ＵＶ）照射による露光を施して硬化させ、さらに所定の現像液を用いて当該部分以外の部分をエッチング除去し、所要のキャビティＣＶの形状に応じたレジスト層６１を形成する。液状のフォトレジストを用いた場合も、同様の工程を経て、レジスト層６１を形成することができる。

次の工程では（図２（ｃ）参照）、そのレジスト層（エッチングレジスト）６１が形成された支持基材６０に対し、そのエッチングレジスト６１をマスクにして所要の深さにエッチングを施す。例えば、塩化第二鉄水溶液、塩化第二銅水溶液、過硫酸アンモニウム水溶液などを用いたウェットエッチングにより、支持基材（Ｃｕ）６０を、レジスト層６１に対して選択的に所要量だけ除去する。これにより、図示のようにそのエッチング量に応じた段差部ＳＰを有する支持基材６０ａが形成される。

この支持基材６０ａの段差部ＳＰ（すなわち、エッチング量）は、形成すべきキャビティＣＶの深さを規定するので、搭載すべきチップの大きさやチップ搭載時にアンダーフィル樹脂を充填したときにその間隙から周囲に流れ出す樹脂の量などを適宜考慮して、エッチングの条件やエッチング時間等を適宜選択する必要がある。

次の工程では（図２（ｄ）参照）、エッチングレジストとして用いたレジスト層６１を除去する。例えば、エッチングレジストとしてドライフィルムを使用した場合には、水酸化ナトリウムやモノエタノールアミン系などのアルカリ性の薬液を用いて除去することができ、ノボラック系樹脂、エポキシ系樹脂等の液状レジストを使用した場合には、アセトンやアルコール等を用いて除去することができる。これにより、図示のように所要の段差部ＳＰを有した支持基材６０ａが形成れたことになる。

次の工程では（図２（ｅ）参照）、支持基材６０ａ上の段差部ＳＰ（図２（ｄ））が形成されている側の面に、パターニング材料を使用してめっきレジストを形成し、その段差部ＳＰの上の部分と下の部分にそれぞれ対応する部分において所要の箇所を開口する（開口部ＯＰ１及びＯＰ２を備えたレジスト層６２の形成）。開口部ＯＰ１及びＯＰ２は、それぞれチップ搭載エリアＣＭ内及びその周囲に対応する部分において、それぞれ形成すべき所要のパッドＰ１及びＰ２の形状に従ってパターニング形成される。パターニング材料としては、図２（ｂ）の工程で使用した材料と同様に、感光性のドライフィルム又は液状のフォトレジストを用いることができる。

次の工程では（図３（ａ）参照）、レジスト層６２に開口された開口部ＯＰ１及びＯＰ２（図２（ｅ））から露出している支持基材（Ｃｕ）６０ａ上に、この支持基材６０ａを給電層として利用した電解めっきにより、配線層１１を形成する。この配線層１１の所定の複数箇所に画定された各部分は、チップを搭載するためのパッドＰ１及び他のパッケージをＰＯＰ接合するためのパッドＰ２として機能する。

形成すべきパッドＰ１，Ｐ２は、特に図示はしないが、いずれも円形であり、それぞれの大きさ（直径）は、チップ搭載用のパッドＰ１については５０〜１５０μｍ程度に選定され、他のパッケージ搭載用のパッドＰ２については２００〜１０００μｍ程度に選定される。また、各パッドＰ１，Ｐ２は、複数の金属層が積層された構造からなり、その最下層の金属層（最終的に露出する側の金属層）を構成する材料としては、これに接触する支持基材６０ａが最終的にエッチングされることを考慮して、そのエッチング液で溶解されない金属種を選定する。本実施形態では、支持基材６０ａの材料として銅（Ｃｕ）を用いているので、これとは異なる金属として、良好なコンタクト性（はんだ付け性）を確保できるという点を考慮し、金（Ａｕ）を使用している。

具体的には、先ず支持基材（Ｃｕ）６０ａ上にＡｕフラッシュめっきを施して厚さ４０ｎｍ程度のＡｕ層を形成し、さらにパラジウム（Ｐｄ）フラッシュめっきを施して厚さ２０ｎｍ程度のＰｄ層を形成して、Ａｕ／Ｐｄ層を形成する。次いで、このＡｕ／Ｐｄ層上にニッケル（Ｎｉ）めっきを施して厚さ５μｍ程度のＮｉ層を形成し、さらにＮｉ層上にＣｕめっきを施して厚さ１５μｍ程度のＣｕ層を形成する。ここに、Ｐｄ層は、その下層部分であるＡｕ層の酸化を防止するために形成され、Ｎｉ層は、その上層の金属層に含まれるＣｕが下層のＡｕ／Ｐｄ層に拡散するのを防止するために形成されている。

つまり、この工程では、Ａｕ／Ｐｄ層とＮｉ層とＣｕ層の３層（厳密には４層）構造からなるパッドＰ１，Ｐ２を形成している。なお、本工程では最下層の金属層としてＡｕ／Ｐｄ層を形成しているが、Ｐｄ層については必ずしも形成する必要はなく、Ａｕ層のみからなる金属層としてもよい。

次の工程では（図３（ｂ）参照）、めっきレジストとして用いたレジスト層６２を除去する。除去方法については、図２（ｄ）の工程で説明した方法と同じである。これによって、図示のように支持基材６０ａ上の段差部ＳＰの上の部分及び下の部分にそれぞれパッドＰ１（配線層１１）及びパッドＰ２（配線層１１）が形成された構造体が作製されたことになる。

次の工程では（図３（ｃ）参照）、支持基材６０ａ上のパッドＰ１，Ｐ２が形成されている側の面に、エポキシ系樹脂やポリイミド系樹脂等からなる絶縁層１２を形成する。例えば、エポキシ系樹脂フィルムを支持基材６０ａ及びパッドＰ１，Ｐ２（配線層１１）上にラミネートし、この樹脂フィルムをプレスしながら１３０〜１５０℃の温度で熱処理して硬化させることにより、樹脂層（絶縁層１２）を形成することができる。この場合、支持基材６０ａの段差部ＳＰと比べて樹脂フィルムの厚さは相対的に薄いため、１回のラミネートでは絶縁層１２の表面の平坦性を確保するのは難しく、２回に分けて積層するのが望ましい。

次の工程では（図３（ｄ）参照）、この絶縁層１２の所定の箇所（パッドＰ１，Ｐ２に対応する部分）に、炭酸ガスレーザ、エキシマレーザ等による穴明け処理により、それぞれパッドＰ１，Ｐ２に達する開口部（ビアホールＶＨ１，ＶＨ２）を形成する。なお、本工程ではレーザ等によりビアホールＶＨ１，ＶＨ２を形成しているが、絶縁層１２が感光性樹脂を用いて形成されている場合には、フォトリソグラフィにより所要のビアホールを形成することも可能である。

次の工程では（図４（ａ）参照）、ビアホールＶＨ１，ＶＨ２が形成された絶縁層１２上に、各ビアホールＶＨ１，ＶＨ２をそれぞれ充填して（ビア１３ａ，１３ｂの形成）、各パッドＰ１，Ｐ２に接続される所要パターンの配線層１４を形成する。この配線層１４は、例えば、セミアディティブ法により形成される。

具体的には、先ず、無電解めっきやスパッタリング等により、ビアホールＶＨ１，ＶＨ２の内部を含めて絶縁層１２上に銅（Ｃｕ）のシード層（図示せず）を形成した後、形成すべき配線層１４の形状に応じた開口部を備えたレジスト膜（図示せず）を形成する。次に、このレジスト膜の開口部から露出しているシード層（Ｃｕ）上に、このシード層を給電層として利用した電解Ｃｕめっきにより、導体（Ｃｕ）パターン（図示せず）を形成する。さらに、レジスト膜を除去した後に、導体（Ｃｕ）パターンをマスクにしてシード層をエッチングすることで、所要の配線層１４が得られる。

なお、セミアディティブ法以外に、サブトラクティブ法など各種の配線形成方法を用いてもよい。また、ビア１３ａ，１３ｂの形成については、無電解めっき等に限らず、スクリーン印刷法を用いた導電性ペースト（銀ペースト、銅ペースト等）の充填によって形成することも可能である。

次の工程では（図４（ｂ）参照）、図３（ｃ）〜図４（ａ）の工程で行った処理と同様にして、絶縁層と配線層を交互に積層する。図示の例では、簡単化のため、２層の絶縁層と２層の配線層が積層されている。すなわち、絶縁層１２及び配線層１４上に樹脂層（絶縁層１５）を形成し、この絶縁層１５に、配線層１４のパッド（図示せず）に達するビアホールＶＨ３を形成した後、このビアホールＶＨ３を充填して（ビア１６の形成）当該パッドに接続される所要パターンの配線層１７を形成する。さらに、絶縁層１５及び配線層１７上に樹脂層（絶縁層１８）を形成し、この絶縁層１８に、配線層１７のパッド（図示せず）に達するビアホールＶＨ４を形成した後、このビアホールＶＨ４を充填して（ビア１９の形成）当該パッドに接続される所要パターンの配線層２０を形成する。この配線層２０は、本実施形態では最外層の配線層を構成する。

さらに、この配線層２０の所定の箇所に画定されるパッドＰ３，Ｐ４の部分を除いて表面（絶縁層１８及び配線層２０）を覆うようにソルダレジスト層２１を形成する。このソルダレジスト層２１は、例えば、感光性のソルダレジストフィルムをラミネートし、又は液状のフォトレジストを塗布し、当該レジストを所要の形状にパターニングすることで形成することができる。これによって、ソルダレジスト層２１の開口部からパッドＰ３，Ｐ４が露出する。

これらパッドＰ３，Ｐ４には、本パッケージ１０をマザーボード等に実装する際に使用されるはんだボールやピン等の外部接続端子が接合されるので、チップ搭載面（パッケージ接合面）側のパッドＰ１，Ｐ２と同様に、コンタクト性を良くするためにＡｕめっきを施しておくのが望ましい。その際、各パッド（Ｃｕ）Ｐ３，Ｐ４上にＮｉめっきを施してからＡｕめっきを施す。つまり、Ｎｉ層とＡｕ層の２層構造からなる導体層（図示せず）を各パッドＰ３，Ｐ４上に形成する。

最後の工程では（図４（ｃ）参照）、仮基板として用いた支持基材６０ａを、パッドＰ１，Ｐ２、樹脂層１２、パッドＰ３，Ｐ４及びソルダレジスト層２１に対して選択的に除去する。例えば、塩化第二鉄水溶液、塩化第二銅水溶液、過硫酸アンモニウム水溶液などを用いたウェットエッチングにより、パッドＰ１，Ｐ２（各々の表層部にＡｕ層が形成されている）、樹脂層１２、パッドＰ３，Ｐ４（各々の表層部にＡｕ層が形成されている）及びソルダレジスト層２１に対して、支持基材（Ｃｕ）６０ａを選択的にエッチングして除去することができる。

以上の工程により、本実施形態の配線基板１０（図１）が製造されたことになる。

本実施形態の配線基板（半導体パッケージ）１０には、上述したように一方の面から露出するパッドＰ１にチップの電極パッドがはんだバンプ等を介して接続されるとともに、パッドＰ２に他のパッケージの電極パッドがはんだバンプ等を介して接続され、他方の面から露出するパッドＰ３，Ｐ４にはんだボール等の外部接続端子が接合される。図５はその一構成例を示したものである。

図５の例では、本パッケージ１０に電子部品としての半導体素子（特定的には、ＣＰＵ等の能動素子のチップ）３１を搭載し、さらに他のパッケージ４０を搭載した状態、すなわち、ＰＯＰ構造の半導体装置３０を構成した場合の断面構造を示している。搭載されるチップ３１は、その電極パッド（図示せず）がはんだバンプ３２を介してキャビティＣＶ内のパッドＰ１にフリップチップ接続されている。このようにキャビティＣＶ内にチップ３１を実質的に収容する形で搭載しているので、チップ３１の表面は最外層の樹脂層１２の表面から僅かに突出する程度である。

さらに、その搭載されたチップ３１と配線基板１０（チップ３１に対向する樹脂層１２の面）との間隙にアンダーフィル樹脂３３（熱硬化性のエポキシ系樹脂など）を充填し、熱硬化させて、チップ３１と配線基板１０との接続信頼性を高めている。樹脂充填後にチップ・基板間から溢れ出たアンダーフィル樹脂３３は、図示のようにキャビティＣＶ内で堰き止められている。つまり、チップ・基板間から周囲に流れ出したアンダーフィル樹脂３３の「流れ出し」の範囲をキャビティＣＶ内に止めておくことで、チップ周辺に配置されている回路素子や配線等（図示の例では、配線層１１の一部に画定されたパッドＰ２）に悪影響が及ぼされるのを防いでいる。

また、キャビティＣＶの周囲の樹脂層１２上に露出するパッドＰ２には、他のパッケージ（配線基板）４０の実装面側に形成された電極パッド（図示せず）がはんだバンプ３４を介して接続されている（ＰＯＰ接続）。その接続の際、上述したようにチップ３１の表面は樹脂層１２の表面から僅かに突出する程度であるので、上下パッケージ４０，１０間の間隔は相対的に狭められ、その分だけはんだバンプ３４の大きさを小さくすることができる。つまり、使用されるはんだ量を少なくできるので、従来技術に見られたような不都合（はんだの泣き別れやブリッジ等）が解消され、接続信頼性の向上に寄与する。

また、他のパッケージ４０の実装面側と反対側の面（図示の例では上側）には、本パッケージ１０と同様に半導体素子（チップ）４１が搭載されている。このチップ４１は、その電極パッド（図示せず）がはんだバンプ４２を介してパッケージ４０上のパッド（図示せず）にフリップチップ接続されている。さらに、その搭載されたチップ４１とパッケージ４０との間隙にアンダーフィル樹脂４３が充填され、熱硬化されて、チップ４１がパッケージ４０に固定化されている。

一方、本パッケージ１０のチップ搭載面（パッケージ接合面）と反対側の外部接続端子接合面の各パッドＰ３，Ｐ４には、それぞれはんだボール３５がリフローにより接合されている。図示の例では、パッドＰ３，Ｐ４にはんだボール３５を接合したＢＧＡ（ボール・グリッド・アレイ）の形態としているが、これの代わりに、当該パッドにピンを接合したＰＧＡ（ピン・グリッド・アレイ）の形態や、当該パッド自体を外部接続端子としたＬＧＡ（ランド・グリッド・アレイ）の形態としてもよい。

また、図５の設置態様とは逆に、チップ搭載面（パッケージ接合面）と外部接続端子接合面を上下反対に使用してＰＯＰ構造を実現することも可能である。図６はその一構成例を示したものである。

図６の例では、図５の場合とはパッケージの上下関係を逆にし、本パッケージ１０を他のパッケージ５０上に搭載してなるＰＯＰ構造の半導体装置３０ａの構成（断面構造）を示している。図６の構成例では、上記の能動素子（チップ３１）の代わりに、受動素子としてのチップキャパシタ３６がパッケージ１０のキャビティＣＶ内に搭載されている。このチップキャパシタ３６は、その１対の電極端子（図示せず）がそれぞれはんだ３７を用いて当該パッドＰ１に接続されている。この構成例においても、キャビティＣＶ内にチップキャパシタ３６を実質的に収容する形で搭載しているので、チップキャパシタ３６の表面は最外層の樹脂層１２の表面から僅かに突出する程度である。

また、キャビティＣＶの周囲の樹脂層１２上に露出するパッドＰ２には、他のパッケージ（配線基板）５０の実装面側と反対側の面（図示の例では上側）に形成された電極パッド（図示せず）がはんだバンプ３４を介して接続されている（ＰＯＰ接続）。その接続の際、上述したようにチップキャパシタ３６の表面は樹脂層１２の表面から僅かに突出する程度であり、上下パッケージ１０，５０間の間隔は相対的に狭められるので、その分だけはんだバンプ３４の大きさを小さくする（使用されるはんだ量を少なくする）ことができる。これにより、従来技術に見られたようなはんだの泣き別れ等の不都合が解消され、ＰＯＰ接続の信頼性が高まる。

また、他のパッケージ５０の実装面側には電極パッド（図示せず）が設けられており、この電極パッドに、当該パッケージ５０をマザーボード等に実装する際に使用される外部接続端子としてのはんだボール５１がリフローにより接合されている。

一方、本パッケージ１０のチップ搭載面（パッケージ接合面）と反対側の外部接続端子接合面には、図５の構成におけるチップ３１と同様の能動素子（チップ３１ａ）が搭載されている。このチップ３１ａは、その電極パッド（図示せず）がはんだバンプ３２ａを介してパッケージ１０上のパッドＰ３にフリップチップ接続されている。さらに、そのチップ３１ａとパッケージ１０との間隙にアンダーフィル樹脂３３ａが充填され、熱硬化されて、チップ３１ａがパッケージ１０に固定化されている。なお、図６の例では、パッケージ１０の外部接続端子接合面側のパッドＰ４（図５）については図示を省略している。

以上説明したように、本実施形態に係る配線基板（半導体パッケージ）１０及びその製造方法（図１〜図４）によれば、チップ搭載面（パッケージ接合面）側の最外層の樹脂層１２上のチップ搭載エリアＣＭに対応する箇所に、所要の深さにキャビティＣＶが形成され、このキャビティＣＶ内の樹脂層１２の表面と同一面にチップ搭載用のパッドＰ１の表面が位置し、かつ、キャビティＣＶの周囲の樹脂層１２の表面と同一面にＰＯＰ接合用のパッドＰ２の表面が位置するように形成されている。このようにパッドＰ１が露出する樹脂層１２の表面の高さを、パッドＰ２が露出する樹脂層１２の表面よりも低くなるように形成しているので、図５、図６の構成例に示したようにＰＯＰ接続を容易に行うことができる。

すなわち、パッケージ１０に搭載する電子部品（チップ３１、チップキャパシタ３６）をキャビティＣＶ内に収容できるので、その周囲のパッドＰ２に接続される他のパッケージ４０，５０との間隔を相対的に狭くすることができる。このため、従来技術で使用されていたようなインターポーザを介在させなくても、その狭められた間隔に応じた少量のはんだ（はんだバンプ３４）を介して上下パッケージ間の接続（ＰＯＰ接続）を容易に行うことが可能となる。つまり、ＰＯＰ接続を行うに際し、インターポーザが不要となることで、コストの低減化を図ることができる。

また、ＰＯＰ接続を行う際、上下パッケージ間の間隔を小さくできるため、パッケージ間を接続するはんだ（バンプ）の使用量も少なくなる。その結果、従来技術に見られたようなはんだの泣き別れやブリッジ等の不都合が解消され、上下パッケージ間の接続信頼性が向上する。

さらに、搭載するチップ３１，３６をキャビティＣＶ内に収容できるので、パッケージ１０の高さを相対的に低くすることができ、小型・薄型化に寄与する。その結果、ＰＯＰ構造全体として見た場合に、所望の小型・薄型化を達成することが可能となる。

なお、図５、図６に示した構成例では、パッケージ１０のキャビティＣＶ内に搭載するチップ３１，３６の表面は樹脂層１２の表面より僅かに突出しているが、キャビティＣＶの深さをさらに深く形成することにより、当該チップ全体をキャビティＣＶ内に収容することができる。これにより、上下パッケージ間の間隔をさらに狭めることができ、更なる薄型化を図ることができる。また、それに応じて使用されるはんだ量も少なくなる。ただし、この場合、図２（ｃ）の工程で行うエッチングの時間が長くなるため、このエッチング時間も考慮してキャビティＣＶの深さを適宜選定する必要がある。

また、チップの搭載面（パッドＰ１が露出する樹脂層１２の表面）がキャビティＣＶ内に位置しているので、図５に示したように樹脂充填後にチップ・基板間から溢れ出たアンダーフィル樹脂３３の「流れ出し」を抑制することができる。つまり、キャビティＣＶをダムとして機能させることで、チップ周辺に配置されている配線や回路素子等に悪影響が及ぼされるのを防ぐことができる。

また、キャビティＣＶの深さを適宜変えることで、最外層の樹脂層１２の使用量を調整できるので、この樹脂層１２とパッドＰ１，Ｐ２を構成する導体層との熱膨張係数の違いに起因して起こり得るパッケージ１０の反りを抑制することができる。

つまり、本パッケージ１０は支持基材を含まないコアレス基板であり、剛性が小さく、その厚さも薄いため、反りが発生することが想定される。特に、チップ実装の際に行うリフロー等の熱処理や、チップ実装後に充填されるアンダーフィル樹脂の熱硬化等の熱履歴に晒されると、導体層と樹脂層の熱膨張係数の違い、さらにアンダーフィル樹脂とチップ材料の熱膨張係数の違いに起因して、パッケージ１０に反りが発生する可能性が高い。そこで、上記のようにキャビティＣＶの深さ（樹脂層１２の使用量）を適宜変えることで、パッケージ１０の反りを抑制することが可能となる。

（第２の実施形態…図７参照）
図７は本発明の第２の実施形態に係る配線基板（半導体パッケージ）の構成を断面図の形態で示したものである。

この第２の実施形態に係る配線基板（半導体パッケージ）１０ａは、第１の実施形態に係る配線基板１０（図１）の構成と比べて、キャビティＣＶ内のチップ搭載エリアＣＭに配置されたパッドＰ１の表面が、そのキャビティＣＶの底面（樹脂層１２ａの表面）から所定の深さだけ基板内側に後退した位置となるように形成されている点で相違している。つまり、キャビティＣＶ内において樹脂層１２ａ上のパッドＰ１に対応する箇所に凹部ＤＰが形成されている。他の構成については、図１の配線基板１０の構成と基本的に同じであるのでその説明は省略する。

本実施形態に係る配線基板１０ａは、基本的には、上述した第１の実施形態に係る製造方法の各工程（図２〜図４）で行った処理と同様にして製造することができる。ただし、キャビティＣＶ内の凹部ＤＰを形成するための処理工程を必要とするため、これに関連する工程において行われる処理が若干異なる。特に図示はしないが、その製造方法の一例を説明すると、以下の通りである。

先ず、図２（ａ）〜（ｄ）の工程を経て支持基材６０ａを形成した後、この支持基材６０ａ上の段差部ＳＰが形成されている側の面に、図２（ｅ）の工程で行った処理と同様にして、パターニング材料を使用してめっきレジストを形成し、その段差部ＳＰの上の部分の所要の箇所（形成すべきパッドＰ１に対応する部分）のみを開口する。つまり、開口部ＯＰ１のみを備えたレジスト層を形成する。

次に、このレジスト層の開口部ＯＰ１から露出している支持基材６０ａ上に、この支持基材６０ａを給電層として利用した電解めっきにより、犠牲導体層を所要の厚さ（形成すべき凹部ＤＰの深さに相当する厚さ）に形成する。この犠牲導体層を構成する材料としては、これに接触する支持基材６０ａと共に最終的にエッチングされることを考慮して、そのエッチング液で溶解され得る金属種を選定する。この場合、支持基材６０ａの材料として銅（Ｃｕ）を用いているので、この支持基材６０ａ上に電解Ｃｕめっきを施して犠牲導体層（Ｃｕ）を形成する。このように同じ材料（Ｃｕ）を選定することで、最終的に１回のエッチングで各部材（支持基材６０ａと犠牲導体層）を同時に除去することができ、工程の簡素化に寄与する。

さらに、このめっきレジストを除去した後、支持基材６０ａ上の犠牲導体層（Ｃｕ）が形成されている側の面に、図２（ｅ）の工程で行った処理と同様にして、パターニング材料を使用してめっきレジストを形成し、その段差部ＳＰの上の部分と下の部分にそれぞれ対応する部分において所要の箇所（パッドＰ１，Ｐ２に対応する部分）を開口する。つまり、図２（ｅ）の工程におけるレジスト層６２と同様のパターン形状を有したレジスト層を形成する。

次に、図３（ａ）の工程で行った処理と同様にして、このレジスト層の開口部ＯＰ１及びＯＰ２から露出している犠牲導体層（Ｃｕ）及び支持基材（Ｃｕ）６０ａ上に、この支持基材６０ａを給電層として利用した電解めっきにより、Ａｕ／Ｐｄ層（又はＡｕ層）、Ｎｉ層及びＣｕ層を順次積層してパッドＰ１，Ｐ２を形成する。さらに、このめっきレジストを除去し、図３（ｃ）〜図４（ｂ）の各工程で行った処理と同様の処理を行った後、支持基材（Ｃｕ）６０ａと共に犠牲導体層（Ｃｕ）も併せてエッチングする。

以上の工程により、本実施形態の配線基板１０ａ（図７）が製造されたことになる。

なお、上述した製造方法では、最終段階でエッチングされる支持基材６０ａと犠牲導体層を同じ金属材（Ｃｕ）を用いて形成した場合を例にとって説明したが、両者は必ずしも同じ材料から形成される必要はない。要は、支持基材と犠牲導体層をそれぞれエッチングする際に、露出している他の構成部材に対して「選択的に」除去することができる材料で形成されていれば十分である。この場合、支持基材と犠牲導体層は互いに異なる材料から形成されることになるので、エッチング工程は２段階で行われる。

本実施形態（図７）によれば、上述した実施形態（図１〜図６）で得られた効果に加えて、さらに以下の利点が得られる。すなわち、キャビティＣＶ内において樹脂層１２ａ上のパッドＰ１に対応する箇所に凹部ＤＰが形成されているので、この凹部ＤＰにプリソルダ（はんだ被着）を容易に施すことができ、ＰＯＰ接続（図５、図６）に先立って本パッケージ１０ａに電子部品（チップ）を接続する際に、チップの電極端子とその被着されたはんだとの位置合わせが行い易くなる。

（第３の実施形態…図８参照）
図８は本発明の第３の実施形態に係る配線基板（半導体パッケージ）の構成を断面図の形態で示したものである。

この第３の実施形態に係る配線基板（半導体パッケージ）１０ｂは、第１の実施形態に係る配線基板１０（図１）の構成と比べて、キャビティＣＶ内のチップ搭載エリアＣＭに配置されたパッドＰ１の表面が、そのキャビティＣＶの底面（樹脂層１２ｂの表面）から所定の深さだけ基板内側に後退した位置となるように形成されると共に、キャビティＣＶの周囲の領域に配置されたパッドＰ２の表面も、樹脂層１２ｂの表面から所定の深さだけ基板内側に後退した位置となるように形成されている点で相違している。つまり、キャビティＣＶ内において樹脂層１２ｂ上のパッドＰ１に対応する箇所に凹部ＤＰ１が形成されると共に、キャビティＣＶの周囲の領域において樹脂層１２ｂ上のパッドＰ２に対応する箇所に凹部ＤＰ２が形成されている。他の構成については、図１の配線基板１０の構成と基本的に同じであるのでその説明は省略する。

本実施形態に係る配線基板１０ｂは、基本的には、上述した第１の実施形態に係る製造方法の各工程（図２〜図４）で行った処理と同様にして製造することができる。ただし、キャビティＣＶ内の凹部ＤＰ１及びキャビティＣＶの周囲の凹部ＤＰ２を形成するための処理工程を必要とするため、これに関連する工程において行われる処理が若干異なる。特に図示はしないが、その製造方法の一例を説明すると、以下の通りである。

先ず、図２（ａ）〜（ｅ）の工程で行った処理と同様にして、支持基材６０ａ上の段差部ＳＰが形成されている側の面に、その段差部ＳＰの上の部分と下の部分にそれぞれ対応する部分に所要の開口部ＯＰ１及びＯＰ２を備えためっきレジスト（レジスト層６２）を形成する。

次に、このレジスト層６２の開口部ＯＰ１，ＯＰ２から露出している支持基材（Ｃｕ）６０ａ上に、この支持基材６０ａを給電層として利用した電解めっきにより、犠牲導体層を所要の厚さ（形成すべき凹部ＤＰ１，ＤＰ２の深さに相当する厚さ）に形成する。この犠牲導体層を構成する材料としては、これに接触する支持基材６０ａと共に最終的にエッチングされることを考慮して、そのエッチング液で溶解され得る金属種を選定する。この場合、支持基材６０ａの材料として銅（Ｃｕ）を用いているので、この支持基材６０ａ上に電解Ｃｕめっきを施して犠牲導体層（Ｃｕ）を形成する。このように同じ材料（Ｃｕ）を選定することで、最終的に１回のエッチングで各部材（支持基材６０ａと犠牲導体層）を同時に除去することができ、工程の簡素化に寄与する。

次に、図３（ａ）の工程で行った処理と同様にして、このレジスト層６２の開口部ＯＰ１，ＯＰ２から露出している犠牲導体層（Ｃｕ）上に、支持基材６０ａを給電層として利用した電解めっきにより、それぞれＡｕ／Ｐｄ層（又はＡｕ層）、Ｎｉ層及びＣｕ層を順次積層してパッドＰ１，Ｐ２を形成する。さらに、このレジスト層を除去し、図３（ｃ）〜図４（ｂ）の各工程で行った処理と同様の処理を行った後、支持基材（Ｃｕ）６０ａと共に犠牲導体層（Ｃｕ）も併せてエッチングする。

以上の工程により、本実施形態の配線基板１０ｂ（図８）が製造されたことになる。

なお、本実施形態においても第２の実施形態の場合と同様に、最終段階でエッチングされる支持基材６０ａと犠牲導体層は必ずしも同じ材料（Ｃｕ）から形成されている必要はない。要は、支持基材と犠牲導体層をそれぞれエッチングする際に、露出している他の構成部材に対して「選択的に」除去することができる材料で形成されていれば十分であり、両者は互いに異なる材料から形成されていてもよい。

この第３の実施形態（図８）によれば、上述した第２の実施形態（図７）で得られた効果と同様の効果を奏することができる。すなわち、キャビティＣＶ内の樹脂層１２ｂ上のパッドＰ１に対応する箇所に凹部ＤＰ１が形成されると共に、キャビティＣＶの周囲の領域において樹脂層１２ｂ上のパッドＰ２に対応する箇所に凹部ＤＰ２が形成されているので、各凹部ＤＰ１，ＤＰ２にプリソルダ（はんだ被着）を容易に施すことができる。これにより、本パッケージ１０ｂに電子部品（チップ）を接続する際に、チップの電極端子とその被着されたはんだとの位置合わせが行い易くなり、さらにＰＯＰ接続（図５、図６）を行う際にも、他のパッケージの電極パッドとその被着されたはんだとの位置合わせが行い易くなる。

（他の実施形態）
上述した各実施形態では、パッケージ１０（１０ａ，１０ｂ）に電子部品（チップ）を収容するためのキャビティＣＶを、所要の形状にパターニングされたエッチングレジスト６１（図２（ｃ））をマスクにしてエッチングを施すことで形成した場合を例にとって説明したが、キャビティＣＶを形成する方法がこれに限定されないことはもちろんである。例えば、図２（ｂ）の工程において、支持基材６０上に形成すべきレジスト層を、図示のパターンとは逆のパターン（ポジとネガの関係）としためっきレジストとし、このめっきレジストを利用して所要のキャビティＣＶを形成することも可能である。

この場合、そのめっきレジストは、キャビティＣＶ（チップ搭載エリアＣＭよりも若干大きいサイズ）の位置に対応する箇所に開口部を備えている。従って、このめっきレジストの開口部から露出している支持基材（Ｃｕ）６０上に、この支持基材６０を給電層として利用した電解Ｃｕめっきにより、犠牲導体層（Ｃｕ）を所要の厚さ（キャビティＣＶの深さに相当する厚さ）に形成し、めっきレジストを除去後、図２（ｅ）〜図４（ｂ）の各工程で行った処理と同様の処理を経て、最終的に支持基材（Ｃｕ）と犠牲導体層（Ｃｕ）を同時にエッチングすることで、所望とするパッケージ１０（１０ａ，１０ｂ）を得ることができる。

本発明の第１の実施形態に係る配線基板（半導体パッケージ）の構成を示す断面図である。 図１の配線基板の製造方法の工程（その１）を示す断面図である。 図２の製造工程に続く工程（その２）を示す断面図である。 図３の製造工程に続く工程（その３）を示す断面図である。 図１の配線基板（半導体パッケージ）を用いてＰＯＰ構造を実現した場合の一構成例（半導体装置）を示す断面図である。 図１の配線基板（半導体パッケージ）を用いてＰＯＰ構造を実現した場合の他の構成例（半導体装置）を示す断面図である。 本発明の第２の実施形態に係る配線基板（半導体パッケージ）の構成を示す断面図である。 本発明の第３の実施形態に係る配線基板（半導体パッケージ）の構成を示す断面図である。

符号の説明

１０，１０ａ，１０ｂ…配線基板（半導体パッケージ）、
１１，１４，１７，２０…配線層、
１２，１２ａ，１２ｂ，１５，１８…樹脂層（絶縁層）、
１３ａ，１３ｂ，１６，１９…ビア、
２１…ソルダレジスト層（絶縁層）、
３０，３０ａ…半導体装置、
３１，３１ａ，３６，４１…半導体素子（チップ／電子部品）、
３２，３２ａ，３４，３７，４２…はんだ（バンプ）、
３３，３３ａ，４３…アンダーフィル樹脂、
６０，６０ａ…支持基材、
６１，６２…レジスト層、
ＣＭ…チップ搭載エリア、
ＣＶ…キャビティ、
ＤＰ，ＤＰ１，ＤＰ２…凹部、
Ｐ１，Ｐ２，Ｐ３，Ｐ４…パッド、
ＶＨ１，ＶＨ２，ＶＨ３，ＶＨ４…ビアホール。

Claims (7)

1. 第１の面及び該第１の面と反対側の第２の面を有し、前記第１の面上で電子部品の搭載エリアに対応する箇所に形成されたキャビティを有する最外層の絶縁層と、
   前記最外層の絶縁層の第２の面上に複数の配線層及び絶縁層が交互に積層された多層構造体と、
   前記キャビティの底面に形成され、前記最外層の絶縁層の第１の面と同一面に露出する第１のパッドと、
   前記最外層の絶縁層の第１の面上で前記キャビティの周囲の領域に形成され、前記第１の面と同一面に露出する第２のパッドと、
   前記最外層の絶縁層に形成され、前記第２の面上に位置する配線層と前記第１のパッド及び第２のパッドとをそれぞれ電気的に接続する複数のビア、とを備えたことを特徴とする配線基板。
2. 第１の面及び該第１の面と反対側の第２の面を有し、前記第１の面上で電子部品の搭載エリアに対応する箇所に形成されたキャビティを有する最外層の絶縁層と、
   前記最外層の絶縁層の第２の面上に複数の配線層及び絶縁層が交互に積層された多層構造体と、
   前記キャビティの底面に形成され、該キャビティの底面から前記最外層の絶縁層の内側に後退した位置に露出する第１のパッドと、
   前記最外層の絶縁層の第１の面上で前記キャビティの周囲の領域に形成され、前記第１の面から露出する第２のパッドと、
   前記最外層の絶縁層に形成され、前記第２の面上に位置する配線層と前記第１のパッド及び第２のパッドとをそれぞれ電気的に接続する複数のビア、とを備えたことを特徴とする配線基板。
3. 前記第２のパッドの露出面は、前記最外層の絶縁層の第１の面と同一面にあることを特徴とする請求項２に記載の配線基板。
4. 前記第２のパッドは、前記最外層の絶縁層の第１の面から基板内側に後退した位置に形成されていることを特徴とする請求項２に記載の配線基板。
5. 支持基材上に、形成すべきキャビティの位置に対応する部分のみが残存するようパターン形成された第１のレジスト層を形成する工程と、
   前記第１のレジスト層をマスクにして前記支持基材を所要量だけ除去し、段差部を有した支持基材を形成する工程と、
   前記第１のレジスト層を除去後、前記支持基材の段差部が形成されている側の面に、該段差部の上の部分及び下の部分に対応する箇所にそれぞれ第１の開口部及び第２の開口部を有するようパターン形成された第２のレジスト層を形成する工程と、
   前記第２のレジスト層の第１、第２の各開口部から露出している前記支持基材上に、それぞれ第１のパッド及び第２のパッドを形成する工程と、
   前記第２のレジスト層を除去後、前記支持基材上に、前記第１、第２の各パッドを覆う絶縁層を形成する工程と、
   前記絶縁層の上面から前記各パッドの一部を露出させる開口を形成する工程と、
   前記絶縁層上に、前記各パッドにそれぞれ接続されるビアを含む配線層を形成する工程と、
   以降、所要の層数となるまで絶縁層と配線層を交互に積層した後、前記支持基材を除去する工程とを含むことを特徴とする配線基板の製造方法。
6. 前記第１のパッド及び第２のパッドを形成する工程の前に、前記第２のレジスト層から露出する第１の開口部及び第２の開口部の少なくとも一方に、犠牲導体層を形成する工程を含むことを特徴とする請求項５に記載の配線基板の製造方法。
7. 支持基材上に、形成すべきキャビティの位置に対応する箇所に開口部を有するようパターン形成された第１のレジスト層を形成する工程と、
   前記第１のレジスト層の開口部から露出している前記支持基材上に、犠牲導体層を所要の厚さに形成して、段差部を有した支持基材を形成する工程と、
   前記第１のレジスト層を除去後、前記支持基材の段差部が形成されている側の面に、該段差部の上の部分の犠牲導体層上及び該段差部の下の部分に対応する箇所にそれぞれ第１の開口部及び第２の開口部を有するようパターン形成された第２のレジスト層を形成する工程と、
   前記第２のレジスト層の第１、第２の各開口部から露出している前記犠牲導体層及び前記支持基材上に、それぞれ第１のパッド及び第２のパッドを形成する工程と、
   前記第２のレジスト層を除去後、前記犠牲導体層及び前記支持基材上に、前記第１、第２の各パッドを露出させて絶縁層を形成する工程と、
   前記絶縁層の上面から前記各パッドの一部を露出させる開口を形成する工程と、
   前記絶縁層上に、前記各パッドにそれぞれ接続されるビアを含む配線層を形成する工程と、
   以降、所要の層数となるまで絶縁層と配線層を交互に積層した後、前記支持基材及び前記犠牲導体層を除去する工程とを含むことを特徴とする配線基板の製造方法。

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