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JP5221315B2 - 配線基板及びその製造方法 - Google Patents

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JP5221315B2
JP5221315B2 JP2008321037A JP2008321037A JP5221315B2 JP 5221315 B2 JP5221315 B2 JP 5221315B2 JP 2008321037 A JP2008321037 A JP 2008321037A JP 2008321037 A JP2008321037 A JP 2008321037A JP 5221315 B2 JP5221315 B2 JP 5221315B2
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pad
resist layer
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wiring board
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健太郎 金子
英美 跡部
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Shinko Electric Industries Co Ltd
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Shinko Electric Industries Co Ltd
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Description

本発明は、配線基板及びその製造方法に関し、より詳細には、半導体素子（チップ）等の搭載用もしくは外部接続用の端子（パッド）が最外層の絶縁層から露出した構造を有した配線基板及びその製造方法に関する。
かかる配線基板は、半導体チップ等を搭載するパッケージとしての機能を果たすという点で、以下の記述では便宜上、「半導体パッケージ」ともいう。
配線基板（半導体パッケージ）に半導体チップ等の電子部品を搭載して半導体装置を構成するにあたり、その小型・薄型化及び高性能（高機能）化の流れの中で、実装面積削減のため、半導体チップ等を搭載したパッケージ同士を上下方向（高さ方向）に積層するＰＯＰ（パッケージ・オン・パッケージ）接合の要求がある。
かかるＰＯＰ接合を実現する方法の一つとして、上下のパッケージ間にインターポーザを介在させて接続する方法がある。これは、下側パッケージ（配線基板）に半導体チップをフリップチップ接続するとともに、この下側パッケージ上で当該チップの周辺領域に形成された端子（パッド）に、上側パッケージ（配線基板）の実装面側の対応する領域に形成された端子（パッド）を、当該チップの厚さ（その電極端子を含む）よりも厚いインターポーザの両面にそれぞれ形成された外部端子を介して接合した構造である。
この接続方法では、インターポーザを製造するためのプロセスも別途必要となる。その典型的なプロセスは、コア材を用意→その所要箇所にスルーホールを形成→そのスルーホールに導体を充填後、両面にレジスト層を形成→導体に接続させて所要のパターンに配線層を形成→レジスト層を除去→配線層の外部端子形成部を露出させて絶縁層（ソルダレジスト層）を形成→外部端子形成部に所要のめっき（ニッケル／金めっきなど）を施す工程等を含む。
また、上記のＰＯＰ接合を実現する他の方法として、はんだを用いて上下各パッケージの端子（パッド）同士を接続する方法がある。これは、下側パッケージ（配線基板）に半導体チップをフリップチップ接続するとともに、この下側パッケージ上で当該チップの周辺領域に形成された端子（パッド）に、上側パッケージ（配線基板）の実装面側の対応する領域に形成された端子（パッド）を、はんだバンプを介して接合した構造である。
かかる従来技術に関連する技術としては、例えば、特許文献１に記載されるように、複数の絶縁樹脂層からなる基板と、この基板の一方の面に形成された半導体素子搭載用端子と、他方の面に形成された外部接続用端子とを有する半導体パッケージにおいて、外部接続用端子をパッケージの表面から突出したバンプとして構成し、バンプの内部を絶縁樹脂で充填するとともに表面を金属で覆い、この金属と半導体素子搭載用端子との間を、導体ビアを含む配線を介して接続したものがある。
特開２００６−１９６８６０号公報
上述したように従来の技術では、ＰＯＰ接合（接続）を実現するために、インターポーザによる接続や、はんだによる接続などが行われている。しかしながら、インターポーザによる接続の場合、そのインターポーザを製造するためのプロセス（相当の製造工程）を別途必要とし、またそのための材料も必要となるため、製造コストが増大するといった問題があった。
一方、はんだによる接続の場合、上下パッケージ間に搭載チップが介在している分、パッケージ間の間隔が大きいため、パッケージ間を接続するはんだ（バンプ）の使用量も多くなり、リフローの際にそのバンプが分断されたり（はんだの泣き別れ）、隣接するバンプ間で橋絡（ブリッジ）が生じたりするなどの不都合があった。その結果、上下パッケージ間の接続信頼性が低下するといった問題があった。
本発明は、かかる従来技術における課題に鑑み創作されたもので、低コストでＰＯＰ接続を容易に行えるようにし、その接続信頼性の向上を図ることができる配線基板及びその製造方法を提供することを目的とする。
上記の従来技術の課題を解決するため、本発明の一形態によれば、複数の配線層が絶縁層を介在させて積層され、各絶縁層に形成されたビアを介して層間接続された構造を有した配線基板であって、前記配線基板の一方の面側の最外層の絶縁層の、電子部品の搭載エリアの周囲の領域に配置され、対応するビアに接続され、当該絶縁層の一部分を突出させて成形された当該部分の表面を覆ってバンプ状に形成された第１のパッドと、前記電子部品の搭載エリア内に配置され、対応するビアに接続され、その表面が当該絶縁層から露出する第２のパッドとを備え、前記第２のパッドは、前記最外層の絶縁層の一部分を突出させて成形された当該部分の表面を覆ってバンプ状に形成され、かつ、その表面の頂部が前記第１のパッドの表面の頂部の位置よりも低い位置となるように形成されており、第１のパッドに接続されるビアは、ビアホールの内壁面を被覆し、該ビアホール内に絶縁層が充填され、第２のパッドに接続されるビアは、ビアホールを充填しており、前記第１のパッド及び前記第２のパッドと、前記パッドとそれぞれ電気的に接続される前記ビアとは、前記配線基板の最外層の絶縁層に形成されており、前記第１のパッドは他のパッケージに接続されるパッドであり、前記第２のパッドは半導体素子に接続されるパッドであることを特徴とする配線基板が提供される。
この形態に係る配線基板（パッケージ）の構成によれば、最外層の絶縁層上の電子部品搭載エリア内に第２のパッドが配置されるとともに、その周囲の領域に配置された第１のパッドが、絶縁層の一部分を突出させて成形された当該部分の表面を覆ってバンプ状に形成されているので、ＰＯＰ接続を容易に行うことができる。すなわち、この第１のパッドにはんだバンプを介して他のパッケージを接続する際、この第１のパッドの表面と他のパッケージの電極パッドとの間隔（つまり、上下パッケージ間の間隔）を相対的に狭くすることができる。このため、従来技術で用いられていたようなインターポーザを介在させなくても、その狭められた間隔に応じた少量のはんだを介して上下パッケージ間の接続を容易に行うことが可能となる。つまり、ＰＯＰ接続を行うに際し、インターポーザが不要となることで、コストの低減化を図ることができる。
また、ＰＯＰ接続を行う際、上下パッケージ間の間隔を小さくできるため、パッケージ間を接続するはんだの使用量も少なくなる。その結果、従来技術に見られたようなはんだの泣き別れやブリッジ等の不都合が解消され、上下パッケージ間の接続信頼性の向上に寄与する。
また、本発明の他の形態によれば、上記の形態に係る配線基板を製造する方法が提供される。その一形態に係る配線基板の製造方法は、支持基材上に、電子部品の搭載エリアに対応する部分が残存し、かつ、その周囲に対応する部分において形成すべき第１のパッドの形状に応じた開口部を有するようパターン形成された第１のレジスト層を形成する工程と、前記第１のレジスト層の開口部から露出している前記支持基材の部分を所要量だけ除去し、凹部を有した支持基材を形成する工程と、前記第１のレジスト層を除去後、前記支持基材の前記凹部が形成されている側の面に、前記電子部品の搭載エリアに対応する部分において形成すべき第２のパッドの形状に応じた第１の開口部と、前記凹部に対応する部分に第２の開口部とを有するようパターン形成された第２のレジスト層を形成する工程と、前記第２のレジスト層の第１、第２の各開口部から露出している前記支持基材上及びその凹部の内壁面上に、複数の金属層を形成する工程と、前記第２のレジスト層を除去後、前記支持基材の金属層が形成されている側の面に、各金属層の部分を露出させて絶縁層を形成する工程と、前記絶縁層上に、前記各金属層にそれぞれ接続されるビアを含む配線層を形成する工程と、以降、所要の層数となるまで絶縁層と配線層を交互に積層した後、前記支持基材を除去する工程とを含むことを特徴とする。
本発明に係る配線基板及びその製造方法の他の構成上の特徴及びそれに基づく有利な利点等については、以下に記述する発明の実施の形態を参照しながら説明する。
以下、本発明の好適な実施の形態について、添付の図面を参照しながら説明する。
（第１の実施形態…図１〜図７参照）
図１は本発明の第１の実施形態に係る配線基板（半導体パッケージ）の構成を断面図の形態で示したものである。
本実施形態に係る配線基板（半導体パッケージ）１０は、図示のように、複数の配線層１４，１７，２０が絶縁層（具体的には、樹脂層）１２，１５，１８を介在させて積層され、各絶縁層１２，１５，１８に形成されたビアホールＶＨ１及びＶＨ２，ＶＨ３，ＶＨ４にそれぞれ充填された導体（ビア１３ａ及び１３ｂ、１６，１９）を介して層間接続された構造を有している。つまり、本パッケージ１０は、一般的なビルドアップ法を用いて作製される配線基板（支持基材としてのコア基板の両面／片面に所要数のビルドアップ層を順次形成して積み上げていくもの）とは違い、支持基材を含まない「コアレス基板」の形態を有している。
このコアレス基板の一方の面側（図示の例では上側）の最外層の樹脂層１２には、２種類のパッドＰ１，Ｐ２が露出しており、一方のパッドＰ１は、樹脂層１２上のチップ搭載エリアＣＭ内に配置され、他方のパッドＰ２は、チップ搭載エリアＣＭの周囲の領域に配置されている。各パッドＰ１，Ｐ２は、図示のように本パッケージ１０の表面から突出するように設けられている。樹脂層１２上で各パッドＰ１，Ｐ２が配置されている部分の樹脂部は、それぞれ半球状に成形されており、これら半球状の各樹脂部の表面を覆ってそれぞれパッドＰ１，Ｐ２が卵殻状に形成されている。つまり、各パッドＰ１，Ｐ２は、一般的な半導体パッケージに設けられているような平坦な形態ではなく、中空のバンプの形態を有している。このようなバンプの形態を有したパッドを、以下の記述では便宜上、「バンプ状パッド」ともいう。
本実施形態では、樹脂層１２から露出する各バンプ状パッドＰ１，Ｐ２のうち、パッドＰ１には、本パッケージ１０に搭載される半導体素子等の電子部品（チップ）の電極パッドがはんだバンプ等の導電性材料を用いてフリップチップ接続され、パッドＰ２には、本パッケージ１０にＰＯＰ（パッケージ・オン・パッケージ）接合される他のパッケージの電極パッドがはんだバンプ等の導電性材料を用いて接続されるようになっている。このため、チップ搭載エリアＣＭ内に配置されたパッドＰ１の表面の頂部が、チップ搭載エリアＣＭの周囲の領域に配置されたパッドＰ２の表面の頂部の位置よりも、搭載するチップの厚さ（高さ）に応じた所定の高さ分だけ低い位置となるように各パッドＰ１，Ｐ２の高さを適宜選定している。
また、各バンプ状パッドＰ１，Ｐ２は、図示のように２層の金属層１１ａ，１１ｂが積層された構造を有している。本実施形態では、内側（樹脂層１２に接する側）の金属層１１ａは銅（Ｃｕ）からなり、外側（露出する側）の金属層１１ｂは錫（Ｓｎ）からなっている。
一方、パッドＰ１，Ｐ２が形成されている側と反対側の面（図示の例では下側）には、保護膜として機能するソルダレジスト層（絶縁層）２１が、最外層の配線層（図示の例では配線層２０）の所要の箇所に画定されたパッドＰ３，Ｐ４の部分を除いてその表面を覆うように形成されている。このソルダレジスト層２１から露出する各パッドＰ３，Ｐ４のうち、パッドＰ３は、ビア１９、配線層１７、ビア１６、配線層１４及びビア１３ａを介してチップ搭載エリアＣＭ内のパッドＰ１に接続されている。また、パッドＰ４は、ビア１９、配線層１７、ビア１６、配線層１４及びビア１３ｂを介してチップ搭載エリアＣＭの周囲のパッドＰ２に接続されている。
ソルダレジスト層２１から露出する各パッドＰ３，Ｐ４には、本パッケージ１０をマザーボード等に実装する際に使用されるはんだボール等の外部接続端子が接合されるようになっている。つまり、本実施形態では、バンプ状パッドＰ１，Ｐ２が形成されている側の面を「チップ搭載面（パッケージ接合面）」、ソルダレジスト層２１が形成されている側の面を「外部接続端子接合面」として利用している。
ただし、本パッケージ１０が使用される条件や使用環境、ＰＯＰ接合の際の配置態様等によっては、後述するようにチップ搭載面（パッケージ接合面）と外部接続端子接合面を上下反対の使用形態としてもよい。
また、本パッケージ１０の一方の面に形成されるソルダレジスト層２１は、保護膜としての機能の他に、補強層としての役割も果たす。すなわち、本パッケージ１０は剛性の小さいコアレス基板であってその厚さも薄いため、基板の強度が少なからず低下することは否めないが、図示のように基板の片面にソルダレジスト層２１を形成することで基板の補強に寄与することができる。
本実施形態に係る配線基板（半導体パッケージ）１０は、最外層の樹脂層１２上でチップ搭載エリアＣＭの周囲に配置されたＰＯＰ接合用のパッドＰ２の表面がパッケージ１０の表面からバンプ状に高く突出するよう設けられていることを特徴とする。この特徴的な構成は、後述する他の各実施形態に係るパッケージにおいても同様である。
パッケージ１０を構成する各部材の具体的な材料や大きさ、厚さ等については、以下に記述するプロセスに関連させて説明する。
次に、第１の実施形態に係る配線基板（半導体パッケージ）１０を製造する方法について、その製造工程の一例を示す図２〜図５を参照しながら説明する。
先ず最初の工程では（図２（ａ）参照）、仮基板としての支持基材６０を用意する。この支持基材６０の材料としては、後述するように最終的にはエッチングされることを考慮して、エッチング液で溶解可能な金属（典型的には、銅（Ｃｕ））が用いられる。また、支持基材６０の形態としては、基本的には金属板もしくは金属箔で十分である。具体的には、例えば、プリプレグ（補強材のガラス布にエポキシ系樹脂、ポリイミド系樹脂等の熱硬化性樹脂を含浸させ、半硬化のＢステージ状態にした接着シート）上に下地層及び銅箔を配置して加熱・加圧することにより得られた構造体（例えば、特開２００７−１５８１７４号公報に開示された支持基材）を、支持基材６０として使用することができる。
次の工程では（図２（ｂ）参照）、支持基材６０上に、パターニング材料を使用してエッチングレジストを形成し、所要の形状にパターニングしてレジスト層６１を形成する。このレジスト層６１は、チップ搭載面（パッケージ接合面）側の最外層の樹脂層１２上に画定されるチップ搭載エリアＣＭ（これよりも若干大きいサイズ）に対応する部分が残存し、かつ、その周囲に対応する部分において形成すべき所要のパッドＰ２の形状に応じた開口部ＯＰ１を有するようにパターニング形成される。
パターニング材料としては、感光性のドライフィルム（レジスト材料をポリエステルのカバーシートとポリエチレンのセパレータシートの間に挟んだ構造のもの）、又は液状のフォトレジスト（ノボラック系樹脂、エポキシ系樹脂等の液状レジスト）を用いることができる。例えば、ドライフィルムを使用する場合には、支持基材６０の表面を洗浄後、ドライフィルムを熱圧着により貼り付け、このドライフィルムを、所要の形状にパターニングされたマスク（図示せず）を用いて紫外線（ＵＶ）照射による露光を施して硬化させ、さらに所定の現像液を用いて当該部分をエッチング除去し、所要のパターニング形状に応じたレジスト層６１を形成する。液状のフォトレジストを用いた場合にも、同様の工程を経て、レジスト層６１を形成することができる。
次の工程では（図２（ｃ）参照）、そのレジスト層（エッチングレジスト）６１が形成された支持基材６０に対し、そのエッチングレジスト６１をマスクにして、開口部ＯＰ１から露出している支持基材６０の部分に所要の深さにハーフエッチングを施す。例えば、塩化第二鉄水溶液、塩化第二銅水溶液、過硫酸アンモニウム水溶液などを用いたウェットエッチングにより、支持基材（Ｃｕ）６０の当該部分を、レジスト層６１に対して選択的に所要量だけ除去する。これにより、図示のようにそのエッチング量に応じて、支持基材６０ａの当該部分が半球状に除去されて凹部ＤＰ１が形成される。
この支持基材６０ａの凹部ＤＰ１（すなわち、エッチング量）は、後の工程で同じ部分に施される２度目のハーフエッチングによるエッチング量と併せて、形成すべきバンプ状パッドＰ２の高さを規定するので、搭載すべきチップの厚さやチップ搭載用のバンプ状パッドＰ１の高さなどを適宜考慮して、エッチングの条件やエッチング時間等を適宜選択する必要がある。
次の工程では（図２（ｄ）参照）、エッチングレジストとして用いたレジスト層６１を除去する。例えば、エッチングレジストとしてドライフィルムを使用した場合には、水酸化ナトリウムやモノエタノールアミン系などのアルカリ性の薬液を用いて除去することができ、ノボラック系樹脂、エポキシ系樹脂等の液状レジストを使用した場合には、アセトンやアルコール等を用いて除去することができる。これにより、図示のように所要の箇所に凹部ＤＰ１を有した支持基材６０ａが形成されたことになる。
次の工程では（図２（ｅ）参照）、支持基材６０ａ上の凹部ＤＰ１が形成されている側の面に、パターニング材料を使用してめっきレジストを形成し、所要の形状にパターニングしてレジスト層６２を形成する。このレジスト層６２は、チップ搭載エリアＣＭに対応する部分において形成すべき所要のパッドＰ１の形状に応じた開口部ＯＰ２と、チップ搭載エリアＣＭの周囲に対応する部分において形成すべき所要のパッドＰ２の形状に応じた開口部ＯＰ１とを有するようにパターニング形成される。パターニング材料としては、図２（ｂ）の工程で使用した材料と同様に、感光性のドライフィルム又は液状のフォトレジストを用いることができる。
次の工程では（図３（ａ）参照）、図２（ｃ）の工程で行った処理と同様にして、そのレジスト層６２が形成された支持基材６０ａ（図２（ｅ））に対し、そのレジスト層６２をマスクにして、開口部ＯＰ１及びＯＰ２から露出している支持基材６０ａの当該部分にそれぞれ所要の深さにハーフエッチングを施す。これにより、図示のようにそのエッチング量に応じて、支持基材６０ｂのチップ搭載エリアＣＭ内の当該部分が半球状に除去されて凹部ＤＰ３が形成されるとともに、チップ搭載エリアＣＭの周囲の当該部分が２度目のハーフエッチングにより更に深く除去されて凹部ＤＰ２が形成される。
次の工程では（図３（ｂ）参照）、そのレジスト層６２の開口部ＯＰ１及びＯＰ２（図２（ｅ））からそれぞれ露出している支持基材６０ｂの凹部ＤＰ２の内壁面上及び凹部ＤＰ３の内壁面上に、この支持基材６０ｂを給電層として利用した電解めっきにより、２層構造の金属層６３を形成する。この場合、その下層側の金属層（最終的に露出する側の金属層）を構成する材料としては、これに接触する支持基材６０ｂが最終的にエッチングされることを考慮して、そのエッチング液で溶解されない金属種を選定する。本実施形態では、支持基材６０ｂの材料として銅（Ｃｕ）を用いているので、これとは異なる金属として、ニッケル（Ｎｉ）を使用している。
具体的には、支持基材（Ｃｕ）６０ｂ上に、先ずニッケル（Ｎｉ）めっきを施して厚さ５μｍ程度のＮｉ層１１ｃを形成し、次にＮｉ層１１ｃ上に銅（Ｃｕ）めっきを施して厚さ１５μｍ程度のＣｕ層１１ａを形成して、金属層６３としている。この金属層６３の下層側のＮｉ層１１ｃは、犠牲導体層として機能し、最終的にエッチングされる。また、上層側のＣｕ層１１ａは、最終的に残存して、バンプ状パッドＰ１，Ｐ２（図１）の一部を構成する。
次の工程では（図３（ｃ）参照）、めっきレジストとして用いたレジスト層６２を除去する。除去の方法については、図２（ｄ）の工程で説明した方法と同じである。これにより、図示のように支持基材６０ｂの凹部ＤＰ２及びＤＰ３の各内壁面上にそれぞれ２層構造の金属層６３（Ｎｉ層１１ｃ／Ｃｕ層１１ａ）が形成された構造体が作製されたことになる。
次の工程では（図３（ｄ）参照）、支持基材６０ｂ上の金属層６３が形成されている側の面に、エポキシ系樹脂やポリイミド系樹脂等からなる絶縁層１２を形成する。例えば、エポキシ系樹脂フィルムを支持基材６０ｂ及び金属層６３上にラミネートし、この樹脂フィルムをプレスしながら１３０〜１５０℃の温度で熱処理して硬化させることにより、樹脂層（絶縁層１２）を形成することができる。
この場合、支持基材６０ｂの凹部ＤＰ２の深さと比べて樹脂フィルムの厚さは相対的に薄いため、１回のラミネートでは絶縁層１２の表面（配線が形成される側の面）の平坦性を確保するのは難しく、２回以上に分けて積層するのが望ましい。つまり、深い凹部ＤＰ２が形成された支持基材６０ｂに絶縁樹脂（例えば、樹脂フィルム）を設ける際、その絶縁樹脂の配線形成面に凹凸が生じる場合には、複数回に分けて絶縁層を形成することで絶縁樹脂の配線形成面を平坦にすることが可能となり、それにより、配線形成精度が向上する。
次の工程では（図４（ａ）参照）、この絶縁層１２の所定の箇所（支持基材６０ｂの凹部ＤＰ２及びＤＰ３の各内壁面上にそれぞれ形成された金属層６３に対応する部分）に、炭酸ガスレーザ、エキシマレーザ等による穴明け処理により、それぞれ当該金属層６３に達する開口部（ビアホールＶＨ１，ＶＨ２）を形成する。なお、本工程ではレーザ等によりビアホールＶＨ１，ＶＨ２を形成しているが、絶縁層１２が感光性樹脂を用いて形成されている場合には、フォトリソグラフィにより所要のビアホールを形成することも可能である。
次の工程では（図４（ｂ）参照）、ビアホールＶＨ１，ＶＨ２が形成された絶縁層１２上に、チップ搭載エリアＣＭ内のビアホールＶＨ１を充填するとともに（ビア１３ａの形成）、チップ搭載エリアＣＭの周囲のビアホールＶＨ２の内壁面上を被覆して（ビア１３ｂの形成）、当該金属層６３に接続される所要パターンの配線層１４を形成する。この配線層１４は、例えば、セミアディティブ法により形成される。
具体的には、先ず、無電解めっきやスパッタリング等により、ビアホールＶＨ１，ＶＨ２の内部を含めて絶縁層１２上に銅（Ｃｕ）のシード層（図示せず）を形成した後、形成すべき配線層１４の形状に応じた開口部を備えたレジスト膜（図示せず）を形成する。次に、このレジスト膜の開口部から露出しているシード層（Ｃｕ）上に、このシード層を給電層として利用した電解Ｃｕめっきにより、導体（Ｃｕ）パターン（図示せず）を形成する。さらに、レジスト膜を除去した後に、導体（Ｃｕ）パターンをマスクにしてシード層をエッチングすることで、所要の配線層１４が得られる。
なお、セミアディティブ法以外に、サブトラクティブ法など各種の配線形成方法を用いてもよい。また、ビア１３ａ，１３ｂの形成については、無電解めっき等に限らず、スクリーン印刷法を用いた導電性ペースト（銀ペースト、銅ペースト等）の充填によって形成することも可能である。ただし、導電性ペーストを用いた場合、チップ搭載エリアＣＭの周囲のビア１３ｂについては、チップ搭載エリアＣＭ内のビア１３ａと同様に当該ビアホールに導体が充填された形態となる。
次の工程では（図４（ｃ）参照）、図３（ｄ）〜図４（ｂ）の工程で行った処理と同様にして、絶縁層と配線層を交互に積層する。図示の例では、簡単化のため、２層の絶縁層と２層の配線層が積層されている。すなわち、絶縁層１２及び配線層１４上に樹脂層（絶縁層１５）を形成し、この絶縁層１５に、配線層１４のパッド（図示せず）に達するビアホールＶＨ３を形成した後、このビアホールＶＨ３を充填して（ビア１６の形成）当該パッドに接続される所要パターンの配線層１７を形成する。さらに、絶縁層１５及び配線層１７上に樹脂層（絶縁層１８）を形成し、この絶縁層１８に、配線層１７のパッド（図示せず）に達するビアホールＶＨ４を形成した後、このビアホールＶＨ４を充填して（ビア１９の形成）当該パッドに接続される所要パターンの配線層２０を形成する。この配線層２０は、本実施形態では最外層の配線層を構成する。
さらに、この配線層２０の所定の箇所に画定されるパッドＰ３，Ｐ４の部分を除いて表面（絶縁層１８及び配線層２０）を覆うようにソルダレジスト層２１を形成する。このソルダレジスト層２１は、例えば、感光性のソルダレジストフィルムをラミネートし、又は液状のフォトレジストを塗布し、当該レジストを所要の形状にパターニングすることで形成することができる。これによって、ソルダレジスト層２１の開口部からパッドＰ３，Ｐ４が露出する。
これらパッドＰ３，Ｐ４には、本パッケージ１０をマザーボード等に実装する際に使用されるはんだボールやピン等の外部接続端子が接合されるので、コンタクト性を良くするために金（Ａｕ）めっきを施しておくのが望ましい。その際、各パッド（Ｃｕ）Ｐ３，Ｐ４上にＮｉめっきを施してからＡｕめっきを施す。つまり、Ｎｉ層とＡｕ層の２層構造からなる導体層（図示せず）を各パッドＰ３，Ｐ４上に形成する。
次の工程では（図５（ａ）参照）、仮基板として用いた支持基材６０ｂ（図４（ｃ））を、２層構造の金属層６３（Ｎｉ層１１ｃ／Ｃｕ層１１ａ）、樹脂層１２、パッドＰ３，Ｐ４及びソルダレジスト層２１に対して選択的に除去する。例えば、塩化第二鉄水溶液、塩化第二銅水溶液、過硫酸アンモニウム水溶液などを用いたウェットエッチングにより、金属層６３（その外側にＮｉ層１１ｃが形成されている）、樹脂層１２、パッドＰ３，Ｐ４（各々の表層部にＡｕ層が形成されている）及びソルダレジスト層２１に対して、支持基材（Ｃｕ）６０ｂを選択的にエッチングして除去することができる。これにより、図示のように金属層６３がバンプ状に露出した配線基板が形成されたことになる。
次の工程では（図５（ｂ）参照）、犠牲導体層として用いたＮｉ層１１ｃ（金属層６３の露出している側の金属層）を、樹脂層１２、パッドＰ３，Ｐ４及びソルダレジスト層２１に対して選択的に除去する。これにより、図示のようにＣｕ層１１ａがバンプ状に露出した配線基板が形成されたことになる。
最後の工程では（図５（ｃ）参照）、この配線基板のチップ搭載エリアＣＭ内及びその周囲の領域からそれぞれバンプ状に露出している各Ｃｕ層１１ａ上に、例えば無電解めっきにより、厚さ５μｍ程度の錫（Ｓｎ）層１１ｂを形成する。これにより、図示のように各領域において２層構造（Ｃｕ層１１ａ／Ｓｎ層１１ｂ）のバンプ状パッドＰ１及びＰ２が露出する。
以上の工程により、本実施形態の配線基板１０（図１）が製造されたことになる。
本実施形態の配線基板（半導体パッケージ）１０には、上述したように一方の面から露出するパッドＰ１にチップの電極パッドがはんだバンプ等を介して接続されるとともに、パッドＰ２に他のパッケージの電極パッドがはんだバンプ等を介して接続され、他方の面から露出するパッドＰ３，Ｐ４にはんだボール等の外部接続端子が接合される。図６はその一構成例を示したものである。
図６の例では、本パッケージ１０に電子部品としての半導体素子（特定的には、ＣＰＵ等の能動素子のチップ）３１を搭載し、さらに他のパッケージ４０を搭載した状態、すなわち、ＰＯＰ構造の半導体装置３０を構成した場合の断面構造を示している。搭載されるチップ３１は、その電極パッド（図示せず）がはんだバンプ３２を介してチップ搭載エリアＣＭ（図１）内のパッドＰ１にフリップチップ接続されている。その接続の際、パッドＰ１の表面の高さは、その周囲に配置されたバンプ状パッドＰ２の表面の高さよりも、搭載するチップ３１の厚さに応じた所定の高さ分だけ低くなるように形成されているので、チップ３１の表面はパッドＰ２の表面の位置から僅かに突出する程度である。
さらに、その搭載されたチップ３１と配線基板１０（チップ３１に対向する樹脂層１２の面）との間隙にアンダーフィル樹脂３３（熱硬化性のエポキシ系樹脂など）を充填し、熱硬化させて、チップ３１と配線基板１０との接続信頼性を高めている。
また、チップ搭載エリアＣＭの周囲の樹脂層１２上に突出するパッドＰ２には、他のパッケージ（配線基板）４０の実装面側に形成された電極パッド（図示せず）がはんだバンプ３４を介して接続されている（ＰＯＰ接続）。その接続の際、上述したようにチップ３１の表面はパッドＰ２の表面の位置から僅かに突出する程度であるので、このパッドＰ２の表面と上側パッケージ４０の電極パッドとの間隔（つまり、上下パッケージ４０，１０間の間隔）は相対的に狭められ、その分だけはんだバンプ３４の大きさを小さくすることができる。つまり、使用されるはんだ量を少なくできるので、従来技術に見られたような不都合（はんだの泣き別れやブリッジ等）が解消され、接続信頼性の向上に寄与する。
また、他のパッケージ４０の実装面側と反対側の面（図示の例では上側）には、本パッケージ１０と同様に半導体素子（チップ）４１が搭載されている。このチップ４１は、その電極パッド（図示せず）がはんだバンプ４２を介してパッケージ４０上のパッド（図示せず）にフリップチップ接続されている。さらに、その搭載されたチップ４１とパッケージ４０との間隙にアンダーフィル樹脂４３が充填され、熱硬化されて、チップ４１がパッケージ４０に固定化されている。
一方、本パッケージ１０のチップ搭載面（パッケージ接合面）と反対側の外部接続端子接合面の各パッドＰ３，Ｐ４には、それぞれはんだボール３５がリフローにより接合されている。図示の例では、パッドＰ３，Ｐ４にはんだボール３５を接合したＢＧＡ（ボール・グリッド・アレイ）の形態としているが、これの代わりに、当該パッドにピンを接合したＰＧＡ（ピン・グリッド・アレイ）の形態や、当該パッド自体を外部接続端子としたＬＧＡ（ランド・グリッド・アレイ）の形態としてもよい。
また、図６の設置態様とは逆に、チップ搭載面（パッケージ接合面）と外部接続端子接合面を上下反対に使用してＰＯＰ構造を実現することも可能である。図７はその一構成例を示したものである。
図７の例では、図６の場合とはパッケージの上下関係を逆にし、本パッケージ１０を他のパッケージ５０上に搭載してなるＰＯＰ構造の半導体装置３０ａの構成（断面構造）を示している。図７の構成例では、上記の能動素子（チップ３１）の代わりに、受動素子としてのチップキャパシタ３６がチップ搭載面（パッケージ接合面）側に配置されている。このチップキャパシタ３６は、その１対の電極端子がそれぞれはんだ３７を用いて当該パッドＰ１に接続されている。この構成例においても、パッドＰ１の表面の高さは、その周囲に配置されたバンプ状パッドＰ２の表面の高さよりも、搭載するチップキャパシタ３６の厚さに応じた所定の高さ分だけ低くなるように形成されているので、チップキャパシタ３６の表面はパッドＰ２の表面の位置から僅かに突出する程度である。
また、チップ搭載エリアＣＭ（図１）の周囲の樹脂層１２上に配置されたパッドＰ２には、他のパッケージ（配線基板）５０の実装面側と反対側の面（図示の例では上側）に形成された電極パッド（図示せず）がはんだバンプ３４を介して接続されている（ＰＯＰ接続）。その接続の際、上述したようにチップキャパシタ３６の表面はパッドＰ２の表面の位置から僅かに突出する程度であり、パッドＰ２の表面と下側パッケージ５０の電極パッドとの間隔（上下パッケージ１０，５０間の間隔）は相対的に狭められるので、その分だけはんだバンプ３４の大きさを小さくする（つまり、使用されるはんだ量を少なくする）ことができる。これにより、従来技術に見られたようなはんだの泣き別れ等の不都合が解消され、ＰＯＰ接続の信頼性が高まる。
また、他のパッケージ５０の実装面側には電極パッド（図示せず）が設けられており、この電極パッドに、当該パッケージ５０をマザーボード等に実装する際に使用される外部接続端子としてのはんだボール５１がリフローにより接合されている。
一方、本パッケージ１０のチップ搭載面（パッケージ接合面）と反対側の外部接続端子接合面には、図６の構成におけるチップ３１と同様の能動素子（チップ３１ａ）が搭載されている。このチップ３１ａは、その電極パッド（図示せず）がはんだバンプ３２ａを介してパッケージ１０上のパッドＰ３にフリップチップ接続されている。さらに、そのチップ３１ａとパッケージ１０との間隙にアンダーフィル樹脂３３ａが充填され、熱硬化されて、チップ３１ａがパッケージ１０に固定化されている。なお、図７の例では、パッケージ１０の外部接続端子接合面側のパッドＰ４（図６）については図示を省略している。
以上説明したように、本実施形態に係る配線基板（半導体パッケージ）１０及びその製造方法（図１〜図５）によれば、チップ搭載面（パッケージ接合面）側の最外層の樹脂層１２上のチップ搭載エリアＣＭ内にチップ搭載用のパッドＰ１が配置されるとともに、チップ搭載エリアＣＭの周囲の領域にＰＯＰ接合用のパッドＰ２がパッケージ１０の表面からバンプ状に高く突出するように（少なくとも、パッドＰ２の表面がパッドＰ１の表面位置よりも所定の高さ分だけ高い位置となるように）設けられているので、図６、図７の構成例に示したようにＰＯＰ接続を容易に行うことができる。
すなわち、パッドＰ２にはんだバンプ３４を介して他のパッケージ４０（５０）をＰＯＰ接続する際に、本パッケージ１０に搭載されたチップ３１（３６）の表面はパッドＰ２の表面の位置から僅かに突出する程度であるので、このパッドＰ２の表面と他のパッケージ４０（５０）の電極パッドとの間隔、すなわち、上下パッケージ４０，１０間（１０，５０間）の間隔を相対的に狭くすることができる。このため、従来技術で用いられていたようなインターポーザを介在させなくても、その狭められた間隔に応じた少量のはんだバンプ３４を介して上下パッケージ間の接続を容易に行うことが可能となる。つまり、ＰＯＰ接続を行うに際し、インターポーザが不要となることで、コストの低減化を図ることができる。
また、ＰＯＰ接続を行う際、上下パッケージ間の間隔を小さくできるため、パッケージ間を接続するはんだ（バンプ）の使用量も少なくなる。その結果、従来技術に見られたようなはんだの泣き別れやブリッジ等の不都合が解消され、上下パッケージ間の接続信頼性が向上する。
また、各パッドＰ１，Ｐ２はＳｎ層１１ｂを露出させた構造を有しているので、チップ搭載／ＰＯＰ接合の際にその接続材料として使用するはんだ（その主成分としてＳｎを含有している）との接着性が良好であり、また、使用するはんだの量が少なくても十分な接続強度を確保することができる。
さらに、各バンプ状パッドＰ１，Ｐ２は、それぞれの内部に樹脂（樹脂層１２の一部）が充填された形態となっているので、一種の樹脂コアボールと同等であり、例えば、ＰＯＰ接続時にクッションとしての役割を果たすことができる。
上述した第１の実施形態では、ＰＯＰ接合用のパッドＰ２と共にチップ搭載用のパッドＰ１についてもパッケージ１０の表面からバンプ状に突出させた場合を例にとって説明したが、本発明の要旨（最外層の樹脂層１２上に配置されるＰＯＰ接合用のパッドＰ２の表面をパッケージ１０の表面からバンプ状に高く突出させること）からも明らかなように、チップ搭載用のパッドＰ１については必ずしもパッケージの表面から突出させる必要はない。以下に説明する第２、第３の各実施形態はその場合の構成例を示したものである。
（第２の実施形態…図８、図９参照）
図８は本発明の第２の実施形態に係る配線基板（半導体パッケージ）の構成を断面図の形態で示したものである。
この第２の実施形態に係る配線基板（半導体パッケージ）１０ａは、第１の実施形態に係る配線基板１０（図１）の構成と比べて、チップ搭載エリアＣＭ内に配置されたパッドＰ５の表面が樹脂層１２ａの表面から所定の深さだけ基板内側に後退した位置にあり、樹脂層１２ａ上のパッドＰ５に対応する箇所に凹部ＤＰが形成されている点、このチップ搭載用のパッドＰ５及びその周囲の領域に配置されたＰＯＰ接合用のパッドＰ６が、ともに単一の金属層（Ｃｕ層）から形成されている点で相違している。他の構成については、図１の配線基板１０の構成と基本的に同じであるのでその説明は省略する。
本実施形態に係る配線基板１０ａは、基本的には、上述した第１の実施形態に係る製造方法の各工程（図２〜図５）で行った処理と同様にして製造することができる。ただし、チップ搭載エリアＣＭ内の樹脂層１２ａに凹部ＤＰを形成するための処理を必要とするため、これに関連する工程において行われる処理が若干異なる。図９はその関連する処理工程を示したものである。
以下、第２の実施形態に係る配線基板（半導体パッケージ）１０ａを製造する方法について、図２〜図５も併せて図９を参照しながら説明する。
先ず、図２（ａ）〜（ｄ）の工程で行った処理と同様にして、所要の箇所に凹部ＤＰ２を有した支持基材７０を用意する。ただし、本実施形態では、図２（ｃ）の工程においてハーフエッチングを行う際に、そのエッチング時間を長くすることで、図３（ａ）の工程において形成したような「深い」凹部ＤＰ２を形成している。
次の工程では（図９（ａ）参照）、この支持基材７０上の凹部ＤＰ２が形成されている側の面に、図２（ｅ）の工程で行った処理と同様にして、パターニング材料を使用してめっきレジストを形成し、所要の形状にパターニングしてレジスト層７１を形成する。すなわち、チップ搭載エリアＣＭに対応する部分において形成すべき所要のパッドＰ５の形状に応じた開口部ＯＰ２と、チップ搭載エリアＣＭの周囲に対応する部分において形成すべき所要のパッドＰ６の形状に応じた開口部ＯＰ１とを有するようにパターニングしてレジスト層７１を形成する。
次の工程では（図９（ｂ）参照）、このレジスト層７１の開口部ＯＰ２及びＯＰ１からそれぞれ露出している支持基材７０上及びその凹部ＤＰ２の内壁面上に、図３（ｂ）の工程で行った処理と同様にして、この支持基材７０を給電層として利用した電解めっきにより、２層構造の金属層７２を形成する。すなわち、支持基材（Ｃｕ）７０上に、Ｎｉめっきを施して所要の厚さ（形成すべき凹部ＤＰの深さに相当する厚さ）のＮｉ層７３を形成し、次にＮｉ層７３上にＣｕめっきを施して厚さ１５μｍ程度のＣｕ層７４を形成して、金属層７２としている。この金属層７２の下層側のＮｉ層７３は、上記の場合と同様に犠牲導体層として機能し、最終的にエッチングされる。また、上層側のＣｕ層７４は、最終的に残存して、各パッドＰ５，Ｐ６（図８）を構成する。
次の工程では（図９（ｃ）参照）、図３（ｃ）の工程で行った処理と同様にして、このめっきレジスト（レジスト層７１）を除去する。これにより、図示のように支持基材７０上及びその凹部ＤＰ２の内壁面上にそれぞれ２層構造の金属層７２（Ｎｉ層７３／Ｃｕ層７４）が形成された構造体が作製されたことになる。
以降、図３（ｄ）〜図５（ｂ）の各工程で行った処理と同様の処理を経て、本実施形態の配線基板１０ａ（図８）が得られる。
この第２の実施形態（図８、図９）によれば、上述した第１の実施形態（図１〜図７）で得られた効果に加えて、さらに以下の利点が得られる。すなわち、チップ搭載エリアＣＭ内において樹脂層１２ａ上のパッドＰ５に対応する箇所に凹部ＤＰが形成されているので、この凹部ＤＰにプリソルダ（はんだ被着）を容易に施すことができ、ＰＯＰ接続（図６、図７）に先立って本パッケージ１０ａに電子部品（チップ）を接続する際に、チップの電極端子とその被着されたはんだとの位置合わせが行い易くなる。
また、各パッドＰ５，Ｐ６は単一の金属層（Ｃｕ層）から形成されているので、第１の実施形態のようにプロセスの最終工程（図５（ｃ））でＳｎ層１１ｂを形成する処理が不要となる。これは、製造工程の簡素化に寄与する。
（第３の実施形態…図１０〜図１２参照）
図１０は本発明の第３の実施形態に係る配線基板（半導体パッケージ）の構成を断面図の形態で示したものである。
この第３の実施形態に係る配線基板（半導体パッケージ）１０ｂは、第１の実施形態に係る配線基板１０（図１）の構成と比べて、チップ搭載エリアＣＭ内に配置されたパッドＰ７が、多層の金属層（例えば、下層側から順にＣｕ層、Ｎｉ層、Ａｕ層など）が積層された構造を有し、樹脂層１２ｂの表面と同一面に露出している点、チップ搭載エリアＣＭの周囲の領域に配置されたＰＯＰ接合用のパッドＰ８が、単一の金属層（Ｃｕ層）から形成されている点で相違している。他の構成については、図１の配線基板１０の構成と基本的に同じであるのでその説明は省略する。
本実施形態に係る配線基板１０ｂについても、基本的には第１の実施形態に係る製造方法の各工程（図２〜図５）で行った処理と同様にして製造することができる。ただし、チップ搭載エリアＣＭ内の樹脂層１２ｂの表面と同一面に露出するパッドＰ７を形成するための処理を必要とするため、これに関連する工程において行われる処理が若干異なる。図１１及び図１２はその関連する処理工程を示したものである。
以下、第３の実施形態に係る配線基板（半導体パッケージ）１０ｂを製造する方法について、図２〜図５も併せて図１１及び図１２を参照しながら説明する。
先ず、図２（ａ）〜（ｄ）の工程で行った処理と同様にして、所要の箇所に凹部ＤＰ２を有した支持基材８０を用意する。ただし、本実施形態では、図２（ｃ）の工程においてハーフエッチングを行う際に、そのエッチング時間を長くすることで、図３（ａ）の工程において形成したような「深い」凹部ＤＰ２を形成している。
次の工程では（図１１（ａ）参照）、この支持基材８０上の凹部ＤＰ２が形成されている側の面に、図２（ｅ）の工程で行った処理と同様にして、パターニング材料を使用してめっきレジストを形成し、所要の形状にパターニングしてレジスト層８１を形成する。すなわち、チップ搭載エリアＣＭの周囲に対応する部分において形成すべき所要のパッドＰ８の形状に応じた開口部ＯＰ１を有するようにパターニングしてレジスト層８１を形成する。
次の工程では（図１１（ｂ）参照）、このレジスト層８１の開口部ＯＰ１から露出している支持基材８０の凹部ＤＰ２の内壁面上に、図３（ｂ）の工程で行った処理と同様にして、この支持基材８０を給電層として利用した電解めっきにより、２層構造の金属層８２を形成する。すなわち、支持基材（Ｃｕ）８０上に、Ｎｉめっきを施して厚さ５μｍ程度のＮｉ層８３を形成し、次にＮｉ層８３上にＣｕめっきを施して厚さ１５μｍ程度のＣｕ層８４を形成して、金属層８２としている。この金属層８２の下層側のＮｉ層８３は、上記の場合と同様に犠牲導体層として機能し、最終的にエッチングされる。また、上層側のＣｕ層８４は、最終的に残存して、ＰＯＰ接合用のパッドＰ８（図１０）を構成する。
次の工程では（図１１（ｃ）参照）、図３（ｃ）の工程で行った処理と同様にして、このめっきレジスト（レジスト層８１）を除去する。これにより、図示のように支持基材８０の凹部ＤＰ２の内壁面上に２層構造の金属層８２（Ｎｉ層８３／Ｃｕ層８４）が形成された構造体が作製されたことになる。
次の工程では（図１２（ａ）参照）、この支持基材８０上の凹部ＤＰ２が形成されている側の面に、図２（ｅ）の工程で行った処理と同様にして、パターニング材料を使用してめっきレジストを形成し、所要の形状にパターニングしてレジスト層８５を形成する。このレジスト層８５は、チップ搭載エリアＣＭに対応する部分において形成すべき所要のパッドＰ７の形状に応じた開口部ＯＰ２を有するように（つまり、凹部ＤＰ２の内壁面上に形成された金属層８２の部分をマスクするように）パターニング形成される。
次の工程では（図１２（ｂ）参照）、このレジスト層８５の開口部ＯＰ２から露出している支持基材８０上に、この支持基材８０を給電層として利用した電解めっきにより、３層構造の金属層８６を形成する。例えば、支持基材（Ｃｕ）８０上にＡｕフラッシュめっきを施して厚さ４０ｎｍ程度のＡｕ層８７を形成し、次にＡｕ層８７上にＮｉめっきを施して厚さ５μｍ程度のＮｉ層８８を形成し、次にＮｉ層８８上にＣｕめっきを施して厚さ１５μｍ程度のＣｕ層８９を形成して、金属層８６とすることができる。この場合、Ｎｉ層８８は、その上層の金属層８９に含まれるＣｕが下層のＡｕ層８７に拡散するのを防止するために形成されている。
つまり、この例では、Ａｕ層８７、Ｎｉ層８８、Ｃｕ層８９をこの順に積層して３層構造の金属層８６を形成している。この３層構造の金属層８６は、最終的に残存して、チップ搭載用のパッドＰ７（図１０）を構成する。パッドＰ７を構成する金属層の組成としては、この例のようにＡｕ／Ｎｉ／Ｃｕに限定されないことはもちろんである。他の層構成としては、例えば、Ａｕ／Ｐｄ／Ｎｉ／Ｃｕ、Ａｕ／Ｃｕなどを積層してもよい。
次の工程では（図１２（ｃ）参照）、図３（ｃ）の工程で行った処理と同様にして、めっきレジスト（レジスト層８５）を除去する。これにより、図示のように支持基材８０の凹部ＤＰ２の内壁面上に２層構造の金属層８２（Ｎｉ層８３／Ｃｕ層８４）が形成され、かつ、チップ搭載エリアＣＭに対応する部分に３層構造の金属層８６（Ａｕ層８７／Ｎｉ層８８／Ｃｕ層８９）が形成された構造体が作製されたことになる。
以降、図３（ｄ）〜図５（ｂ）の各工程で行った処理と同様の処理を経て、本実施形態の配線基板１０ｂ（図１０）が得られる。
この第３の実施形態（図１０〜図１２）によれば、上述した第１の実施形態（図１〜図７）で得られた効果に加えて、さらに、第２の実施形態の場合と同様にプロセスの最終工程（図５（ｃ））でＳｎ層１１ｂを形成する必要がないので、製造工程の簡素化を図ることができる。
（他の実施形態）
上述した第１の実施形態（図１）では、各パッドＰ１，Ｐ２を構成する金属層の組成として、Ｃｕ層１１ａ上にＳｎ層１１ｂが積層された２層構造とした場合を例にとって説明したが、露出する側のＳｎ層１１ｂについては必ずしも形成されている必要はない。一般的な半導体パッケージに設けられているようなパッドと同様に、Ｃｕ層が露出している形態のものでもよい。
この場合の配線基板（半導体パッケージ）の構成は、図１のパッケージ１０において各パッドＰ１，Ｐ２から外側のＳｎ層１１ｂを除去し、Ｃｕ層１１ａを露出させた構成に相当する。また、Ｓｎ層１１ｂが設けられていない分、上述した図５（ｃ）の工程を省略できるので、製造工程の簡素化に寄与する。
また、上述した第１の実施形態に係るプロセス（図２〜図５）では、図３（ｂ）の工程において、最終的に支持基材（Ｃｕ）６０ｂをエッチングする際に露出している他の構成部材に対して「選択的に」除去できる金属種としてニッケル（Ｎｉ）を使用し、このＮｉ層１１ｃを犠牲導体層として形成した場合を例にとって説明したが、他の金属を使用してもよいことはもちろんである。
例えば、図３（ｂ）の工程においてＮｉ／Ｃｕめっきを施す代わりに、レジスト層６２の開口部から露出している支持基材６０ｂの凹部ＤＰ２の内壁面上及び凹部ＤＰ３の内壁面上に、この支持基材６０ｂを給電層として利用した電解めっきにより、例えば、Ａｕめっき、Ｎｉめっき、Ｃｕめっきをこの順に施して３層構造の金属層を形成してもよい。このような層構成を有しためっき膜を形成することで、最下層のＡｕ層は、最終的に支持基材（Ｃｕ）６０ｂをエッチングしたときに除去されずにそのまま残存し、バンプ状パッドＰ１，Ｐ２の最表層の金属層（Ａｕ層）として利用することができる。また、第１の実施形態において形成したような犠牲導体層（Ｎｉ層１１ｃ）は形成されないため、この犠牲導体層を除去するための処理（図５（ｂ）の工程）が不要となり、製造工程の簡素化に寄与する。なお、この実施形態においても同様に、パッドＰ１，Ｐ２を構成する金属層の組成として、Ａｕ／Ｎｉ／Ｃｕ以外に、Ａｕ／Ｐｄ／Ｎｉ／Ｃｕ、Ａｕ／Ｃｕなどを用いることができる。
本発明の第１の実施形態に係る配線基板（半導体パッケージ）の構成を示す断面図である。 図１のパッケージの製造方法の工程（その１）を示す断面図である。 図２の製造工程に続く工程（その２）を示す断面図である。 図３の製造工程に続く工程（その３）を示す断面図である。 図４の製造工程に続く工程（その４）を示す断面図である。 図１のパッケージを用いてＰＯＰ構造を実現した場合の一構成例（半導体装置）を示す断面図である。 図１のパッケージを用いてＰＯＰ構造を実現した場合の他の構成例（半導体装置）を示す断面図である。 本発明の第２の実施形態に係る配線基板（半導体パッケージ）の構成を示す断面図である。 図８のパッケージの製造方法の工程を示す断面図である。 本発明の第３の実施形態に係る配線基板（半導体パッケージ）の構成を示す断面図である。 図１０のパッケージの製造方法の工程（その１）を示す断面図である。 図１１の製造工程に続く工程（その２）を示す断面図である。
符号の説明
１０，１０ａ，１０ｂ…配線基板（半導体パッケージ）、
１１ａ，１１ｂ，７３，７４，８３，８４，８７，８８，８９…金属層、
１４，１７，２０…配線層、
１２，１２ａ，１２ｂ，１５，１８…樹脂層（絶縁層）、
１３ａ，１３ｂ，１６，１９…ビア、
２１…ソルダレジスト層（絶縁層）、
３０，３０ａ…半導体装置、
３１，３１ａ，３６，４１…半導体素子（チップ／電子部品）、
３２，３２ａ，３４，３７，４２…はんだ（バンプ）、
３３，３３ａ，４３…アンダーフィル樹脂、
６０，６０ａ，６０ｂ，７０，８０…支持基材、
６１，６２，７１，８１，８５…レジスト層、
ＣＭ…チップ搭載エリア、
ＤＰ，ＤＰ１，ＤＰ２，ＤＰ３…凹部、
Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６，Ｐ７，Ｐ８…パッド、
ＶＨ１，ＶＨ２，ＶＨ３，ＶＨ４…ビアホール。

Claims (8)

  1. 複数の配線層が絶縁層を介在させて積層され、各絶縁層に形成されたビアを介して層間接続された構造を有した配線基板であって、
    前記配線基板の一方の面側の最外層の絶縁層の、電子部品の搭載エリアの周囲の領域に配置され、対応するビアに接続され、当該絶縁層の一部分を突出させて成形された当該部分の表面を覆ってバンプ状に形成された第１のパッドと、
    前記電子部品の搭載エリア内に配置され、対応するビアに接続され、その表面が当該絶縁層から露出する第２のパッドとを備え、
    前記第２のパッドは、前記最外層の絶縁層の一部分を突出させて成形された当該部分の表面を覆ってバンプ状に形成され、かつ、その表面の頂部が前記第１のパッドの表面の頂部の位置よりも低い位置となるように形成されており、
    第１のパッドに接続されるビアは、ビアホールの内壁面を被覆し、該ビアホール内に絶縁層が充填され、第２のパッドに接続されるビアは、ビアホールを充填しており、
    前記第１のパッド及び前記第２のパッドと、前記パッドとそれぞれ電気的に接続される前記ビアとは、前記配線基板の最外層の絶縁層に形成されており、
    前記第１のパッドは他のパッケージに接続されるパッドであり、前記第２のパッドは半導体素子に接続されるパッドであることを特徴とする配線基板。
  2. 前記第２のパッドは、その表面が当該絶縁層の表面から基板内側に後退した位置に露出するよう設けられていることを特徴とする請求項１に記載の配線基板。
  3. 前記第２のパッドは、その表面が当該絶縁層の表面と同一面に露出するよう設けられていることを特徴とする請求項１に記載の配線基板。
  4. 前記第１、第２の各パッドは、複数の金属層が積層された構造を有していることを特徴とする請求項１に記載の配線基板。
  5. 支持基材上に、電子部品の搭載エリアに対応する部分が残存し、かつ、その周囲に対応する部分において形成すべき第１のパッドの形状に応じた開口部を有するようパターン形成された第１のレジスト層を形成する工程と、
    前記第１のレジスト層の開口部から露出している前記支持基材の部分を所要量だけ除去し、凹部を有した支持基材を形成する工程と、
    前記第１のレジスト層を除去後、前記支持基材の前記凹部が形成されている側の面に、前記電子部品の搭載エリアに対応する部分において形成すべき第２のパッドの形状に応じた第１の開口部と、前記凹部に対応する部分に第２の開口部とを有するようパターン形成された第２のレジスト層を形成する工程と、
    前記第２のレジスト層の第１、第２の各開口部から露出している前記支持基材上及びその凹部の内壁面上に、複数の金属層を形成する工程と、
    前記第２のレジスト層を除去後、前記支持基材の金属層が形成されている側の面に、各金属層の部分を露出させて絶縁層を形成する工程と、
    前記絶縁層上に、前記各金属層にそれぞれ接続されるビアを含む配線層を形成する工程と、
    以降、所要の層数となるまで絶縁層と配線層を交互に積層した後、前記支持基材を除去する工程とを含むことを特徴とする配線基板の製造方法。
  6. 前記第２のレジスト層を形成した後、更にエッチング工程を含むことを特徴とする請求項５に記載の配線基板の製造方法。
  7. 支持基材上に、電子部品の搭載エリアに対応する部分が残存し、かつ、その周囲に対応する部分において形成すべき第１のパッドの形状に応じた開口部を有するようパターン形成された第１のレジスト層を形成する工程と、
    前記第１のレジスト層の開口部から露出している前記支持基材の部分を所要量だけ除去し、凹部を有した支持基材を形成する工程と、
    前記第１のレジスト層を除去後、前記支持基材の前記凹部が形成されている側の面に、該凹部に対応する部分に開口部を有するようパターン形成された第２のレジスト層を形成する工程と、
    前記第２のレジスト層の開口部から露出している前記支持基材の凹部の内壁面上に、複数の金属層を形成する工程と、
    前記第２のレジスト層を除去後、前記支持基材の金属層が形成されている側の面に、前記電子部品の搭載エリアに対応する部分において形成すべき第２のパッドの形状に応じた開口部を有するようパターン形成された第３のレジスト層を形成する工程と、
    前記第３のレジスト層の開口部から露出している前記支持基材上に、前記第２のパッドを構成する複数層の金属膜を積層する工程と、
    前記第３のレジスト層を除去後、前記支持基材の各金属層が形成されている側の面に、各金属層の部分を露出させて絶縁層を形成する工程と、
    前記絶縁層上に、前記各金属層にそれぞれ接続されるビアを含む配線層を形成する工程と、
    以降、所要の層数となるまで絶縁層と配線層を交互に積層した後、前記支持基材を除去する工程とを含むことを特徴とする配線基板の製造方法。
  8. 前記複数の金属層の最外層を除去する工程を更に含むことを特徴とする請求項５から７のいずれか一項に記載の配線基板の製造方法。
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