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JP7086702B2 - 配線基板及びその製造方法、半導体装置 - Google Patents

配線基板及びその製造方法、半導体装置 Download PDF

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Description

本発明は、配線基板及びその製造方法、半導体装置に関する。
従来、配線基板の半導体チップ搭載領域に半導体チップを実装した半導体装置が知られている。配線基板と半導体チップとは、例えば、互いに形成されたはんだバンプ同士を対向させ、両者を溶融後凝固させて合金化し、電気的に接続される（例えば、特許文献１参照）。
特開２００４－２５３５４４号公報
しかしながら、配線基板の半導体チップ搭載領域に反りが生じていると、配線基板のはんだバンプと半導体チップのはんだバンプとの距離が領域により異なる。そのため、両者の距離が近い領域では、はんだ量が過剰になって近接するはんだバンプ同士が接合し、はんだブリッジによりショート不良が発生するおそれが高くなる。一方、両者の距離が遠い領域では、はんだ量が不足し、両者が接合しないオープン不良が発生するおそれが高くなる。すなわち、配線基板のはんだバンプと半導体チップのはんだバンプとの距離が領域により異なることにより、配線基板と半導体チップとの接続信頼性が低下する。
本発明は、上記の点に鑑みてなされたものであり、半導体チップを実装する際の半導体チップとの接続信頼性を向上することが可能な配線基板を提供することを課題とする。
本配線基板は、絶縁層と、前記絶縁層の一方の面に形成された複数のパッドと、を有し、前記パッドが形成された側に半導体チップ搭載領域が画定された配線基板であって、複数の前記パッドは、前記半導体チップ搭載領域に配置され、複数の前記パッドの少なくとも一部には、一方の面から前記絶縁層側に窪む凹部が形成され、前記半導体チップ搭載領域は中央部から外周部にかけて複数の領域に分割され、前記領域毎に前記パッドの前記凹部の深さが異なり、最外領域を除く前記領域において、前記半導体チップ搭載領域の外縁に近い領域ほど幅が広いことを要件とする。
開示の技術によれば、半導体チップを実装する際の半導体チップとの接続信頼性を向上することが可能な配線基板を提供できる。
第１の実施の形態に係る配線基板を例示する部分断面図である。 第１の実施の形態に係る配線基板においてパッドに形成された凹部について説明する図である。 第１の実施の形態に係る配線基板における半導体チップ搭載領域の反りを模式的に示した図である。 第１の実施の形態に係る配線基板の製造工程を例示する図である。 領域毎にパッドの凹部の深さを異ならせることの技術的意義について説明する図（その１）である。 領域毎にパッドの凹部の深さを異ならせることの技術的意義について説明する図（その２）である。 第２の実施の形態に係る配線基板を例示する部分断面図である。 第２の実施の形態に係る配線基板においてパッドに形成された凹部について説明する図である。
以下、図面を参照して発明を実施するための形態について説明する。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
〈第１の実施の形態〉
［第１の実施の形態に係る配線基板の構造］
まず、第１の実施の形態に係る配線基板の構造について説明する。図１は、第１の実施の形態に係る配線基板を例示する部分断面図である。図１を参照するに、配線基板１は、絶縁層１０と、配線層２０と、絶縁層３０と、パッド４０と、ソルダーレジスト層５０とを有している。配線基板１は、半導体チップを搭載可能であり、パッド４０が形成された側に半導体チップ搭載領域Ｓが画定されている。
なお、本実施の形態では、便宜上、配線基板１のソルダーレジスト層５０側を上側又は一方の側、絶縁層１０側を下側又は他方の側とする。又、各部位のソルダーレジスト層５０側の面を上面又は一方の面、絶縁層１０側の面を下面又は他方の面とする。但し、配線基板１は天地逆の状態で用いることができ、又は任意の角度で配置することができる。又、平面視とは対象物を絶縁層１０の上面の法線方向から視ることを指し、平面形状とは対象物を絶縁層１０の上面の法線方向から視た形状を指すものとする。
絶縁層１０は、例えば、多層配線の層間絶縁層として、ビルドアップ工法を用いて形成することができる絶縁層である。従って、絶縁層１０の下層として他の配線層や他の絶縁層が積層されていてもよい。この場合、絶縁層１０や他の絶縁層に適宜ビアホールを設け、ビアホールを介して配線層同士を接続することができる。
絶縁層１０の材料としては、例えば、非感光性（熱硬化性樹脂）のエポキシ系絶縁樹脂やポリイミド系絶縁樹脂等を用いることができる。或いは、絶縁層１０の材料として、例えば、感光性のエポキシ系絶縁樹脂やアクリル系絶縁樹脂等を用いてもよい。絶縁層１０は、ガラスクロス等の補強材を有していても構わない。又、絶縁層１０は、シリカ（ＳｉＯ２）等のフィラーを含有しても構わない。絶縁層１０の厚さは、例えば１０～５０μｍ程度とすることができる。
配線層２０は、絶縁層１０の上面に形成されている。配線層２０の材料としては、例えば、銅（Ｃｕ）等を用いることができる。配線層２０の厚さは、例えば、１０～３０μｍ程度とすることができる。配線層２０は、ビアホールを介して絶縁層１０の下層となる配線層に接続することができる。
絶縁層３０は、絶縁層１０の上面に配線層２０を覆うように形成されている。絶縁層３０の材料や厚さは、例えば、絶縁層１０と同様とすることができる。絶縁層３０は、シリカ（ＳｉＯ２）等のフィラーを含有することができる。
パッド４０は、半導体チップ搭載領域Ｓの絶縁層３０の上面に複数形成されている。パッド４０の材料としては、例えば、銅（Ｃｕ）等を用いることができる。パッド４０の平面形状は、例えば、直径が６０～１００μｍ程度の円形とすることができる。パッド４０の厚さ（最厚部の厚さ）は、例えば、１０～３０μｍ程度とすることができる。パッド４０は、絶縁層３０を貫通し配線層２０の上面を露出するビアホール３０ｘ内に充填されたビア配線４５を介して、配線層２０と電気的に接続されている。ビアホール３０ｘは、ソルダーレジスト層５０側に開口されている開口部の径が配線層２０の上面によって形成された開口部の底面の径よりも大きい逆円錐台状の凹部とすることができる。
複数のパッド４０のうち少なくとも一部のパッド４０には、上面から絶縁層３０側に窪む凹部４０ｘが形成されている。凹部４０ｘの形状は、特に限定されるものではないが、例えば、内壁面が湾曲面からなる凹形状とすることができる。内壁面が湾曲面からなる凹形状としては、例えば、断面形状が略半円形や略半楕円形となる凹形状が挙げられる。ここで、略半円形とは、真円を二等分した半円のみでなく、例えば、半円よりも円弧が長いものや短いものも含む。又、略半楕円形とは、楕円を二等分した半楕円のみでなく、例えば、半楕円よりも円弧が長いものや短いものも含む。
ソルダーレジスト層５０は、絶縁層３０の上面に、パッド４０を覆うように形成されている。ソルダーレジスト層５０は、例えば、エポキシ系樹脂やアクリル系樹脂等の感光性樹脂等から形成することができる。ソルダーレジスト層５０の厚さは、例えば１０～３０μｍ程度とすることができる。
ソルダーレジスト層５０は、開口部５０ｘを有し、開口部５０ｘ内にはパッド４０の上面の一部（外周部を除く領域）が露出している。開口部５０ｘ内に露出するパッド４０は、半導体チップと接続することができる。開口部５０ｘの平面形状は、例えば、直径が４０～８０μｍ程度の円形とすることができる。必要に応じ、開口部５０ｘ内に露出するパッド４０の上面に金属層を形成したり、ＯＳＰ（Organic Solderability Preservative）処理等の酸化防止処理を施したりしてもよい。金属層の例としては、Ａｕ層や、Ｎｉ／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ／Ｐｄ／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）等を挙げることができる。
なお、開口部５０ｘ内に露出するパッド４０上に（開口部５０ｘ内に露出するパッド４０上に金属層等が形成されている場合には、金属層等の上に）、外部接続端子となるはんだバンプを形成しても構わない。外部接続端子は、半導体チップと電気的に接続するための端子となる。
但し、外部接続端子は、半導体チップを実装する前であれば任意のタイミングで形成して構わない。例えば、配線基板１が製品として出荷される場合に配線基板１にはんだバンプを形成後に出荷してもよいし、はんだバンプを形成しない状態で出荷された配線基板１を入手したものが半導体チップを実装する前に配線基板１にはんだバンプを形成してもよい。
図２は、第１の実施の形態に係る配線基板においてパッドに形成された凹部について説明する図である。より詳しくは、図２（ａ）は半導体チップ搭載領域Ｓ近傍の部分断面図、図２（ｂ）は半導体チップ搭載領域Ｓ近傍の反り量を示す図、図２（ｃ）は半導体チップ搭載領域Ｓ近傍の部分平面図である。なお、図２（ａ）は、図２（ｃ）のＡ－Ａ線に沿う断面を示している（図２（ａ）では、便宜上、凹部４０ｘの断面形状を矩形としている）。又、図２（ｂ）は、図２（ｃ）のＡ－Ａ線に沿う断面の反り量を示している。又、図２（ｃ）において凹部４０ｘの図示は省略されている。図３は、第１の実施の形態に係る配線基板における半導体チップ搭載領域の反りを模式的に示した図である。
図２（ｂ）及び図３に示すように、配線基板１の半導体チップ搭載領域Ｓは、パッド４０側が凸になるように反っている。そして、図２（ｃ）に示すように、パッド４０は、配線基板１の半導体チップ搭載領域Ｓに、例えば、エリアアレイ状に配置されている。図２（ｃ）の例では、半導体チップ搭載領域Ｓに１３行×１３列の計１６９個のパッド４０が略等間隔に配置されているが、これは一例であり、パッド４０の個数や配置は、搭載される半導体チップの仕様に応じて適宜決定される。
図２及び図３に示すように、半導体チップ搭載領域Ｓは複数の領域に分割されている。そして、図２（ａ）に示すように、領域毎にパッド４０の凹部４０ｘの深さが異なる。なお、『凹部４０ｘの深さが異なる』には、凹部４０ｘの深さがゼロの場合（すなわち、凹部４０ｘが形成されていない場合）も含むものとする。又、隣接する領域に跨って配置されたパッド４０については、何れか一の領域に属するものとして凹部４０ｘの深さを決定してよいが、例えば、平面視でより多くの面積が入っている方の領域に属するものとすることができる。
図２の例では、半導体チップ搭載領域Ｓは領域ｎ、領域ｎ－１、領域ｎ－２、領域ｎ－３の４つの領域に分割されている。領域ｎは、半導体チップ搭載領域Ｓの中央部に位置するパッド４０を含む領域である。領域ｎ－１は、領域ｎの外側に接する環状の領域である。領域ｎ－２は、領域ｎ－１の外側に接する環状の領域である。領域ｎ－３は、領域ｎ－２の外側に接し、領域ｎ－２よりも外側に配置されたパッド４０を含む領域である。
領域ｎの平面形状は円形状であり、領域ｎ－１及び領域ｎ－２の平面形状は円環状である。領域ｎ、領域ｎ－１、領域ｎ－２は、半導体チップ搭載領域Ｓの中央部に対して同心的に配置されている。領域ｎの平面形状を楕円形状とし、領域ｎ－１及び領域ｎ－２の平面形状を楕円環状としても構わない。又、領域ｎは、四角形等の矩形状を含んでもよい。
又、領域ｎの幅Ｓｎが最も狭く、領域ｎ－１の幅Ｓｎ－１は幅Ｓｎよりも広く、領域ｎ－２の幅Ｓｎ－２は幅Ｓｎ－１よりも更に広い。すなわち、最外領域である領域ｎ－３を除く領域において、半導体チップ搭載領域Ｓの外縁に近い領域ほど幅が広い。又、最外領域である領域ｎ－３を除く領域において、隣接する領域の幅の差は、半導体チップ搭載領域Ｓの外縁に近くなるほど大きい。すなわち、Ｓｎ－１－Ｓｎ＜Ｓｎ－２－Ｓｎ－１である。
又、領域ｎに配置されたパッド４０の凹部４０ｘの深さＤｎが最も深く、領域ｎ－１に配置されたパッド４０の凹部４０ｘの深さＤｎ－１は深さＤｎよりも浅く、領域ｎ－２に配置されたパッド４０の凹部４０ｘの深さＤｎ－２は深さＤｎ－１よりも更に浅い。又、領域ｎ－３に配置されたパッド４０には凹部４０ｘは形成されていなく、凹部４０ｘの深さはゼロである。このように、領域ｎに配置されたパッド４０の凹部４０ｘの深さＤｎが最も深く、半導体チップ搭載領域の外縁に近い領域に配置されたパッド４０ほど凹部４０ｘの深さが浅くなる。又、隣接する領域における凹部４０ｘの深さの差は、半導体チップ搭載領域Ｓの外縁に近くなるほど小さい。すなわち、Ｄｎ－Ｄｎ－１＞Ｄｎ－１－Ｄｎ－２＞Ｄｎ－２－Ｄｎ－３である。
又、隣接する領域の幅の差に対する隣接する領域における凹部４０ｘの深さの差の比は、半導体チップ搭載領域Ｓの外縁に近くなるほど小さい。すなわち、（Ｄｎ－Ｄｎ－１）／（Ｓｎ－１－Ｓｎ）＞（Ｄｎ－１－Ｄｎ－２）／（Ｓｎ－２－Ｓｎ－１）である。
又、図１の断面図からわかるように、領域ｎに配置されたパッド４０の凹部４０ｘの平面形状が最も大きく、領域ｎ－１に配置されたパッド４０の凹部４０ｘの平面形状は、領域ｎに配置されたパッド４０の凹部４０ｘの平面形状よりも小さい。又、領域ｎ－２に配置されたパッド４０の凹部４０ｘの平面形状は、領域ｎ－１に配置されたパッド４０の凹部４０ｘの平面形状よりも更に小さい。
又、各々の領域に配置されたパッド４０の凹部４０ｘの平面形状が、開口部５０ｘの平面形状より大きい。図１の例では、領域ｎ及び領域ｎ－１において、パッド４０の凹部４０ｘの平面形状が、開口部５０ｘの平面形状より大きく形成されている。この場合、平面視において、凹部４０ｘの外周側に開口部５０ｘの周縁部が庇状に突起する。
以上に説明した領域の幅や凹部の深さ、隣接する領域における幅や凹部の深さの関係は、図２（ｂ）に示す凸状の反りの特徴を考慮し、各パッド４０上に体積一定のはんだバンプを形成したときに、はんだバンプの頂部の位置が略同一平面上にくるように決定されている。ここで、図２（ｂ）に示す凸状の反りの特徴とは、半導体チップ搭載領域Ｓの中央部で反り量が最も大きく外周部に向かうほど反り量が小さくなる点や、中央部付近ではで反り量の変化が大きく外周部に向かうほど反り量の変化がゆるやかになる点である。なお、各パッド４０上に体積一定のはんだバンプを形成する際の効果については、図５及び図６を参照しながら詳しく後述する。
［第１の実施の形態に係る配線基板の製造方法］
次に、第１の実施の形態に係る配線基板の製造方法について、パッド４０に凹部４０ｘを形成する工程を中心に説明する。図４は、第１の実施の形態に係る配線基板の製造工程を例示する図であり、半導体チップ搭載領域Ｓ近傍を示す部分断面図である。なお、ここでは、１つの配線基板を作製する工程の例を示すが、配線基板となる複数の部分を作製し、その後個片化して各配線基板とする工程としてもよい。
まず、図４（ａ）に示す工程では、絶縁層１０と、配線層２０と、絶縁層３０と、パッド４０と、ソルダーレジスト層５０とを有する配線基板１を準備する。配線基板１において、パッド４０は、半導体チップ搭載領域Ｓに例えばセミアディティブ法により形成することができる。ソルダーレジスト層５０は、例えば、液状又はフィルム状の感光性のエポキシ系絶縁樹脂等をパッド４０を被覆するように絶縁層３０の上面に形成し、露光及び現像してパッド４０の上面の一部を露出する開口部５０ｘを形成する。なお、この段階では、パッド４０に凹部４０ｘは形成されていない。
次に、図４（ｂ）に示す工程では、ソルダーレジスト層５０の上面に開口部３００ｘ、３００ｙ、及び３００ｚを有するレジスト層３００を配置する。具体的には、例えば、ソルダーレジスト層５０の上面に感光性のドライフィルムレジストを配置し、露光及び現像をして開口部３００ｘ、３００ｙ、及び３００ｚを形成する。開口部３００ｘは領域ｎ（図２参照）に位置する開口部５０ｘと連通するように形成し、開口部３００ｙは領域ｎ－１（図２参照）に位置する開口部５０ｘと連通するように形成する。又、開口部３００ｚは領域ｎ－２（図２参照）に位置する開口部５０ｘと連通するように形成する。なお、領域ｎ－３（図２参照）に位置する開口部５０ｘは露出しないようにする。
平面視において、開口部３００ｘの開口面積が最も大きく、開口部３００ｙの開口面積は開口部３００ｘの開口面積よりも小さく、開口部３００ｚの開口面積は開口部３００ｙの開口面積よりも更に小さい。開口部３００ｘ、３００ｙ、及び３００ｚの平面形状は例えば円形であり、この場合、開口部３００ｘが最も直径が大きく、開口部３００ｙは開口部３００ｘよりも小径であり、開口部３００ｚは開口部３００ｙよりも更に小径である。
次に、図４（ｃ）に示す工程では、レジスト層３００をマスクとして、開口部３００ｘ及び開口部５０ｘ内、開口部３００ｙ及び開口部５０ｘ内、並びに開口部３００ｚ及び開口部５０ｘ内に露出するパッド４０を上面側からエッチングして凹部４０ｘを形成する。開口部３００ｘ、３００ｙ、及び３００ｚの開口面積が異なるため、開口面積が大きい開口部内に露出するパッド４０ほど、凹部４０ｘが深くかつ広く形成される。具体的には、開口面積の最も大きな開口部３００ｘ及び開口部５０ｘ内に露出するパッド４０が最もエッチングされ、最も深くかつ広い凹部４０ｘが形成される。開口部３００ｙ及び開口部５０ｘ内に露出するパッド４０に形成される凹部４０ｘが次に深くかつ広く、開口部３００ｚ及び開口部５０ｘ内に露出するパッド４０に形成される凹部４０ｘが最も浅くかつ狭くなる。
なお、開口部３００ｘ、３００ｙ、及び３００ｚの平面形状が円形である場合の開口径と凹部４０ｘの深さとの一例を挙げると下記の通りである。開口部３００ｘの開口径が８０μｍの場合で凹部４０ｘの深さＤｎが約１５μｍ、開口部３００ｙの開口径が４０μｍの場合で凹部４０ｘの深さＤｎ－１が約８μｍ、開口部３００ｚの開口径が２０μｍの場合で凹部４０ｘの深さＤｎ－２が約３μｍとなる。
パッド４０が銅から形成されている場合には、例えば、塩化第二銅水溶液を用いてエッチングすることができる。この場合、等方性のエッチングとなるため、パッド４０は深さ方向と幅方向に同時にエッチングされる。そのため、エッチング時間等の調整により、平面視において開口部５０ｘよりも大きな凹部４０ｘを形成することができる。図４（ｃ）の例では、領域ｎ、領域ｎ－１、及び領域ｎ－２（図２参照）において、パッド４０の凹部４０ｘの平面形状が、開口部５０ｘの平面形状より大きく形成されている。
次に、図４（ｄ）に示す工程では、レジスト層３００を除去する。レジスト層３００を除去後、必要に応じ、開口部５０ｘ内に露出するパッド４０の上面に前述の金属層を形成したり、ＯＳＰ処理等の酸化防止処理を施したりすることで、配線基板１が完成する。
ここで、半導体チップ搭載領域を複数の領域に分割し、領域毎にパッド４０の凹部４０ｘの深さを異ならせることの技術的意義について説明する。
図２（ｂ）に示すように、配線基板１において、半導体チップ搭載領域Ｓの反り量は、半導体チップ搭載領域Ｓの中央部が最も大きく外周部に向かうに従って小さくなる。
仮に、各パッド４０に凹部４０ｘが形成されていない配線基板１Ｘ（比較例）を考える。図５（ａ）に示すように、配線基板１Ｘの半導体チップ搭載領域に配置されたパッド４０上に（パッド４０の図示は省略）、体積一定のはんだバンプ６０を形成する。はんだバンプ６０の形成には一定の径を有するはんだボールを用いるため、必然的に、はんだバンプ６０の体積は一定となる。この場合、半導体チップ搭載領域の凸状の反りに起因し、はんだバンプ６０の頂部の位置は半導体チップ搭載領域の中央部で最も高く外周部に向かうに従って低くなる。
この状態で、電極１１０にはんだバンプ１２０が形成された半導体チップ１００を半導体チップ搭載領域に実装する。この場合、シリコン等からなる半導体チップ１００には殆ど反りがないため、配線基板１Ｘのはんだバンプ６０の頂部と半導体チップ１００のはんだバンプ１２０の頂部との距離は、半導体チップ搭載領域の中央部で最も狭く外周部に向かうに従って広くなる。
図５（ｂ）に示すように、半導体チップ１００を配線基板１Ｘの半導体チップ搭載領域に実装すると、半導体チップ搭載領域の中央部では、はんだ量が過剰となり、はんだブリッジによるショート不良が発生するおそれが高くなる。一方、半導体チップ搭載領域の外周部では、はんだ量が不足し、配線基板１Ｘのはんだバンプ６０と半導体チップ１００のはんだバンプ１２０とが接合しないオープン不良が発生するおそれが高くなる。すなわち、はんだバンプ６０の頂部の位置が半導体チップ搭載領域の中央部と外周部とで異なることにより、配線基板１Ｘと半導体チップ１００との接続信頼性が低下する。
これに対して、配線基板１では、半導体チップ搭載領域を複数の領域に分割し、領域毎にパッド４０に形成する凹部４０ｘの深さを変えている。そして、領域の幅や凹部の深さ、隣接する領域における幅や凹部の深さの関係は、図２（ｂ）に示す凸状の反りの特徴を考慮し、各パッド４０上に体積一定のはんだバンプを形成したときに、はんだバンプの頂部の位置が略同一平面上にくるように決定されている。
具体的には、半導体チップ搭載領域の中央部の領域に配置されたパッド４０の凹部４０ｘの深さを最も深く、半導体チップ搭載領域の外縁に近い領域に配置されたパッド４０ほど凹部４０ｘの深さを浅くしている。又、最外領域である領域ｎ－３を除く領域において、半導体チップ搭載領域の外縁に近い領域ほど幅を広くしている。又、最外領域である領域ｎ－３を除く領域において、隣接する領域の幅の差を、半導体チップ搭載領域の外縁に近くなるほど大きくしている。又、隣接する領域における凹部４０ｘの深さの差を、半導体チップ搭載領域の外縁に近くなるほど小さくしている。又、隣接する領域の幅の差に対する隣接する領域における凹部４０ｘの深さの差の比を、半導体チップ搭載領域の外縁に近くなるほど小さくしている。
このため、配線基板１の半導体チップ搭載領域に配置されたパッド４０上にはんだバンプ６０を形成すると、図６（ａ）に示すように、図２（ｂ）に示す半導体チップ搭載領域近傍の反りに起因するはんだバンプの頂部の位置の高さ方向のばらつきが相殺される。そして、はんだバンプ６０の頂部の位置は半導体チップ搭載領域の中央部から外周部にかけて略一定となる。なお、図６において、パッド４０の図示は省略している。言い換えれば、半導体チップ搭載領域の反り量を考慮し、パッド４０上にはんだバンプ６０を形成する際に、はんだバンプ６０の頂部の位置が半導体チップ搭載領域の中央部から外周部にかけて略一定となるように、各領域の凹部４０ｘの深さ等を設計する。
この状態で、電極１１０にはんだバンプ１２０が形成された半導体チップ１００を半導体チップ搭載領域に実装する。この場合、配線基板１のはんだバンプ６０の頂部と半導体チップ１００のはんだバンプ１２０の頂部との距離は、半導体チップ搭載領域の中央部から外周部にかけて略一定となる。
なお、凹部４０ｘの深さとはんだバンプ６０の高さの一例を挙げると下記の通りである。深さＤｎが１５μｍの場合はんだバンプ６０の高さが約３０μｍ、深さＤｎ－１が８μｍの場合はんだバンプ６０の高さが約３５μｍ、深さＤｎ－２が３μｍの場合はんだバンプ６０の高さが約３８μｍ、深さＤｎ－３が０μｍの場合はんだバンプ６０の高さが約４０μｍとなる。なお、ここでは、はんだバンプ６０の高さは、ソルダーレジスト層５０の上面からはんだバンプ６０の頂部（最も高い位置）までの高さを意味する。
図６（ｂ）に示すように、半導体チップ１００を配線基板１の半導体チップ搭載領域に実装すると、半導体チップ搭載領域の中央部から外周部にかけてはんだバンプ６０の頂部の位置が略一定となるため、ショート不良やオープン不良が発生するおそれが低くなる。すなわち、はんだバンプ６０の頂部の位置が半導体チップ搭載領域の中央部から外周部にかけて略一定となることにより、各々のパッド４０と各々の電極１１０とが、はんだバンプ６０及び１２０が溶融後凝固して合金化したバンプにより確実に接続される。これにより、配線基板１の半導体チップ搭載領域に半導体チップ１００を搭載した半導体装置において、配線基板１と半導体チップ１００との接続信頼性を向上することができる。
なお、以上の説明では半導体チップ搭載領域Ｓを領域ｎ、ｎ－１、ｎ－２、ｎ－３の４つの領域に分割する例を示した。しかし、半導体チップ搭載領域Ｓは、半導体チップ搭載領域Ｓの反りを考慮し、２つや３つの領域に分割してもよいし、５つ以上の領域に分割してもよい。要するに、半導体チップ搭載領域Ｓ近傍の反りに起因するはんだバンプの頂部の位置の高さ方向のばらつきが相殺できるような任意の個数の領域に分割することができる。
〈第２の実施の形態〉
第２の実施の形態では、第１の実施の形態とは反り方向が異なる配線基板の例を示す。なお、第２の実施の形態において、既に説明した実施の形態と同一構成部品についての説明は省略する場合がある。
図７は、第２の実施の形態に係る配線基板を例示する部分断面図である。図７を参照するに、配線基板２は、配線基板１と同一の層構造を有している。但し、配線基板２では、中央部の領域に配置されたパッド４０の凹部４０ｘの深さが最も浅く、半導体チップ搭載領域Ｓの外縁に近い領域に配置されたパッド４０ほど凹部４０ｘの深さが深い。
図８は、第２の実施の形態に係る配線基板においてパッドに形成された凹部について説明する図である。より詳しくは、図８（ａ）は半導体チップ搭載領域Ｓ近傍の部分断面図、図８（ｂ）は半導体チップ搭載領域Ｓ近傍の反り量を示す図、図８（ｃ）は半導体チップ搭載領域Ｓ近傍の部分平面図である。なお、図８（ａ）は、図８（ｃ）のＢ－Ｂ線に沿う断面を示している（図８（ａ）では、便宜上、凹部４０ｘの断面形状を矩形としている）。又、図８（ｂ）は、図８（ｃ）のＢ－Ｂ線に沿う断面の反り量を示している。又、図８（ｃ）において凹部４０ｘの図示は省略されている。
図８に示すように、配線基板２の半導体チップ搭載領域Ｓは、パッド４０側が凹になるように反っている。配線基板の層構成や各層を構成する材料、配線の粗密の分布等の条件によっては、半導体チップ搭載領域Ｓが凸状に反らず、凹状に反る場合がある。
配線基板２の場合も、領域の幅や凹部の深さ、隣接する領域における幅や凹部の深さの関係は、図８（ｂ）に示す凹状の反りの特徴を考慮し、各パッド４０上に体積一定のはんだバンプを形成したときに、はんだバンプの頂部の位置が略同一平面上にくるように決定されている。
具体的には、領域ｎの幅Ｓｎが最も狭く、領域ｎ－１の幅Ｓｎ－１は幅Ｓｎよりも広く、領域ｎ－２の幅Ｓｎ－２は幅Ｓｎ－１よりも更に広い。すなわち、最外領域である領域ｎ－３を除く領域において、半導体チップ搭載領域Ｓの外縁に近い領域ほど幅が広い。又、最外領域である領域ｎ－３を除く領域において、隣接する領域の幅の差は、半導体チップ搭載領域Ｓの外縁に近くなるほど大きい。すなわち、Ｓｎ－１－Ｓｎ＜Ｓｎ－２－Ｓｎ－１である。
又、領域ｎに配置されたパッド４０の凹部４０ｘの深さＤｎが最も浅く（Ｄｎ＝０）、領域ｎ－１に配置されたパッド４０の凹部４０ｘの深さＤｎ－１は深さＤｎよりも深い。又、領域ｎ－２に配置されたパッド４０の凹部４０ｘの深さＤｎ－２は深さＤｎ－１よりも更に深く、領域ｎ－３に配置されたパッド４０の凹部４０ｘの深さＤｎ－３は深さＤｎ－２よりも更に深い。例えば、凹部４０ｘの深さＤｎ＝０μｍ、Ｄｎ－１＝７μｍ、Ｄｎ－２＝１２μｍ、Ｄｎ－３＝１５μｍとすることができる。
このように、領域ｎに配置されたパッド４０の凹部４０ｘの深さＤｎが最も浅く、半導体チップ搭載領域の外縁に近い領域に配置されたパッド４０ほど凹部４０ｘの深さが深くなる。又、隣接する領域における凹部４０ｘの深さの差は、半導体チップ搭載領域Ｓの外縁に近くなるほど小さい。すなわち、Ｄｎ－１－Ｄｎ＞Ｄｎ－２－Ｄｎ－１＞Ｄｎ－３－Ｄｎ－２である。
又、隣接する領域の幅の差に対する隣接する領域における凹部４０ｘの深さの差の比は、半導体チップ搭載領域Ｓの外縁に近くなるほど小さい。すなわち、（Ｄｎ－１－Ｄｎ）／（Ｓｎ－１－Ｓｎ）＞（Ｄｎ－２－Ｄｎ－１）／（Ｓｎ－２－Ｓｎ－１）である。
これにより、図６の場合と同様に、半導体チップ１００を配線基板２の半導体チップ搭載領域に実装すると、半導体チップ搭載領域の中央部から外周部にかけてはんだバンプ６０の頂部の位置が略一定となる。そのため、ショート不良やオープン不良が発生するおそれが低くなる。すなわち、はんだバンプ６０の頂部の位置が半導体チップ搭載領域の中央部から外周部にかけて略一定となることにより、各々のパッド４０と各々の電極１１０とが、はんだバンプ６０及び１２０が溶融後凝固して合金化したバンプにより確実に接続される。これにより、配線基板２の半導体チップ搭載領域に半導体チップ１００を搭載した半導体装置において、配線基板２と半導体チップ１００との接続信頼性を向上することができる。
以上、好ましい実施の形態等について詳説したが、上述した実施の形態等に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態等に種々の変形及び置換を加えることができる。
１、２ 配線基板
１０、３０ 絶縁層
２０ 配線層
３０ｘ ビアホール
４０ パッド
４０ｘ 凹部
４５ ビア配線
５０ ソルダーレジスト層
５０ｘ 開口部
６０、１２０ はんだバンプ
１００ 半導体チップ
１１０ 電極

Claims (9)

  1. 絶縁層と、前記絶縁層の一方の面に形成された複数のパッドと、を有し、前記パッドが形成された側に半導体チップ搭載領域が画定された配線基板であって、
    複数の前記パッドは、前記半導体チップ搭載領域に配置され、
    複数の前記パッドの少なくとも一部には、一方の面から前記絶縁層側に窪む凹部が形成され、
    前記半導体チップ搭載領域は中央部から外周部にかけて複数の領域に分割され、前記領域毎に前記パッドの前記凹部の深さが異なり、
    最外領域を除く前記領域において、前記半導体チップ搭載領域の外縁に近い領域ほど幅が広いことを特徴とする配線基板。
  2. 前記半導体チップ搭載領域は前記パッド側が凸になるように反っており、
    前記中央部の領域に配置された前記パッドの前記凹部の深さが最も深く、前記半導体チップ搭載領域の外縁に近い領域に配置された前記パッドほど前記凹部の深さが浅いことを特徴とする請求項１に記載の配線基板。
  3. 前記半導体チップ搭載領域は前記パッド側が凹になるように反っており、
    前記中央部の領域に配置された前記パッドの前記凹部の深さが最も浅く、前記半導体チップ搭載領域の外縁に近い領域に配置された前記パッドほど前記凹部の深さが深いことを特徴とする請求項１に記載の配線基板。
  4. 隣接する前記領域における前記凹部の深さの差は、前記半導体チップ搭載領域の外縁に近くなるほど小さいことを特徴とする請求項２又は３に記載の配線基板。
  5. 最外領域を除く前記領域において、隣接する前記領域の幅の差は、前記半導体チップ搭載領域の外縁に近くなるほど大きいことを特徴とする請求項１乃至４の何れか一項に記載の配線基板。
  6. 複数の前記パッドは、前記凹部が形成されていないパッドを含むことを特徴とする請求項１乃至５の何れか一項に記載の配線基板。
  7. 請求項１乃至６の何れか一項に記載の配線基板と、
    前記配線基板の前記半導体チップ搭載領域に搭載された半導体チップと、を有し、
    各々の前記パッドと前記半導体チップの各々の電極とが、はんだバンプを介して電気的に接続されたことを特徴とする半導体装置。
  8. 絶縁層と、前記絶縁層の一方の面に形成された複数のパッドと、を有し、前記パッドが形成された側に半導体チップ搭載領域が画定された配線基板の製造方法であって、
    前記半導体チップ搭載領域に複数のパッドを形成する工程と、
    複数の前記パッドの少なくとも一部に、一方の面から前記絶縁層側に窪む凹部を形成する工程と、を有し、
    前記凹部を形成する工程では、前記半導体チップ搭載領域を中央部から外周部にかけて複数の領域に分割し、前記領域毎に前記パッドに形成する前記凹部の深さを変え、
    最外領域を除く前記領域において、前記半導体チップ搭載領域の外縁に近い領域ほど幅が広いことを特徴とする配線基板の製造方法。
  9. 前記絶縁層の一方の面に、前記半導体チップ搭載領域に配置された複数の前記パッドを被覆するソルダーレジスト層を形成する工程と、
    前記ソルダーレジスト層に、各々の前記パッドの一方の面を露出する第１開口部を形成する工程と、
    前記ソルダーレジスト層上に、少なくとも一部の前記第１開口部と連通する第２開口部が形成されたレジスト層を形成する工程と、
    前記レジスト層をマスクとして、前記第１開口部及び前記第２開口部内に露出する前記パッドを一方の面側からエッチングして前記凹部を形成する工程と、を有し、
    前記レジスト層を形成する工程では、前記領域毎に前記第２開口部の開口面積を異ならせ、
    前記凹部を形成する工程では、開口面積が大きい前記第２開口部内に露出する前記パッドほど、前記凹部が深く形成されることを特徴とする請求項８に記載の配線基板の製造方法。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006104499A (ja) 2004-10-01 2006-04-20 Dainippon Screen Mfg Co Ltd エッチング方法
JP2007081150A (ja) 2005-09-14 2007-03-29 Rohm Co Ltd 半導体装置及び基板
JP2007123545A (ja) 2005-10-28 2007-05-17 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2009224697A (ja) 2008-03-18 2009-10-01 Asmo Co Ltd プリント基板及び電子部品実装基板
JP2016213222A (ja) 2015-04-30 2016-12-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004253544A (ja) 2003-02-19 2004-09-09 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP4401386B2 (ja) * 2005-05-24 2010-01-20 パナソニック株式会社 ハンダバンプ形成方法および半導体素子の実装方法
SG136004A1 (en) * 2006-03-27 2007-10-29 Micron Techonology Inc Semiconductor constructions having interconnect structures, methods of forming interconnect structures, and methods of forming semiconductor constructions
JP5221315B2 (ja) * 2008-12-17 2013-06-26 新光電気工業株式会社 配線基板及びその製造方法
US8546925B2 (en) * 2011-09-28 2013-10-01 Texas Instruments Incorporated Synchronous buck converter having coplanar array of contact bumps of equal volume
KR20160022603A (ko) * 2014-08-20 2016-03-02 삼성전기주식회사 플립칩 패키지 및 그 제조 방법
CN105489580B (zh) * 2014-09-17 2018-10-26 日月光半导体制造股份有限公司 半导体衬底及半导体封装结构
US9431351B2 (en) * 2014-10-17 2016-08-30 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package and manufacturing method of the same
JP2017041500A (ja) * 2015-08-18 2017-02-23 イビデン株式会社 プリント配線板および半導体パッケージ
KR20170042429A (ko) * 2015-10-08 2017-04-19 삼성전자주식회사 반도체 패키지
JP2017152646A (ja) * 2016-02-26 2017-08-31 富士通株式会社 電子部品、電子装置及び電子機器

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006104499A (ja) 2004-10-01 2006-04-20 Dainippon Screen Mfg Co Ltd エッチング方法
JP2007081150A (ja) 2005-09-14 2007-03-29 Rohm Co Ltd 半導体装置及び基板
JP2007123545A (ja) 2005-10-28 2007-05-17 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2009224697A (ja) 2008-03-18 2009-10-01 Asmo Co Ltd プリント基板及び電子部品実装基板
JP2016213222A (ja) 2015-04-30 2016-12-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

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