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JP5460388B2 - 半導体装置及びその製造方法 - Google Patents

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JP5460388B2
JP5460388B2 JP2010052961A JP2010052961A JP5460388B2 JP 5460388 B2 JP5460388 B2 JP 5460388B2 JP 2010052961 A JP2010052961 A JP 2010052961A JP 2010052961 A JP2010052961 A JP 2010052961A JP 5460388 B2 JP5460388 B2 JP 5460388B2
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裕治 国本
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Shinko Electric Industries Co Ltd
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Shinko Electric Industries Co Ltd
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Description

本発明は、半導体装置及びその製造方法に関し、特に、複数の配線層が絶縁層を介在させて積層され、各絶縁層に形成されたビアを介して層間接続された構造を有する配線基板に半導体素子が内蔵された半導体装置及びその製造方法に関する。
かかる半導体装置において配線基板は、その内部に半導体素子を埋め込み実装しているという点で、以下の記述では便宜上、「半導体パッケージ」もしくは単に「パッケージ」ともいう。
多層構造の配線基板を製造する技術として、ビルドアップ法が広く用いられている。このビルドアップ法を用いた多層配線基板は、層間絶縁層の材料（代表的には、樹脂）とビアホール形成プロセスの組合せにより多種類のものが作製可能であり、その典型的なプロセスは、支持基材としてのコア基板を中心としてその両面に、絶縁層の形成、絶縁層におけるビアホールの形成、ビアホールの内部への導体充填（ビア）を含めた配線層の形成を順次繰り返して積み上げていくものである。かかる構造では、配線層と絶縁層の部分はビルドアップ法で積層しているので薄く形成することができるが、コア基板の部分は配線基板に剛性をもたせるために相応の厚さを必要とし、パッケージ全体としての薄型化に限界があった。
そのため、最近では、配線基板（半導体パッケージ）の更なる薄型化を図るべく、コア基板（支持基材）を除去した構造が採用されている。かかる構造の配線基板は、コアの部分が無いという意味で、「コアレス基板」とも呼ばれている。かかるコアレス基板を作製する方法についてはその詳細は省略するが、基本的なプロセスは、支持体としての仮基板上に所要数のパッド（端子部）を形成後、該パッド及び仮基板上にビルドアップ層（ビアホールを有した絶縁層、ビアホールの内部を充填して下層の配線層（パッド）に接続される配線層）を順次形成し、最終的に仮基板（支持体）を除去するものである。
このようなコアレス基板を用いて半導体装置を構成する場合、その１つの形態として、基板の一方の面に半導体素子を搭載し、他方の面に外部接続端子を接合した構造がある。図７はその一例を示したものである。
図７に示す半導体装置６０において、７０は配線基板（コアレス基板）を示し、４層の配線層７１，７３，７５，７７と３層の絶縁層（典型的には、樹脂層）７２，７４，７６が積層された構造を有している。各配線層７１，７３，７５，７７は、各絶縁層７２，７４，７６にそれぞれ形成されたビア７３ａ，７５ａ，７７ａを介して相互に電気的に接続されている。
基板７０の一方の面から露出するパッド７１Ｐ（当該配線層７１の一部）には、半導体素子（典型的には、シリコンチップ）６１の電極パッド（図示せず）がはんだバンプ６２を介してフリップチップ接続されている。さらに、その搭載されたチップ６１と基板７０との間隙に充填されたアンダーフィル樹脂６３（硬化後）により、チップ６１が基板７０に固定化されている。基板７０の他方の面には、当該配線層７７の所要の箇所に画定されたパッド７７Ｐの部分を露出させて保護膜（ソルダレジスト層）７８が形成され、その露出しているパッド７７Ｐに外部接続端子（はんだボール６５）が接合されている。
つまり、この形態の半導体装置６０は、基板７０の熱膨張係数（ＣＴＥ）と大きく異なるＣＴＥを有した半導体チップ６１が基板７０の一方の面に搭載されているため、この基板構造を上下方向に見たときにＣＴＥの分布が上下非対称となっている。
また、コアレス基板と同様に最終的に支持体を除去することで薄型化を意図した半導体装置の他の形態としては、半導体素子を基板に表面実装するのではなく、基板に埋め込み実装させたものがある。
これに関連する技術の一例は、下記の特許文献１に記載されている。この特許文献１には、支持体上に半導体素子（チップ）を搭載し、このチップを埋め込むように絶縁層を形成後、このチップの電極に接続されるように配線層を形成し、さらにこの配線層のパッドの部分を露出させてソルダレジスト層で被覆し、最終的に支持体を除去することが開示されている。
特開２００６−２２２１６４号公報
上述したように配線基板に半導体素子を表面実装するタイプの半導体装置では、素子と基板間は導電性バンプ（はんだボール等）を介して接続されるため（図７参照）、そのバンプの大きさに依存して素子端子間のピッチをファイン化（狭ピッチ化）できないという問題があった。バンプの大きさを小さくすれば狭ピッチ化も可能ではあるが、その場合、ハンドリングや基板上へのボール振込みが容易に行えないといった別の問題が生じる。
また、バンプの径の分だけ半導体装置全体としての厚さが増大する。加えて、半導体素子（チップ＝ダイ）の実装時にはピックアップやダイアタッチ等のハンドリング上の制約から、ある程度の強度が必要であるため、相当の厚さ（現状の技術では１００μｍ以上）が必要になる。このため、全体としての厚さが更に増大するという問題があった。
上記の特許文献１に記載されているような、半導体素子を基板内に埋め込むタイプの半導体装置では、素子と基板の接続にバンプを使用していないので、このような問題に対応することは可能である。
しかしながら、この特許文献１に記載された半導体装置も含めて、パッケージ自体が薄型の構造（コアレス基板）となっている現状の半導体装置においては、上下非対称の構造となっている（つまり、半導体素子の電極端子側にのみ絶縁層及び配線層が積層された構造であり、この構造を上下方向に見たときに熱膨張係数（ＣＴＥ）の分布が上下非対称となっている）ため、基板に反りが発生し易いという課題があった。
また、いわゆるパッケージ・オン・パッケージ（ＰＯＰ）構造やマルチチップ・パッケージ（ＭＣＰ）構造に適用する場合、当該基板に実装される素子の背面側（その電極端子が形成されている側と反対側の面）には配線及び外部端子が設けられていないため、当該基板に他のパッケージやチップキャパシタ等の表面実装（ＳＭＴ）部品を搭載する際にその接続端子の配置や搭載位置が制約され、搭載の自由度が制限される。つまり、このような不都合を招くことなくＰＯＰ構造等に容易に適用することができないという課題があった。
本発明は、かかる従来技術における課題に鑑み創作されたもので、薄型化及び素子端子間の狭ピッチ化を可能にする一方で、基板の反りの低減化を図り、ＰＯＰ構造等に容易に適用することができる半導体装置及びその製造方法を提供することを目的とする。
上記の従来技術の課題を解決するため、本発明の一形態によれば、電極端子が形成されている側の第１の面及びこれと反対側の第２の面を有する半導体素子と、前記半導体素子が埋め込まれた第１の絶縁層と、前記第２の面側の前記第１の絶縁層に形成された第２の絶縁層と、前記第１の絶縁層に形成され、前記半導体素子の電極端子に到達する第１のビアホールと、前記第１の前記絶縁層上に形成され、前記第１のビアホール内に設けられた第１のビアと一体的に形成され、前記電極端子と直接接続された前記第１の配線層と、前記第２の絶縁層の表面側からレーザ加工されて前記第２の絶縁層及び前記第１絶縁層を貫通して形成され、前記第１の配線層に到達すると共に、前記第２の面側から前記第１の面側になるにつれて直径が小さくなる第２のビアホールと、前記第２の絶縁層上に形成され、前記第２のビアホール内に設けられた第２のビアによって前記第１の配線層に接続された第２の配線層とを有することを特徴とする半導体装置が提供される。
また、上記の従来技術の課題を解決するため、本発明の他の形態によれば、電極端子が形成されている側の第１の面及びこれと反対側の第２の面を有する半導体素子を、前記第１の面側を上にして第１の支持体上に搭載する工程と、前記第１の支持体上に、前記半導体素子を封止するように第１の絶縁層を形成する工程と、前記第１の絶縁層上に、該第１の絶縁層に形成される第１のビアを介して前記半導体素子の電極端子に接続される第１の配線層を形成する工程と、前記第１の支持体を除去する工程と、前記第１の支持体の除去後の構造体を、前記第２の面側を上にして第２の支持体上に搭載する工程と、前記第２の面上に、前記第１の絶縁層を貫通して形成される第２のビアを介して前記第１の配線層に接続される第２の配線層を形成する工程と、前記第２の支持体を除去する工程とを含むことを特徴とする半導体装置の製造方法が提供される。
本発明の一形態に係る半導体装置の構成によれば、半導体素子と配線基板（の配線層）とは、従来形（図７）に見られたようなバンプ６２（現状技術ではバンプ径は５０μｍ以上で比較的大きい）を介して接続されているのではなく、半導体素子が埋め込まれた絶縁層に形成された第１のビアを介して直接接続されている。これにより、半導体装置全体として薄型化を図ることができる。また、現状のバンプ径に対してビア径は小さいため、半導体素子の端子間の狭ピッチ化に対応することができる。
また、半導体素子が埋め込まれた絶縁層を挟んでその両面、すなわち、当該素子の第１の面側（電極端子が形成されている側）と第２の面側（背面側）にそれぞれ絶縁層及び配線層が積層されているので、この構造を上下方向に見たときに熱膨張係数（ＣＴＥ）の分布が上下対称に近い状態となっている。これにより、例えば、本装置（半導体素子内蔵基板）をマザーボード等に実装する場合において端子接続の際のリフローによる熱が加わった時でも、基板に反りが発生するのを抑制することができる（基板の反りの低減化）。
また、本装置（半導体素子内蔵基板）をＰＯＰ構造やＭＣＰ構造に適用した場合に、半導体素子の第２の面側（背面側）にも配線層が形成されているので、従来技術に見られたような不都合を招くことなく、他のパッケージやＳＭＴ部品の搭載の自由度を高めることができる。つまり、ＰＯＰ構造等に容易に適用することが可能となる。
本発明の他の形態に係る半導体装置の製造方法によれば、その最終生成物である半導体装置の構成は上記の形態に係る半導体装置と基本的に同等であるので、上記と同様の作用効果を奏することができる。さらに、この製造方法によれば、半導体素子を第１の絶縁層で封止した後の工程で、半導体素子の第２の面（背面）を第１の絶縁層と共に研削しているので、更なる薄型化に寄与するとともに、付加的な効果も得られる。この付加的な効果については、後述する発明の実施の形態において詳細に説明する。
本発明の一実施形態に係る半導体装置の構成を示す断面図である。 図１の半導体装置の製造工程の一例（その１）を示す断面図である。 図２の製造工程に続く製造工程（その２）を示す断面図である。 図３の製造工程に続く製造工程（その３）を示す断面図である。 図４の製造工程に続く製造工程（その４）を示す断面図である。 図５の製造工程に続く製造工程（その５）を示す断面図である。 従来形の一例に係るコアレス基板を用いた半導体装置の構成を示す断面図である。
以下、本発明の好適な実施の形態について、添付の図面を参照しながら説明する。
図１は、本発明の一実施形態に係る半導体装置の構成を断面図の形態で示したものである。
本実施形態に係る半導体装置１０は、配線基板（パッケージ）３０に所要個数（図示の例では１個）の半導体素子（チップ）２０が埋め込まれた形態を有している。基板３０に埋め込まれる半導体素子２０は、例えば、ウエハレベルプロセスを用いてシリコンウエハに作り込まれた複数のデバイスを各デバイス単位にダイシングして得られたシリコンチップ（「ダイ」ともいう。）であり、ＣＰＵ等の能動素子である。
配線基板（パッケージ）３０は、図示のように４層の配線層３２，３４，３６，３８と４層の絶縁層３１，３３，３５，３７が積層された構造を有している。このうち、チップ２０を埋め込み封止している絶縁層３１は、他の絶縁層３３，３５，３７よりも厚く形成されており、半導体装置１０の支持基材（コア）としての役割を果たす。この絶縁層３１の一方の面３１ａ（図示の例では下面）には、下側方向において１層目となる配線層３２が所要のパターン形状に形成されている。
チップ２０は、その電極端子２１が形成されている側の面（フェイス面２０ａ）を絶縁層３１の一方の面３１ａ方向に向けて、そのフェイス面２０ａ及び側面周囲２０ｃが絶縁層３１に被覆され、反対側の背面２０ｂが絶縁層３１の他方の面３１ｂ（図示の例では上面）と同一平面となるように絶縁層３１に埋め込まれている。１層目の配線層３２は、絶縁層３１に形成されたビアホールに充填された導体（ビア３２ａ）を介してチップ２０の電極端子２１に接続されている。
さらに、配線層３２を覆うように絶縁層３３が形成され、この絶縁層３３上に、下側方向において２層目となる配線層３４が所要のパターン形状に形成されている。この配線層３４は、絶縁層３３に形成されたビアホールに充填された導体（ビア３４ａ）を介して１層目の配線層３２に接続されている。２層目の配線層３４は、本実施形態では基板３０の最外層の配線層を構成する。
チップ２０を封止している絶縁層３１の他方の面３１ｂには、絶縁層３５が形成されており、さらにこの絶縁層３５上に、上側方向において１層目となる配線層３６が所要のパターン形状に形成されている。この配線層３６は、絶縁層３５上で、チップ２０の実装エリアの内側に対応する部分（チップ２０の背面２０ｂに対応する部分）に延在するようパターニングされている。また、この配線層３６は、チップ２０の実装エリアの外側の領域において絶縁層３５及び絶縁層３１を貫通形成されたビアホールに充填された導体（ビア３６ａ）を介して下側の１層目の配線層３２に接続されている。
さらに、配線層３６を覆うように絶縁層３７が形成され、この絶縁層３７上に、上側方向において２層目となる配線層３８が所要のパターン形状に形成されている。この配線層３８は、絶縁層３７に形成されたビアホールに充填された導体（ビア３８ａ）を介して１層目の配線層３６に接続されている。同様に、この２層目の配線層３８は最外層の配線層を構成する。
絶縁層３１，３３，３５，３７の材料としては、ビルドアップ樹脂として広く使用されているエポキシ系樹脂やポリイミド系樹脂、フェノール樹脂等が好適に用いられる。配線層３２，３４，３６，３８の材料としては、代表的に銅（Ｃｕ）が用いられる。
ただし、最外層の配線層３４，３８の所要の箇所に画定されるパッドＰ１，Ｐ２の部分には、本パッケージ（配線基板３０）をマザーボード等に実装する際、もしくは他のパッケージとの間でＰＯＰ構造を形成する際に使用される外部接続端子（はんだボール等）、あるいは他の電子部品（半導体素子等の能動素子やチップキャパシタ等の受動素子）の電極端子等が接合されるので、その接合の際のコンタクト性を良くするために適当な表面処理を施している。例えば、ニッケル（Ｎｉ）めっき及び金（Ａｕ）めっきをこの順に、あるいはＮｉめっき、パラジウム（Ｐｄ）めっき及びＡｕめっきをこの順に施している。つまり、パッドＰ１，Ｐ２の部分は、Ｃｕ／Ｎｉ／ＡｕもしくはＣｕ／Ｎｉ／Ｐｄ／Ａｕの層構造からなっている。
さらに、配線基板３０の両面には、それぞれ当該パッドＰ１，Ｐ２の部分を露出させて表面を覆うように保護膜としてのソルダレジスト層３９，４０が形成されている。このうち、一方の面側（図示の例ではチップ２０の電極端子２１側）のソルダレジスト層３９から露出するパッドＰ１には、外部接続端子としてのはんだボール４１が接合されている。はんだボール４１は、図示の例とは反対側（チップ２０の背面２０ｂ側）のソルダレジスト層４０から露出するパッドＰ２に接合するようにしてもよい。
また、本実施形態ではパッドＰ１（もしくはＰ２）にはんだボール４１を接合したＢＧＡ（ボール・グリッド・アレイ）の形態としているが、これに代えて、当該パッドにピンを接合したＰＧＡ（ピン・グリッド・アレイ）の形態としてもよい。また、このような外部接続端子は必ずしも設ける必要はなく、必要なときに外部接続端子（はんだボールや金属ピン等）を接合できるように当該パッドを露出させたＬＧＡ（ランド・グリッド・アレイ）の形態としてもよい。
本実施形態の半導体装置１０を構成する各部材の大きさ（厚さ等）については、以下に記述する製造方法の各工程中で適宜説明する。
次に、本実施形態に係る半導体装置１０を製造する方法について、その製造工程の一例を示す図２〜図６を参照しながら説明する。
先ず最初の工程では（図２（ａ）参照）、パッケージ（配線基板３０）に埋め込むべき半導体素子（チップ）２０Ａを用意し、このチップ２０Ａを支持体５１上に搭載する。その際、支持体５１のチップ搭載面側に接着剤層５２を形成しておき、この接着剤層５２を介在させてチップ２０Ａを搭載する。
つまり、接着剤層５２は支持体５１と協働して、搭載したチップ２０Ａを規定の位置に保持（仮固定）しておくための役割を果たす。また、後の工程で行うチップ２０Ａの樹脂封止の際に樹脂がチップ２０Ａの背面側に漏れ出すのを防止するための役割も果たす。
接着剤層５２の厚さは数１０μｍ〜１００μｍ程度に選定され、その材料としては、熱や紫外線（ＵＶ）により剥離することが可能な剥離型接着剤が用いられる。
また、支持体５１の材料は特に限定はしないが、チップ２０Ａを搭載する側の面（接着剤層５２が形成される側の面）は平坦であることが望ましい。例えば、銅板やプリント基板等の比較的平坦性の高い基板（厚さは数１００μｍ程度）を用いることができる。
支持体５１（接着剤層５２）上に搭載されるチップ２０Ａは、ピックアップ等のハンドリング上の制約から、現状の技術で必要とされている相当の厚さ（１００μｍ以上）を有したものを用意する。このようなチップ２０Ａは、例えば、以下のようにして作製することができる。
先ず、所要の大きさ（例えば、直径が１２インチで、厚さが７５０μｍ）のシリコンウエハに対し、その一方の面側に所要のデバイスプロセスを施して複数のデバイス（ＣＰＵ等の能動素子）をアレイ状に作り込み、そのデバイスが形成されている側の面に窒化シリコン（ＳｉＮ）やリンガラス（ＰＳＧ）等からなるパッシベーション膜を形成し、各デバイス上に所要のパターンで形成されたアルミニウムの配線層の一部分（電極パッド）に対応する部分のパッシベーション膜をレーザ等により除去した後、この電極パッド上に、銅（Ｃｕ）のスパッタリングやめっき等によりポスト状の電極端子２１を形成する。次に、ウエハを所定の厚さ（例えば、１００μｍ〜２００μｍ程度）に研削した後、ダイサー等により各デバイス単位（例えば、１０ｍｍ×１０ｍｍのサイズ）に個片化することで、一方の面（フェイス面２０ａ）に電極端子２１が形成されたチップ（ダイ）２０Ａを得ることができる。
各デバイス単位に個片化する際には、そのウエハを、ダイシング用フレームに支持されたダイシング用テープ上に、ダイ・アタッチ・フィルムを介在させて、ウエハのデバイスが作り込まれている側と反対側の面を接着させて搭載し、ダイサーのブレードにより、各デバイスの領域を画定する線に沿ってウエハを切断し、個々のデバイス（チップ）に分割する。そして、個片化されたチップ２０Ａをピックアップし、その電極端子２１が形成されている側のフェイス面２０ａを上にしたフェイスアップの態様で、支持体５１（接着剤層５２）上の所定の位置に搭載する。
チップ２０Ａを所定の位置に搭載する際には、例えば、あらかじめ支持体５１の所定の位置に位置合わせ用のマークを設けておき、これを接着剤層５２を通して顕微鏡等で読み取り、その検出位置に従って当該チップ２０Ａを搭載する。
また、より高精度なアライメントが必要な場合は、支持体５１の材料として、ガラス基板等の熱膨張係数の低い材料を使用するのが望ましい。
次の工程では（図２（ｂ）参照）、チップ２０Ａが搭載された支持体５１（接着剤層５２）上に、チップ２０Ａ（電極端子２１の部分を含む）を封止するように絶縁層３１を形成する。例えば、熱硬化性のエポキシ系樹脂フィルムを支持体５１（接着剤層５２）上にラミネートし、この樹脂フィルムをプレスしながら１３０〜１５０℃の温度で熱処理して硬化させることにより、樹脂層（絶縁層３１）を形成することができる。
このとき、支持体５１上に形成された接着剤層５２は、溶融した樹脂がチップ２０Ａの背面側に漏れ出すのを防止する役割を果たす。これにより、チップ２０Ａのフェイス面２０ａと側面周囲２０ｃのみを絶縁層３１で被覆することができる。
形成される絶縁層３１の厚さは、封止されるチップ２０Ａの厚さに依るが、少なくともチップ２０Ａの電極端子２１上の部分の厚さが５０μｍ以下（例えば、２０μｍ程度）となるように選定されている。また、絶縁層３１の材料としては、熱硬化性樹脂に限定されず、他の形態のものを使用することができる。例えば、感光性樹脂を使用してもよいし、液状もしくはペースト状の樹脂を使用してもよい。
次の工程では（図２（ｃ）参照）、絶縁層３１の所要の箇所（封止されたチップ２０Ａの電極端子２１の部分に対応する箇所）に、炭酸ガスレーザ、エキシマレーザ等による穴明け加工により、当該電極端子２１に達するビアホールＶＨ１を形成する。形成されるビアホールＶＨ１は、これを形成する部分の絶縁層３１の厚さが５０μｍ以下であるので、その開口径を５μｍ〜１０μｍ程度と小さくすることができる。
本工程ではレーザによりビアホールＶＨ１を形成しているが、絶縁層３１が感光性樹脂を用いて形成されている場合には、フォトリソグラフィにより所要のビアホールを形成することも可能である。
この場合には、先ず、チップ２０Ａが搭載された支持体５１（この場合、熱剥離型の接着剤層５２）上に感光性のエポキシ樹脂を塗布し、樹脂のプリベーク処理を行った後、マスクを用いて露光及び現像（樹脂層のパターニング）を行い、さらにポストベーク処理を行い、図示のように所要の箇所に開口部（ビアホールＶＨ１）を有する樹脂層（絶縁層３１）を形成する。その際、樹脂層のパターニングは、チップ２０Ａの電極端子２１の形状に従うように行う。従って、露光及び現像を行うと、電極端子２１に対応する部分の樹脂層３１が除去されて、当該電極端子２１に達するビアホールＶＨ１が形成される。
次の工程では（図２（ｄ）参照）、ビアホールＶＨ１（図２（ｃ））が形成された絶縁層３１上に、セミアディティブ法やアディティブ法などにより、ビアホールＶＨ１を充填して（ビア３２ａ）チップ２０Ａの電極端子２１に接続される配線層３２を所要のパターン形状に形成する。具体的な一例を説明すると、以下の通りである。
先ず、絶縁層３１上（ビアホールＶＨ１の内壁面を含む）に、スパッタリングや無電解めっき等によりシード層を形成する。例えば、クロム（Ｃｒ）又はチタン（Ｔｉ）をスパッタリングにより堆積させ（Ｃｒ層又はＴｉ層）、さらに銅（Ｃｕ）をスパッタリングにより堆積させることで、２層構造のシード層を形成する。次に、このシード層上に、パターニング材料を使用してめっきレジストを形成し、所要の形状にパターニングしてレジスト層を形成する。このレジスト層は、形成すべき配線層（例えば、配線幅が５μｍ〜１０μｍ程度）の形状に従うようにパターニングされる。
パターニング材料としては、感光性のドライフィルム（レジスト材料をポリエステルのカバーシートとポリエチレンのセパレータシートの間に挟んだ構造のもの）、又は液状のフォトレジスト（ノボラック系樹脂、エポキシ系樹脂等の液状レジスト）を用いることができる。例えば、ドライフィルムを使用する場合には、シード層の表面（Ｃｕ層上）を洗浄後、ドライフィルムを熱圧着によりラミネートし、そのドライフィルムを、所要の形状にパターニングされたマスクを用いてＵＶ照射による露光を施して硬化させ、さらに所定の現像液を用いて当該部分をエッチング除去することで、所要のレジスト層を形成する。液状のフォトレジストを用いた場合にも、同様の工程を経て、めっきレジスト（レジスト層）を形成することができる。
次に、このレジスト層の開口部から露出しているシード層上に、このシード層を給電層として利用した電解Ｃｕめっきにより、配線層３２（ビア３２ａを含む）を厚さ５μｍ〜１０μｍ程度に形成する。この後、レジスト層を除去する。例えば、めっきレジストとしてドライフィルムを使用した場合には、水酸化ナトリウムやモノエタノールアミン系等のアルカリ性の薬液を用いて除去することができ、液状レジストを使用した場合には、アセトンやアルコール等を用いて除去することができる。
さらに、ウエットエッチングにより、露出しているシード層を除去する。この場合、先ずＣｕを溶かすエッチング液でシード層の上層部分のＣｕ層を除去し、次にＣｒ又はＴｉを溶かすエッチング液で下層部分のＣｒ層又はＴｉ層を除去する。これにより、図示のように各配線パターン（配線層３２）間の部分の絶縁層３１が露出する。この後、所定の表面洗浄等を行う。
なお、シード層のＣｕ層を除去したときに同時に配線層（Ｃｕ）３２の上層部分も除去されるが、配線層３２の厚さはシード層と比べてかなり厚いため、配線層３２が断線するといった問題は生じない。
次の工程では（図３（ａ）参照）、図２（ｂ）の工程で行った処理と同様にして、露出している絶縁層３１及び配線層３２上に、絶縁層３３を厚さ１５μｍ〜２５μｍ程度に形成する。
次の工程では（図３（ｂ）参照）、その絶縁層３３が形成された構造体から、チップ２０Ａを保持する基材として用いた支持体５１（図３（ａ））を、接着剤層５２と共に剥離除去する。例えば、接着剤層５２を熱剥離することによって支持体５１を除去する。
これにより、図示のようにチップ２０Ａのフェイス面２０ａ及び側面周囲２０ｃが絶縁層３１で被覆され、絶縁層３１の一方の面３１ａに形成された配線層３２がチップ２０Ａの電極端子２１に接続されるとともに、絶縁層３３で被覆され、反対側のチップ２０Ａの背面が絶縁層３１の他方の面と同一面上に露出した構造体が出来上がる。
次の工程では（図３（ｃ）参照）、この構造体を、上下反転させた状態（チップ２０Ａの背面を上にし、絶縁層３３が形成されている側の面を下にした状態）で支持体５３上に搭載する。その際、支持体５３の搭載面側に接着剤層５４を形成しておき、この接着剤層５４を介在させて当該構造体を保持する。支持体５３及び接着剤層５４の材料及び厚さについては、それぞれ図２（ａ）の工程で使用した支持体５１及び接着剤層５２と同等のものを使用する。
次の工程では（図３（ｄ）参照）、化学機械研磨（ＣＭＰ）法、ブラスト法等により、チップ２０Ａの背面及び絶縁層３１の表面を研削し、チップ２０Ａの厚さを１０μｍ〜５０μｍ程度に薄くする。これにより、絶縁層３１に封止されたチップ２０の背面２０ｂと絶縁層３１の他方の面３１ｂとが同一面上に露出する。
次の工程では（図４（ａ）参照）、図３（ａ）の工程で行った処理と同様にして、露出しているチップ２０の背面２０ｂ及び絶縁層３１の他方の面３１ｂ上に、絶縁層３５を厚さ１０μｍ程度に形成する。
次の工程では（図４（ｂ）参照）、図２（ｃ）の工程で行った処理と同様にして、絶縁層３５の所要の箇所（チップ２０の実装エリアの外側の領域において、チップ２０の電極端子２１に接続される配線層３２の一部に画定されるパッドの部分に対応する箇所）に、炭酸ガスレーザ等による穴明け加工により、絶縁層３５及びその下層の絶縁層３１を貫通して当該パッドの部分に達するビアホールＶＨ３を形成する。
本工程で形成されるビアホールＶＨ３は、チップ２０の背面２０ｂ上を覆う絶縁層３５とチップ２０を封止している比較的厚い絶縁層３１とを貫通させるため、図２（ｃ）の工程で形成したビアホールＶＨ１と比べて、ビアホールＶＨ３の開口径は相対的に大きくなる。ビアホールＶＨ３の深さ（絶縁層３５，３１の厚さ）にも依るが、例えば、ビアホールＶＨ３の深さを１００μｍ〜２００μｍ程度に選定した場合、開口径は１００μｍ〜２００μｍ程度である。
次の工程では（図４（ｃ）参照）、図２（ｄ）の工程で行った処理と同様にして、ビアホールＶＨ３（図４（ｂ））が形成された絶縁層３５，３１上に、セミアディティブ法などにより、ビアホールＶＨ３を充填して（ビア３６ａ）内層側の配線層３２（当該パッドの部分）に接続される配線層３６を所要のパターン形状に形成する。つまり、チップ２０の背面２０ｂ側の配線層３６を、ビア３６ａを介してチップ２０の電極端子２１側の配線層３２に接続する。
次の工程では（図４（ｄ）参照）、図３（ａ）の工程で行った処理と同様にして、露出している絶縁層３５及び配線層３６上に、絶縁層３７を厚さ１５μｍ〜２５μｍ程度に形成する。
次の工程では（図５（ａ）参照）、図２（ｃ）の工程で行った処理と同様にして、絶縁層３７の所要の箇所（配線層３６の一部に画定されるパッドの部分に対応する箇所）に、炭酸ガスレーザ等による穴明け加工により、当該パッドの部分に達するビアホールＶＨ４を形成する。ビアホールＶＨ４が形成される部分の絶縁層３７の厚さは比較的薄いので、図２（ｃ）の工程で形成したビアホールＶＨ１と同様、このビアホールＶＨ４の開口径を５μｍ〜１０μｍ程度と小さくすることができる。
次の工程では（図５（ｂ）参照）、図２（ｄ）の工程で行った処理と同様にして、ビアホールＶＨ４（図５（ａ））が形成された絶縁層３７上に、セミアディティブ法などにより、ビアホールＶＨ４を充填して（ビア３８ａ）下層の配線層３６（当該パッドの部分）に接続される配線層３８を所要のパターン形状に形成する。この配線層３８は、その所要の箇所にパッドＰ２の部分が画定されており、本実施形態では配線基板３０の最外層の配線層を構成する。
しかしながら、必要に応じて、図４（ｄ）〜図５（ｂ）の工程で行った処理と同様の処理を繰り返し、所要の層数となるまでビルドアップ層（絶縁層、配線層）を積み重ねて形成してもよい。
次の工程では（図５（ｃ）参照）、配線層３８（パッドＰ２）が形成されている側の面に、当該パッドＰ２の部分を露出させてその表面（配線層３８及び絶縁層３７上）を覆うようにソルダレジスト層４０を厚さ２０μｍ〜３０μｍ程度に形成する。このソルダレジスト層４０は、例えば、感光性のエポキシアクリル系の樹脂からなり、この樹脂レジストを塗布（もしくはフィルム状に成形したものをラミネート）し、当該レジストを所要の形状にパターニングすることにより形成することができる。このパターニングにより、ソルダレジスト層４０には開口部（直径２５０μｍ程度）が形成され、この開口部から配線層３８のパッドＰ２が露出する。
次の工程では（図５（ｄ）参照）、図３（ｂ）の工程で行った処理と同様にして、そのソルダレジスト層４０が形成された構造体から、接着剤層５４（図５（ｃ））を熱等により剥離して支持体５３を除去する。
これにより、図示のようにチップ２０が絶縁層３１に埋め込まれ、チップ２０の電極端子２１側の配線層３２を覆って形成された絶縁層３３が露出し、チップ２０の背面２０ｂ側に形成された配線層３６及びこれに接続される配線層３８（パッドＰ２の部分を除く）を覆って形成されたソルダレジスト層４０が露出した構造体が出来上がる。
なお、この時点で当該構造体に反りが発生する可能性があるため、この後の工程で行うビルドアップ層の形成に支障がある場合には、ソルダレジスト層４０が形成されている側の面に、上記の支持体５１（接着剤層５２）と同等のものを接着しておく。
次の工程では（図６（ａ）参照）、その構造体を上下反転させて、図５（ａ）の工程で行った処理と同様にして、絶縁層３３の所要の箇所（配線層３２の一部に画定されるパッドの部分に対応する箇所）に、炭酸ガスレーザ等による穴明け加工により、当該パッドの部分に達するビアホールＶＨ２を形成する。ビアホールＶＨ２が形成される部分の絶縁層３３の厚さは比較的薄いので、図５（ａ）の工程で形成したビアホールＶＨ４と同様、このビアホールＶＨ２の開口径を５μｍ〜１０μｍ程度と小さくすることができる。
次の工程では（図６（ｂ）参照）、図５（ｂ）の工程で行った処理と同様にして、ビアホールＶＨ２（図６（ａ））が形成された絶縁層３３上に、セミアディティブ法などにより、ビアホールＶＨ２を充填して（ビア３４ａ）下層の配線層３２（当該パッドの部分）に接続される配線層３４を所要のパターン形状に形成する。この配線層３４は、その所要の箇所にパッドＰ１の部分が画定されており、本実施形態では配線基板３０の最外層の配線層を構成する。
この場合も同様に、必要に応じて、さらに所要の層数となるまでビルドアップ層（絶縁層、配線層）を適宜積層してもよい。
次の工程では（図６（ｃ）参照）、図５（ｃ）の工程で行った処理と同様にして、配線層３４（パッドＰ１）が形成されている側の面に、当該パッドＰ１の部分を露出させてその表面（配線層３４及び絶縁層３３上）を覆うようにソルダレジスト層３９を厚さ２０μｍ〜３０μｍ程度に形成する。
さらに、両面の各ソルダレジスト層３９，４０の開口部から露出しているパッドＰ１，Ｐ２上に、適当な表面処理（Ｎｉ／Ａｕめっき等）を施す。
最後の工程では（図６（ｄ）参照）、その構造体の一方の側（チップ２０の電極端子２１が形成されている側）のソルダレジスト層３９から露出するパッドＰ１（図６（ｃ））上に、適宜フラックスを塗布した後、外部接続端子として用いるはんだボール４１を搭載し、２４０〜２６０℃前後の温度でリフローして接合する。さらに、表面を洗浄してフラックスを除去する。次いで、ダイサー等により、各デバイスの領域を画定する線（図中Ｃ−Ｃ’の一点鎖線で示す部分）に沿って当該構造体を切断し、個々のデバイス単位（半導体装置１０）に分割する。
本工程では、はんだボール４１の接合後にダイシングを行っているが、これとは逆の順序で、ダイシングを行ってから個々のデバイスにはんだボール４１を接合するようにしてもよい。また、本工程でははんだボール４１を接合しているが（ＢＧＡの形態）、外部接続端子の形態は必ずしもこれに限定されず、ピンを接合するようにしてもよい（ＰＧＡの形態）。あるいは、このような外部接続端子を接合せずに、後で必要なときに外部接続端子を接合できるように当該パッドＰ１を露出させた状態のままにしておいてもよい（ＬＧＡの形態）。
以上の工程により、本実施形態の半導体装置１０（図１）が製造されたことになる。この半導体装置１０の構成では、配線基板３０に埋め込まれたチップ２０の電極端子２１側と背面２０ｂ側とにそれぞれ２層ずつの配線層３２，３４、及び３６，３８を積層した状態で、トータルの厚さを３００μｍ以下にすることが可能である。
以上説明したように、本実施形態に係る半導体装置１０及びその製造方法によれば、半導体素子（チップ）２０を埋め込み封止している比較的厚い絶縁層３１を支持基材として利用し、チップ２０の電極端子２１側と共にその背面２０ｂ側にもビルドアップ層（絶縁層３３，３５，３７、配線層３２，３４，３６，３８）を積層している。チップ２０の電極端子２１側に積層された配線層３２，３４は、絶縁層３３に形成されたビア３４ａを介して電気的に接続され、同様にチップ２０の背面２０ｂ側に積層された配線層３６，３８も、絶縁層３７に形成されたビア３８ａを介して電気的に接続されている。また、チップ２０の電極端子２１にビア３２ａを介して接続される配線層３２と、チップ２０の背面２０ｂ側（絶縁層３５上）に形成された配線層３６とは、絶縁層３５，３１を貫通形成されたビア３６ａを介して電気的に接続されている。
つまり、半導体チップ２０と配線基板（パッケージ）３０とは、従来形（図７）に見られたようなはんだバンプ６２（現状技術ではバンプ径は５０μｍ以上で比較的大きい）を介して接続されているのではなく、パッケージ３０内でビア３２ａを介して直接接続されている。これにより、半導体装置１０（チップ内蔵パッケージ）全体として薄型化を図ることができる。また、現状技術のバンプ径に対してビア径は小さいため（５μｍ〜１０μｍ程度）、半導体チップ２０の端子２１間の狭ピッチ化を図ることができる。
また、チップ２０を封止している絶縁層３１の部分をコアとしてその両面（チップ２０の電極端子２１側と背面２０ｂ側）にビルドアップ層（絶縁層３３，３５，３７、配線層３２，３４，３６，３８）が積層されているので、この構造を上下方向に見たときに熱膨張係数（ＣＴＥ）の分布が上下対称に近い状態となっている。これにより、本装置（チップ内蔵パッケージ）１０をマザーボード等に実装する場合や、他のパッケージとの間でＰＯＰ構造を形成する場合等において端子接続の際のリフローによる熱が加わった時でも、基板３０に反りが発生するのを抑制することができる（基板の反りの低減化）。
また、本装置１０をＰＯＰ構造やＭＣＰ構造に適用した場合に、半導体チップ２０の背面２０ｂ側にも配線層３６，３８（外部接続用のパッドＰ２）が形成されているので、従来技術に見られたような不都合を招くことなく、他のパッケージやＳＭＴ部品の搭載の自由度を高めることができる。つまり、ＰＯＰ構造等に容易に適用することができる。
例えば、はんだボール４１が接合されている側と反対側の露出しているパッドＰ２上に適量のはんだを被着させておき、このはんだに他のパッケージの外部接続端子（はんだボール）を当接させ、はんだをリフローにより溶融させて両パッケージを接合することで、２段のＰＯＰ構造を容易に実現することができる。さらに、必要に応じて３段以上のＰＯＰ構造を実現することも可能である。このようなＰＯＰ構造は、半導体装置としての更なる高性能（高機能）化に寄与する。
また、本装置（チップ内蔵パッケージ）１０を用いてＰＯＰ構造を形成した場合、現状技術のＰＯＰ構造（フリップチップ接続を要する半導体素子実装基板を積み重ねた構造）よりも更なる薄型化を図ることができる。さらに、このようなＰＯＰ構造に限らず、本実施形態の半導体装置（チップ内蔵パッケージ）１０には、各種の電子部品（他の半導体素子等の能動素子や、チップキャパシタ、抵抗等の受動素子など）を搭載することも可能であり、ＭＣＰ構造を構築する上で極めて有用である。
また、半導体素子（チップ２０Ａ）を絶縁層３１で封止した後にチップ２０Ａの背面を研削しているので（図３（ｄ）参照）、最終的にパッケージ３０内に埋め込まれるチップ２０の薄型化を図ることができ、ひいては半導体装置１０の薄型化に寄与する。さらに、また、ダイシング用テープ上で個片化されたチップ２０Ａをピックアップしてから支持体５１上に搭載するまでの間、チップ２０Ａの厚さは厚いままでよいので、ハンドリングが容易であるというメリットがある。
また、チップ２０（２０Ａ）を封止している絶縁層３１の厚さもチップ２０Ａの背面研削に伴って薄くなるので（図３（ｄ）参照）、チップ２０の電極端子２１側の配線層３２と背面２０ｂ側の配線層３６とを接続するビア３６ａ（図４（ｃ）参照）の径を相対的に小さくすることができる。これは、半導体装置１０の小型化に寄与する。
上述した実施形態では、半導体装置１０を構成するパッケージ（配線基板３０）に１個の半導体素子２０を埋め込んだ場合を例にとって説明したが、本発明の要旨（半導体素子を埋め込み封止している絶縁層を支持基材として利用し、半導体素子の電極端子側と共にその背面側にも絶縁層及び配線層を積層すること）からも明らかなように、パッケージに埋め込まれる半導体素子の個数が１個に限定されないことはもちろんである。半導体装置として要求される機能等に応じて、適宜、２個以上の半導体素子を埋め込んだパッケージ構造としてもよい。
また、上述した実施形態では、パッケージ３０にＣＰＵ等の能動素子（チップ２０）を埋め込んだ場合を例にとって説明したが、基板に埋め込まれる素子がこれに限定されないことはもちろんである。例えば、チップキャパシタや抵抗、インダクタ等の受動素子を埋め込む場合にも、本発明は同様に適用することができる。
１０…半導体装置、
２０…半導体素子（チップ）、
２０ａ／２０ｂ／２０ｃ…フェイス面（第１の面）／背面（第２の面）／側面周囲、
２１…電極端子、
３０…配線基板（パッケージ）、
３１，３３，３５，３７…樹脂層（絶縁層）、
３２，３４，３６，３８…配線層、
３２ａ，３４ａ，３６ａ，３８ａ…ビア、
３９，４０…ソルダレジスト層（保護膜）、
４１…はんだボール（外部接続端子）、
５１，５３…支持体、
５２，５４…接着剤層（剥離型接着剤）、
Ｐ１，Ｐ２…パッド、
ＶＨ１，ＶＨ２，ＶＨ３，ＶＨ４…ビアホール。

Claims (11)

  1. 電極端子が形成されている側の第１の面及びこれと反対側の第２の面を有する半導体素子と、
    前記半導体素子が埋め込まれた第１の絶縁層と、
    前記第２の面側の前記第１の絶縁層に形成された第２の絶縁層と、
    前記第１の絶縁層に形成され、前記半導体素子の電極端子に到達する第１のビアホールと、
    前記第１の前記絶縁層上に形成され、前記第１のビアホール内に設けられた第１のビアと一体的に形成され、前記電極端子と直接接続された前記第１の配線層と、
    前記第２の絶縁層の表面側からレーザ加工されて前記第２の絶縁層及び前記第１絶縁層を貫通して形成され、前記第１の配線層に到達すると共に、前記第２の面側から前記第１の面側になるにつれて直径が小さくなる第２のビアホールと、
    前記第２の絶縁層上に形成され、前記第２のビアホール内に設けられた第２のビアによって前記第１の配線層に接続された第２の配線層とを有することを特徴とする半導体装置。
  2. 前記半導体素子の第１の面と側面とが前記第１の絶縁層に被覆され、前記第２の面が前記第１の絶縁層から露出していることを特徴とする請求項１に記載の半導体装置。
  3. 前記半導体素子の第２の面が前記第２の絶縁層に接触していることを特徴とする請求項２に記載の半導体装置。
  4. 前記半導体素子は、前記第２の面側に研削された研削面を備えて、厚みが１０〜５０μｍに薄型化されたシリコンチップであり、
    前記シリコンチップの研削面と前記第２の面側の第１の絶縁層の面とが同一面となっており、
    前記第２の絶縁層は、前記シリコンチップの研削面を被覆することを特徴とする請求項１に記載の半導体装置。
  5. 前記第１の面側及び第２の面側において、多層配線構造を有し、それぞれ最外層の配線層を被覆するソルダレジスト層を備え、各ソルダレジスト層は、当該配線層に画定された外部接続用のパッドの部分を露出させて形成されていることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 前記半導体素子が埋め込まれた第１の絶縁層は、前記第２の絶縁層よりも厚く形成されていることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  7. 電極端子が形成されている側の第１の面及びこれと反対側の第２の面を有する半導体素子を、前記第１の面側を上にして第１の支持体上に搭載する工程と、
    前記第１の支持体上に、前記半導体素子を封止するように第１の絶縁層を形成する工程と、
    前記第１の絶縁層上に、該第１の絶縁層に形成される第１のビアを介して前記半導体素子の電極端子に接続される第１の配線層を形成する工程と、
    前記第１の支持体を除去する工程と、
    前記第１の支持体の除去後の構造体を、前記第２の面側を上にして第２の支持体上に搭載する工程と、
    前記第２の面上に、前記第１の絶縁層を貫通して形成される第２のビアを介して前記第１の配線層に接続される第２の配線層を形成する工程と、
    前記第２の支持体を除去する工程とを含むことを特徴とする半導体装置の製造方法。
  8. 前記第１の支持体を除去する工程は、前記第１の配線層を被覆する第３の絶縁層を形成した後に行われることを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記第２の支持体上に搭載する工程の後であって、前記第２の配線層を形成する工程の前に、
    前記半導体素子の第２の面を前記第１の絶縁層と共に研削し、当該半導体素子を所要の厚さに薄化する工程と、
    薄化された前記半導体素子の第２の面及び前記第１の絶縁層上に、第２の絶縁層を形成する工程とを有し、
    前記第２の配線層を形成する工程において、前記第２の配線層は前記第２の絶縁層の上に形成され、前記ビアは前記第２の絶縁層及び前記第１の絶縁層を貫通して形成されることを特徴とする請求項７又は８に記載の半導体装置の製造方法。
  10. 前記第２の支持体を除去する工程は、前記第２の配線層を被覆する第４の絶縁層を形成した後に行われることを特徴とする請求項７又は８に記載の半導体装置の製造方法。
  11. 前記第４の絶縁層を形成後、前記第２の支持体を除去する前に、
    前記第４の絶縁層上に、該第４の絶縁層に形成される第３のビアを介して前記第２の配線層に接続される第３の配線層を形成する工程と、
    前記第３の配線層に画定される外部接続用のパッドの部分を露出させてソルダレジスト層を形成する工程とを含み、
    さらに前記第２の支持体を除去した後に、
    前記第３の絶縁層上に、該第３の絶縁層に形成される第４のビアを介して前記第１の配線層に接続される第４の配線層を形成する工程と、
    前記第４の配線層に画定される外部接続用のパッドの部分を露出させてソルダレジスト層を形成する工程とを含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
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