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KR102582421B1 - 인쇄회로기판 및 이를 구비한 전자소자 패키지 - Google Patents

인쇄회로기판 및 이를 구비한 전자소자 패키지 Download PDF

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KR102582421B1
KR102582421B1 KR1020160011533A KR20160011533A KR102582421B1 KR 102582421 B1 KR102582421 B1 KR 102582421B1 KR 1020160011533 A KR1020160011533 A KR 1020160011533A KR 20160011533 A KR20160011533 A KR 20160011533A KR 102582421 B1 KR102582421 B1 KR 102582421B1
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KR
South Korea
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insulating layer
circuit pattern
connection pad
buried
layer
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최재훈
백용호
봉강욱
이재언
김예정
김상근
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삼성전자주식회사
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Abstract

본 발명에 따른 전자소자 패키지는, 제1 절연층, 제1 절연층에 매립되고 제1 절연층의 일면으로 노출되는 매립된 회로패턴, 매립된 회로패턴 상에 형성되며 제1 절연층의 일면에서 돌출되게 형성된 접속 패드, 접속 패드 상에 형성된 금속핀 및 매립된 회로패턴에 연결된 전자소자를 포함한다.

Description

인쇄회로기판 및 이를 구비한 전자소자 패키지{PRINTED CIRCUIT BOARD, ELETRONIC DEVICE PACKAGE HAVING THE SAME}
본 발명은 인쇄회로기판 및 이를 구비한 전자소자 패키지에 관한 것이다.
휴대폰을 비롯한 IT 분야의 전자기기들이 경박 단소화 되면서 이에 대한 기술적 요구에 부응하여 IC, 능동소자 또는 수동소자 등의 전자부품들이 기판 내에 삽입되는 기술이 요구되고 있으며, 최근에는 다양한 방식으로 기판 내에 부품이 내장되는 기술이 개발되고 있다.
미국 등록특허 제7886433호
본 발명은 전자소자를 패키지기판 내에 내장시키는 포스트 구조를 형성할 경우에 신뢰성이 높은 포스트 구조를 형성하는 인쇄회로기판 및 이를 구비한 전자소자 패키지를 제공하는 것이다.
본 발명에 따른 전자소자 패키지는, 제1 절연층, 상기 제1 절연층에 매립되고 상기 제1 절연층의 일면으로 노출되는 매립된 회로패턴, 상기 매립된 회로패턴 상에 형성되며 상기 제1 절연층의 일면에서 돌출되게 형성된 접속 패드, 상기 접속 패드 상에 형성된 금속핀 및 상기 매립된 회로패턴에 연결된 전자소자를 포함한다.
본 발명에 따른 인쇄회로기판은, 제1 절연층, 상기 제1 절연층에 매립되고 상기 제1 절연층의 일면으로 노출된 매립된 회로패턴, 상기 매립된 회로패턴 상에 형성되며 상기 제1 절연층의 일면에서 돌출되게 형성된 접속 패드 및 상기 접속 패드 상에 형성된 금속핀을 포함한다.
도 1은 본 발명의 일 실시예에 따른 전자소자 패키지를 나타낸 도면.
도 2 및 도 3은 본 발명의 일 실시예에 따른 전자소자 패키지의 포스트 구조를 설명하는 도면.
도 4는 본 발명의 다른 실시예에 따른 전자소자 패키지를 나타낸 도면.
도 5 내지 도 11은 본 발명의 일 실시예에 따른 전자소자 패키지의 제조방법을 설명하는 도면.
본 발명에 따른 인쇄회로기판 및 전자소자 패키지의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
또한, 이하 사용되는 제1, 제2 등과 같은 용어는 동일 또는 상응하는 구성 요소들을 구별하기 위한 식별 기호에 불과하며, 동일 또는 상응하는 구성 요소들이 제1, 제2 등의 용어에 의하여 한정되는 것은 아니다.
또한, 결합이라 함은, 각 구성 요소 간의 접촉 관계에 있어, 각 구성 요소 간에 물리적으로 직접 접촉되는 경우만을 뜻하는 것이 아니라, 다른 구성이 각 구성 요소 사이에 개재되어, 그 다른 구성에 구성 요소가 각각 접촉되어 있는 경우까지 포괄하는 개념으로 사용하도록 한다.
도 1은 본 발명의 일 실시예에 따른 전자소자 패키지를 나타낸 도면이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 전자소자 패키지는 제1 절연층(10), 매립된 회로패턴(20), 접속 패드(30), 금속핀(40) 및 전자소자(50)를 포함한다.
제1 절연층(10)은 매립된 회로패턴(20)을 전기적으로 절연시킨다. 제1 절연층(10)은 수지재일 수 있다. 제1 절연층(10)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드(PI)와 같은 열가소성 수지를 포함할 수 있으며 프리프레그(PPG)나 빌드업 필름(build-up film)으로 형성될 수 있다.
매립된 회로패턴(20)은 제1 절연층(10)에 형성된다. 매립된 회로패턴(20)은 구리 등의 금속으로 형성된다. 회로패턴은 제1 절연층(10)의 일면, 타면 또는 내부에도 형성될 수 있다. 예를 들면, 회로패턴은 제1 절연층(10)의 내부에 형성된 회로층(25)과 회로층을 연결하는 비아와, 비아에 연결된 패드(26)를 포함할 수 있다. 본 실시예에서는 제1 절연층(10)의 일면에 제1 절연층(10)의 내부로 매립된 구조의 매립된 회로패턴(20)이 형성된다. 매립된 회로패턴(20)은 제1 절연층(10)의 일면으로 노출되어 전자소자(50) 등과 전기적으로 연결될 수 있다. 예를 들면, 매립된 회로패턴(20)은 미세한 회로가 기판에 매립되는 임베디드 트레이스 기판(embedded trace substrate)의 회로 구조를 가질 수 있다. 임베디드 트레이스 구조의 미세한 매립된 회로패턴(20)은 전자소자(50)의 미세한 패드에도 대응이 가능하다.
접속 패드(30)는 매립된 회로패턴(20)과 후술할 금속핀(40)를 연결하며, 금속핀(40)의 안정적 결합을 돕는다. 도 2 및 도 3은 본 발명의 일 실시예에 따른 전자소자 패키지의 포스트 연결구조를 설명하는 도면이다. 접속 패드(30)는 매립된 회로패턴(20) 상에 형성되어 매립된 회로패턴(20)과 전기적으로 연결되며, 제1 절연층(10)의 일면에서 돌출되게 형성된다. 예를 들어, 매립된 회로패턴(20)의 상면이 제1 절연층(10)의 일면과 거의 동일한 면으로 형성될 경우에 (또는, 매립된 회로패턴(20)의 상면이 제1 절연층(10)의 일면보다 다소 간 높거나 낮을 경우에도), 매립된 회로패턴(20)과 이에 인접하는 제1 절연층(10)의 일면에 접속 패드(30)는 적층되어 형성될 수 있다. 예를 들면, 애디티브법(additive arocess), 세미 애디티브법(semi-additive arocess), 텐팅(tenting) 등의 방법을 이용하여 접속 패드(30)를 적층하여 형성할 수 있다. 적층된 접속 패드(30)는 하부 면을 통하여 매립된 회로패턴(20)과 접하게 되어서 매립된 회로패턴(20)과 전기적으로 연결된다. 그리고, 접속 패드(30)가 제1 절연층(10)의 일면 위에 적층구조로 형성되면 제1 절연층(10)의 일면에서 돌출되는 구조를 가지게 된다.
돌출된 구조의 접속 패드(30)는 금속핀(40)의 안정적 결합을 돕는다. 도 2를 참조하면, 금속핀(40)가 결합될 때, 위치 공차 또는 기울어짐 등의 문제로 인하여 예정된 위치 또는 예정된 자세에 벗어나 금속핀(40)가 접속 패드(30)에 배치될 수 있다. 이 때, 접속 패드(30)가 돌출된 구조를 가지면 금속핀(40)의 어긋난 위치 또는 자세를 용이하게 보정할 수 있다. 예를 들면, 접속 패드(30)의 상면이 평탄하게 유지된다면, 기울어진 금속핀(40)는 결합할 때에 바르게 세워질 수 있다. 그리고, 금속핀(40)의 위치가 예정된 위치에서 어느 정도 어긋나더라도, 금속핀(40)의 하면이 접속 패드(30)의 상면과 접하는 한에서는 접속 패드(30)와 금속핀(40)의 결합은 유지될 수 있다. 특히, 접속 패드(30)는 매립된 회로패턴(20)의 폭보다 넓게 형성될 수 있다. 넓게 형성된 접속 패드(30)는 제1 절연층(10) 위로도 확장되어 매립된 회로패턴(20)과 금속핀(40)가 직접 연결되는 구조에 비하여 넓은 결합 영역을 확보할 수 있다.
접속 패드(30)와 매립된 회로패턴(20) 사이에는 추가로 베리어 금속층(32)이 형성될 수 있다. 베리어 금속층(32)은 제조공정에서 매립된 회로패턴(20)을 보호하는 역할을 한다. 예를 들면, 접속 패드(30) 형성을 위한 도금층 식각 공정에서 매립된 회로패턴(20)을 보호하는 역할을 할 수 있다. 베리어 금속층(32)에 대한 구체적 내용은 전자소자 패키지의 제조방법을 후술할 때 구체적으로 설명한다.
접속 패드(30)와 금속핀(40) 사이에는 결합을 돕는 도전성 결합층(35)이 추가로 개재될 수 있다. 도전성 결합층(35)는 얇은 금속층이나 솔더층으로 형성될 수 있다. 또는, 전기를 통하는 도전성 물질인 은과 같은 금속입자를 포함하는 접착제일 수 있다. 이 때, 돌출된 구조의 접속 패드(30)는 도전성 결합층(35)의 흐름으로 인한 전기적 단락을 방지하는 역할을 할 수 있다. 도 3을 참조하면, 접속 패드(30)와 금속핀(40)의 결합 후에 남은 도전성 결합층(35)는 인접한 패드 또는 회로패턴으로 흘러갈 위험이 있다. 돌출된 접속 패드(30)는 돌출된 구조로 인하여 측면을 가지게 되므로, 도전성 결합층(35)가 흐르는 길이를 연장시키게 된다. 즉, 평탄한 구조의 패드에 비하여, 돌출된 구조의 접속 패드(30)에서 흘러 넘친 도전성 결합층(35)는 더 많은 거리를 지나야 인접한 회로패턴 또는 패드에 도달할 수 있다. 따라서, 돌출된 접속 패드(30)는 도전성 결합층(35)로 인한 전기적 단락을 방지하는 역할을 할 수 있다.
금속핀(40)은 접속 패드(30) 상에 결합된다. 상부의 회로패턴과 연결되기 위하여, 금속핀(40)는 기둥 형상을 가지며 길이 방향으로 연장된 구조를 가질 수 있다. 예를 들면, 구리재질의 핀(pin)이 금속핀(40)가 되고, 피닝(pinning) 공정을 통하여 접속 패드(30)에 결합될 수 있다. 금속핀(40)과 접속 패드(30)의 결합을 위하여, 은 페이스트와 같은 도전성 결합층(35)가 금속핀(40)과 접속 패드(30) 사이에 개재될 수 있다. 금속핀(40)를 이용하면 두꺼운 공간을 통과하는 전기적 접속이 가능하므로, 전자소자 패키지에서 상대적으로 거리가 먼 회로패턴 간의 전기적 접속을 용이하게 할 수 있다. 한편, 금속핀(40)는 도금공정이나 도전성 물질을 적층하는 방법을 통하여 형성될 수도 있다.
전자소자(50)는 IC, 능동소자 또는 수동소자 등의 전자부품으로서, 매립된 회로패턴(20)에 연결된다. 예를 들면, 도 1에 나타난 바와 같이, 전자소자(50)는 제1 절연층(10)의 일면에 배치되고 전자소자(50)의 하면에 형성된 패드와 임베디드 트레이스 구조의 매립된 회로패턴(20)이 연결될 수 있다. 금속핀(40)는 제1 절연층(10)의 일면에 전자소자(50)와 나란히 배치될 수 있다. 이 때, 접속 패드(30)에 결합된 금속핀(40)가 나란히 배치된 전자소자(50)의 높이와 거의 같거나 높게 형성됨으로써, 금속핀(40)를 통하여 전자소자(50)의 하부 및 상부에 형성된 회로층들이 연결될 수 있다.
제1 절연층(10)에는 전자소자(50)와 연결된 재배선 회로패턴(redistribution layer)이 형성될 수 있다. 예를 들면, 제1 절연층(10)의 내부에 형성된 회로층(25)과 비아 등을 통하여, 전자소자(50)의 패드와 연결된 매립된 회로패턴(20)은 제1 절연층(10)의 타면에 형성된 입출력(I/O) 패드(26) 또는 제1 절연층(10)의 일면에 형성된 접속 패드(30)로 전기적으로 연결될 수 있다. 전자소자(50)의 미세한 패드가 와이어 본딩(wire boding)이 가능한 입출력 패드(26) 또는 금속핀(40)의 연결이 가능한 접속 패드(30)로 연결됨으로써, 와이어 본딩 등의 일반적 기판 공정으로 전자소자(50)와의 전기적 접속이 가능하게 될 수 있다.
금속핀(40) 및 전자소자(50)를 매립하도록 제1 절연층(10)의 일면에 적층된 제2 절연층(60)이 더 포함될 수 있다. 도 1을 참조하면, 제2 절연층(60)을 이용하여 전자소자(50) 및 금속핀(40)를 기판 제조공정에서 일괄적으로 매립할 수 있으므로, 패널기판 상태에서 한번에 패키지 공정 및 테스트가 가능한 PLP(panel level package)기판 구조를 구현할 수 있다.
또한, 제2 절연층(60)에는 제3 절연층(70)이 추가로 적층되고, 제3 절연층(70)에 금속핀(40)와 비아(82)를 통하여 연결된 입출력 패드(80)와 같은 회로패턴이 형성될 수 있다. 본 실시예의 전자소자 패키지는 제3 절연층(70)에 형성된 입출력 패드를 통하여 외부기판 등과 연결이 가능하여, POP(package on package)구조를 용이하게 형성할 수 있다. 도 4를 참조하면, 제3 절연층(70)의 입출력 패드(82)에 연결되는 회로패턴(110) 및 다른 전자소자(120)을 구비한 외부 패키지(100)를 제3 절연층(70) 상에 배치함으로써, PLP기판 기반의 POP구조를 형성할 수 있다.
도 5 내지 도 11은 본 발명의 일 실시예에 따른 전자소자 패키지의 제조방법을 설명하는 도면이다. 도 5를 참조하면, 이형층(6)을 가지는 캐리어 기판(5) 위에 접속 패드(30)를 위한 제1 금속층(30a)과 베리어 금속층(32)을 위한 제2 금속층(32a) 을 도금으로 차례로 형성한다. 캐리어 기판(5)으로 메탈 또는 수지 등과 같은 다양한 재질의 더미 기판이 이용될 수 있다.
도 6을 참조하면, 제1 금속층(30a) 상에 회로패턴 및 제1 절연층(10)을 적층한다. 예를 들면, 캐리어 기판(5)의 이형층(6) 상에 도전성의 금속 물질을 도포한 후에 패터닝 공정 등을 실시함으로써, 회로패턴을 형성할 수 있다. 또는 도금으로 금속층의 형성하고 선택적 에칭을 통하여 패터닝 공정을 실시할 수 있다. 패터닝 공정은 텐팅법(Tenting) 또는 MSAP(Modified Semi-Additive Process) 공법 또는 SAP(Semi-Additive Process) 공법 등을 이용할 수 있다. 캐리어 기판(5)에 회로패턴을 형성한 후에 캐리어 기판(5)에 프리프레그(PPG)나 빌드업 필름(build-up film)을 압착하여 적층함으로써, 절연층에 회로패턴을 매립시킬 수 있다. 또는 절연성 수지를 캐리어 기판(5)에 도포하여 회로패턴을 매립시키는 절연층을 형성할 수 있다. 제2 금속층(32a)에 접하는 회로패턴은 한 면을 제외한 나머지 면이 절연층에 의하여 둘러싸인 매립된 구조를 가지게 되므로, 이후 제2 금속층(32a)이 제거되면 회로패턴은 제1 절연층(10)의 일면으로만 노출되는 매립된 구조를 가지게 된다.
매립된 회로패턴(20)을 형성한 후에, 캐리어 기판(5)에 적층된 절연층에 반복적으로 회로패턴 및 절연층을 형성하여, 제1 절연층(10)과 다층의 회로층을 형성할 수 있다. 솔더레지스트층을 추가로 적층하여 외부로 노출된 회로패턴을 커버하여 보호할 수 있다. 이 때, 회로패턴을 노출시키는 오프닝(opening)이 선택적으로 형성될 수 있다. 노출된 회로패턴은 와이어 본딩이 가능한 입출력 패드(26)가 될 수 있다.
도 7을 참조하면, 제1 금속층(30a)을 선택적으로 에칭하여 접속 패드(30)를 패터닝한다. 패터닝 공정은 텐팅법(Tenting) 또는 MSAP(Modified Semi-Additive Process) 공법 또는 SAP(Semi-Additive Process) 공법 등을 이용할 수 있다. 이 때, 제2 금속층(32a)은 베리어(barrier)가 되어 매립된 회로패턴(20)을 덮으며, 제1 금속층(30a)과 이종의 물질로 이루어진다. 제1 금속층(30a)과 다른 물질로 제2 금속층(32a)은 접속 패드(30)의 패터닝과 관련된 공정에서도 손상되지 않고 매립된 회로패턴(20)을 보호할 수 있다. 예를 들면, 제1 금속층(30a)이 구리를 포함하여 이루어진 경우에, 제2 금속층(32a)은 니켈 도금으로 형성될 수 있다. 니켈 금속층은 구리재질의 제1 금속층(30a)을 에칭하는 물질에 대하여 내식성이 있으므로, 이후의 접속 패드(30) 형성과정에서 니켈 금속층에 덮인 매립된 회로패턴(20)이 손상되는 것을 방지할 수 있다.
도 8을 참조하면, 제1 절연층(10) 일면의 제2 금속층(32a)을 제거하여 매립된 회로패턴(20)을 노출시킨다. 제2 금속층(32a)은 그 재질에 따라 화학적 또는 물리적 방법 중 용이한 방법에 의해 제거될 수 있다. 예를 들면, 니켈 금속층으로 이루어진 제2 금속층(32a)은 구리 재질을 식각하는 에칭액에는 내식성이 있으나, 니켈 에칭액에는 용해되어 제거될 수 있다. 이 때, 구리 재질의 매립된 회로패턴(20)은 니켈 에칭액에는 내식성을 가지므로 손상되지 않고 보존될 수 있다. 접속 패드(30)와 제1 절연층(10)에 사이에는 베리어 금속층(32)이 잔존하게 된다.
도 9를 참조하면, 접속 패드(30)에 금속핀(40)가 결합된다. 예를 들면, 구리재질의 핀(pin)이 금속핀(40)가 되고, 피닝(pinning) 공정을 통하여 접속 패드(30)에 결합될 수 있다. 금속핀(40) 접속 패드(30)의 결합을 위하여, 은 페이스트와 같은 도전성 결합층(35)가 금속핀(40)과 접속 패드(30) 사이에 개재될 수 있다.
도 10을 참조하면, 제1 절연층(10)의 일면에 전자소자(50)가 배치된다. 전자소자(50)는 솔더볼 등을 통하여 매립된 회로패턴(20)과 전기적으로 연결되게 결합될 수 있다.
도 11을 참조하면, 제2 절연층(60)을 이용하여 전자소자(50) 및 금속핀(40)를 기판 제조공정에서 일괄적으로 매립하고, 제2 절연층(60)에 제3 절연층(70)을 추가로 적층한다. 제3 절연층(70)에는 입출력 패드(80)와 같은 회로패턴이 형성되고 비아(82)를 통하여 금속핀(40)과 연결될 수 있다.
본 발명의 접속 패드(30)와 금속핀(40)의 구조는 상술한 전자소자 패키지 이외에도 다양한 인쇄회로기판에 적용될 수 있다. 본 발명에 따른 인쇄회로기판은 금속핀(40) 구조를 이용하여 두꺼운 공간을 통과하는 전기적 접속이 가능하므로, 상대적으로 거리가 먼 회로패턴 간의 전기적 접속하는데 용이하다.
본 발명의 다른 실시예에 따른 인쇄회로기판은 제1 절연층(10), 매립된 회로패턴(20), 접속 패드(30), 금속핀(40)를 포함한다.
제1 절연층(10)은 매립된 회로패턴(20)을 전기적으로 절연시킨다. 제1 절연층(10)은 수지재일 수 있다. 제1 절연층(10)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드(PI)와 같은 열가소성 수지를 포함할 수 있으며 프리프레그(PPG)나 빌드업 필름(build-up film)으로 형성될 수 있다.
매립된 회로패턴(20)은 제1 절연층(10)에 형성된다. 매립된 회로패턴(20)은 구리 등의 금속으로 형성된다. 회로패턴은 제1 절연층(10)의 일면, 타면 또는 내부에도 형성될 수 있다. 예를 들면, 회로패턴은 제1 절연층(10)의 내부에 형성된 회로층(25)과 회로층을 연결하는 비아와, 비아에 연결된 패드(26)를 포함할 수 있다. 특히, 본 실시예에서는 제1 절연층(10)의 일면에 제1 절연층(10)의 내부로 매립된 구조의 매립된 회로패턴(20)이 형성된다. 매립된 회로패턴(20)은 제1 절연층(10)의 일면으로 노출되어 전자소자(50) 등과 전기적으로 연결될 수 있다. 예를 들면, 매립된 회로패턴(20)은 미세한 회로가 기판에 매립되는 임베디드 트레이스 기판(embedded trace substrate)의 회로 구조를 가질 수 있다. 임베디드 트레이스 구조의 미세한 매립된 회로패턴(20)은 전자소자(50)의 미세한 패드에도 대응이 가능하다.
접속 패드(30)는 매립된 회로패턴(20)과 후술할 금속핀(40)를 연결하며, 금속핀(40)의 안정적 결합을 돕는다. 접속 패드(30)는 매립된 회로패턴(20) 상에 형성되어 매립된 회로패턴(20)과 전기적으로 연결되며, 제1 절연층(10)의 일면에서 돌출되게 형성된다. 예를 들어, 매립된 회로패턴(20)의 상면이 제1 절연층(10)의 일면과 거의 동일한 면으로 형성될 경우에 (또는, 매립된 회로패턴(20)의 상면의 제1 절연층(10)의 일면보다 다소 간 높거나 낮을 경우에도), 매립된 회로패턴(20)과 이에 인접하는 제1 절연층(10)의 일면에 접속 패드(30)는 적층되어 형성될 수 있다. 예를 들면, 애디티브법(additive arocess), 세미 애디티브법(semi-additive arocess), 텐팅(tenting) 등의 방법을 이용하여 접속 패드(30)를 적층하여 형성할 수 있다. 적층된 접속 패드(30)는 하부 면을 통하여 매립된 회로패턴(20)과 접하게 되어서 매립된 회로패턴(20)과 전기적으로 연결된다. 그리고, 접속 패드(30)가 제1 절연층(10)의 일면 위에 적층구조로 형성되면 제1 절연층(10)의 일면에서 돌출되는 구조를 가지게 된다.
돌출된 구조의 접속 패드(30)는 금속핀(40)의 안정적 결합을 돕는다. 도 2를 참조하면, 금속핀(40)이 결합될 때, 위치 공차 또는 기울어짐 등의 문제로 인하여 예정된 위치 또는 예정된 자세에 벗어나 금속핀(40)가 접속 패드(30)에 배치될 수 있다. 이 때, 접속 패드(30)가 돌출된 구조를 가지면 금속핀(40)의 어긋난 위치 또는 자세를 용이하게 보정할 수 있다. 예를 들면, 접속 패드(30)의 상면이 평탄하게 유지된다면, 기울어진 금속핀(40)는 결합할 때에 바르게 세워질 수 있다. 그리고, 금속핀(40)의 위치가 예정된 위치에서 어느 정도 어긋나더라도, 금속핀(40)의 하면이 접속 패드(30)의 상면과 접하는 한에서는 접속 패드(30)와 금속핀(40)의 결합은 유지될 수 있다. 특히, 접속 패드(30)는 매립된 회로패턴(20)의 폭보다 넓게 형성될 수 있다. 넓게 형성된 접속 패드(30)는 제1 절연층(10) 위에도 형성되어 매립된 회로패턴(20)과 금속핀(40)가 직접 연결되는 구조에 비하여 넓은 결합 영역을 확보할 수 있다.
접속 패드(30)와 매립된 회로패턴(20) 사이에는 추가로 베리어 금속층(32)이 형성될 수 있다. 베리어 금속층(32)은 제조공정에서 매립된 회로패턴(20)을 보호하는 역할을 한다. 예를 들면, 접속 패드(30) 형성을 위한 도금층 식각 공정에서 매립된 회로패턴(20)을 보호하는 역할을 할 수 있다.
접속 패드(30)와 금속핀(40) 사이에는 결합을 돕는 도전성 결합층(35)가 추가로 개재될 수 있다. 도전성 결합층(35)는 얇은 금속층이나 솔더층으로 형성될 수 있다. 또는, 전기를 통하는 도전성 물질인 은과 같은 금속입자를 포함하는 접착제일 수 있다. 이 때, 돌출된 구조의 접속 패드(30)는 도전성 결합층(35)의 흐름으로 인한 전기적 단락을 방지하는 역할을 할 수 있다. 도 3을 참조하면, 접속 패드(30)와 금속핀(40)의 결합 후에 남은 도전성 결합층(35)는 인접한 패드 또는 회로패턴으로 흘러갈 위험이 있다. 돌출된 접속 패드(30)는 돌출된 구조로 인하여 측면을 가지게 되므로, 도전성 결합층(35)가 흐르는 길이를 연장시키게 된다. 즉, 평탄한 구조의 패드에 비하여, 돌출된 구조의 접속 패드(30)에서 흘러 넘친 도전성 결합층(35)는 더 많은 거리를 지나야 인접한 회로패턴 또는 패드에 도달할 수 있다. 따라서, 돌출된 접속 패드(30)는 도전성 결합층(35)로 인한 전기적 단락을 방지하는 역할을 할 수 있다.
금속핀(40)는 접속 패드(30) 상에 형성된다. 상부의 회로패턴과 연결되기 위하여, 금속핀(40)은 기둥 형상을 가지며 길이 방향으로 연장된 구조를 가질 수 있다. 예를 들면, 구리재질의 핀(pin)이 금속핀(40)가 되고, 피닝(pinning) 공정을 통하여 접속 패드(30)에 결합될 수 있다. 구리 포스트와 접속 패드(30)의 결합을 위하여, 은 페이스트와 같은 도전성 결합층(35)이 금속핀(40)과 접속 패드(30) 사이에 개재될 수 있다. 금속핀(40)를 이용하면 두꺼운 공간을 통과하는 전기적 접속이 가능하므로, 전자소자 패키지에서 상대적으로 거리가 먼 회로패턴 간의 전기적 접속을 용이하게 할 수 있다.
금속핀(40) 및 전자소자(50)를 매립하도록 제1 절연층(10)의 일면에 적층된 제2 절연층(60)이 더 포함될 수 있다. 제2 절연층(60)을 이용하여 금속핀(40)을 기판 제조공정에서 매립할 수 있다. 또한, 제2 절연층(60)에는 제3 절연층(70)이 추가로 적층되고, 제3 절연층(70)에 금속핀(40)와 연결된 입출력 패드(80)와 같은 회로패턴이 형성될 수 있다.
이상, 본 발명의 일 실시예에 대하여 설명하였으나, 해당 기술 분야에서 통상의 지식을 가진 자라면 특허청구범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서, 구성 요소의 부가, 변경, 삭제 또는 추가 등에 의해 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이며, 이 또한 본 발명의 권리범위 내에 포함된다고 할 것이다.
5: 캐리어 기판
6: 이형층
10: 제1 절연층
20: 매립된 회로패턴
26, 80: 입출력 패드
30: 접속 패드
32: 베리어 금속층
35: 도전성 결합층
40: 금속핀
50: 전자소자
60: 제2 절연층
70: 제3 절연층
100: 외부 패키지

Claims (14)

  1. 제1 절연층;
    상기 제1 절연층에 매립되고 상기 제1 절연층의 일면으로 노출되는 매립된 제1 회로패턴;
    상기 매립된 제1 회로패턴의 제1 부분 상에 형성되며 상기 제1 절연층의 일면에서 돌출되게 형성된 접속 패드;
    상기 접속 패드 상에 형성된 금속핀;
    상기 매립된 제1 회로패턴의 제2 부분에 연결된 전자소자; 및
    상기 접속 패드와 상기 매립된 제1 회로패턴의 상기 제1 부분 사이에 개재되고, 상기 제1 절연층의 상기 일면보다 돌출된 베리어 금속층을 포함하고,
    상기 제1 부분의 상면 및 상기 제2 부분의 상면은 동일 평면 상에(coplanar) 있고,
    상기 베리어 금속층의 하면과 상기 제1 부분의 상기 상면이 접촉된 제1 경계면은 상기 베리어 금속층의 상면과 상기 접속 패드가 접촉된 제2 경계면의 폭보다 작은 폭을 갖는 전자소자 패키지.
  2. 제1항에 있어서,
    상기 전자소자는 상기 제1 절연층의 상기 일면에 배치되고,
    상기 금속핀 및 상기 전자소자를 매립하도록 상기 제1 절연층의 상기 일면에 적층된 제2 절연층을 더 포함하는 전자소자 패키지.
  3. 제2항에 있어서,
    상기 제2 절연층에 적층된 제3 절연층; 및
    상기 제3 절연층에 형성되며 상기 금속핀과 연결된 제2 회로패턴을 더 포함하는 전자소자 패키지.
  4. 제3항에 있어서,
    상기 제3 절연층 상에 배치되며, 상기 제3 절연층의 상기 제2 회로패턴에 연결되는 제3 회로패턴을 구비한 회로기판을 더 포함하는 전자소자 패키지.
  5. 제1항에 있어서,
    상기 전자소자와 연결된 재배선 회로패턴을 더 포함하는 전자소자 패키지.
  6. 제1항에 있어서,
    상기 접속 패드와 상기 금속핀 사이에 개재된 도전성 결합층을 더 포함하는 전자소자 패키지.
  7. 삭제
  8. 삭제
  9. 제1 절연층;
    상기 제1 절연층에 매립되고 상기 제1 절연층의 일면으로 노출된 매립된 회로패턴;
    상기 매립된 회로패턴 상에 형성되며 상기 제1 절연층의 일면에서 돌출되게 형성된 접속 패드;
    상기 접속 패드 상에 형성된 금속핀; 및
    상기 접속 패드와 상기 매립된 제1 회로패턴 사이에 개재되고, 상기 제1 절연층의 상기 일면보다 돌출된 베리어 금속층을 포함하고,
    상기 베리어 금속층의 하면과 상기 매립된 제1 회로패턴의 상면이 접촉된 제1 경계면은 상기 베리어 금속층의 상면과 상기 접속 패드가 접촉된 제2 경계면의 폭보다 작은 폭을 갖는 인쇄회로기판.
  10. 제9항에 있어서,
    상기 접속 패드와 상기 금속핀 사이에 개재된 도전성 결합층을 더 포함하는 인쇄회로기판.

  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
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