JP5937436B2

JP5937436B2 - 保護回路

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Publication number: JP5937436B2
Application number: JP2012145279A
Authority: JP
Inventors: 智之澤田石; 飯倉　昭久; 昭久飯倉; 公泰中尾; 陽浅尾
Original assignee: Alps Electric Co Ltd
Current assignee: Alps Alpine Co Ltd
Priority date: 2012-06-28
Filing date: 2012-06-28
Publication date: 2016-06-22
Anticipated expiration: 2032-06-28
Also published as: EP2680439A2; CN103515946B; US20140002936A1; EP2680439B1; CN103515946A; EP2680439A3; US9001481B2; JP2014011233A

Description

本発明は、回路の破損を防止する保護回路に関し、特に、電源の逆接続による回路の破損を防止可能な保護回路に関する。

車載用の集積回路には、バッテリーをはじめとする電源の逆接続による破損を防ぐための保護回路が設けられている（例えば、特許文献１参照）。図４に、この保護回路を含む集積回路の回路構成を示す。図４に示す保護回路２は、電源端子ＶＤＤとグランド端子ＧＮＤとの間に直列に接続される２個のＰチャネル型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）Ｑ３，Ｑ４を備えている。

ＭＯＳＦＥＴＱ３のソースは電源端子ＶＤＤに接続され、ゲートは抵抗Ｒ４を介してグランド端子ＧＮＤに接続されている。ＭＯＳＦＥＴＱ４のドレインはグランド端子ＧＮＤに接続され、ゲートは抵抗Ｒ３を介して電源端子ＶＤＤに接続されている。ＭＯＳＦＥＴＱ３のドレインとＭＯＳＦＥＴＱ４のソースとは接続されており、この接続点とグランド端子ＧＮＤとの間には所望の機能を備える回路Ｃが接続される。

この集積回路に電源が正しく接続（正接続）されると、ＭＯＳＦＥＴＱ３のソースには電源端子ＶＤＤからハイレベルの電位が供給され、ゲートにはグランド端子ＧＮＤからローレベルの電位が供給されるので、ＭＯＳＦＥＴＱ３はオンとなる。また、ＭＯＳＦＥＴＱ４のドレインにはグランド端子ＧＮＤからローレベルの電位が供給され、ゲートには電源端子ＶＤＤからハイレベルの電位が供給されるので、ＭＯＳＦＥＴＱ４はオフとなる。これにより、電源端子ＶＤＤからＭＯＳＦＥＴＱ３及び回路Ｃを経由してグランド端子ＧＮＤへと向かう電流経路が形成され、回路Ｃには正方向の電流Ｉｄｄが流れる。

一方、この集積回路に電源が逆向きに接続（逆接続）されると、ＭＯＳＦＥＴＱ３のソースには電源端子ＶＤＤからローレベルの電位が供給され、ゲートにはグランド端子ＧＮＤからハイレベルの電位が供給されるので、ＭＯＳＦＥＴＱ３はオフとなる。また、ＭＯＳＦＥＴＱ４のドレインにはグランド端子ＧＮＤからハイレベルの電位が供給され、ゲートには電源端子ＶＤＤからローレベルの電位が供給されるので、ＭＯＳＦＥＴＱ４はオンとなる。この場合、ＭＯＳＦＥＴＱ３がオフとなり、ＭＯＳＦＥＴＱ４がオンとなるので、回路Ｃを経由する電流経路は形成されない。このように、保護回路２は、電源の逆接続時に回路Ｃを経由する電流経路を遮断することで回路Ｃの破損を防止している。

特開平５−１５２５２６号公報特開２００２−３３５６２６号公報

ところで、上述の保護回路２を備える集積回路において、回路Ｃの規模が大きくなるなどして消費電流Ｉｄｄが大きくなると、電源が正接続された状態でＭＯＳＦＥＴＱ３を流れる電流も増大する。その結果、ＭＯＳＦＥＴＱ３のオン抵抗による電圧降下は大きくなり、ＭＯＳＦＥＴＱ３のドレイン電圧は低下される。このような電圧降下を生じると、保護回路２中に存在するＰＮ接合に適切な逆方向バイアスが印加されなくなるので、不要な電流が流れ易くなり保護回路２を含む集積回路が破損する恐れがある。

本発明はかかる点に鑑みてなされたものであり、消費電流の大きい回路が用いられる場合でも適切な保護が可能な保護回路を提供することを目的とする。

本発明の保護回路は、電源端子と、グランド端子と、第１から第３の電界効果型トランジスタと、を備え、前記第１から第３の電界効果型トランジスタはいずれもｐ型で、所定の機能を備える回路部の破損を防止する保護回路であって、前記第１の電界効果型トランジスタのソース及びドレインの一方は前記電源端子に接続され、ゲートは前記グランド端子に接続され、ソース及びドレインの他方は前記第１の電界効果型トランジスタにおいてチャネルの形成される領域を含む第１の領域に接続され、前記第２の電界効果型トランジスタのソース及びドレインの一方は前記第２の電界効果型トランジスタにおいてチャネルの形成される領域を含む第２の領域に接続されると共に前記第１の電界効果型トランジスタのソース及びドレインの他方に接続され、ゲートは前記電源端子に接続され、ソース及びドレインの他方は前記グランド端子に接続され、前記第３の電界効果型トランジスタのソース及びドレインの一方は前記電源端子に接続され、ゲートは前記グランド端子に接続され、ソース及びドレインの他方は前記回路部を介して前記グランド端子に接続され、前記第１の領域と前記第２の領域とは一体に形成されると共に、前記第３の電界効果型トランジスタにおいてチャネルの形成される領域を含む第３の領域に接続されることを特徴とする。

この構成によれば、回路部には第３の電界効果型トランジスタを介して電流が供給されるので、第１の電界効果型トランジスタのソース及びドレインの他方と第２の電界効果型トランジスタのソース及びドレインの一方との接続点は回路部の消費電流の影響を受けない。このため、第１の電界効果型トランジスタの電圧降下に伴う第１から第３の領域の電位の低下を防いで、第１から第３の領域と基板との間に適切な逆方向バイアスを印加できる。よって、第１から第３の領域から基板に向かって流れる電流の発生を防止でき、消費電流の大きい回路部が用いられる場合でも適切な保護が可能な保護回路を提供できる。

本発明の保護回路において、前記第１から第３の領域は一体に形成されても良い。

本発明の保護回路において、第１から第３の抵抗部を備え、前記第１の電界効果型トランジスタのゲートは前記第１の抵抗部を介して前記グランド端子に接続され、前記第２の電界効果型トランジスタのゲートは前記第２の抵抗部を介して前記電源端子に接続され、前記第３の電界効果型トランジスタのゲートは前記第３の抵抗部を介して前記グランド端子に接続されることが好ましい。この構成によれば、第１から第３の抵抗部を介して各トランジスタのゲートに適切な電位を供給できる。

本発明によれば、消費電流の大きい回路が用いられる場合でも適切な保護が可能な保護回路を提供できる。

実施の形態１に係る保護回路を含むデバイス構成を示す回路図である。実施の形態１に係る保護回路の素子構造の一例を示す模式図である。実施の形態２に係る保護回路の素子構造の一例を示す模式図である。従来の保護回路を含む集積回路の一例を示す回路図である。図４記載の保護回路の素子構造の一例を示す模式図である。

図５を参照して、図４の保護回路２の素子構造の例について説明する。図５は、図４に示す保護回路２において想定される素子構造の一例を示す模式図である。図５に示す保護回路２は、ホウ素やアルミニウムなどの不純物（アクセプタ）を添加されたシリコンでなるＰ型基板２１に設けられている。Ｐ型基板２１の表面２１ａ側には、リンやヒ素などの不純物（ドナー）を添加されたＮウェル２２が形成されている。このＮウェル２２には、アクセプタを高濃度に添加された高濃度Ｐ型領域２３ａ〜２３ｅ、及びドナーを高濃度に添加された高濃度Ｎ型領域２４が相互に離間して設けられており、Ｎウェル２２の外部には、高濃度Ｐ型領域２３ｆが設けられている。

図５に示すように、ＭＯＳＦＥＴＱ３は、ソースとして機能する高濃度Ｐ型領域２３ａ、及びドレインとして機能する高濃度Ｐ型領域２３ｂを含んでいる。高濃度Ｐ型領域２３ａと高濃度Ｐ型領域２３ｂとの間には、Ｎウェル２２の一部で構成されるチャネル形成領域（チャネルの形成される領域）２２ａが配置されている。チャネル形成領域２２ａの表面にはシリコン酸化膜でなるゲート絶縁膜２５ａが形成されており、ゲート絶縁膜２５ａの上方には、ＭＯＳＦＥＴＱ３のオン及びオフを制御するポリシリコンでなるゲート電極（不図示）が設けられている。

ＭＯＳＦＥＴＱ４は、ＭＯＳＦＥＴＱ３と同様の構成を有している。すなわち、ＭＯＳＦＥＴＱ４は、ソースとして機能する高濃度Ｐ型領域２３ｃ、ドレインとして機能する高濃度Ｐ型領域２３ｄ、チャネル形成領域２２ｂ、ゲート絶縁膜２５ｂ、及びゲート電極（不図示）を備えている。

高濃度Ｐ型領域２３ａ，２３ｃには不図示のソース電極が接続され、高濃度Ｐ型領域２３ｂ，２３ｄには不図示のドレイン電極が接続されている。また、高濃度Ｐ型領域２３ｅ，２３ｆ、高濃度Ｎ型領域２４にも、不図示の電極が接続されている。これらの電極を介して各素子を所定の関係で接続することにより、図４に示される回路構成の保護回路２が構成されている。

ここで、図４及び図５に示す保護回路２において、電源が正しく接続（正接続）された状態を考える。この場合、ＭＯＳＦＥＴＱ３はオンになるので、ＭＯＳＦＥＴＱ３及び回路Ｃには電流Ｉｄｄが流れる。ＭＯＳＦＥＴＱ３の電圧降下は、ＭＯＳＦＥＴＱ３のオン抵抗をＲｏｎとしてＲｏｎ×Ｉｄｄであるから、回路Ｃの規模に応じて消費電流Ｉｄｄが大きくなると、ＭＯＳＦＥＴＱ３において生じる電圧降下も大きくなる。

ＭＯＳＦＥＴＱ３のドレインとなる高濃度Ｐ型領域２３ｂは、高濃度Ｐ型領域２３ｃ、及び高濃度Ｎ型領域２４に接続されると共に、Ｎウェル２２に接続されている。このため、ＭＯＳＦＥＴＱ３における電圧降下が大きくなって高濃度Ｐ型領域２３ｂの電位が大きく低下されるようになると、Ｎウェル２２の電位も大きく低下される。Ｐ型基板２１には高濃度Ｐ型領域２３ｆを介して一定のグランド電位が供給されるので、Ｎウェル２２の電位が大きく低下されると、Ｎウェル２２とＰ型基板２１とによるＰＮ接合の逆方向バイアスは著しく小さくなってしまう。その結果、Ｎウェル２２からＰ型基板２１へと電流が流れるようになり、電源電位とグランド電位との間で大電流を生じる恐れがある。

本発明者らは、この現象がＮウェル２２の電位の低下に起因するものであり、Ｎウェル２２の電位が後段の回路Ｃの消費電流の影響を受けないようにすればこの問題を解消できると考えた。そして、図４及び図５のＭＯＳＦＥＴＱ３に相当するトランジスタを経由せずに回路Ｃに電流を供給できる保護回路を具体化して本発明を完成させた。すなわち、本発明の骨子は、電源端子とグランド端子との間で直列に接続される第１及び第２のトランジスタでなる制御部に加え、電流を供給させるための第３のトランジスタでなる供給部を備えることである。以下、本実施の形態に係る保護回路について説明する。

（実施の形態１）
図１は、本実施の形態に係る保護回路１を含むデバイス構成を示す回路図である。図２は、本実施の形態に係る保護回路１の素子構造の一例を示す模式図である。図１に示すように、本実施の形態の保護回路１は、電源端子ＶＤＤと、グランド端子ＧＮＤと、３個のトランジスタＭ１〜Ｍ３と、３個の抵抗Ｒ１〜Ｒ３とを備えている。電源端子ＶＤＤは、不図示の電源（直流電源）と正接続された状態でハイレベルの電位を供給され、グランド端子ＧＮＤは、電源と正接続された状態でローレベルの電位を供給される。

３個のトランジスタＭ１〜Ｍ３は、いずれもＰチャネル型のＭＯＳＦＥＴである。トランジスタ（第１のトランジスタ）Ｍ１及びトランジスタ（第２のトランジスタ）Ｍ２により、後述するＮウェル１０２（図２参照）の電位を制御する制御部１１が構成されている。また、トランジスタ（第３のトランジスタ）Ｍ３により、回路Ｃに電流を供給する供給部１２が構成されている。供給部１２は、電源端子ＶＤＤから供給される電位、グランド端子ＧＮＤから供給される電位、及び制御部１１からＮウェル１０２に供給される電位（制御電位）に基づいて、回路Ｃへの電流の供給を制御する。

制御部１１を構成するトランジスタＭ１のソースは、電源端子ＶＤＤに接続され、ゲートは、抵抗（第１の抵抗）Ｒ１を介してグランド端子ＧＮＤに接続されている。また、トランジスタＭ１のドレインは、トランジスタＭ１においてチャネルの形成される領域（チャネル形成領域）を含む第１の領域１０２ａ（図２参照）に接続されている。トランジスタＭ２のドレインは、グランド端子ＧＮＤに接続され、ゲートは、抵抗（第２の抵抗）Ｒ２を介して電源端子ＶＤＤに接続されている。また、トランジスタＭ２のソースは、トランジスタＭ２のチャネル形成領域を含む第２の領域１０２ｂ（図２参照）に接続されている。

トランジスタＭ１のドレインとトランジスタＭ２のソースとは互いに接続されている。これらの接続点は、制御部１１の出力端となり、供給部１２を構成するトランジスタＭ３のチャネル形成領域を含む第３の領域１０２ｃ（図２参照）に接続される。トランジスタＭ３のソースは電源端子ＶＤＤに接続され、ゲートは抵抗（第３の抵抗）Ｒ３を介してグランド端子ＧＮＤに接続されている。また、トランジスタＭ３のドレインは、所定の機能を備える回路（回路部）Ｃを介してグランド端子ＧＮＤに接続されている。

図２に示すように、保護回路１は、アクセプタを添加されたシリコンでなるＰ型の基板１０１に設けられている。基板１０１の表面１０１ａ側には、イオンインプランテーションなどの方法でドナーを添加されたＮウェル１０２が形成されている。このＮウェル１０２には、アクセプタを高濃度に添加された高濃度Ｐ型領域１０３ａ〜１０３ｆ、及びドナーを高濃度に添加された高濃度Ｎ型領域１０４ａ，１０４ｂが相互に離間して設けられている。また、Ｎウェル１０２の外部には、高濃度Ｐ型領域１０３ｇが設けられている。なお、基板１０１はシリコン基板以外でも良い。

高濃度Ｐ型領域１０３ａ，１０３ｂは、それぞれトランジスタＭ１のソース及びドレインとなる領域であり、その間のＮウェル１０２の表面を覆うようにシリコン酸化膜でなるゲート絶縁膜１０５ａが形成されている。ゲート絶縁膜１０５ａの上方には、トランジスタＭ１のオン及びオフを制御するポリシリコンでなる不図示のゲート電極が設けられている。また、高濃度Ｐ型領域１０３ａ，１０３ｂの上方には、高濃度Ｐ型領域１０３ａ，１０３ｂとそれぞれ接続される不図示のソース電極及びドレイン電極が設けられている。なお、ゲート絶縁膜、ゲート電極、ソース電極及びドレイン電極の材質は特に限定されない。

トランジスタＭ１のゲート電極に所定の電位を供給してＮウェル１０２に電界を印加すれば、Ｎウェル１０２中でのチャネルの形成を制御してトランジスタＭ１のオン又はオフを制御できる。例えば、ソース（又はドレイン）に対してゲート電極を低電位とすれば、Ｎウェル１０２中のゲート絶縁膜１０５ａの近傍の領域にチャネルが形成され、トランジスタＭ１はオンされる。逆に、ソース（又はドレイン）に対してゲート電極を高電位とすれば、チャネルは閉じてトランジスタＭ１はオフされる。本実施の形態では、Ｎウェル１０２中のトランジスタＭ１の近傍の領域（チャネル形成領域を含む）を第１の領域１０２ａと呼ぶ。

トランジスタＭ１のソースとなる高濃度Ｐ型領域１０３ａは、電源端子ＶＤＤに接続されている。また、ドレインとなる高濃度Ｐ型領域１０３ｂは高濃度Ｎ型領域１０４ａを介してＮウェル１０２と接続されている。このため、Ｎウェル１０２（第１の領域１０２ａ）の電位はドレインの電位と略等しくなる。トランジスタＭ１のゲート電極（不図示）は、抵抗Ｒ１を介してグランド端子ＧＮＤに接続されており、第１の領域１０２ａにはグランド端子ＧＮＤの電位に応じた電界が印加される。

高濃度Ｐ型領域１０３ｃ，１０３ｄはそれぞれ、トランジスタＭ２のソース及びドレインとなる領域であり、その間のＮウェル１０２の表面を覆うようにゲート絶縁膜１０５ｂが形成されている。ゲート絶縁膜１０５ｂの上方には、トランジスタＭ２のオン及びオフを制御する不図示のゲート電極が設けられている。また、高濃度Ｐ型領域１０３ｃ，１０３ｄの上方には、高濃度Ｐ型領域１０３ｃ，１０３ｄとそれぞれ接続される不図示のソース電極及びドレイン電極が設けられている。本実施の形態では、Ｎウェル１０２中のトランジスタＭ２の近傍の領域（チャネル形成領域を含む）を第２の領域１０２ｂと呼ぶ。

トランジスタＭ２のドレインとなる高濃度Ｐ型領域１０３ｄは、グランド端子に接続されている。ソースとなる高濃度Ｐ型領域１０３ｃは高濃度Ｎ型領域１０４ｂを介してＮウェル１０２と接続されており、Ｎウェル１０２（第２の領域１０２ｂ）の電位はソースの電位と略等しくなる。ゲート電極は、抵抗Ｒ２を介して電源端子ＶＤＤに接続されており、第２の領域１０２ｂには、ゲート絶縁膜１０５ｂを介して電源端子ＶＤＤの電位に応じた電界が印加される。

高濃度Ｐ型領域１０３ｅ，１０３ｆはそれぞれ、トランジスタＭ３のソース及びドレインとなる領域であり、その間のＮウェル１０２の表面を覆うようにゲート絶縁膜１０５ｃが形成されている。ゲート絶縁膜１０５ｃの上方には、トランジスタＭ３のオン及びオフを制御する不図示のゲート電極が設けられている。また、高濃度Ｐ型領域１０３ｅ，１０３ｆの上方には、高濃度Ｐ型領域１０３ｅ，１０３ｆとそれぞれ接続される不図示のソース電極及びドレイン電極が設けられている。本実施の形態では、Ｎウェル１０２中のトランジスタＭ３の近傍の領域（チャネル形成領域を含む）を第３の領域１０２ｃと呼ぶ。

トランジスタＭ３のソースとなる高濃度Ｐ型領域１０３ｅは、電源端子ＶＤＤに接続されており、ドレインとなる高濃度Ｐ型領域１０３ｆは、所定の機能を有する回路Ｃに接続されている。ゲート電極は、抵抗Ｒ３を介してグランド端子ＧＮＤに接続されており、第３の領域１０２ｃには、ゲート絶縁膜１０５ｃを介してグランド端子ＧＮＤの電位に応じた電界が印加される。

トランジスタＭ３の第３の領域１０２ｃは、トランジスタＭ１の第１の領域１０２ａ及びトランジスタＭ２の第２の領域１０２ｂと共に同一のＮウェル１０２内に設けられている。このため、第１の領域１０２ａ、第２の領域１０２ｂ、及び第３の領域１０２ｃは略等電位となる。つまり、トランジスタＭ３の第３の領域１０２ｃにも、トランジスタＭ１のドレイン及びトランジスタＭ２のソースの電位が供給される。

Ｐ型基板１０１は、高濃度Ｐ型領域１０３ｇを介してグランド端子ＧＮＤと接続されており、Ｐ型基板１０１の電位は、グランド端子ＧＮＤの電位と略等しい電位に保たれる。なお、高濃度Ｐ型領域１０３ｇ、高濃度Ｎ型領域１０４ａ，１０４ｂの上方には、高濃度Ｐ型領域１０３ｇ、高濃度Ｎ型領域１０４ａ，１０４ｂとそれぞれ接する不図示の電極が設けられている。

この保護回路１を含む集積回路に電源が逆接続されると、トランジスタＭ１のソースには電源端子ＶＤＤからローレベルの電位が供給され、ゲートにはグランド端子ＧＮＤからハイレベルの電位が供給されて、トランジスタＭ１はオフとなる。また、トランジスタＭ２のドレインにはグランド端子ＧＮＤからハイレベルの電位が供給され、ゲートには電源端子ＶＤＤからローレベルの電位が供給されて、トランジスタＭ２はオンとなる。トランジスタＭ２のソースはＮウェル１０２に接続されているので、Ｎウェル１０２の電位も引き上げられてハイレベルとなる。

また、トランジスタＭ３のソースには電源端子ＶＤＤからローレベルの電位が供給され、ゲートにはグランド端子ＧＮＤからハイレベルの電位が供給されて、トランジスタＭ３はオフとなる。その結果、回路Ｃを経由する電流経路は形成されず、回路Ｃには電流は流れない。これにより、電源の逆接続時による回路Ｃの破損は防止される。

一方、この保護回路１を含む集積回路に電源が正接続されると、トランジスタＭ１のソースには電源端子ＶＤＤからハイレベルの電位が供給され、ゲートにはグランド端子ＧＮＤからローレベルの電位が供給されてトランジスタＭ１はオンとなる。また、トランジスタＭ２のドレインにはグランド端子ＧＮＤからローレベルの電位が供給され、ゲートには電源端子ＶＤＤからハイレベルの電位が供給されてトランジスタＭ２はオフとなる。その結果、トランジスタＭ１のドレイン及びトランジスタＭ２のソースの接続点には、電源端子ＶＤＤからハイレベルの電位が供給される。トランジスタＭ１のドレイン（高濃度Ｐ型領域１０３ｂ）は、高濃度Ｎ型領域１０４ａを介してＮウェル１０２に接続されており、トランジスタＭ２のソース（高濃度Ｐ型領域１０３ｃ）は、高濃度Ｎ型領域１０４ｂを介してＮウェル１０２に接続されているので、Ｎウェル１０２の電位も引き上げられてハイレベルとなる。

また、トランジスタＭ３のソースには電源端子ＶＤＤからハイレベルの電位が供給され、ゲートにはグランド端子ＧＮＤからローレベルの電位が供給されるので、トランジスタＭ３はオンとなる。その結果、回路Ｃに所定の電圧が印加されると共に、トランジスタＭ３を通じて回路Ｃに電流Ｉｄｄが流れる。この時、Ｎウェル１０２の電位は、電源端子ＶＤＤの電位に近いハイレベルであり、Ｐ型基板１０１の電位は、グランド端子ＧＮＤの電位に近いローレベルである。このため、Ｐ型基板１０１とＮウェル１０２とのＰＮ接合に逆方向バイアスが印加され、Ｎウェル１０２からＰ型基板１０１への電流は流れない。

また、この保護回路１は、回路Ｃの消費電流Ｉｄｄが増大されてもＮウェル１０２の電位は殆ど変動しない。これは、Ｎウェル１０２の電位が、回路Ｃの消費電流Ｉｄｄに関わらずハイレベルとなるように制御部１１（トランジスタＭ１，Ｍ２）で制御されているためである。つまり、回路Ｃの消費電流Ｉｄｄが大きくなっても、Ｎウェル１０２の電位の低下は防止され、Ｐ型基板１０１とＮウェル１０２とに適切な逆方向バイアスが印加される。これにより、Ｎウェル１０２からＰ型基板１０１へのリーク電流を抑制でき、電源端子ＶＤＤとグランド端子ＧＮＤとの間の大電流の発生を防止できる。

なお、回路ＣにはトランジスタＭ３を介して電流が供給されるので、トランジスタＭ３のオン抵抗は十分に小さいことが望ましい。オン抵抗は、例えば、チャネル幅を大きくすることで小さくできる。一方、保護回路１では、トランジスタＭ１を電流Ｉｄｄの経路として用いないので、トランジスタＭ１，Ｍ２は十分に小型化できる。

このように、本実施の形態の保護回路１において、回路（回路部）Ｃにはトランジスタ（第３のトランジスタ）Ｍ３を介して電流が供給されるので、トランジスタ（第１のトランジスタ）Ｍ１のドレイン（又はソース）とトランジスタ（第２のトランジスタ）Ｍ２のソース（又はドレイン）との接続点は回路Ｃの消費電流Ｉｄｄの影響を受けない。このため、トランジスタＭ１の電圧降下に伴うＮウェル１０２（第１の領域１０２ａ、第２の領域１０２ｂ、及び第３の領域１０２ｃ）の電位の低下を防いで、Ｎウェル１０２と基板１０１との間に適切な逆方向バイアスを印加できる。よって、Ｎウェル１０２から基板１０１に向かう電流を防止でき、回路Ｃの消費電流Ｉｄｄが大きい場合でも適切な保護が可能となる。

（実施の形態２）
本実施の形態では、実施の形態１とは異なる態様の保護回路について説明する。図３は、本実施の形態に係る保護回路１ａの素子構造の一例を示す模式図である。なお、本実施の形態に係る保護回路１ａと、実施の形態１に係る保護回路１とは、素子構造において相違し、他の点で共通する。つまり、保護回路１ａの回路構成は、図１に示す保護回路１と共通であるから、回路構成についての詳細な説明は省略する。

図３に示すように、本実施の形態の保護回路１ａは、Ｐ型の基板１１１に設けられている。基板１１１の表面１１１ａ側には、イオンインプランテーションなどの方法でドナーを添加されたＮウェル１１２，１１３が形成されている。Ｎウェル１１２には、アクセプタを高濃度に添加された高濃度Ｐ型領域１１４ａ〜１１４ｄ、及びドナーを高濃度に添加された高濃度Ｎ型領域１１５ａが相互に離間して設けられている。また、Ｎウェル１１３には、高濃度Ｐ型領域１１４ｅ，１１４ｆ、及び高濃度Ｎ型領域１１５ｂが相互に離間して設けられている。Ｎウェル１１２，１１３の外部には、高濃度Ｐ型領域１１４ｇが設けられている。

本実施の形態の保護回路１ａにおいて、トランジスタＭ１は、ソース又はドレインとなる高濃度Ｐ型領域１１４ａ，１１４ｂ、ゲート絶縁膜１１６ａ、チャネルの形成される第１の領域１１２ａ、不図示のソース電極、ドレイン電極、ゲート電極などで構成されている。トランジスタＭ２は、ソース又はドレインとなる高濃度Ｐ型領域１１４ｃ，１１４ｄ、ゲート絶縁膜１１６ｂ、チャネルの形成される第２の領域１１２ｂ、不図示のソース電極、ドレイン電極、ゲート電極などで構成されている。また、トランジスタＭ３は、ソース又はドレインとなる高濃度Ｐ型領域１１４ｅ，１１４ｆ、ゲート絶縁膜１１６ｃ、チャネルの形成される第３の領域１１３ａ、不図示のソース電極、ドレイン電極、ゲート電極などで構成されている。

すなわち、本実施の形態の保護回路１ａにおいて、トランジスタＭ１，Ｍ２の形成されるＮウェル１１２と、トランジスタＭ３の形成されるＮウェル１１３とは分離されている。ただし、Ｎウェル１１２とＮウェル１１３とは、高濃度Ｎ型領域１１５ａ及び高濃度Ｎ型領域１１５ｂを介して電気的に接続されており、電位は略等しくなっている。

このように構成された保護回路１ａにおいても、回路（回路部）Ｃにはトランジスタ（第３のトランジスタ）Ｍ３を介して電流が供給されるので、トランジスタ（第１のトランジスタ）Ｍ１のドレイン（又はソース）とトランジスタ（第２のトランジスタ）Ｍ２のソース（又はドレイン）との接続点は回路Ｃの消費電流Ｉｄｄの影響を受けない。このため、トランジスタＭ１の電圧降下に伴うＮウェル１１２（第１の領域１１２ａ、第２の領域１１２ｂ）及びＮウェル１１３（第３の領域１０３ａ）の電位の低下を防いで、Ｎウェル１１２，１１３と基板１１１との間に適切な逆方向バイアスを印加できる。よって、Ｎウェル１１２，１１３から基板１１１に向かって流れる電流の発生を防止でき、回路Ｃの消費電流Ｉｄｄが大きい場合でも適切な保護が可能となる。

なお、本発明は上記実施の形態の記載に限定されず、その効果が発揮される態様で適宜変更して実施することができる。例えば、トランジスタＭ１〜Ｍ３はＭＯＳＦＥＴであることに限られず、他のタイプのＦＥＴとしても良い。また、抵抗Ｒ１〜Ｒ３は、各トランジスタＭ１〜Ｍ３のゲートに適切な電位を供給できれば他のインピーダンス素子としても良く、省略することも可能である。また、抵抗Ｒ３に相当するインピーダンス素子ついては回路Ｃに含まれるものを使用しても良い。

また、上記実施の形態において、保護回路１，１ａは、回路Ｃと一体に構成されているが、保護回路１，１ａと、回路Ｃとは別体で構成されても良い。また、上記実施の形態では、説明の便宜上、各トランジスタＭ１〜Ｍ３のソースとドレインとの関係を固定しているが、供給される電位との関係でソースとドレインとの関係は入れ替わることがある。すなわち、ソースはドレインであっても良く、ドレインはソースであっても良い。

また、上記実施の形態において、トランジスタＭ１のゲート、トランジスタＭ２のドレイン、及びトランジスタＭ３のゲートは、グランド端子に接続されている。しかし、トランジスタＭ１のゲートと、トランジスタＭ２のドレインと、トランジスタＭ３のゲートとに、回路Ｃを介してグランド電位を供給するように構成しても良い。

本発明の保護回路は、例えば、車載用の集積回路など、電源の逆接続による破損の恐れがある回路の保護に有用である。

１，１ａ保護回路
１１制御部
１２供給部
１０１，１１１基板
１０２，１１２，１１３Ｎウェル
１０２ａ，１１２ａ第１の領域
１０２ｂ，１１２ｂ第２の領域
１０２ｃ，１１３ａ第３の領域
１０３ａ〜１０３ｇ，１１４ａ〜１１４ｇ高濃度Ｐ型領域
１０４ａ，１０４ｂ，１１５ａ，１１５ｂ高濃度Ｎ型領域
１０５ａ〜１０５ｃ，１１６ａ〜１１６ｃゲート絶縁膜
Ｃ回路（回路部）
Ｍ１トランジスタ（第１のトランジスタ）
Ｍ２トランジスタ（第２のトランジスタ）
Ｍ３トランジスタ（第３のトランジスタ）
Ｒ１抵抗（第１の抵抗）
Ｒ２抵抗（第２の抵抗）
Ｒ３抵抗（第３の抵抗）

Claims

電源端子と、グランド端子と、第１から第３の電界効果型トランジスタと、を備え、前記第１から第３の電界効果型トランジスタはいずれもｐ型で、所定の機能を備える回路部に逆方向の電圧が加わることを防止する保護回路であって、
前記第１の電界効果型トランジスタのソース及びドレインの一方は前記電源端子に接続され、ゲートは前記グランド端子に接続され、ソース及びドレインの他方は前記第１の電界効果型トランジスタにおいてチャネルの形成される領域を含む第１の領域に接続され、
前記第２の電界効果型トランジスタのソース及びドレインの一方は前記第２の電界効果型トランジスタにおいてチャネルの形成される領域を含む第２の領域に接続されると共に前記第１の電界効果型トランジスタのソース及びドレインの他方に接続され、ゲートは前記電源端子に接続され、ソース及びドレインの他方は前記グランド端子に接続され、
前記第３の電界効果型トランジスタのソース及びドレインの一方は前記電源端子に接続され、ゲートは前記グランド端子に接続され、ソース及びドレインの他方は前記回路部を介して前記グランド端子に接続され、
前記第１の領域と前記第２の領域とは一体に形成されると共に、前記第３の電界効果型トランジスタにおいてチャネルの形成される領域を含む第３の領域と接続されることを特徴とする保護回路。
前記第１から第３の領域は一体に形成されることを特徴とする請求項１記載の保護回路。
第１から第３の抵抗部を備え、
前記第１の電界効果型トランジスタのゲートは前記第１の抵抗部を介して前記グランド端子に接続され、前記第２の電界効果型トランジスタのゲートは前記第２の抵抗部を介して前記電源端子に接続され、前記第３の電界効果型トランジスタのゲートは前記第３の抵抗部を介して前記グランド端子に接続されることを特徴とする請求項１又は請求項２に記載の保護回路。