JP6198642B2 - 電圧選択回路及びこれを有する半導体集積回路装置 - Google Patents

Description

本発明は、複数の電圧から一の電圧を選択する電圧選択回路に係り、特に、半導体集積回路装置に集積される電圧選択回路に関するものである。

ＣＭＯＳなどの半導体集積回路装置の場合、誤接続などによって電源端子（＋端子，−端子）に逆極性の電圧が印加されると、トランジスタの寄生ダイオード等を通じて内部に過大な電流が流れてしまうという問題がある。下記の特許文献１には、このような電源逆接続に対する保護回路が記載されている。

特開平５−１５２５２６号公報

特許文献１に記載される電源逆接続保護回路では、電源端子（＋端子，−端子）の２線についてのみ逆接続の保護を行っているが、例えばセンシング機能を有する半導体集積回路装置などの場合、電源端子の他に信号の入出力用の端子を備えているものが多い。この場合、電源端子（＋端子，−端子）と信号端子の３線で誤った接続をされる可能性があるため、特許文献１に記載される回路では保護が不十分である。

図２３は、電源端子（ＶＤＤ，ＶＳＳ）と出力端子（ＶＯＵＴ）の３線における誤接続から内部回路を保護する機能を備えた半導体集積回路装置の例を示す図である。図２３に示す半導体集積回路装置は、センサの検出結果等に応じて電源端子ＶＤＤと出力端子ＯＵＴとの接続をオン又はオフする電源スイッチの機能を備えた回路１００と、カソードが共通に接続された３つのダイオードからなる回路１０１を有する。

回路１０１は、電源電圧ＶＤＤ、グランド電位ＶＳＳ、出力電圧ＶＯＵＴの中で最も高い電圧を回路１００に電源電圧として供給する回路である。回路１０１の構成は、従来から電源装置などに使用されている整流回路と同じである。外部から入力される電源電圧ＶＤＤ、グランド電位ＶＳＳ及び出力電圧ＶＯＵＴの相対的な高低の関係がどのようになっていても、回路１００の高電圧側の電源ラインには常にこれらの中で最も高い電圧が供給されるため、この電源ラインがグランド電位ＶＳＳより低くなることはない。また、出力端子（ＶＯＵＴ）には、バルクに最高電圧が印加されたＰ型ＭＯＳトランジスタ１１１が接続されるため、Ｐ型ＭＯＳトランジスタ１０１の寄生ダイオードを通じて出力端子（ＶＯＵＴ）からバルクに電流が流れることもない。従って、図２３に示す半導体集積回路装置によれば、電源端子（ＶＤＤ，ＶＳＳ）と出力端子（ＶＯＵＴ）の３線において誤接続があっても、内部回路に過大な電流が流れることはない。なお、図２３では電源スイッチ機能を備えた回路１００を例に挙げているが、電源レギュレータ機能や信号入出力機能を備えた回路についても、上記と同様な保護を実現できる。

しかしながら、図２３に示す回路１０１はダイオードで構成されているため、順方向の電圧降下が不可避的に生じる。この電圧降下は、ＰＮ接合ダイオードの場合およそ０．６Ｖ近辺であり、通過電流や温度に応じて変動する。近年、半導体製造プロセスの加工サイズの微細化に伴って電源電圧は益々低下しているため、このような電圧降下によって電源電圧が更に低下し、しかも、電流や温度に応じて電源電圧が変動してしまうと、回路の動作が不安定になるという問題が生じる。また、ダイオードの電圧降下が存在すると無駄な電力が消費され、発熱が生じるという問題もある。

本発明はかかる事情に鑑みてなされたものであり、その目的は、電圧降下を抑えることができる電圧選択回路と、そのような電圧選択回路を用いて誤接続等による過電流を防止した半導体集積回路装置を提供することにある。

本発明の第１の観点に係る電圧選択回路は、複数の電圧の中から最も高い電圧を選択する電圧選択回路であって、第１電圧を入力する第１端子と、第２電圧を入力する第２端子と、第３電圧を入力する第３端子と、前記第１電圧、前記第２電圧及び前記第３電圧の中で最も高い電圧を出力する第４端子と、前記第１端子と前記第４端子との間に接続されたＰ型の第１ＭＯＳトランジスタと、前記第２端子と前記第４端子との間に接続されたＰ型の第２ＭＯＳトランジスタと、前記第３端子と前記第４端子との間に接続されたＰ型の第３ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのゲートと前記第２端子との間に接続された第１抵抗と、前記第２ＭＯＳトランジスタのゲートと前記第１端子との間に接続された第２抵抗と、前記第１電圧及び前記第２電圧のいずれか高い方の電圧を前記第３ＭＯＳトランジスタのゲートに出力する電圧出力回路と、前記第３電圧が前記電圧出力回路の出力電圧より高い場合、前記第３端子を前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタのゲートにそれぞれ接続するスイッチ回路とを有する。第１ＭＯＳトランジスタ、前記第２ＭＯＳトランジスタ、前記第３ＭＯＳトランジスタ、前記電圧出力回路に含まれるＰ型ＭＯＳトランジスタ、並びに、前記スイッチ回路に含まれるＰ型ＭＯＳトランジスタは、前記第４端子にバルクが接続される。

上記電圧選択回路によれば、前記第１電圧，前記第２電圧，前記第３電圧の中で前記第１電圧が最も高い電圧の場合、前記電圧出力回路から前記第１電圧が出力される。これにより、前記電圧出力回路から最高電圧が出力されるため、前記電圧出力回路の出力電圧をゲートに入力される前記第３ＭＯＳトランジスタはオフする。前記スイッチ回路は、前記第３端子の前記第３電圧が前記電圧出力回路の出力電圧より低いため、オフ状態となる。前記スイッチ回路がオフ状態になると、前記第１抵抗に電流が流れないため、前記第１ＭＯＳトランジスタのゲートの電圧が前記第２電圧とほぼ等しくなる。前記第１ＭＯＳトランジスタのゲートに入力される前記第２電圧が、そのソースに入力される前記第１電圧より低いため、前記第１ＭＯＳトランジスタはオンする。また、前記スイッチ回路がオフ状態になると、前記第２抵抗に電流が流れないため、前記第２ＭＯＳトランジスタのゲートの電圧が前記第１電圧とほぼ等しくなる。前記第２ＭＯＳトランジスタは、そのゲートに入力される電圧が最高電圧になるためオフする。従って、前記第１電圧が最高電圧の場合、前記第１ＭＯＳトランジスタがオン、前記第２ＭＯＳトランジスタ及び前記第３ＭＯＳトランジスタがオフし、前記第４端子において出力される電圧は、最高電圧である前記第１電圧とほぼ等しくなる。

また、前記第１電圧，前記第２電圧，前記第３電圧の中で前記第２電圧が最も高い電圧の場合、前記電圧出力回路から前記第２電圧が出力される。これにより、前記電圧出力回路から最高電圧が出力されるため、前記電圧出力回路の出力電圧をゲートに入力される前記第３ＭＯＳトランジスタはオフする。前記スイッチ回路は、前記第３端子の前記第３電圧が前記電圧出力回路の出力電圧より低いため、オフ状態となる。前記スイッチ回路がオフ状態になると、前記第１抵抗に電流が流れないため、前記第１ＭＯＳトランジスタのゲートの電圧が前記第２電圧とほぼ等しくなる。前記第１ＭＯＳトランジスタは、そのゲートに入力される電圧が最高電圧になるためオフする。また、前記スイッチ回路がオフ状態になると、前記第２抵抗に電流が流れないため、前記第２ＭＯＳトランジスタのゲートの電圧が前記第１電圧とほぼ等しくなる。前記第２ＭＯＳトランジスタのゲートに入力される前記第１電圧が、そのソースに入力される前記第１電圧より低くなるため、前記第２ＭＯＳトランジスタはオンする。従って、前記第２電圧が最高電圧の場合、前記第２ＭＯＳトランジスタがオン、前記第１ＭＯＳトランジスタ及び前記第３ＭＯＳトランジスタがオフし、前記第４端子において出力される電圧は、最高電圧である前記第２電圧とほぼ等しくなる。

また、前記第１電圧，前記第２電圧，前記第３電圧の中で前記第３電圧が最も高い電圧の場合、前記電圧出力回路の出力電圧（前記第１電圧又は前記第２電圧）は前記第３電圧より低くなる。前記第３ＭＯＳトランジスタは、そのゲートに入力される前記電圧出力回路の出力電圧がそのソースに入力される前記第３電圧より低くなるためオンする。また前記スイッチ回路は、前記第３端子の前記第３電圧が前記電圧出力回路の出力電圧より高いためオン状態となる。前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタのゲートには、前記スイッチ回路を介して前記第３端子の前記第３電圧が入力される。これにより、前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタ２のゲートに最高電圧が入力されるため、前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタはオフする。従って、前記第３電圧が最高電圧の場合、前記第３ＭＯＳトランジスタがオン、前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタがオフし、前記第４端子において出力される電圧は、最高電圧である前記第３電圧とほぼ等しくなる。

このように、上記電圧選択回路によれば、前記第１電圧，前記第２電圧，前記第３電圧の中の最高電圧が前記第４端子から出力される。その際、入力側の端子（前記第１端子，前記第２端子，前記第３端子）と出力側の端子（前記第４端子）とがオン状態のＭＯＳトランジスタ（前記第１ＭＯＳトランジスタ，前記第２ＭＯＳトランジスタ，前記第３ＭＯＳトランジスタ)を通じて接続されるため、ＭＯＳトランジスタの寄生ダイオードによる電圧降下が抑えられる。

好適に、前記電圧出力回路は、前記第１端子と前記第２端子との間に直列に接続されたＰ型の第４ＭＯＳトランジスタと第３抵抗とを含んでよい。前記第４ＭＯＳトランジスタのゲートは、前記第１端子若しくは前記第２端子に接続された前記第３抵抗の一方の端子に接続されてよい。前記電圧出力回路は、前記第４ＭＯＳトランジスタと前記第３抵抗との接続ノードにおいて、前記第１電圧及び前記第２電圧のいずれか高い方の電圧を出力してよい。

好適に、前記スイッチ回路は、前記第１ＭＯＳトランジスタのゲートと前記第３端子とを接続する経路に設けられ、ゲートに前記電圧出力回路の出力電圧が印加されるＰ型の第５ＭＯＳトランジスタと、前記第２ＭＯＳトランジスタのゲートと前記第３端子とを接続する経路に設けられ、ゲートに前記電圧出力回路の出力電圧が印加されるＰ型の第６ＭＯＳトランジスタとを含んでよい。この場合、前記スイッチ回路は、前記第１ＭＯＳトランジスタのゲートと前記第３端子とを接続する経路、及び、前記第２ＭＯＳトランジスタのゲートと前記第３端子とを接続する経路に設けられ、ゲートが前記第１端子若しくは前記第２端子に接続された少なくとも１つのＰ型の第７ＭＯＳトランジスタを含んでよい。

好適に、前記スイッチ回路は、前記第１ＭＯＳトランジスタのゲートと前記第３端子とを接続する経路に設けられ、ゲートが前記第１端子若しくは前記第２端子に接続されたＰ型の第８ＭＯＳトランジスタと、前記第２ＭＯＳトランジスタのゲートと前記第３端子とを接続する経路に設けられ、ゲートが前記第１端子若しくは前記第２端子に接続されたＰ型の第９ＭＯＳトランジスタと、前記第８ＭＯＳトランジスタを介して前記第１ＭＯＳトランジスタのゲートと前記第３端子とを接続する経路、及び、前記第９ＭＯＳトランジスタを介して前記第２ＭＯＳトランジスタのゲートと前記第３端子とを接続する経路に設けられ、ゲートに前記電圧出力回路の出力電圧が印加される少なくとも１つのＰ型の第１０ＭＯＳトランジスタとを含んでよい。

好適に、前記第１抵抗及び前記第２抵抗の少なくとも一方が、前記第３端子から前記スイッチ回路を介して流入する電流を阻止するダイオード若しくはＭＯＳトランジスタに置き換えられてもよい。あるいは、前記第１抵抗及び前記第２抵抗の少なくとも一方と直列に前記ダイオード若しくは前記ＭＯＳトランジスタが設けられてもよい。
上記の構成により、前記第３電圧が最高電位の場合において、前記第３端子から前記スイッチ回路を介して前記第１端子や前記第２端子に流れる電流が阻止される。

上記電圧選択回路は、前記第１抵抗と前記第２端子とを接続する経路に設けられ、ゲートが前記第１端子に接続され、バルクが前記第２端子に接続されたＮ型の第１１ＭＯＳトランジスタ、及び、前記第２抵抗と前記第１端子とを接続する経路に設けられ、ゲートが前記第２端子に接続され、バルクが前記第１端子に接続されたＮ型の第１２ＭＯＳトランジスタの少なくとも一方を有してよい。
この場合、上記電圧選択回路１は、前記第１１ＭＯＳトランジスタのゲートと前記第１端子とを接続する経路に設けられ、ゲートが前記第３端子に接続され、バルクが前記第４端子に接続されたＰ型の第１３ＭＯＳトランジスタと、前記第１１ＭＯＳトランジスタのゲートと前記第２端子との間に接続された第４抵抗とを含んだ第１ゲート電圧制御回路、及び、前記第１２ＭＯＳトランジスタのゲートと前記第２端子とを接続する経路に設けられ、ゲートが前記第３端子に接続され、バルクが前記第４端子に接続されたＰ型の第１４ＭＯＳトランジスタと、前記第１２ＭＯＳトランジスタのゲートと前記第１端子との間に接続された第５抵抗とを含んだ第２ゲート電圧制御回路の少なくとも一方を有してよい。
上記の構成により、前記第３電圧が最高電位の場合において、前記第３端子から前記スイッチ回路を介して前記第１端子や前記第２端子に流れる電流が阻止される。

本発明の第２の観点に係る電圧選択回路は、複数の電圧の中から最も低い電圧を選択する電圧選択回路であって、第１電圧を入力する第１端子と、第２電圧を入力する第２端子と、第３電圧を入力する第３端子と、前記第１電圧、前記第２電圧及び前記第３電圧の中で最も低い電圧を出力する第４端子と、前記第１端子と前記第４端子との間に接続されたＮ型の第１ＭＯＳトランジスタと、前記第２端子と前記第４端子との間に接続されたＮ型の第２ＭＯＳトランジスタと、前記第３端子と前記第４端子との間に接続されたＮ型の第３ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのゲートと前記第２端子との間に接続された第１抵抗と、前記第２ＭＯＳトランジスタのゲートと前記第１端子との間に接続された第２抵抗と、前記第１電圧及び前記第２電圧のいずれか低い方の電圧を前記第３ＭＯＳトランジスタのゲートに出力する電圧出力回路と、前記第３電圧が前記電圧出力回路の出力電圧より低い場合、前記第３端子を前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタのゲートにそれぞれ接続するスイッチ回路とを有する。第１ＭＯＳトランジスタ、前記第２ＭＯＳトランジスタ、前記第３ＭＯＳトランジスタ、前記電圧出力回路に含まれるＮ型ＭＯＳトランジスタ、並びに、前記スイッチ回路に含まれるＮ型ＭＯＳトランジスタは、前記第４端子にバルクが接続される。

上記第２の観点に係る電圧選択回路によれば、前記第１電圧，前記第２電圧，前記第３電圧の中で前記第１電圧が最も低い電圧の場合、前記電圧出力回路から前記第１電圧が出力される。これにより、前記電圧出力回路から最低電圧が出力されるため、前記電圧出力回路の出力電圧をゲートに入力される前記第３ＭＯＳトランジスタはオフする。前記スイッチ回路は、前記第３端子の前記第３電圧が前記電圧出力回路の出力電圧より高いため、オフ状態となる。前記スイッチ回路がオフ状態になると、前記第１抵抗に電流が流れないため、前記第１ＭＯＳトランジスタのゲートの電圧が前記第２電圧とほぼ等しくなる。前記第１ＭＯＳトランジスタのゲートに入力される前記第２電圧が、そのソースに入力される前記第１電圧より高いため、前記第１ＭＯＳトランジスタはオンする。また、前記スイッチ回路がオフ状態になると、前記第２抵抗に電流が流れないため、前記第２ＭＯＳトランジスタのゲートの電圧が前記第１電圧とほぼ等しくなる。前記第２ＭＯＳトランジスタは、そのゲートに入力される電圧が最低電圧になるためオフする。従って、前記第１電圧が最低電圧の場合、前記第１ＭＯＳトランジスタがオン、前記第２ＭＯＳトランジスタ及び前記第３ＭＯＳトランジスタがオフし、前記第４端子において出力される電圧は、最低電圧である前記第１電圧とほぼ等しくなる。

また、前記第１電圧，前記第２電圧，前記第３電圧の中で前記第２電圧が最も低い電圧の場合、前記電圧出力回路から前記第２電圧が出力される。これにより、前記電圧出力回路から最低電圧が出力されるため、前記電圧出力回路の出力電圧をゲートに入力される前記第３ＭＯＳトランジスタはオフする。前記スイッチ回路は、前記第３端子の前記第３電圧が前記電圧出力回路の出力電圧より高いため、オフ状態となる。前記スイッチ回路がオフ状態になると、前記第１抵抗に電流が流れないため、前記第１ＭＯＳトランジスタのゲートの電圧が前記第２電圧とほぼ等しくなる。前記第１ＭＯＳトランジスタＱ１は、そのゲートに入力される電圧が最低電圧になるためオフする。また、前記スイッチ回路がオフ状態になると、前記第２抵抗に電流が流れないため、前記第２ＭＯＳトランジスタのゲートの電圧が前記第１電圧とほぼ等しくなる。前記第２ＭＯＳトランジスタのゲートに入力される前記第１電圧が、そのソースに入力される前記第２電圧より高くなるため、前記第２ＭＯＳトランジスタはオンする。従って、前記第２電圧が最低電圧の場合、前記第２ＭＯＳトランジスタがオン、前記第１ＭＯＳトランジスタ及び前記第３ＭＯＳトランジスタがオフし、前記第４端子において出力される電圧は、最低電圧である前記第２電圧とほぼ等しくなる。

また、前記第１電圧，前記第２電圧，前記第３電圧の中で前記第３電圧が最も低い電圧の場合、前記電圧出力回路の出力電圧（前記第１電圧又は前記第２電圧）は前記第３電圧より高くなる。前記第３ＭＯＳトランジスタは、そのゲートに入力される前記電圧出力回路の出力電圧がそのソースに入力される前記第３電圧より高くなるためオンする。また前記スイッチ回路は、前記第３端子の前記第３電圧が前記電圧出力回路の出力電圧より低いためオン状態となる。前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタのゲートには、前記スイッチ回路を介して前記第３端子の前記第３電圧が入力される。これにより、前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタ２のゲートに最低電圧が入力されるため、前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタはオフする。従って、前記第３電圧が最低電圧の場合、前記第３ＭＯＳトランジスタがオン、前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタがオフし、前記第４端子において出力される電圧は、最低電圧である前記第３電圧とほぼ等しくなる。

このように、上記第２の観点に係る電圧選択回路によれば、前記第１電圧，前記第２電圧，前記第３電圧の中の最低電圧が前記第４端子から出力される。その際、入力側の端子（前記第１端子，前記第２端子，前記第３端子）と出力側の端子（前記第４端子）とがオン状態のＭＯＳトランジスタ（前記第１ＭＯＳトランジスタ，前記第２ＭＯＳトランジスタ，前記第３ＭＯＳトランジスタ)を通じて接続されるため、ＭＯＳトランジスタの寄生ダイオードによる電圧降下が抑えられる。

本発明の第３の観点に係る半導体集積回路装置は、上記第１の観点に係る電圧選択回路を含み、前記第１端子において電源電圧を入力し、前記第２端子がグランド電位に接続され、前記第３端子において信号を出力又は入力し、回路を構成するＰ型ＭＯＳトランジスタの少なくとも一部は、前記電圧選択回路の前記第４端子にバルクが接続される。
上記の構成によれば、前記Ｐ型ＭＯＳトランジスタのバルクに最高電圧が印加されるため、前記Ｐ型ＭＯＳトランジスタのバルクに形成される寄生ダイオードに電流が流れない。

本発明の第４の観点に係る半導体集積回路装置は、上記第２の観点に係る電圧選択回路１を含み、前記第１端子において電源電圧を入力し、前記第２端子がグランド電位に接続され、前記第３端子において信号を出力又は入力し、回路を構成するＮ型ＭＯＳトランジスタの少なくとも一部は、前記電圧選択回路の前記第４端子にバルクが接続される。
上記の構成によれば、前記Ｎ型ＭＯＳトランジスタのバルクに最低電圧が印加されるため、前記Ｎ型ＭＯＳトランジスタのバルクに形成される寄生ダイオードに電流が流れない。

本発明によれば、３つの電圧から１つの電圧を選択する際に、入出力間の経路において生じる電圧降下を抑えることができる。

第１の実施形態に係る電圧選択回路の構成の一例を示す図である。 図１に示す電圧選択回路の主要部の等価回路を示す図である。 ＣＭＯＳの寄生ダイオードを説明するための図である。図３ＡはＣＭＯＳ構造を示す断面図であり、図３ＢはＣＭＯＳを構成するＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタのシンボルを示す図である。 Ｐ型ＭＯＳトランジスタの寄生ダイオードに電流が流れる場合の電流経路を説明するための図である。図４ＡはＰ型ＭＯＳトランジスタの断面図における電流経路を示し、図４ＢはＰ型ＭＯＳトランジスタのシンボル図における電流経路を示す。 Ｐ型ＭＯＳトランジスタのチャンネルに電流が流れる場合の電流経路を説明するための図である。図５ＡはＰ型ＭＯＳトランジスタの断面図における電流経路を示し、図５ＢはＰ型ＭＯＳトランジスタのシンボル図における電流経路を示す。 電源電圧が最も高い電圧の場合における電圧選択回路の主要部の等価回路を示す図である。 信号電圧が最も高い電圧の場合における電圧選択回路の主要部の等価回路を示す図である。 グランド電位が最も高い電圧の場合における電圧選択回路の主要部の等価回路を示す図である。 電圧選択回路の入力電圧の相対的な高低関係に対応した各ＭＯＳトランジスタの状態を表す図である。 第２の実施形態に係る電圧選択回路の構成の一例を示す図である。 第３の実施形態に係る電圧選択回路の構成の一例を示す図である。 第４の実施形態に係る電圧選択回路の構成の一例を示す図である。 第５の実施形態に係る電圧選択回路の構成の一例を示す図である。 第５の実施形態に係る電圧選択回路の他の構成例を示す図である。 第６の実施形態に係る電圧選択回路の構成の一例を示す図である。 第７の実施形態に係る電圧選択回路の構成の一例を示す図である。 第８の実施形態に係る半導体集積回路装置の構成の一例を示す図である。 第８の実施形態に係る半導体集積回路装置の他の構成例を示す図である。 半導体集積回路装置の一変形例を示す図である。 半導体集積回路装置の一変形例を示す図である。 図２０に示す電圧選択回路の主要部の等価回路を示す図である。 図２０に示す電圧選択回路を用いた半導体集積回路装置の構成の一例を示す図である。 電源端子（正，負）と出力端子の３線における誤接続から内部回路を保護する機能を備えた半導体集積回路装置の例を示す図である。

＜第１の実施形態＞
以下、本発明の第１の実施形態に係る電圧選択回路について図面を参照しながら説明する。
図１は、本発明の第１の実施形態に係る電圧選択回路１の構成の一例を示す図である。図１に示す電圧選択回路１は、電源電圧ＶＤＤを入力する端子Ｔ１と、グランド電位ＶＳＳを入力する端子Ｔ２と、信号電圧ＶＳＩＧを入力する端子Ｔ３と、選択電圧ＶＢＵＬＫを出力する端子Ｔ４と、Ｐ型のＭＯＳトランジスタＱ１，Ｑ２，Ｑ３と、抵抗Ｒ１，Ｒ２と、電圧出力回路１０と、スイッチ回路２０を有する。
端子Ｔ１は、本発明における第１端子の一例である。
端子Ｔ２は、本発明における第２端子の一例である。
端子Ｔ３は、本発明における第３端子の一例である。
端子Ｔ４は、本発明における第４端子の一例である。
ＭＯＳトランジスタＱ１は、本発明における第１ＭＯＳトランジスタの一例である。
ＭＯＳトランジスタＱ２は、本発明における第２ＭＯＳトランジスタの一例である。
ＭＯＳトランジスタＱ３は、本発明における第３ＭＯＳトランジスタの一例である。
抵抗Ｒ１は、本発明における第１抵抗の一例である。
抵抗Ｒ２は、本発明における第２抵抗の一例である。
電圧出力回路１０は、本発明における電圧出力回路の一例である。
スイッチ回路２０は、本発明におけるスイッチ回路の一例である。

ＭＯＳトランジスタＱ１は、端子Ｔ１と端子Ｔ４との間に接続される。ＭＯＳトランジスタＱ２は、端子Ｔ２と端子Ｔ４との間に接続される。ＭＯＳトランジスタＱ３は、端子Ｔ３と端子Ｔ４との間に接続される。

抵抗Ｒ１は、ＭＯＳトランジスタＱ１のゲートと端子Ｔ２との間に接続される。抵抗Ｒ２は、ＭＯＳトランジスタＱ２のゲートと端子Ｔ１との間に接続される。

電圧出力回路１０は、電源電圧ＶＤＤとグランド電位ＶＳＳのいずれか高い方を電圧Ｖｇ３としてＭＯＳトランジスタＱ３のゲートに出力する。

図１の例において、電圧出力回路１０は、Ｐ型のＭＯＳトランジスタＱ４と抵抗Ｒ３を含む。ＭＯＳトランジスタＱ４と抵抗Ｒ３は、端子Ｔ１と端子Ｔ２の間に直列に接続される。ＭＯＳトランジスタＱ４のゲートは、端子Ｔ１に接続された抵抗Ｒ３の一方の端子に接続される。ＭＯＳトランジスタＱ４と抵抗Ｒ３との接続ノードからＭＯＳトランジスタＱ３のゲートに電圧Ｖｇ３が出力される。

スイッチ回路２０は、信号電圧ＶＳＩＧが電圧出力回路１０の電圧Ｖｇ３より高い場合、端子Ｔ３をＭＯＳトランジスタＱ１及びＭＯＳトランジスタＱ２のゲートにそれぞれ接続し、信号電圧ＶＳＩＧが電圧出力回路１０の電圧Ｖｇ３より低い場合、端子Ｔ３をＭＯＳトランジスタＱ１及びＭＯＳトランジスタＱ２のゲートからそれぞれ切り離す。

図１の例において、スイッチ回路２０は、ＭＯＳトランジスタＱ５，Ｑ６及びＱ７を含む。ＭＯＳトランジスタＱ５は、ＭＯＳトランジスタＱ１のゲートと端子Ｔ３とを接続する経路に設けられており、そのゲートに電圧出力回路１０の電圧Ｖｇ３が印加される。ＭＯＳトランジスタＱ６は、ＭＯＳトランジスタＱ２のゲートと端子Ｔ３とを接続する経路に設けられており、そのゲートに電圧出力回路１０の電圧Ｖｇ３が印加される。ＭＯＳトランジスタＱ７は、端子Ｔ３とＭＯＳトランジスタＱ１のゲートとを接続する経路及び端子Ｔ３とＭＯＳトランジスタＱ２のゲートとを接続する経路の共通部分に設けられており、そのゲートが端子Ｔ２に接続される。具体的には、ＭＯＳトランジスタＱ７は、一方のチャンネル端子がＭＯＳトランジスタＱ５のチャンネル端子とＭＯＳトランジスタＱ６のチャンネル端子との共通接続ノードに接続され、他方のチャネル端子が端子Ｔ３にされる。なお「チャンネル端子」は、ＭＯＳトランジスタにおけるドレイン又はソースを示す。

電圧選択回路１に含まれる各Ｐ型ＭＯＳトランジスタ（Ｑ１〜Ｑ７）のバルクは、端子Ｔ４に接続される。すなわち、Ｐ型ＭＯＳトランジスタ（Ｑ１〜Ｑ７）のバルクには、選択電圧ＶＢＵＬＫが印加される。

Ｐ型ＭＯＳトランジスタ（Ｑ１〜Ｑ７）のバルクとチャンネル端子（ドレイン，ソース）との間には、寄生ダイオードが存在する。Ｐ型ＭＯＳトランジスタＱ１〜Ｑ３のチャンネルをゲート電圧に応じてオン又はオフするスイッチとみなした場合、図１に示す電圧選択回路１の主要部の等価回路は、寄生ダイオードとスイッチによって図２のように表すことができる。Ｐ型ＭＯＳトランジスタＱ１〜Ｑ３は、図２に示すように、それぞれスイッチと寄生ダイオードが並列に接続された回路とみなすことができる。

ここで、ＭＯＳトランジスタの寄生ダイオードについて、図３〜図５を参照して説明する。

図３は、ＣＭＯＳの寄生ダイオードを説明するための図である。図３ＡはＣＭＯＳ構造の断面図であり、図３ＢはＣＭＯＳを構成するＰ型ＭＯＳトランジスタＱｐとＮ型ＭＯＳトランジスタＱｎのシンボルを示す図である。Ｐ型基板の表面には、Ｎ型拡散領域（Ｎウェル）とＰ型拡散領域（Ｐウェル）が形成される。Ｎウェルの表面には、Ｐ型ＭＯＳトランジスタＱｐのソース及びドレインとなる２つのＰ型拡散領域（ｐ＋）と、Ｎウェルをバルク電極（Ｂ）に接続するためのＮ型拡散領域（ｎ＋）が形成される。Ｐウェルの表面には、Ｎ型ＭＯＳトランジスタＱｎのソース及びドレインとなる２つのＮ型拡散領域（ｎ＋）と、Ｐウェルをバルク電極（Ｂ）に接続するためのＰ型拡散領域（ｐ＋）が形成される。

図３において示すように、Ｐ型ＭＯＳトランジスタＱｐにおけるソース及びドレイン（ｐ＋）とバルク（Ｎウェル）との間には、それぞれ寄生ダイオードが形成される。この寄生ダイオードは、ソースやドレイン（ｐ＋）がバルク（Ｎウェル）より高い電圧になると導通する。

また、Ｐ型ＭＯＳトランジスタＱｐのバルク（Ｎウェル）とＰ型基板との間にも寄生ダイオードが形成される。この寄生ダイオードは、Ｐ型基板がＰ型ＭＯＳトランジスタＱｐのバルク（Ｎウェル）より高い電圧になると導通する。

更に、Ｎ型ＭＯＳトランジスタＱｎにおけるソース及びドレイン（ｎ＋）とバルク（Ｐウェル）との間にも、それぞれ寄生ダイオードが形成される。この寄生ダイオードは、ソースやドレイン（ｎ＋）がバルク（Ｐウェル）より低い電圧になると導通する。

図４は、Ｐ型ＭＯＳトランジスタＱｐの寄生ダイオードに電流が流れる場合の電流経路を説明するための図である。図４ＡはＰ型ＭＯＳトランジスタＱｐの断面図における電流経路を示し、図４ＢはＰ型ＭＯＳトランジスタＱｐのシンボル図における電流経路を示す。

図４Ａの例では、Ｐ型ＭＯＳトランジスタＱｐのドレインとバルク（Ｎウェル）が接続され、Ｎ型ＭＯＳトランジスタＱｎのソースとバルク（Ｎウェル）が接続される。ドレインとバルクが接続されたＰ型ＭＯＳトランジスタＱｐは、図１におけるＭＯＳトランジスタＱ１〜Ｑ３に相当する。

図４Ａの例において、Ｐ型ＭＯＳトランジスタＱｐのソースの電圧Ｖ２がドレイン及びバルクの電圧Ｖ１より高くなると、Ｐ型ＭＯＳトランジスタＱｐのソースとバルク（Ｎウェル）との間の寄生ダイオードが導通する。この場合、図４の一点鎖線で示すように、Ｐ型ＭＯＳトランジスタＱｐのソースからドレイン・バルクへ寄生ダイオードを介して電流が流れる。

図４に示す状態は、図２に示す等価回路においてスイッチがオフしている状態に相当する。もし、ＭＯＳトランジスタＱ１〜Ｑ３のチャンネルが全てオフしているとすると、図２に示す等価回路は図２３における回路１０１と同様の状態になるため、３つの電圧（ＶＤＤ，ＶＳＳ，ＶＳＩＧ）の中で最も高い電圧を選択電圧ＶＢＵＬＫとして出力することになるが、寄生ダイオードにおいて電圧降下を生じてしまう。この寄生ダイオードによる電圧降下は、次の図５において示すように、ＭＯＳトランジスタのチャンネルが導通することによって防止される。

図５は、Ｐ型ＭＯＳトランジスタＱｐのチャンネルに電流が流れる場合の電流経路を説明するための図である。図５ＡはＰ型ＭＯＳトランジスタＱｐの断面図における電流経路を示し、図５ＢはＰ型ＭＯＳトランジスタＱｐのシンボル図における電流経路を示す。
Ｐ型ＭＯＳトランジスタＱｐのソースの電圧Ｖ２よりしきい電圧以上低い電圧ＶＧをゲートに印加すると、Ｐ型ＭＯＳトランジスタＱｐのチャンネルが導通する。この場合、図５の一点鎖線で示すように、Ｐ型ＭＯＳトランジスタＱｐのソースからドレイン・バルクへチャンネルを介して電流が流れるため、寄生ダイオードによる電圧降下は生じない。

図１に示す電圧選択回路１では、端子Ｔ１〜Ｔ３の電圧（ＶＤＤ，ＶＳＩＧ，ＶＳＳ）の相対的な高低の関係に応じて、Ｐ型ＭＯＳトランジスタＱ１〜Ｑ３のいずれか１つがオンする。これらの電圧（ＶＤＤ，ＶＳＩＧ，ＶＳＳ）の中で最も高い電圧が、オン状態のＰ型ＭＯＳトランジスタを介して端子Ｔ４から出力される。そのため、Ｐ型ＭＯＳトランジスタの寄生ダイオードによる電圧降下は生じない。

そこで次に、端子Ｔ１〜Ｔ３の電圧（ＶＤＤ，ＶＳＩＧ，ＶＳＳ）が種々の相対的関係にある場合のＰ型ＭＯＳトランジスタＱ１〜Ｑ３の状態について説明する。

（１）ＶＤＤ＞ＶＳＩＧ＞ＶＳＳの場合
説明を分かりやすくするため、電源電圧ＶＤＤ＝４Ｖ、信号電圧ＶＳＩＧ＝２Ｖ、グランド電位ＶＳＳ＝０Ｖとする。ＭＯＳトランジスタＱ１〜Ｑ３が仮に全てオフしていても、ＭＯＳトランジスタＱ１〜Ｑ３の寄生ダイオードが導通することによって端子Ｔ４の選択電圧ＶＢＵＬＫは４Ｖに近い電圧になるため、全てのＭＯＳトランジスタ（Ｑ１〜Ｑ７）のバルクは４Ｖに近い電圧になっている。

ＭＯＳトランジスタＱ４は、ゲートに入力される電源電圧ＶＤＤが最高電圧（４Ｖ）であるためオフする。ＭＯＳトランジスタＱ４がオフの場合、抵抗Ｒ３において電圧降下が発生しないため、ＭＯＳトランジスタＱ４と抵抗Ｒ３との接続ノードにおける電圧出力回路１０の出力電圧Ｖｇ３は電源電圧ＶＤＤとほぼ等しくなる。電圧Ｖｇ３が最高電圧（４Ｖ）になるため、これをゲートに入力されるＭＯＳトランジスタＱ３，Ｑ５，Ｑ６は、いずれもオフする。

ＭＯＳトランジスタＱ５，Ｑ６が共にオフのため、スイッチ回路２０はＭＯＳトランジスタＱ１，Ｑ２のゲートと端子Ｔ３とを切り離した状態（オフ状態）になる。スイッチ回路２０がオフ状態であるため、ＭＯＳトランジスタＱ１のゲートに接続された抵抗Ｒ１には電流が流れず、電圧降下が発生しない。そのため、ＭＯＳトランジスタＱ１のゲートの電圧Ｖｇ１はグランド電位ＶＳＳ（＝０Ｖ）とほぼ等しくなる。ＭＯＳトランジスタＱ１は、ゲートの電圧Ｖｇ１（＝０Ｖ）がソースの電源電圧ＶＤＤ（＝４Ｖ）より低くなるためオンする。

また、スイッチ回路２０がオフ状態であるため、ＭＯＳトランジスタＱ２のゲートに接続された抵抗Ｒ２には電流が流れず、電圧降下が発生しない。そのため、ＭＯＳトランジスタＱ２のゲートの電圧Ｖｇ２は電源電圧ＶＤＤ（＝４Ｖ）とほぼ等しくなる。ＭＯＳトランジスタＱ２は、ゲートの電圧Ｖｇ２が最高電圧（４Ｖ）になるためオフする。

従って、「ＶＤＤ＞ＶＳＩＧ＞ＶＳＳ」の場合、ＭＯＳトランジスタＱ１がオン、ＭＯＳトランジスタＱ２，Ｑ３がオフする。電圧選択回路１の主要部の等価回路は、図６に示す状態となる。図６に示すように、端子Ｔ４と端子Ｔ１がＭＯＳトランジスタＱ１を介して接続されるため、端子Ｔ４の選択電圧ＶＢＵＬＫは電源電圧ＶＤＤとほぼ等しくなる。ＭＯＳトランジスタＱ１がオンすることによって、寄生ダイオードに電流が流れないため、寄生ダイオードによる電圧降下や電力損失は発生しない。

なお、「ＶＤＤ＝ＶＳＩＧ＞ＶＳＳ」の場合や「ＶＤＤ＞ＶＳＩＧ＝ＶＳＳ」の場合も、上記と同様の動作により、ＭＯＳトランジスタＱ１がオン、ＭＯＳトランジスタＱ２，Ｑ３がオフする。すなわち、電源電圧ＶＤＤが最高電圧でグランド電位ＶＳＳが最低電圧の場合、電圧出力回路１０から出力される電圧Ｖｇ３は最高電圧（電源電圧ＶＤＤ）となり、電圧Ｖｇ３がＭＯＳトランジスタＱ３，Ｑ５，Ｑ６のソースの電圧より低くなることはないため、ＭＯＳトランジスタＱ３，Ｑ５，Ｑ６はオフする。スイッチ回路２０がオフ状態（ＭＯＳトランジスタＱ５，Ｑ６がオフ）のため、電圧Ｖｇ１が最低電圧（グランド電位ＶＳＳ）となってＭＯＳトランジスタＱ１がオンし、電圧Ｖｇ２が最高電圧（電源電圧ＶＤＤ）となってＭＯＳトランジスタＱ２がオフする。したがって、「ＶＤＤ＝ＶＳＩＧ＞ＶＳＳ」の場合や「ＶＤＤ＞ＶＳＩＧ＝ＶＳＳ」の場合でも、端子Ｔ４の選択電圧ＶＢＵＬＫは電源電圧ＶＤＤとほぼ等しくなる。

（２）ＶＤＤ＞ＶＳＳ＞ＶＳＩＧの場合
説明を分かりやすくするため、電源電圧ＶＤＤ＝４Ｖ、グランド電位ＶＳＳ＝２Ｖ、信号電圧ＶＳＩＧ＝０Ｖとする。ＭＯＳトランジスタＱ１〜Ｑ３が全てオフしていても、寄生ダイオードの導通によって、全てのＭＯＳトランジスタ（Ｑ１〜Ｑ７）のバルクは４Ｖに近い電圧になっている。

ＭＯＳトランジスタＱ４は、ゲートに入力される電源電圧ＶＤＤが最高電圧（４Ｖ）であるためオフする。これにより、電圧出力回路１０の出力電圧Ｖｇ３は、電源電圧ＶＤＤと同じ４Ｖになる。電圧Ｖｇ３が最高電圧（４Ｖ）になると、ＭＯＳトランジスタＱ３，Ｑ５，Ｑ６がオフする。ＭＯＳトランジスタＱ５，Ｑ６がオフ（スイッチ回路２０がオフ）すると、抵抗Ｒ１，Ｒ２に電流が流れないため、電圧Ｖｇ１がグランド電位ＶＳＳ（＝２Ｖ）と等しくなり、電圧Ｖｇ２が電源電圧ＶＤＤ（＝４Ｖ）と等しくなる。これにより、ＭＯＳトランジスタＱ１がオン、ＭＯＳトランジスタＱ２がオフする。

従って、「ＶＤＤ＞ＶＳＩＧ＞ＶＳＳ」の場合、ＭＯＳトランジスタＱ１がオン、ＭＯＳトランジスタＱ２，Ｑ３がオフする。電圧選択回路１の主要部の等価回路は図６に示す状態となり、端子Ｔ４の選択電圧ＶＢＵＬＫは電源電圧ＶＤＤとほぼ等しくなる。ＭＯＳトランジスタＱ１がオン状態となって寄生ダイオードに電流が流れないため、寄生ダイオードによる電圧降下や電力損失は発生しない。

（３）ＶＳＩＧ＞ＶＤＤ＞ＶＳＳの場合
説明を分かりやすくするため、信号電圧ＶＳＩＧ＝４Ｖ、電源電圧ＶＤＤ＝２Ｖ、グランド電位ＶＳＳ＝０Ｖとする。ＭＯＳトランジスタＱ１〜Ｑ３が全てオフしていても、寄生ダイオードの導通によって、全てのＭＯＳトランジスタ（Ｑ１〜Ｑ７）のバルクは４Ｖに近い電圧になっている。

ＭＯＳトランジスタＱ４のソース（高電位側のチャンネル端子）は、抵抗Ｒ３を介してゲートに接続されており、そのゲートに電源電圧ＶＤＤとして２Ｖが入力される。ＭＯＳトランジスタＱ４のゲートの電圧はソースの電圧より低くなることはないため、ＭＯＳトランジスタＱ４はオフする。ＭＯＳトランジスタＱ４がオフすると、電圧Ｖｇ３は電源電圧ＶＤＤ＝２Ｖとなる。ＭＯＳトランジスタＱ３は、ゲートに入力される電圧Ｖｇ３（＝２Ｖ）がソースに入力される信号電圧ＶＳＩＧ（＝４Ｖ）より低いためオンする。

ＭＯＳトランジスタＱ７は、ゲートに入力されるグランド電位ＶＳＳ（＝０Ｖ）が、ソースに入力される信号電圧ＶＳＩＧ（＝４Ｖ）より低いためオンする。ＭＯＳトランジスタＱ５，Ｑ６は、ゲートに入力される電圧Ｖｇ３（＝２Ｖ）が、ＭＯＳトランジスタＱ７を通じてソースに入力される信号電圧ＶＳＩＧ（＝４Ｖ）より低いためオンする。すなわち、ＭＯＳトランジスタＱ５，Ｑ６，Ｑ７が全てオンする。これにより、スイッチ回路２０は、ＭＯＳトランジスタＱ１，Ｑ２のゲートと端子Ｔ３とを接続した状態（オン状態）になる。スイッチ回路２０がオン状態になると、ＭＯＳトランジスタＱ１，Ｑ２のゲートには、スイッチ回路２０を介して信号電圧ＶＳＩＧ＝４Ｖが入力される。スイッチ回路２０のオン抵抗（Ｑ５、Ｑ６，Ｑ７のオン抵抗）が抵抗Ｒ１，Ｒ２の抵抗値に比べて十分に小さい場合、電圧Ｖｇ１，Ｖｇ２は信号電圧ＶＳＩＧ（＝４Ｖ）とほぼ等しくなる。ＭＯＳトランジスタＱ１，Ｑ２は、ゲートの電圧Ｖｇ１，Ｖｇ２が最高電圧（＝４Ｖ)と等しくなるためオフする。

従って、「ＶＳＩＧ＞ＶＤＤ＞ＶＳＳ」の場合、ＭＯＳトランジスタＱ３がオン、ＭＯＳトランジスタＱ１，Ｑ２がオフする。電圧選択回路１の主要部の等価回路は図７に示す状態となる。図７において示すように、端子Ｔ３と端子Ｔ４がＭＯＳトランジスタＱ３を介して接続されるため、端子Ｔ４の選択電圧ＶＢＵＬＫは信号電圧ＶＳＩＧとほぼ等しくなる。ＭＯＳトランジスタＱ３がオン状態となって寄生ダイオードに電流が流れないため、寄生ダイオードによる電圧降下や電力損失は発生しない。

（４）ＶＳＩＧ＞ＶＳＳ＞ＶＤＤの場合
説明を分かりやすくするため、信号電圧ＶＳＩＧ＝４Ｖ、グランド電位ＶＳＳ＝２Ｖ、電源電圧ＶＤＤ＝０Ｖとする。ＭＯＳトランジスタＱ１〜Ｑ３が全てオフしていても、寄生ダイオードの導通によって、全てのＭＯＳトランジスタ（Ｑ１〜Ｑ７）のバルクは４Ｖに近い電圧になっている。

ＭＯＳトランジスタＱ４は、ゲートに入力される電源電圧ＶＤＤ（０Ｖ）が、ソース（高電位側のチャンネル端子）に入力されるグランド電位ＶＳＳ（＝２Ｖ）より低いためオンする。ＭＯＳトランジスタＱ４がオンすると、ＭＯＳトランジスタＱ４のオン抵抗が抵抗Ｒ３に比べて十分に小さい場合、電圧Ｖｇ３はグランド電位ＶＳＳ（＝２Ｖ）とほぼ等しくなる。ＭＯＳトランジスタＱ３は、ゲートに入力される電圧Ｖｇ３（＝２Ｖ）がソースに入力される信号電圧ＶＳＩＧ（＝４Ｖ）より低いためオンする。

ＭＯＳトランジスタＱ７は、ゲートに入力されるグランド電位ＶＳＳ（＝２Ｖ）が、ソースに入力される信号電圧ＶＳＩＧ（＝４Ｖ）より低いためオンする。ＭＯＳトランジスタＱ５，Ｑ６は、ゲートに入力される電圧Ｖｇ３（＝２Ｖ）が、ＭＯＳトランジスタＱ７を通じてソースに入力される信号電圧ＶＳＩＧ（＝４Ｖ）より低いためオンする。すなわち、ＭＯＳトランジスタＱ５，Ｑ６，Ｑ７が全てオンし、スイッチ回路２０はオン状態となる。スイッチ回路２０のオン抵抗（Ｑ５、Ｑ６，Ｑ７のオン抵抗）が抵抗Ｒ１，Ｒ２の抵抗値に比べて十分に小さい場合、ＭＯＳトランジスタＱ１，Ｑ２のゲートの電圧Ｖｇ１，Ｖｇ２は信号電圧ＶＳＩＧ（＝４Ｖ）とほぼ等しくなるため、ＭＯＳトランジスタＱ１，Ｑ２はオフする。

従って、「ＶＳＩＧ＞ＶＳＳ＞ＶＤＤ」の場合、ＭＯＳトランジスタＱ３がオン、ＭＯＳトランジスタＱ１，Ｑ２がオフする。電圧選択回路１の主要部の等価回路は図７に示す状態となり、端子Ｔ４の選択電圧ＶＢＵＬＫは信号電圧ＶＳＩＧとほぼ等しくなる。ＭＯＳトランジスタＱ３がオン状態となって寄生ダイオードに電流が流れないため、寄生ダイオードによる電圧降下や電力損失は発生しない。

（５）ＶＳＳ＞ＶＳＩＧ＞ＶＤＤの場合
説明を分かりやすくするため、グランド電位ＶＳＳ＝４Ｖ、信号電圧ＶＳＩＧ＝２Ｖ、電源電圧ＶＤＤ＝０Ｖとする。ＭＯＳトランジスタＱ１〜Ｑ３が全てオフしていても、寄生ダイオードの導通によって、全てのＭＯＳトランジスタ（Ｑ１〜Ｑ７）のバルクは４Ｖに近い電圧になっている。

ＭＯＳトランジスタＱ４は、ゲートに入力される電源電圧ＶＤＤ（＝０Ｖ）が、ソース（高電位側のチャンネル端子）に入力されるグランド電位ＶＳＳ（＝４Ｖ）より低いためオンする。ＭＯＳトランジスタＱ４がオンすると、ＭＯＳトランジスタＱ４のオン抵抗が抵抗Ｒ３に比べて十分に小さい場合、電圧Ｖｇ３はグランド電位ＶＳＳ（＝４Ｖ）とほぼ等しくなる。電圧Ｖｇ３が最高電圧（４Ｖ）になると、ＭＯＳトランジスタＱ３，Ｑ５，Ｑ６がオフする。ＭＯＳトランジスタＱ５，Ｑ６がオフ（スイッチ回路２０がオフ）すると、抵抗Ｒ１，Ｒ２に電流が流れないため、電圧Ｖｇ１がグランド電位ＶＳＳ（＝４Ｖ）と等しくなり、電圧Ｖｇ２が電源電圧ＶＤＤ（＝０Ｖ）と等しくなる。これにより、ＭＯＳトランジスタＱ１がオフ、ＭＯＳトランジスタＱ２がオンする。

従って、「ＶＳＳ＞ＶＳＩＧ＞ＶＤＤ」の場合、ＭＯＳトランジスタＱ２がオン、ＭＯＳトランジスタＱ１，Ｑ３がオフする。電圧選択回路１の主要部の等価回路は、図８に示す状態となる。図８に示すように、端子Ｔ２と端子Ｔ４がＭＯＳトランジスタＱ２を介して接続され、選択電圧ＶＢＵＬＫはグランド電位ＶＳＳとほぼ等しくなる。ＭＯＳトランジスタＱ２がオン状態となって寄生ダイオードに電流が流れないため、寄生ダイオードの電圧降下は発生しない。

（６）ＶＳＳ＞ＶＤＤ＞ＶＳＩＧの場合
説明を分かりやすくするため、グランド電位ＶＳＳ＝４Ｖ、電源電圧ＶＤＤ＝２Ｖ、信号電圧ＶＳＩＧ＝０Ｖとする。ＭＯＳトランジスタＱ１〜Ｑ３が全てオフしていても、寄生ダイオードの導通によって、全てのＭＯＳトランジスタ（Ｑ１〜Ｑ７）のバルクは４Ｖに近い電圧になっている。

ＭＯＳトランジスタＱ４は、ゲートに入力される電源電圧ＶＤＤ（＝２Ｖ）が、ソース（高電位側のチャンネル端子）に入力されるグランド電位ＶＳＳ（＝４Ｖ）より低いためオンする。ＭＯＳトランジスタＱ４がオンすると、ＭＯＳトランジスタＱ４のオン抵抗が抵抗Ｒ３に比べて十分に小さい場合、電圧Ｖｇ３はグランド電位ＶＳＳ（＝４Ｖ）とほぼ等しくなる。電圧Ｖｇ３が最高電圧（４Ｖ）になると、ＭＯＳトランジスタＱ３，Ｑ５，Ｑ６がオフする。ＭＯＳトランジスタＱ５，Ｑ６がオフ（スイッチ回路２０がオフ）すると、抵抗Ｒ１，Ｒ２に電流が流れないため、電圧Ｖｇ１がグランド電位ＶＳＳ（＝４Ｖ）と等しくなり、電圧Ｖｇ２が電源電圧ＶＤＤ（＝２Ｖ）と等しくなる。これにより、ＭＯＳトランジスタＱ１がオフ、ＭＯＳトランジスタＱ２がオンする。

従って、「ＶＳＳ＞ＶＤＤ＞ＶＳＩＧ」の場合、ＭＯＳトランジスタＱ２がオン、ＭＯＳトランジスタＱ１，Ｑ３がオフする。電圧選択回路１の主要部の等価回路は図８に示す状態となり、端子Ｔ４の選択電圧ＶＢＵＬＫはグランド電位ＶＳＳとほぼ等しくなる。ＭＯＳトランジスタＱ２がオン状態となって寄生ダイオードに電流が流れないため、寄生ダイオードによる電圧降下や電力損失は発生しない。

上述した（１）〜（６）の場合における各ＭＯＳトランジスタの状態（オン又はオフ）をまとめると、図９のようになる。図９は、電圧選択回路１の入力電圧（ＶＤＤ，ＶＳＩＧ，ＶＳＳ）の相対的な高低関係に対応した各ＭＯＳトランジスタ（Ｑ１〜Ｑ７）の状態を表した図である。図９において、「ＶＤＤ」「ＶＳＩＧ」「ＶＳＳ」の欄は電圧値［Ｖ］を示す。「Ｑ４」「Ｑ７」「Ｑ５，Ｑ６」「Ｑ１」「Ｑ２」「Ｑ３」の欄は、ＭＯＳトランジスタの状態（オン又はオフ）を表す。「１」がオン状態を示し、「０」がオフ状態を示す。

以上説明したように、本実施形態に係る電圧選択回路１によれば、電源電圧ＶＤＤ，グランド電位ＶＳＳ，信号電圧ＶＳＩＧの中で電源電圧ＶＤＤが最も高い電圧の場合、電圧出力回路１０から電圧Ｖｇ３として電源電圧ＶＤＤが出力される。これにより、電圧Ｖｇ３は最高電圧になるため、電圧Ｖｇ３をゲートに入力されるＭＯＳトランジスタＱ３はオフする。端子Ｔ３の信号電圧ＶＳＩＧが電圧Ｖｇ３より低いため、スイッチ回路２０はオフ状態となる。スイッチ回路２０がオフ状態になると、抵抗Ｒ１に電流が流れないため、ＭＯＳトランジスタＱ１のゲートの電圧Ｖｇ１がグランド電位ＶＳＳとほぼ等しくなる。ＭＯＳトランジスタＱ１のゲートに入力される電圧Ｖｇ１がソースに入力される電源電圧ＶＤＤより低くなるため、ＭＯＳトランジスタＱ１はオンする。また、スイッチ回路２０がオフ状態になると、抵抗Ｒ２に電流が流れないため、ＭＯＳトランジスタＱ２のゲートの電圧Ｖｇ２が電源電圧ＶＤＤとほぼ等しくなる。ＭＯＳトランジスタＱ２は、ゲートの電圧Ｖｇ２が最高電圧になるためオフする。従って、電源電圧ＶＤＤが最高電圧の場合、ＭＯＳトランジスタＱ１がオン、ＭＯＳトランジスタＱ２，Ｑ３がオフし、端子Ｔ４の選択電圧ＶＢＵＬＫは最高電圧である電源電圧ＶＤＤとほぼ等しくなる。

また、電源電圧ＶＤＤ，グランド電位ＶＳＳ，信号電圧ＶＳＩＧの中でグランド電位ＶＳＳが最も高い電圧の場合、電圧出力回路１０から電圧Ｖｇ３としてグランド電位ＶＳＳが出力される。これにより、電圧Ｖｇ３は最高電圧になるため、電圧Ｖｇ３をゲートに入力されるＭＯＳトランジスタＱ３はオフする。端子Ｔ３の信号電圧ＶＳＩＧが電圧Ｖｇ３より低いため、スイッチ回路２０はオフ状態となる。スイッチ回路２０がオフ状態になると、抵抗Ｒ１に電流が流れないため、ＭＯＳトランジスタＱ１のゲートの電圧Ｖｇ１がグランド電位ＶＳＳとほぼ等しくなる。ＭＯＳトランジスタＱ１は、ゲートの電圧Ｖｇ１が最高電圧になるためオフする。また、スイッチ回路２０がオフ状態になると、抵抗Ｒ２に電流が流れないため、ＭＯＳトランジスタＱ２のゲートの電圧Ｖｇ２が電源電圧ＶＤＤとほぼ等しくなる。ＭＯＳトランジスタＱ２のゲートに入力される電圧Ｖｇ２がソースに入力されるグランド電位ＶＳＳより低くなるため、ＭＯＳトランジスタＱ２はオンする。従って、グランド電位ＶＳＳが最高電圧の場合、ＭＯＳトランジスタＱ２がオン、ＭＯＳトランジスタＱ１，Ｑ３がオフし、端子Ｔ４の選択電圧ＶＢＵＬＫは最高電圧であるグランド電位ＶＳＳとほぼ等しくなる。

また、電源電圧ＶＤＤ，グランド電位ＶＳＳ，信号電圧ＶＳＩＧの中で信号電圧ＶＳＩＧが最も高い電圧の場合、電圧出力回路１０から出力される電圧Ｖｇ３（電源電圧ＶＤＤ又はグランド電位ＶＳＳ）は、信号電圧ＶＳＩＧより低くなる。ＭＯＳトランジスタＱ３は、ゲートに入力される電圧Ｖｇ３がソースに入力される信号電圧ＶＳＩＧより低くなるためオンする。またスイッチ回路２０は、端子Ｔ３の信号電圧ＶＳＩＧが電圧Ｖｇ３より高いためオン状態となる。ＭＯＳトランジスタＱ１，Ｑ２のゲートには、スイッチ回路２０を介して端子Ｔ３の信号電圧ＶＳＩＧが入力される。これにより、ＭＯＳトランジスタＱ１，Ｑ２のゲート電圧Ｖｇ１，Ｖｇ２は最高電圧となり、ＭＯＳトランジスタＱ１，Ｑ２はオフする。従って、信号電圧ＶＳＩＧが最高電圧の場合、ＭＯＳトランジスタＱ３がオン、ＭＯＳトランジスタＱ１，Ｑ２がオフし、端子Ｔ４の選択電圧ＶＢＵＬＫは最高電圧である信号電圧ＶＳＩＧとほぼ等しくなる。

このように、本実施形態に係る電圧選択回路１によれば、電源電圧ＶＤＤ，グランド電位ＶＳＳ，信号電圧ＶＳＩＧの中の最高電圧が端子Ｔ４から選択電圧ＶＢＵＬＫとして出力される。その際、入力側の端子（Ｔ１〜Ｔ３）と出力側の端子Ｔ４とがオン状態のＭＯＳトランジスタ（Ｑ１〜Ｑ３)を通じて接続されるため、ＭＯＳトランジスタの寄生ダイオードによる電圧降下を抑えることができる。その結果、比較的低い電圧が入力側の端子（Ｔ１〜Ｔ３）に入力される場合でも、入力電圧との差の小さい選択電圧ＶＢＵＬＫを端子Ｔ４から出力することができる。また、端子Ｔ４において比較的大きな電流が流れる場合でも、選択電圧ＶＢＵＬＫの電圧の低下を抑えることができる。この場合、寄生ダイオードにおいて電力損失がほとんど発生しないため、発熱を小さくすることができる。

＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。
図１０は、第２の実施形態に係る電圧選択回路１の構成の一例を示す図である。図１０に示す電圧選択回路１は、図１に示す電圧選択回路１におけるスイッチ回路２０をスイッチ回路２０Ａに置き換えたものである。図１０に示す電圧選択回路１の他の構成は、図１に示す電圧選択回路１と同じである。

スイッチ回路２０Ａは、スイッチ回路２０における１つのＭＯＳトランジスタＱ７を２つのＭＯＳトランジスタＱ７−１，Ｑ７−２に置き換えたものである。
ＭＯＳトランジスタＱ７−１とＭＯＳトランジスタＱ５は、ＭＯＳトランジスタＱ１のゲートと端子Ｔ３とを接続する経路において直列に設けられている。ＭＯＳトランジスタＱ７−１は、一方のチャンネル端子が端子Ｔ３に接続され、他方のチャンネル端子がＭＯＳトランジスタＱ５を介してＭＯＳトランジスタＱ１のゲートに接続される。
ＭＯＳトランジスタＱ７ー２とＭＯＳトランジスタＱ６は、ＭＯＳトランジスタＱ２のゲートと端子Ｔ３とを接続する経路において直列に設けられている。ＭＯＳトランジスタＱ７−２は、一方のチャンネル端子が端子Ｔ３に接続され、他方のチャンネル端子がＭＯＳトランジスタＱ６を介してＭＯＳトランジスタＱ２のゲートに接続される。ＭＯＳトランジスタＱ７−１及びＱ７−２のゲートは端子Ｔ２に接続される。

ＭＯＳトランジスタＱ７−１及びＱ７−２のソースには、図１におけるＭＯＳトランジスタＱ７と同様に信号電圧ＶＳＩＧが入力され、ＭＯＳトランジスタＱ７−１及びＱ７−２のゲートには、このＭＯＳトランジスタＱ７と同様にグランド電位ＶＳＳが入力される。従って、ＭＯＳトランジスタＱ７−１及びＱ７−２は、図１におけるＭＯＳトランジスタＱ７と同様の条件でオン又はオフする。また、オン・オフすることによってＭＯＳトランジスタＱ１，Ｑ２のゲートと端子Ｔ３とを接続したり切り離したりする点において、ＭＯＳトランジスタＱ７−１及びＱ７−２と図１におけるＭＯＳトランジスタＱ７の動作は同じである。従って、図１０に示す電圧選択回路１は、図１に示す電圧選択回路１と同様に動作し、同様の効果を奏することができる。

＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。
図１１は、第２の実施形態に係る電圧選択回路１の構成の一例を示す図である。図１１に示す電圧選択回路１は、図１に示す電圧選択回路１におけるスイッチ回路２０をスイッチ回路２０Ｂに置き換えたものである。図１１に示す電圧選択回路１の他の構成は、図１に示す電圧選択回路１と同じである。

スイッチ回路２０Ｂは、Ｐ型のＭＯＳトランジスタＱ８，Ｑ９，Ｑ１０−１，Ｑ１０−２を有する。
ＭＯＳトランジスタＱ８は、本発明における第８ＭＯＳトランジスタの一例である。
ＭＯＳトランジスタＱ９は、本発明における第９ＭＯＳトランジスタの一例である。
ＭＯＳトランジスタＱ１０−１，Ｑ１０−２は、本発明における第１０ＭＯＳトランジスタの一例である。

ＭＯＳトランジスタＱ８とＭＯＳトランジスタＱ１０−１は、ＭＯＳトランジスタＱ１のゲートと端子Ｔ３とを接続する経路において直列に設けられている。ＭＯＳトランジスタＱ１０−１は、ＭＯＳトランジスタＱ８を介してＭＯＳトランジスタＱ１のゲートと端子Ｔ３とを接続する経路に設けられている。すなわち、ＭＯＳトランジスタＱ１０−１の一方のチャンネル端子が端子Ｔ３に接続され、他方のチャンネル端子がＭＯＳトランジスタＱ８を介してＭＯＳトランジスタＱ１のゲートに接続される。
ＭＯＳトランジスタＱ９とＭＯＳトランジスタＱ１０−２は、ＭＯＳトランジスタＱ２のゲートと端子Ｔ３とを接続する経路において直列に設けられている。ＭＯＳトランジスタＱ１０−２は、ＭＯＳトランジスタＱ９を介してＭＯＳトランジスタＱ２のゲートと端子Ｔ３とを接続する経路に設けられている。すなわち、ＭＯＳトランジスタＱ１０−２の一方のチャンネル端子が端子Ｔ３に接続され、他方のチャンネル端子がＭＯＳトランジスタＱ９を介してＭＯＳトランジスタＱのゲートに接続される。

電源電圧ＶＤＤあるいはグランド電位ＶＳＳが信号電圧ＶＳＩＧよりも高い最高電圧の場合、電圧出力回路１０の出力電圧Ｖｇ３は最高電圧になるため、信号電圧ＶＳＩＧは電圧Ｖｇ３より低くなる。この場合、ＭＯＳトランジスタＱ１０−１，Ｑ１０−１は、ゲートの電圧が最高電圧になるためオフする。従って、ＭＯＳトランジスタＱ１，Ｑ２のゲートと端子Ｔ３とが切り離された状態となり、スイッチ回路２０Ｂはオフ状態となる。

他方、信号電圧ＶＳＩＧが電源電圧ＶＤＤ及びグランド電位ＶＳＳの何れよりも高い最高電圧の場合、信号電圧ＶＳＩＧは電圧出力回路１０の出力電圧Ｖｇ３より高くなる。この場合、ＭＯＳトランジスタＱ１０−１，Ｑ１０−１のゲートに入力される電圧Ｖｇ３がソースに入力される信号電圧ＶＳＩＧより低くなるため、ＭＯＳトランジスタＱ１０−１，Ｑ１０−１はそれぞれオンする。ＭＯＳトランジスタＱ１０−１，Ｑ１０−１がオンすると、ＭＯＳトランジスタＱ８，Ｑ９のソースにはそれぞれ信号電圧ＶＳＩＧが入力される。ＭＯＳトランジスタＱ８，Ｑ９も、ゲートに入力されるグランド電位ＶＳＳがソースに入力される信号電圧ＶＳＩＧより低くなるため、それぞれオンする。従って、ＭＯＳトランジスタＱ８，Ｑ９，Ｑ１０−１，Ｑ１０−２が何れもオンするため、ＭＯＳトランジスタＱ１，Ｑ２の各ゲートと端子Ｔ３とが接続された状態となり、スイッチ回路２０Ｂはオン状態となる。

以上により、スイッチ回路２０Ｂは、信号電圧ＶＳＩＧが電圧出力回路１０の出力電圧Ｖｇ３より低い場合にオフ状態となり、信号電圧ＶＳＩＧが電圧出力回路１０の出力電圧Ｖｇ３より高い場合にオン状態となることから、既に説明したスイッチ回路２０と同様に動作する。従って、図１１に示す電圧選択回路１は図１に示す電圧選択回路１と同様に動作し、同様の効果を奏することができる。

＜第４の実施形態＞
次に、本発明の第４の実施形態について説明する。
図１２は、第４の実施形態に係る電圧選択回路１の構成の一例を示す図である。図１２に示す電圧選択回路１は、図１１に示す電圧選択回路１におけるスイッチ回路２０Ｂをスイッチ回路２０Ｃに置き換えたものである。図１２に示す電圧選択回路１の他の構成は、図１１に示す電圧選択回路１と同じである。

スイッチ回路２０Ｃは、スイッチ回路２０Ｂにおける２つのＭＯＳトランジスタＱ１０−１，Ｑ１０−２を１つのＭＯＳトランジスタＱ１０に置き換えたものである。
ＭＯＳトランジスタＱ１０は、ＭＯＳトランジスタＱ１のゲートと端子Ｔ３を接続する経路及びＭＯＳトランジスタＱ２のゲートと端子Ｔ３とを接続する経路の共通部分に設けられている。ＭＯＳトランジスタＱ１０の一方のチャンネル端子が端子Ｔ３に接続され、他方のチャンネル端子がＭＯＳトランジスタＱ８を介してＭＯＳトランジスタＱ１のゲートに接続されるとともにＭＯＳトランジスタＱ９を介してＭＯＳトランジスタＱ２のゲートに接続される。ＭＯＳトランジスタＱ１０のゲートには電圧Ｖｇ３が入力される。

ＭＯＳトランジスタＱ１０のソースには、図１１におけるＭＯＳトランジスタＱ１０−１，Ｑ１０−２と同様に信号電圧ＶＳＩＧが入力され、ＭＯＳトランジスタＱ１０のゲートには、ＭＯＳトランジスタＱ１０−１，Ｑ１０−２と同様に電圧Ｖｇ３が入力される。従って、ＭＯＳトランジスタＱ１０は、図１１におけるＭＯＳトランジスタＱ１０−１，Ｑ１０−２と同様の条件でオン又はオフする。また、オン・オフすることによってＭＯＳトランジスタＱ１，Ｑ２のゲートと端子Ｔ３とを接続したり切り離したりする点において、ＭＯＳトランジスタＱ１０と図１１におけるＭＯＳトランジスタＱ１０−１，Ｑ１０−２の動作は同じである。従って、図１２に示す電圧選択回路１は、図１１に示す電圧選択回路１と同様に動作し、同様の効果を奏することができる。

＜第５の実施形態＞
次に、本発明の第５の実施形態について説明する。
図１３は、第５の係る電圧選択回路１の構成の一例を示す図である。図１３に示す電圧選択回路１は、図１に示す電圧選択回路１における抵抗Ｒ１をダイオードＤ１に置換し、抵抗Ｒ２をダイオードＤ２に置換したものである。図１３に示す電圧選択回路１の他の構成は、図１に示す電圧選択回路１と同じである。

ダイオードＤ１のアノードは端子Ｔ２に接続され、そのカソードはＭＯＳトランジスタＱ１のゲートに接続される。ダイオードＤ２のアノードは端子Ｔ１に接続され、そのカソードはＭＯＳトランジスタＱ２のゲートに接続される。このダイオードＤ１，Ｄ２を設けることによって、端子Ｔ３からスイッチ回路２０を介して端子Ｔ１，Ｔ２に流れ込む電流を阻止することができる。すなわち、図１に示す電圧選択回路１では、信号電圧ＶＳＩＧが電源電圧ＶＤＤやグランド電位ＶＳＳよりも高い場合においてスイッチ回路２０がオン状態になると、端子Ｔ３からスイッチ回路２０及び抵抗Ｒ１，Ｒ２を介して端子Ｔ１，Ｔ２に電流が流れ込む。本実施形態に係る電圧選択回路１では、抵抗Ｒ１，Ｒ２を図１３に示すようにダイオードＤ１，Ｄ２に置き換えることによって、端子Ｔ３から端子Ｔ１，Ｔ２へ流れる電流を阻止できるため、端子Ｔ３のインピーダンスを高めることができる。

なお、ダイオードＤ１，Ｄ２は、例えば図１４において示すように、ダイオード接続されたＭＯＳトランジスタに置き換えることも可能である。図１４の例では、ダイオードＤ１，Ｄ２の代わりにＰ型のＭＯＳトランジスタＱ２１，Ｑ２２が設けられている。ＭＯＳトランジスタＱ２１は、そのソースが端子Ｔ２に接続され、そのドレインとゲートがＭＯＳトランジスタＱ１のゲートに接続される。ＭＯＳトランジスタＱ２２は、そのソースが端子Ｔ１に接続され、そのドレインとゲートがＭＯＳトランジスタＱ２のゲートに接続される。ＭＯＳトランジスタＱ２１，Ｑ２２は、いずれもドレイン・ゲートがソースに比べて高電位の場合にオフ状態となるため、端子Ｔ３からスイッチ回路２０を介して端子Ｔ１，Ｔ２に流れ込む電流を阻止することができる。

＜第６の実施形態＞
次に、本発明の第６の実施形態について説明する。
図１５は、第６の実施形態に係る電圧選択回路１の構成の一例を示す図である。図１５に示す電圧選択回路１は、図１と同様な構成を有するとともに、Ｎ型のＭＯＳトランジスタＱ１１及びＱ１２を有する。
ＭＯＳトランジスタＱ１１は、本発明における第１１ＭＯＳトランジスタの一例である。ＭＯＳトランジスタＱ１２は、本発明における第１２ＭＯＳトランジスタの一例である。

ＭＯＳトランジスタＱ１１は、抵抗Ｒ１と端子Ｔ２とを接続する経路に設けられており、そのゲートが端子Ｔ１に接続され、そのバルクが端子Ｔ２に接続される。ＭＯＳトランジスタＱ１２は、抵抗Ｒ２と端子Ｔ２とを接続する経路に設けられており、そのゲートが端子Ｔ２に接続され、そのバルクが端子Ｔ１に接続される。

電源電圧ＶＤＤが最高電圧の場合、電源電圧ＶＤＤがグランド電位ＶＳＳより高くなるため、ＭＯＳトランジスタＱ１１がオン状態、ＭＯＳトランジスタＱ１２がオフ状態になる。この場合、ＭＯＳトランジスタＱ１のゲートには、抵抗Ｒ１とＭＯＳトランジスタＱ１１のチャンネルを介してグランド電位ＶＳＳが入力され、ＭＯＳトランジスタＱ２のゲートには、抵抗Ｒ２とＭＯＳトランジスタＱ１２の寄生ダイオードを介して電源電圧ＶＤＤが入力される。そのため、ＭＯＳトランジスタＱ１がオン状態、ＭＯＳトランジスタＱ２がオフ状態となり、図１に示す電圧選択回路１と同様の動作が実現される。

グランド電位ＶＳＳが最高電圧の場合、グランド電位ＶＳＳが電源電圧ＶＤＤより高くなるため、ＭＯＳトランジスタＱ１１がオフ状態、ＭＯＳトランジスタＱ１２がオン状態になる。この場合、ＭＯＳトランジスタＱ１のゲートには、抵抗Ｒ１とＭＯＳトランジスタＱ１１の寄生ダイオードを介してグランド電位ＶＳＳが入力され、ＭＯＳトランジスタＱ２のゲートには、抵抗Ｒ２とＭＯＳトランジスタＱ１２のチャンネルを介して電源電圧ＶＤＤが入力される。そのため、ＭＯＳトランジスタＱ１がオフ状態、ＭＯＳトランジスタＱ２がオン状態となり、この場合も図１に示す電圧選択回路１と同様の動作が実現される。

信号電圧ＶＳＩＧが最高電圧の場合、電源電圧ＶＤＤがグランド電位ＶＳＳより高ければＭＯＳトランジスタＱ１２がオフ状態になるため、端子Ｔ３からスイッチ回路２０及び抵抗Ｒ２を介して端子Ｔ１に流れ込む電流を阻止することができる。逆に、グランド電位ＶＳＳが電源電圧ＶＤＤより高ければＭＯＳトランジスタＱ１１がオフ状態になるため、端子Ｔ３からスイッチ回路２０及び抵抗Ｒ１を介して端子Ｔ２に流れ込む電流を阻止することができる。更に、電源電圧ＶＤＤとグランド電位ＶＳＳとの電圧差がＭＯＳトランジスタＱ１１，Ｑ１２のしきい電圧より小さい場合には、ＭＯＳトランジスタＱ１１，Ｑ１２の両方がオフ状態になるため、端子Ｔ３から端子Ｔ１，Ｔ２に流れ込む電流を両方とも阻止することができる。

このように、本実施形態に係る電圧選択回路１によれば、信号電圧ＶＳＩＧが最高電圧の場合に端子Ｔ３から端子Ｔ１，Ｔ２へ流れる電流の少なくとも一部を阻止できるため、端子Ｔ３のインピーダンスを高めることができる。

＜第７の実施形態＞
次に、本発明の第７の実施形態について説明する。
図１６は、第７の実施形態に係る電圧選択回路１の構成の一例を示す図である。図１６に示す電圧選択回路１は、図１に示す電圧選択回路１と同様の構成を有するとともに、ゲート電圧制御回路３１，３２を有する。ゲート電圧制御回路３１は、Ｐ型のＭＯＳトランジスタＱ１３と抵抗Ｒ４を含む。ゲート電圧制御回路３２は、Ｐ型のＭＯＳトランジスタＱ１４と抵抗Ｒ５を含む。
ゲート電圧制御回路３１は、本発明における第１ゲート電圧制御回路の一例である。
ＭＯＳトランジスタＱ１３は、本発明における第１３ＭＯＳトランジスタの一例である。
抵抗Ｒ４は、本発明における第４抵抗の一例である。
ゲート電圧制御回路３２は、本発明における第２ゲート電圧制御回路の一例である。
ＭＯＳトランジスタＱ１４は、本発明における第１４ＭＯＳトランジスタの一例である。
抵抗Ｒ５は、本発明における第５抵抗の一例である。

ＭＯＳトランジスタＱ１３は、ＭＯＳトランジスタＱ１１のゲートと端子Ｔ１とを接続する経路に設けられており、そのゲートが端子Ｔ３に接続され、そのバルクが端子Ｔ４に接続される。抵抗Ｒ４は、ＭＯＳトランジスタＱ１１のゲートと端子Ｔ２との間に接続される。

ＭＯＳトランジスタＱ１４は、ＭＯＳトランジスタＱ１２のゲートと端子Ｔ２とを接続する経路に設けられており、そのゲートが端子Ｔ３に接続され、そのバルクが端子Ｔ４に接続される。抵抗Ｒ５は、ＭＯＳトランジスタＱ１２のゲートと端子Ｔ１との間に接続される。

信号電圧ＶＳＩＧが最高電圧の場合、ＭＯＳトランジスタＱ１３，Ｑ１４のゲートには最高電圧が入力されるため、ＭＯＳトランジスタＱ１３，Ｑ１４はそれぞれオフ状態となる。この場合、抵抗Ｒ４に電流が流れず、ＭＯＳトランジスタＱ１１のゲートとソースの電位がほぼ等しくなるため、ＭＯＳトランジスタＱ１１はオフ状態となる。また、抵抗Ｒ５に電流が流れず、ＭＯＳトランジスタＱ１２のゲートとソースの電位がほぼ等しくなるため、ＭＯＳトランジスタＱ１２もオフ状態となる。従って、信号電圧ＶＳＩＧが最高電圧の場合、端子Ｔ３からスイッチ回路２０及び抵抗Ｒ１，Ｒ２を介して端子Ｔ１，Ｔ２に流れ込む電流は、オフ状態のＭＯＳトランジスタＱ１１，Ｑ１２によって阻止される。

電源電圧ＶＤＤが最高電圧の場合、電源電圧ＶＤＤと信号電圧ＶＳＩＧとの電圧差がＭＯＳトランジスタＱ１３，Ｑ１４のしきい電圧に比べて十分に大きいとすると、ＭＯＳトランジスタＱ１３は線形領域で動作し、ＭＯＳトランジスタＱ１４は線形領域若しくは飽和領域で動作する。
ＭＯＳトランジスタＱ１３が線形領域で動作すると、ＭＯＳトランジスタＱ１１のゲートにはＭＯＳトランジスタＱ１３を介して最高電圧（ＶＤＤ）が入力されるため、ＭＯＳトランジスタＱ１１がオンする。ＭＯＳトランジスタＱ１１がオンすると、ＭＯＳトランジスタＱ１のゲートには抵抗Ｒ１を介してグランド電位ＶＳＳが入力されるため、ＭＯＳトランジスタＱ１がオンする。
また、ＭＯＳトランジスタＱ１４が線形領域若しくは飽和領域で動作すると、ＭＯＳトランジスタＱ１２のゲートがソースより低電位になるため、ＭＯＳトランジスタＱ１２がオフする。この場合、ＭＯＳトランジスタＱ２のゲートには、ＭＯＳトランジスタＱ１２の寄生ダイオードと抵抗Ｒ２を介して最高電圧（ＶＤＤ）が入力されるため、ＭＯＳトランジスタＱ２がオフする。
従って、電源電圧ＶＤＤが最高電圧の場合には、ＭＯＳトランジスタＱ１がオン、ＭＯＳトランジスタＱ２がオフするため、図１に示す電圧選択回路１と同様の動作が実現される。

グランド電位ＶＳＳが最高電圧の場合、グランド電位ＶＳＳと信号電圧ＶＳＩＧとの電圧差がＭＯＳトランジスタＱ１３，Ｑ１４のしきい電圧に比べて十分に大きいとすると、ＭＯＳトランジスタＱ１３は線形領域若しくは飽和領域で動作し、ＭＯＳトランジスタＱ１４は線形領域で動作する。
ＭＯＳトランジスタＱ１３が線形領域若しくは飽和領域で動作すると、ＭＯＳトランジスタＱ１１のゲートがソースより低電位になるため、ＭＯＳトランジスタＱ１１がオフする。この場合、ＭＯＳトランジスタＱ１のゲートには、ＭＯＳトランジスタＱ１１の寄生ダイオードと抵抗Ｒ１を介して最高電圧（ＶＳＳ）が入力されるため、ＭＯＳトランジスタＱ１がオフする。
また、ＭＯＳトランジスタＱ１４が線形領域で動作すると、ＭＯＳトランジスタＱ１２のゲートにＭＯＳトランジスタＱ１４を介して最高電圧（ＶＳＳ）が入力されるため、ＭＯＳトランジスタＱ１２がオンする。ＭＯＳトランジスタＱ１２がオンすると、ＭＯＳトランジスタＱ２のゲートに抵抗Ｒ２を介して電源電圧ＶＤＤが入力されるため、ＭＯＳトランジスタＱ２がオンする。
従って、グランド電位ＶＳＳが最高電圧の場合には、ＭＯＳトランジスタＱ１がオフ、ＭＯＳトランジスタＱ２がオンするため、図１に示す電圧選択回路１と同様の動作が実現される。

以上説明したように、本実施形態に係る電圧選択回路１によれば、信号電圧ＶＳＩＧが最高電圧の場合、ＭＯＳトランジスタＱ１１，Ｑ１２がオフ状態となるようにそれぞれのゲート電圧が制御される。そのため、端子Ｔ３からスイッチ回路２０及び抵抗Ｒ１，Ｒ２を介して端子Ｔ１，Ｔ２に流れ込む電流を阻止することができ、端子Ｔ３のインピーダンスを高めることができる。

＜第８の実施形態＞
次に、本発明の第８の実施形態について説明する。
本実施形態は、上述した実施形態に係る電圧選択回路１を用いることによって誤接続等による過電流を防止した半導体集積回路装置に関するものである。

図１７は、第８の実施形態に係る半導体集積回路装置３の構成の一例を示す図である。図１７に示す半導体集積回路装置３は、電源電圧ＶＤＤの電源ラインに接続される端子Ｔ３１と、グランド電位ＶＳＳの電源ラインに接続される端子Ｔ３２と、信号ラインに接続される端子Ｔ３３を有する。これらの端子Ｔ３１〜Ｔ３３は、外部の装置４の対応する端子Ｔ４１〜Ｔ４３に正しく接続されるべきであるが、図１７の例では、誤った端子に接続されている。

半導体集積回路装置３は、図１７に示すような誤接続をされた場合でも回路内部に過電流が流れないようにするため、上述した実施形態に係る電圧選択回路１を備えている。電圧選択回路１の端子Ｔ１に電源電圧ＶＤＤが入力され、端子Ｔ３に信号電圧ＶＳＩＧが入力され、端子Ｔ２にグランド電位ＶＳＳが入力される。回路を構成する各Ｐ型ＭＯＳトランジスタ（Ｑ３１，Ｑ３３，Ｑ３４）のバルクには、電圧選択回路１から出力される選択電圧ＶＢＵＬＫが印加される。これにより、端子Ｔ３１〜Ｔ３３においてどのような電圧が印加されても、Ｐ型ＭＯＳトランジスタのバルクが常に最高電位となるため、Ｐ型ＭＯＳトランジスタのバルクとチャンネル端子との間に存在する寄生ダイオードに過電流が流れることを確実に防止できる。

なお、図１７の例において、信号ラインに接続される端子Ｔ３３の出力回路（Ｐ型のＭＯＳトランジスタＱ３１）はオープンドレイン型の回路となっており、端子Ｔ３３をローレベルへ駆動するためのトランジスタを持っていない。その代わりとして、信号を入力する側の装置４には、ＭＯＳトランジスタＱ３１がオフの場合において入力信号レベルをローレベルに低下させることができるように、端子Ｔ４３と端子Ｔ４２の間に入力抵抗Ｒ４１が設けられている。この入力抵抗Ｒ４１が信号入力側の装置４に設けられていない場合には、例えば図１８において示すように、外付けのＮＰＮ型トランジスタＱ３７を設けてもよい。

図１８の例において、半導体集積回路装置３は回路基板５に実装されており、半導体集積回路装置３のＴ３１，Ｔ３２，Ｔ３３が回路基板５の端子Ｔ５１，Ｔ５２，Ｔ５３にそれぞれ接続され、この端子Ｔ５１，Ｔ５２，Ｔ５３がケーブルハーネス等を介して外部の装置４の端子（Ｔ４１〜Ｔ４３）に接続される。端子Ｔ５１〜Ｔ５３は、外部の装置４の対応する端子Ｔ４１〜Ｔ４３に正しく接続されるべきであるが、図１８の例では、誤った端子に接続されている。外付けのＮＰＮ型トランジスタＱ３７は、そのコレクタが端子３３に接続され、そのエミッタが端子Ｔ３２に接続され、そのベースが端子Ｔ３４に接続される。端子Ｔ３４は、半導体集積回路装置３のＭＯＳトランジスタＱ３１のゲートに接続されており、インバータ回路ＩＮＶ１（Ｑ３３，Ｑ３４）からハイレベル又はローレベルの信号が供給される。インバータ回路ＩＮＶ１の出力がハイレベルの場合に、ＭＯＳトランジスタＱ３１がオフ状態、ＮＰＮ型トランジスタＱ３７がオン状態となって、入力抵抗Ｒ４１を設けなくても端子Ｔ３３の電圧はローレベルとなる。

端子Ｔ３３をローレベルへ駆動するためのトランジスタとして半導体集積回路装置３の内部のＮ型ＭＯＳトランジスタを用いると、端子Ｔ３３にグランド電位ＶＳＳより低い電圧が印加された場合に、Ｎ型ＭＯＳトランジスタのバルクの寄生ダイオードを通じて、端子Ｔ３２から端子Ｔ３３に電流が流れてしまう。図１８に示す回路では、端子Ｔ３３をローレベルへ駆動するためのトランジスタとして外付けのＮＰＮ型トランジスタＱ３７を用いているため、端子Ｔ３３にグランド電位ＶＳＳより低い電圧が印加されても、半導体集積回路装置３の内部に過電流が流れることはない。

以上、本発明の幾つかの実施形態について説明したが、本発明は上述した実施形態にのみ限定されるものではなく、種々のバリエーションを含んでいる。

例えば、図１，図１０〜図１６に示す電圧選択回路１の電圧出力回路１０において、端子Ｔ１に抵抗Ｒ３が接続され、端子Ｔ２にＭＯＳトランジスタＱ４が接続されているが、本発明はこの例に限定されない。本発明の他の実施形態では、図１９において示すように、端子Ｔ２に抵抗Ｒ３が接続され、端子Ｔ１にＭＯＳトランジスタＱ４が接続されてもよい。すなわち、端子Ｔ１と端子Ｔ２の間において抵抗Ｒ３とＭＯＳトランジスタＱ４とを直列に接続する順序は任意でよい。ただし、ＭＯＳトランジスタＱ４のゲートは、端子Ｔ１又は端子Ｔ２に接続された抵抗Ｒ３の一方の端子に接続される。図１９に示す電圧出力回路１０Ａにおいても、図１等に示す電圧出力回路１０と同様に、電源電圧ＶＤＤ又はグランド電位ＶＳＳの何れか高い方の電圧が抵抗Ｒ３とＭＯＳトランジスタＱ４との接続ノードから電圧Ｖｇ３として出力される。

図１，図１０，図１３〜図１６に示す電圧選択回路１では、ＭＯＳトランジスタＱ７（Ｑ７−１，Ｑ７−２）のゲートを端子Ｔ２に接続しているが、本発明の他の実施形態では、このゲートを端子Ｔ１に接続してもよい。
また、図１１，図１２に示す電圧選択回路１では、ＭＯＳトランジスタＱ８，Ｑ９のゲートを端子Ｔ２に接続しているが、本発明の他の実施形態では、このゲートを端子Ｔ１に接続してもよい。

第５の実施形態に係る図１３，図１４に示す電圧選択回路１では、図１に示す電圧選択回路１における抵抗Ｒ１，Ｒ２をそれぞれダイオードやＭＯＳトランジスタに置き換える例を挙げているが、本発明はこれに限定されない。すなわち、他の実施形態に係る電圧選択回路１（図１０〜図１２，図１５，図１６など）においても、抵抗Ｒ１，Ｒ２をダイオードやＭＯＳトランジスタに置き換えることが可能である。また、抵抗Ｒ１，Ｒ２と直列にダイオードやＭＯＳトランジスタを設けてもよい。

上述した実施形態には、ＭＯＳトランジスタのゲートを他の回路上のノード（入力端子，出力端子など）に直接接続する箇所が存在するが、本発明はこれに限定されない。本発明の他の実施形態では、ＥＳＤ（electrostatic discharge）等の影響を考慮して、ＭＯＳトランジスタのゲートと回路上のノードとの間に抵抗などの素子を挿入してもよい。

上述した実施形態では、３つの入力電圧（ＶＤＤ，ＶＳＳ，ＶＳＩＧ）の中で最も高い電圧を選択電圧ＶＢＵＬＫとして出力する電圧選択回路１の例が挙げられているが、本発明はこれに限定されない。すなわち、本発明の他の実施形態では、例えば図２０において示すように、３つの入力電圧（ＶＤＤ，ＶＳＳ，ＶＳＩＧ）の中で最も低い電圧を選択電圧ＶＢＵＬＫとして出力する電圧選択回路２を構成することも可能である。

図２０に示す電圧選択回路２は、図１に示す電圧選択回路１におけるＰ型ＭＯＳトランジスタ（Ｑ１〜Ｑ７）を、それぞれＮ型ＭＯＳトランジスタ（Ｑｎ１〜Ｑｎ７）に置き換えたものである。すなわち、図２０に示す電圧選択回路２は、電源電圧ＶＤＤを入力する端子Ｔ１と、グランド電位ＶＳＳを入力する端子Ｔ２と、信号電圧ＶＳＩＧを入力する端子Ｔ３と、選択電圧ＶＢＵＬＫを出力する端子Ｔ４と、Ｎ型のＭＯＳトランジスタＱｎ１，Ｑｎ２，Ｑｎ３と、抵抗Ｒ１，Ｒ２と、電圧出力回路１１と、スイッチ回路２１を有する。電圧出力回路１１は、Ｎ型のＭＯＳトランジスタＱｎ４と抵抗Ｒ３を含む。スイッチ回路２１は、Ｎ型のＭＯＳトランジスタＱｎ５，Ｑｎ６，Ｑｎ７を含む。

電圧出力回路１１は、電源電圧ＶＤＤ及びグランド電位ＶＳＳの何れか低い方の電圧を電圧Ｖｇ３としてＭＯＳトランジスタＱｎ３のゲートに出力する。
また、スイッチ回路２１は、信号電圧ＶＳＩＧが電圧出力回路１１の電圧Ｖｇ３より低い場合、端子Ｔ３をＭＯＳトランジスタＱｎ１及びＭＯＳトランジスタＱｎ２のゲートにそれぞれ接続し、信号電圧ＶＳＩＧが電圧出力回路１０の電圧Ｖｇ３より高い場合、端子Ｔ３をＭＯＳトランジスタＱｎ１及びＭＯＳトランジスタＱｎ２のゲートからそれぞれ切り離す。

図２１は、図２０に示す電圧選択回路２の主要部の等価回路を示す図である。また、図２２は、図２０に示す電圧選択回路２を用いた半導体集積回路装置３の構成の一例を示す図である。図２０に示す半導体集積回路装置３では、電圧選択回路２の端子Ｔ１に電源電圧ＶＤＤが入力され、端子Ｔ２に信号電圧ＶＳＩＧが入力され、端子Ｔ３にグランド電位ＶＳＳが入力される。回路を構成する各Ｎ型ＭＯＳトランジスタ（Ｑ３２，Ｑ３５，Ｑ３６）のバルクには、電圧選択回路２から出力される選択電圧ＶＢＵＬＫが印加される。これにより、端子Ｔ３１〜Ｔ３３においてどのような電圧が印加されても、Ｎ型ＭＯＳトランジスタのバルクが常に最低電位となるため、Ｎ型ＭＯＳトランジスタのバルクとチャンネル端子との間に存在する寄生ダイオードに過電流が流れることを確実に防止できる。

１，２…電圧選択回路、３…半導体集積回路装置、５…回路基板、１０，１１…電圧出力回路、２０，２１…スイッチ回路、Ｑ１〜Ｑ１０，Ｑ１３，Ｑ１４，Ｑ２１，Ｑ２２，Ｑ３１，Ｑ３３，Ｑ３４，Ｑ４１…Ｐ型ＭＯＳトランジスタ、Ｑｎ１〜Ｑｎ７，Ｑ１１，Ｑ１２，Ｑ３２，Ｑ３５，Ｑ３６，Ｑ４２…Ｎ型ＭＯＳトランジスタ、Ｒ１〜Ｒ５，Ｒ３１，Ｒ４１…抵抗、Ｔ１〜Ｔ４…端子

Claims (11)

1. 複数の電圧の中から最も高い電圧を選択する電圧選択回路であって、
   第１電圧を入力する第１端子と、
   第２電圧を入力する第２端子と、
   第３電圧を入力する第３端子と、
   前記第１電圧、前記第２電圧及び前記第３電圧の中で最も高い電圧を出力する第４端子と、
   前記第１端子と前記第４端子との間に接続されたＰ型の第１ＭＯＳトランジスタと、
   前記第２端子と前記第４端子との間に接続されたＰ型の第２ＭＯＳトランジスタと、
   前記第３端子と前記第４端子との間に接続されたＰ型の第３ＭＯＳトランジスタと、
   前記第１ＭＯＳトランジスタのゲートと前記第２端子との間に接続された第１抵抗と、
   前記第２ＭＯＳトランジスタのゲートと前記第１端子との間に接続された第２抵抗と、
   前記第１電圧及び前記第２電圧のいずれか高い方の電圧を前記第３ＭＯＳトランジスタのゲートに出力する電圧出力回路と、
   前記第３電圧が前記電圧出力回路の出力電圧より高い場合、前記第３端子を前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタのゲートにそれぞれ接続するスイッチ回路とを有し、
   第１ＭＯＳトランジスタ、前記第２ＭＯＳトランジスタ、前記第３ＭＯＳトランジスタ、前記電圧出力回路に含まれるＰ型ＭＯＳトランジスタ、並びに、前記スイッチ回路に含まれるＰ型ＭＯＳトランジスタは、前記第４端子にバルクが接続される
   ことを特徴とする電圧選択回路。
2. 前記電圧出力回路は、前記第１端子と前記第２端子との間に直列に接続されたＰ型の第４ＭＯＳトランジスタと第３抵抗とを含み、
   前記第４ＭＯＳトランジスタのゲートは、前記第１端子若しくは前記第２端子に接続された前記第３抵抗の一方の端子に接続され
   前記第４ＭＯＳトランジスタと前記第３抵抗との接続ノードにおいて前記第１電圧及び前記第２電圧のいずれか高い方の電圧を出力する
   ことを特徴とする請求項１に記載の電圧選択回路。
3. 前記スイッチ回路は、
   前記第１ＭＯＳトランジスタのゲートと前記第３端子とを接続する経路に設けられ、ゲートに前記電圧出力回路の出力電圧が印加されるＰ型の第５ＭＯＳトランジスタと、
   前記第２ＭＯＳトランジスタのゲートと前記第３端子とを接続する経路に設けられ、ゲートに前記電圧出力回路の出力電圧が印加されるＰ型の第６ＭＯＳトランジスタとを含む
   ことを特徴とする請求項１又は２に記載の電圧選択回路。
4. 前記スイッチ回路は、前記第１ＭＯＳトランジスタのゲートと前記第３端子とを接続する経路、及び、前記第２ＭＯＳトランジスタのゲートと前記第３端子とを接続する経路に設けられ、ゲートが前記第１端子若しくは前記第２端子に接続された少なくとも１つのＰ型の第７ＭＯＳトランジスタを含む
   ことを特徴とする請求項３に記載の電圧選択回路。
5. 前記スイッチ回路は、
   前記第１ＭＯＳトランジスタのゲートと前記第３端子とを接続する経路に設けられ、ゲートが前記第１端子若しくは前記第２端子に接続されたＰ型の第８ＭＯＳトランジスタと、
   前記第２ＭＯＳトランジスタのゲートと前記第３端子とを接続する経路に設けられ、ゲートが前記第１端子若しくは前記第２端子に接続されたＰ型の第９ＭＯＳトランジスタと、
   前記第８ＭＯＳトランジスタを介して前記第１ＭＯＳトランジスタのゲートと前記第３端子とを接続する経路、及び、前記第９ＭＯＳトランジスタを介して前記第２ＭＯＳトランジスタのゲートと前記第３端子とを接続する経路に設けられ、ゲートに前記電圧出力回路の出力電圧が印加される少なくとも１つのＰ型の第１０ＭＯＳトランジスタとを含む
   ことを特徴とする請求項１又は２に記載の電圧選択回路。
6. 前記第１抵抗及び前記第２抵抗の少なくとも一方が、前記第３端子から前記スイッチ回路を介して流入する電流を阻止するダイオード若しくはＭＯＳトランジスタに置き換えられた、
   又は、
   前記第１抵抗及び前記第２抵抗の少なくとも一方と直列に前記ダイオード若しくは前記ＭＯＳトランジスタが設けられた
   ことを特徴とする請求項１乃至５のいずれか一項に記載の電圧選択回路。
7. 前記第１抵抗と前記第２端子とを接続する経路に設けられ、ゲートが前記第１端子に接続され、バルクが前記第２端子に接続されたＮ型の第１１ＭＯＳトランジスタ、
   及び、
   前記第２抵抗と前記第１端子とを接続する経路に設けられ、ゲートが前記第２端子に接続され、バルクが前記第１端子に接続されたＮ型の第１２ＭＯＳトランジスタ
   の少なくとも一方を有する
   ことを特徴とする請求項１乃至６のいずれか一項に記載の電圧選択回路。
8. 前記第１１ＭＯＳトランジスタのゲートと前記第１端子とを接続する経路に設けられ、ゲートが前記第３端子に接続され、バルクが前記第４端子に接続されたＰ型の第１３ＭＯＳトランジスタと、前記第１１ＭＯＳトランジスタのゲートと前記第２端子との間に接続された第４抵抗とを含んだ第１ゲート電圧制御回路、
   及び、
   前記第１２ＭＯＳトランジスタのゲートと前記第２端子とを接続する経路に設けられ、ゲートが前記第３端子に接続され、バルクが前記第４端子に接続されたＰ型の第１４ＭＯＳトランジスタと、前記第１２ＭＯＳトランジスタのゲートと前記第１端子との間に接続された第５抵抗とを含んだ第２ゲート電圧制御回路
   の少なくとも一方を有する
   ことを特徴とする請求項７に記載の電圧選択回路。
9. 複数の電圧の中から最も低い電圧を選択する電圧選択回路であって、
   第１電圧を入力する第１端子と、
   第２電圧を入力する第２端子と、
   第３電圧を入力する第３端子と、
   前記第１電圧、前記第２電圧及び前記第３電圧の中で最も低い電圧を出力する第４端子と、
   前記第１端子と前記第４端子との間に接続されたＮ型の第１ＭＯＳトランジスタと、
   前記第２端子と前記第４端子との間に接続されたＮ型の第２ＭＯＳトランジスタと、
   前記第３端子と前記第４端子との間に接続されたＮ型の第３ＭＯＳトランジスタと、
   前記第１ＭＯＳトランジスタのゲートと前記第２端子との間に接続された第１抵抗と、
   前記第２ＭＯＳトランジスタのゲートと前記第１端子との間に接続された第２抵抗と、
   前記第１電圧及び前記第２電圧のいずれか低い方の電圧を前記第３ＭＯＳトランジスタのゲートに出力する電圧出力回路と、
   前記第３電圧が前記電圧出力回路の出力電圧より低い場合、前記第３端子を前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタのゲートにそれぞれ接続するスイッチ回路とを有し、
   第１ＭＯＳトランジスタ、前記第２ＭＯＳトランジスタ、前記第３ＭＯＳトランジスタ、前記電圧出力回路に含まれるＮ型ＭＯＳトランジスタ、並びに、前記スイッチ回路に含まれるＮ型ＭＯＳトランジスタは、前記第４端子にバルクが接続される
   ことを特徴とする電圧選択回路。
10. 請求項１乃至８のいずれか一つに記載の電圧選択回路を含み、
    前記第１端子において電源電圧を入力し、
    前記第２端子がグランド電位に接続され、
    前記第３端子において信号を出力又は入力し、
    回路を構成するＰ型ＭＯＳトランジスタの少なくとも一部は、前記電圧選択回路の前記第４端子にバルクが接続される
    ことを特徴とする半導体集積回路装置。
11. 請求項９に記載の電圧選択回路を含み、
    前記第１端子において電源電圧を入力し、
    前記第２端子がグランド電位に接続され、
    前記第３端子において信号を出力又は入力し、
    回路を構成するＮ型ＭＯＳトランジスタの少なくとも一部は、前記電圧選択回路の前記第４端子にバルクが接続される
    ことを特徴とする半導体集積回路装置。