KR101645041B1

KR101645041B1 - 볼티지·레귤레이터

Info

Publication number: KR101645041B1
Application number: KR1020100090023A
Authority: KR
Inventors: 미노루 스도우; 요타로 니헤이
Original assignee: 에스아이아이 세미컨덕터 가부시키가이샤
Priority date: 2009-09-15
Filing date: 2010-09-14
Publication date: 2016-08-02
Anticipated expiration: 2030-09-14
Also published as: CN102033560B; KR20110030361A; CN102033560A

Abstract

과제
저소비 전류로 VDD 단자 (121) 전압의 대소에 관계 없이, 출력 단자 (122) 로부터의 역류를 방지시킬 수 있는 볼티지·레귤레이터의 제공.
해결 수단
볼티지·레귤레이터의 VDD 단자 (121) 의 전압과 출력 단자 (122) 의 전압의 비교 회로에 있어서 분압 저항을 사용하지 않는 회로 구성으로 함으로써, 저소비 전류화하였다.

Description

볼티지·레귤레이터{VOLTAGE REGULATOR}

본 발명은, 출력 단자가 백업 전지에 접속되어 있는 볼티지·레귤레이터에 관한 것이다.

종래의 출력 단자가 백업 전지 (112) 에 접속되어 있는 볼티지·레귤레이터로는, 도 11 에 도시되는 바와 같은 회로가 알려져 있었다 (예를 들어, 특허문헌 1 참조).

전원 전압은, VDD 단자 (121) 와 VSS 단자 (123) 단자간에 인가된다. 출력 단자 (122) 는, 백업 전지 (112) 가 접속되어 있어, VDD 단자 (121) 와 VSS 단자 (123) 간의 전원 전압이 제로가 된다 하더라도, 출력 단자 (122) 의 부하 (113) (예를 들어 RAM) 에는 전압이 계속해서 공급될 수 있다.

VDD 단자 (121) 와 VSS 단자 (123) 간에 전원 전압이 공급되고 있을 때, 그 단자간 전압을 VBAT1, 백업 전지의 전압을 VBAT2 로 하면, 일반적으로 VBAT1 ＞ VBAT2 이다. VDD 단자 (121) 와 VSS 단자 (123) 간에 전원 전압이 공급되고 있을 때에는, Vref 회로 (101) 는 어느 일정한 전압 (Vref) 을 출력하고, 에러·앰프 (102) 는 출력 단자 (122) 의 전압 (VOUT) 을 저항 (107) (저항값 R1) 과 저항 (108) (저항값 R2) 으로 분압한 전압 (R2/(R1 ＋ R2) × VOUT) 과 Vref 의 차 (差) 전압을 증폭시키고, Pch 트랜지스터 (103) 의 게이트를 제어함으로써, 출력 단자 (122) 에 일정한 전압을 출력한다.

콤퍼레이터 (1105) 는, VDD 단자 (121) 와 VSS 단자 (123) 의 단자간 전압을, 저항 (1101) 과 저항 (1102) 으로 분압된 전압을 ＋ 입력 단자에 접속시키고, 출력 단자 (122) 와 VSS 단자 (123) 의 단자간 전압을, 저항 (1103) 과 저항 (1104) 으로 분압된 전압을 － 입력 단자에 접속시키고 VDD 단자 (121) 와 출력 단자 (122) 의 단자 전압을 비교한다. VDD 단자 (121) 와 VSS 단자 (123) 간에 전원 전압이 공급되고 있을 때에는, 저항 (1101) 과 저항 (1102) 으로 분압된 전압 쪽이, 저항 (1103) 과 저항 (1104) 으로 분압된 전압보다 높기 때문에, 콤퍼레이터 (1105) 의 출력은 "H" 가 되고, Pch 트랜지스터 (105) 가 ON, Pch 트랜지스터 (106) 가 OFF 로 되고, Pch 트랜지스터 (103) 의 기판 (N 웰) 전위는, Pch 트랜지스터 (105) 에 의해 VDD 단자 (121) 의 전위가 된다.

한편, VDD 단자 (121) 와 VSS 단자 (123) 의 단자간 전압이, 출력 단자 (122) 와 VSS 단자 (123) 의 단자간 전압보다 낮아지면, 콤퍼레이터 (1105) 의 출력이 "L" 이 되고, Pch 트랜지스터 (106) 가 ON, Pch 트랜지스터 (105) 가 OFF 로 되고, Pch 트랜지스터의 기판 (N 웰) 전위는, Pch 트랜지스터 (106) 에 의해 출력 단자 (122) 의 전위가 된다.

즉, Pch 트랜지스터 (103) 의 기판 (N 웰) 전위를, VDD 단자 (121) 측 또는 출력 단자 (122) 측의 전위 중 높은 쪽으로 전환시킴으로써, VDD 단자 (121) 의 전압이 출력 단자 (122) 의 전압보다 낮아져도, 출력 단자 (122) 에서 VDD 단자 (121) 로 Pch 트랜지스터 (103) 의 기판 사이의 기생 다이오드를 통하여 전류가 흐르는 것을 방지한다.

일본 공개특허공보 2001-51735호

그러나, 종래의 볼티지·레귤레이터에서는, VDD 단자 (121) 측의 전위가 제로가 되었을 때, 저항 (1103 과 1104) 을 통하여 백업 전지의 전류가 흐르므로, 장시간 백업 동작할 수 없다는 과제가 있었다.

또, VDD 단자 (121) 측의 전위가 제로가 되었을 때 Pch 트랜지스터 (103) 를 OFF 시킬 수 없어 역류 전류가 흐른다는 과제가 있었다.

그래서, 본 발명의 목적은 종래의 이와 같은 과제를 해결하여, VDD 단자 (121) 측의 전위가 제로가 되었을 때, 백업 전지의 소비 전류가 적고, 또한 Pch 트랜지스터 (103) 를 OFF 시켜 확실하게 역류 전류를 방지할 수 있는 볼티지·레귤레이터를 제공하는 것을 목적으로 하고 있다.

본 발명은, 볼티지·레귤레이터의 VDD 단자 (121) 의 전압과 출력 단자 (122) 의 전압의 비교 회로에 있어서 분압 저항을 사용하지 않는 회로 구성으로 함으로써, 분압 저항에 흐르는 전류를 삭감하여 상기 과제를 해결한 것이다.

이상과 같은 본 발명의 볼티지·레귤레이터에 의하면, 저소비 전류로 VDD 단자 (121) 의 전압의 대소 (大小) 에 관계 없이, 출력 단자 (122) 에서 VDD 단자 (121) 로의 역류를 방지시킬 수 있다.

도 1 은 본 발명의 제 1 실시예의 볼티지·레귤레이터의 회로도.
도 2 는 본 발명의 볼티지·레귤레이터의 제 1 실시예의 비교 회로를 나타내는 회로도.
도 3 은 본 발명의 볼티지·레귤레이터의 제 2 실시예의 비교 회로를 나타내는 회로도.
도 4 는 본 발명의 볼티지·레귤레이터의 제 2 실시예의 비교 회로의 각 부의 전압 파형.
도 5 는 본 발명의 볼티지·레귤레이터의 제 3 실시예의 비교 회로를 나타내는 회로도.
도 6 은 본 발명의 볼티지·레귤레이터의 제 3 실시예의 비교 회로의 각 부의 전압 파형.
도 7 은 일반적인 볼티지·레귤레이터의 에러·앰프의 회로도.
도 8 은 P 채널형 MOS 트랜지스터의 단면도.
도 9 는 본 발명의 볼티지·레귤레이터의 제 2 실시예의 에러·앰프의 회로도.
도 10 은 P 채널형 MOS 트랜지스터의 단면도.
도 11 은 종래의 볼티지·레귤레이터를 나타내는 회로도.
도 12 는 본 발명의 제 2 실시예의 볼티지·레귤레이터의 회로도.
도 13 은 본 발명의 볼티지·레귤레이터의 제 3 실시예의 에러·앰프 회로도.
도 14 는 본 발명의 볼티지·레귤레이터의 제 4 실시예의 에러·앰프 회로도.

본 발명을 실시하기 위한 형태에 대해, 도면을 참조하여 설명한다.

실시예 1

도 1 은 본 발명의 제 1 실시예의 볼티지·레귤레이터를 나타내는 회로도이다. 본 발명의 볼티지·레귤레이터는, Vref 회로 (101) 와, 에러·앰프 (102) 와, 비교 회로 (130) 와, 저항 (107) 과, 저항 (108) 과, Pch 트랜지스터 (103) 와, Pch 트랜지스터 (104) 와, Pch 트랜지스터 (105) 와, Pch 트랜지스터 (106) 와, Nch 트랜지스터 (109) 와, VDD 단자 (121) 와, VSS 단자 (123) 와, 출력 단자 (122) 로 구성되어 있다. 도 11 과의 차이는, 콤퍼레이터 (1105) 와 저항 (1101, 1102, 1103, 1104) 이 삭제되고, 비교 회로 (130) 에 의해, Pch 트랜지스터 (105 와 106) 및, 추가된 Pch 트랜지스터 (104) 가 제어되고 있다.

도 2 에 본 발명의 비교 회로를 나타낸다.

비교 회로 (130) 는 정전류 회로 (203) 와, 정전류 회로 (204) 와, Pch 트랜지스터 (201) 와, Pch 트랜지스터 (202) 와, 인버터 (205) 와, 인버터 (206) 와, 인버터 (208) 와, 레벨 시프터 (207) 로 구성되어 있다.

본 발명의 볼티지·레귤레이터의 접속에 대해 설명한다. Vref 회로의 출력은 에러·앰프 (102) 의 반전 입력 단자에 접속된다. 에러·앰프 (102) 의 비반전 입력 단자는 저항 (107) 과 저항 (108) 의 접속점에 접속되고, 출력은 Pch 트랜지스터 (103) 의 게이트와 Pch 트랜지스터 (104) 의 소스에 접속된다. Pch 트랜지스터 (103) 의 소스는 VDD 단자 (121) 와 Pch 트랜지스터 (105) 의 드레인에 접속되고, 드레인은 출력 단자 (122) 와 Pch 트랜지스터 (106) 의 드레인에 접속되고, 백 게이트는 Pch 트랜지스터 (105) 의 소스와 Pch 트랜지스터 (106) 의 소스에 접속된다. Pch 트랜지스터 (105) 의 게이트는 노드 (111) 에 접속되고, 백 게이트는 Pch 트랜지스터 (105) 의 소스에 접속된다. Pch 트랜지스터 (106) 의 게이트는 노드 (110) 에 접속되고, 백 게이트는 Pch 트랜지스터 (106) 의 소스에 접속된다. Pch 트랜지스터 (104) 의 드레인은 출력 단자 (122) 에 접속되고, 게이트는 노드 (110) 에 접속되고, 백 게이트는 에러·앰프 (102) 의 출력에 접속된다. 저항 (107) 은 편측이 출력 단자 (122) 에 접속되고, 반대측이 저항 (108) 에 접속된다. Nch 트랜지스터 (109) 는 게이트가 노드 (110) 에 접속되고, 드레인이 저항 (108) 에 접속되고, 소스가 VSS 단자 (123) 에 접속된다. 비교 회로 (130) 는 출력 단자 (122) 와 VDD 단자 (121) 와 VSS 단자 (123) 와 노드 (110) 와 노드 (111) 에 접속되어 있다. 출력 단자 (122) 는 백업 전지 (112) 와 부하 (113) 가 병렬로 접속되어 있다.

다음으로 비교 회로 (130) 의 접속에 대해 설명한다. Pch 트랜지스터 (201) 의 게이트는 Pch 트랜지스터 (202) 의 게이트와 Pch 트랜지스터 (201) 의 드레인과 정전류 회로 (203) 에 접속되고, 소스는 VDD 단자 (121) 에 접속되고, 백 게이트는 VDD 단자 (121) 에 접속된다. Pch 트랜지스터 (202) 의 드레인은 인버터 (205) 와 정전류 회로 (204) 에 접속되고, 소스는 출력 단자 (122) 에 접속되고, 백 게이트는 출력 단자 (122) 에 접속된다. 인버터 (205) 의 출력은 인버터 (206) 에 접속되고, 인버터 (205) 는 전원으로서 출력 단자 (122) 에 접속된다. 인버터 (206) 의 출력은 레벨 시프터 (207) 와 CONT 단자 (223) 에 접속되고, 인버터 (206) 는 전원으로서 출력 단자 (122) 에 접속된다. 레벨 시프터 (207) 의 출력은 인버터 (208) 에 접속되고, 레벨 시프터 (207) 는 전원으로서 VDD 단자 (121) 에 접속된다. 인버터 (208) 의 출력은 CONTX 단자 (222) 에 접속되고, 인버터 (208) 는 전원으로서 VDD 단자 (121) 에 접속된다. CONT 단자 (223) 는 도 1 의 노드 (111) 에 결선되고, CONTX 단자 (222) 는 도 1 의 노드 (110) 에 결선된다.

다음으로 본 발명의 볼티지·레귤레이터의 동작에 대해 설명한다. VDD 단자 (121) 단자의 전위가, 출력 단자 (122) 단자의 전위보다 높을 때에는, Pch 트랜지스터 (201) 의 게이트-소스간 전압이 Pch 트랜지스터 (202) 의 게이트-소스간 전압보다 높아지기 때문에, Pch 트랜지스터 (202) 의 드레인의 전위는 "L" 레벨 (VSS 단자 (123) 의 전위) 이 된다. 파형 정형용의 인버터 (205 및 206) 에 의해, 인버터 (206) 의 출력이 접속되는 CONT 단자 (223) 의 전압은 "L" 레벨이 된다. 레벨 시프터 (207) 는, 출력 단자 (122) 의 전위 레벨을 VDD 단자 (121) 의 전위 레벨로 변환시킨다. 인버터 (208) 는, 레벨 시프터 (207) 의 출력 전압을 반전시킨다. CONT 단자 (223) 의 전압이 "L" 레벨일 때에는, 인버터 (208) 의 출력인 CONTX 단자 (222) 는, VDD 단자 (121) 의 전위 레벨이 된다. 이 때, 도 1 의 Pch 트랜지스터 (103) 의 기판 (N 웰) 전위는, Pch 트랜지스터 (105) 가 ON, Pch 트랜지스터 (106) 가 OFF 로 되므로, VDD 단자 (121) 가 된다. 요컨대, VDD 단자 (121) 의 전위와 출력 단자 (122) 의 전위 중 높은 쪽의 전위가, Pch 트랜지스터 (103) 의 기판 (N 웰) 전위가 된다. 이 때, Pch 트랜지스터 (104) 는 OFF 이다. 일반적으로, VDD 단자 (121) 에 전원이 접속되어 있을 때에는, VDD 단자 (121) 의 전위 ＞ 출력 단자 (122) 의 전위가 된다.

한편, VDD 단자 (121) 에 전원이 접속되지 않을 때에는, 출력 단자 (122) 에는, 백업용의 전지 (112) 가 접속되어 있기 때문에, VDD 단자 (121) 의 전위 ＜ 출력 단자 (122) 의 전위가 된다. 이 때에는, Pch 트랜지스터 (201) 의 게이트-소스간 전압이 Pch 트랜지스터 (202) 의 게이트-소스간 전압보다 낮아지기 때문에, Pch 트랜지스터 (202) 의 드레인의 전위는 "H" 레벨 (출력 단자 (122) 의 전위) 이 된다. 파형 정형용의 인버터 (205 및 206) 에 의해, 인버터 (206) 의 출력인 CONT 단자 (223) 의 전압은 "H" 레벨 (출력 단자 (122) 의 전위) 이 된다. 레벨 시프터 (207) 는, 출력 단자 (122) 의 전위 레벨을 VDD 단자 (121) 의 전위 레벨로 변환시킨다. 인버터 (208) 는, 레벨 시프터 (207) 의 출력 전압을 반전시킨다. CONT 단자 (223) 의 전압이 "H" 레벨 (출력 단자 (122) 의 전위) 일 때에는, 인버터 (208) 의 출력인 CONTX 단자 (222) 의 전압은, "L" 레벨 (VSS 단자 (123) 의 전위 레벨) 이 된다. 이 때, 도 1 의 Pch 트랜지스터 (103) 의 기판 (N 웰) 전위는, Pch 트랜지스터 (106) 가 ON, Pch 트랜지스터 (105) 가 OFF 로 되므로, 출력 단자 (122) 가 된다. 요컨대, VDD 단자 (121) 의 전위와 출력 단자 (122) 의 전위 중 높은 쪽의 전위가, Pch 트랜지스터 (103) 의 기판 (N 웰) 전위가 된다. 이 때, Pch 트랜지스터 (104) 는 ON 이며, Pch 트랜지스터 (103) 의 게이트를 출력 단자 (122) 와 동일 전위로 함으로써, Pch 트랜지스터 (103) 를 OFF 시킨다. 이와 같이 함으로써, 가령 VDD 단자 (121) 의 전위 ＜ 출력 단자 (122) 의 전위가 되어도, Pch 트랜지스터 (103) 에 의해, 출력 단자 (122) 에서 VDD 단자 (121) 로 전류가 흐르는 것을 방지할 수 있다.

다음으로 도 1 에서 사용되는 에러·앰프 (102) 에 대해 설명한다. 일반적인 에러·앰프의 구성은 도 7 에 나타내는 바와 같이 이루어져 있다. 정전류 회로 (705) 와, Nch 트랜지스터 (701, 702) 와, Pch 트랜지스터 (703, 704) 로 이루어지고, INP (721) 가 ＋ 입력 단자, INM (722) 이 － 입력 단자, EOUT (723) 가 출력이다. 또, 도 8 에 Pch 트랜지스터 (704) 의 단면도를 나타낸다. P 기판 상의 N 웰 중에, P 형의 소스 및 드레인 영역이 존재한다. P 기판은 낮은 전위의 VSS 단자 (123) 에 접속되어 있다. 또 N 웰은 소스 (VDD 단자 (121)) 에 접속되어 있다.

도 7 의 일반적인 에러·앰프를 사용한 경우, 출력 단자 (122) 의 전위가 VDD 단자 (121) 의 전위보다 높아졌을 때, Pch 트랜지스터 (104) 를 ON 시키면, 에러·앰프 (102) 의 출력 (723) 은, 출력 단자 (122) 에 접속되게 된다. 그 때, 도 7 의 일반적인 에러·앰프 회로에서는, 트랜지스터 (704) 의 드레인을 이미터, 소스를 베이스, 기판을 컬렉터로 하는 PNP 트랜지스터가 ON 되고, Pch 트랜지스터 (104) 를 통하여, 백업 전지 (112) 가 방전된다. 이 현상을 회피하기 위해, 에러·앰프 회로로는 도 9 의 구성을 사용하는 것이 바람직하다.

도 9 의 에러·앰프 회로 (102) 의 제 3 실시예에서는, 에러·앰프의 출력 (723) 과 Pch 트랜지스터 (704) 사이에, 새로 Pch 트랜지스터 (801) 가 추가되어 있다. Pch 트랜지스터 (801) 는, 소스 및 N 웰을 에러·앰프의 출력 (723), 드레인을 Pch 트랜지스터 (704) 의 드레인에 접속시키고, 게이트는 도 1 의 노드 (111) 의 신호 (CONT 신호) 에 의해 제어된다. 도 10 에 Pch 트랜지스터 (704, 801) 의 단면도를 나타낸다. 이 경우, 출력 단자 (122) 의 전위가 VDD 단자 (121) 의 전위보다 높아졌을 때, Pch 트랜지스터 (104) 가 ON 됨으로써, 에러·앰프 (102) 의 출력 (723) 은 출력 단자 (122) 에 접속되지만, 노드 (111) 의 신호는 출력 단자 (122) 와 동일한 전위가 되므로, Pch 트랜지스터 (801) 는 OFF 되어, Pch 트랜지스터 (801) 의 드레인에서 Pch 트랜지스터 (704) 의 드레인으로 전류가 흐르지는 않는다.

또한, 도 7 과의 차이는, Nch 트랜지스터 (701 과 702) 로 구성되는 차동 입력 회로의 소스측의 정전류 회로 (705) 와의 사이에, Nch 트랜지스터 (802) 가 삽입되어 있는 점이다. Nch 트랜지스터 (802) 의 드레인은, Nch 트랜지스터 (701 과 702) 의 소스에 접속되고, 소스는 정전류 회로 (705) 에 접속되고, 게이트는 도 1 의 노드 (110) 의 신호 (CONTX 신호) 에 접속되어 제어된다. 출력 단자 (122) 의 전위가 VDD 단자 (121) 의 전위보다 높아졌을 때, Pch 트랜지스터 (104) 가 ON 되고, 에러·앰프 (102) 의 출력 (723) 은 출력 단자 (122) 에 접속되고, Nch 트랜지스터 (702) 는 ON 상태가 된다. 그리고, 출력 단자 (122) 와 Nch 트랜지스터 (701, 702) 의 소스가 전기적으로 접속된 상태가 되는데, Nch 트랜지스터 (802) 가 OFF 됨으로써 정전류 회로 (705) 의 전류 패스를 차단한다. 이렇게 하여, 출력 단자 (122) 에서 Nch 트랜지스터 (702) 를 통과하여 VSS 단자 (123) 로 전류가 흐르는 것을 방지할 수 있다.

도 9 의 설명에서는, Nch 트랜지스터 (802) 가 Nch 트랜지스터 (701, 702) 의 소스와 정전류 회로 (705) 사이에 삽입되어 있지만, 정전류 회로 (705) 와 VSS 단자 (123) 사이에 삽입해도 동일한 효과가 있음은 명백하다. 또, Pch 트랜지스터 (801) 가 에러·앰프 (102) 의 출력 (723) 과 Pch 트랜지스터 (704) 사이에 삽입되어 있지만, VDD 단자 (121) 와 Pch 트랜지스터 (704) 사이에 삽입해도 동일한 효과가 있음은 명백하다.

도 9 에서는 1 단 증폭 회로의 에러·앰프의 예로서 설명하였지만, 에러·앰프 회로는 2 단 이상의 다단 증폭 회로여도 상관 없다. 그 경우, 도 9 와 같이 에러·앰프의 출력과 VDD 측에, 전류 패스를 차단하기 위한 기능을 갖는 Pch 트랜지스터 (801) 를 삽입하고, 에러·앰프의 출력과 VSS 측에, 전류 패스를 차단하기 위한 기능을 갖는 Nch 트랜지스터 (802) 를 삽입하면 된다.

이상 설명한 바와 같이, 도 11 의 종래의 볼티지·레귤레이터와 비교한 경우, VDD 단자 (121) 의 전위와 출력 단자 (122) 의 전위를 비교하기 위한, 저항 (1101), 저항 (1102), 저항 (1103), 저항 (1104) 이 존재하지 않기 때문에, 그 만큼의 소비 전류를 삭감할 수 있다. 예를 들어, 백업 전지 (112) 의 전압을 3 V, 저항 (1103) 과 저항 (1104) 의 합을 가령 3 MegΩ 으로 하면, 저항 (1103) 과 저항 (1104) 에는 1 ㎂ 의 전류가, 백업 전지 (112) 로부터 소비되게 된다. 그러나, 도 1 의 볼티지·레귤레이터는 이 저항에 상당하는 것이 존재하지 않아, 그 만큼의 소비는 없다. 도 11 의 콤퍼레이터 (1105) 의 소비 전류와 도 2 의 비교 회로 (130) 의 소비 전류가 가령 동등하고, 0.5 ㎂ 로 한다. 이 때, 도 11 의 볼티지·레귤레이터에서는, 백업 전지 (112) 로부터 1.5 ㎂ 를 소비하는 반면, 도 1 의 볼티지·레귤레이터에서는, 그 1/3 인 0.5 ㎂ 만의 소비가 되어, 백업 전지 (112) 의 동작 시간을 대폭 연장시킬 수 있게 된다.

실시예 2

도 3 에 도 1 의 본 발명의 볼티지·레귤레이터의 비교 회로 (130) 의 제 2 실시예를 나타낸다. 제 2 실시예의 비교 회로 (130) 는 정전류 회로 (303) 와, 정전류 회로 (304) 와, Pch 트랜지스터 (201) 와, Pch 트랜지스터 (301) 와, Pch 트랜지스터 (302) 와, Pch 트랜지스터 (305) 와, 인버터 (205) 와, 인버터 (206) 와, 인버터 (208) 와, 레벨 시프터 (207) 로 구성되어 있다. 도 2 와의 차이는, Pch 트랜지스터 (202) 에 상당하는 것이, 2 개의 트랜지스터, Pch 트랜지스터 (301) 와 Pch 트랜지스터 (302) 로 이루어지고, 또한 히스테리시스 기능을 실현시키기 위한 Pch 트랜지스터 (305) 가 추가되어 있다. 또, 정전류 회로 (203) 및 정전류 회로 (204) 는, 게이트와 소스를 VSS 단자 (123) 에 접속시킨 N 채널·디프레션형 MOS 트랜지스터로 구체적으로 나타냈다.

다음으로 비교 회로 (130) 의 접속에 대해 설명한다. Pch 트랜지스터 (201) 의 게이트는 Pch 트랜지스터 (301) 의 게이트와 Pch 트랜지스터 (302) 의 게이트와 Pch 트랜지스터 (201) 의 드레인과 정전류 회로 (303) 에 접속되고, 소스는 VDD 단자 (121) 에 접속되고, 백 게이트는 VDD 단자 (121) 에 접속된다. Pch 트랜지스터 (302) 의 드레인은 인버터 (205) 와 정전류 회로 (304) 에 접속되고, 소스는 Pch 트랜지스터 (301) 의 드레인과 Pch 트랜지스터 (305) 의 드레인에 접속되고, 백 게이트는 출력 단자 (122) 에 접속된다. Pch 트랜지스터 (301) 의 소스는 출력 단자 (122) 에 접속되고, 백 게이트는 출력 단자 (122) 에 접속된다. Pch 트랜지스터 (305) 의 게이트는 인버터 (205) 의 출력에 접속되고, 소스는 출력 단자 (122) 에 접속되고, 백 게이트는 출력 단자 (122) 에 접속된다. 인버터 (205) 의 출력은 인버터 (206) 에 접속되고, 인버터 (205) 는 전원으로서 출력 단자 (122) 에 접속된다. 인버터 (206) 의 출력은 레벨 시프터 (207) 와 CONT 단자 (223) 에 접속되고, 인버터 (206) 는 전원으로서 출력 단자 (122) 에 접속된다. 레벨 시프터 (207) 의 출력은 인버터 (208) 에 접속되고, 레벨 시프터 (207) 는 전원으로서 VDD 단자 (121) 에 접속된다. 인버터 (208) 의 출력은 CONTX 단자 (222) 에 접속되고, 인버터 (208) 는 전원으로서 VDD 단자 (121) 에 접속된다. 정전류 회로 (303) 및 정전류 회로 (304) 는 N 채널·디프레션형 MOS 트랜지스터를 사용하고, 양쪽 모두 게이트와 소스를 VSS 단자 (123) 에 접속시키고, 드레인을 출력으로서 사용하고 있다. CONT 단자 (223) 는 도 1 의 노드 (111) 에 결선되고, CONTX 단자 (222) 는 도 1 의 노드 (110) 에 결선된다.

다음으로 제 2 실시예인 비교 회로를 사용한 볼티지·레귤레이터의 동작에 대해 설명한다. VDD 단자 (121) 의 전위가 출력 단자 (122) 의 전위보다 충분히 높을 때에는, Pch 트랜지스터 (201) 의 게이트-소스간 전압이 Pch 트랜지스터 (301), Pch 트랜지스터 (302) 의 게이트-소스간 전압보다 충분히 높아지기 때문에, Pch 트랜지스터 (302) 의 드레인의 전위는 "L" 레벨 (VSS 단자 (123) 의 전위) 이 된다. 파형 정형용의 인버터 (205 및 206) 에 의해, 인버터 (205) 의 출력은 "H" (출력 단자 (122) 의 전위) 가 되고, Pch 트랜지스터 (305) 는 OFF 되고, 인버터 (206) 의 출력인 CONT 단자 (223) 의 전압은 "L" 레벨이 된다. 레벨 시프터 (207) 는, 출력 단자 (122) 의 전위 레벨을 VDD 단자 (121) 의 전위 레벨로 변환시킨다. 인버터 (208) 는, 레벨 시프터 (207) 의 출력 전압을 반전시킨다. CONT 단자 (223) 의 전압이 "L" 레벨일 때에는, 인버터 (208) 의 출력인 CONTX 단자 (222) 는, VDD 단자 (121) 의 전위 레벨이 된다. 이 때, Pch 트랜지스터 (103) 의 기판 (N 웰) 전위는, Pch 트랜지스터 (105) 가 ON, Pch 트랜지스터 (106) 가 OFF 로 되므로, VDD 단자 (121) 의 전위가 된다. 요컨대, VDD 단자 (121) 의 전위와 출력 단자 (122) 의 전위 중 높은 쪽의 전위가, Pch 트랜지스터 (103) 의 기판 (N 웰) 전위가 된다. 이 때, Pch 트랜지스터 (104) 는 OFF 이다. 일반적으로, VDD 단자 (121) 에 전원이 접속되어 있을 때에는, VDD 단자 (121) 의 전위 ＞ 출력 단자 (122) 의 전위가 된다.

다음으로, VDD 단자 (121) 의 전위가 낮아지면, Pch 트랜지스터 (305) 는 OFF 되어 있기 때문에, Pch 트랜지스터 (301) 와 Pch 트랜지스터 (302) 의 복합 트랜지스터와 Pch 트랜지스터 (201) 에 의해, VDD 단자 (121) 의 전압과 출력 단자 (122) 단자의 전압이 비교된다. VDD 단자 (121) 의 전위가 낮아져, 출력 단자 (122) 의 전위보다 ΔV1 만큼 낮아지면, Pch 트랜지스터 (201) 의 게이트-소스간 전압이 Pch 트랜지스터 (301), Pch 트랜지스터 (302) 의 게이트-소스간 전압보다 ΔV1 만큼 낮아지기 때문에, Pch 트랜지스터 (302) 의 드레인의 전위는 "H" 레벨 (출력 단자 (122) 의 전위) 이 된다. 파형 정형용의 인버터 (205 및 206) 에 의해, 인버터 (205) 의 출력은 "L" 레벨이 되고, Pch 트랜지스터 (305) 는 ON 되고, 인버터 (206) 의 출력인 CONT 단자 (223) 의 전압은 "H" 레벨 (출력 단자 (122) 의 전위) 이 된다. 레벨 시프터 (207) 는, 출력 단자 (122) 의 전위 레벨을 VDD 단자 (121) 의 전위 레벨로 변환시킨다. 인버터 (208) 는, 레벨 시프터 (207) 의 출력 전압을 반전시킨다. CONT 단자 (223) 의 전압이 "H" 레벨일 때에는, 인버터 (208) 의 출력인 CONTX 단자 (222) 는 "L" 레벨이 된다. 이 때, 도 1 의 Pch 트랜지스터 (103) 의 기판 (N 웰) 전위는, Pch 트랜지스터 (106) 가 ON, Pch 트랜지스터 (105) 가 OFF 로 되므로, 출력 단자 (122) 가 된다. 요컨대, VDD 단자 (121) 의 전위와 출력 단자 (122) 의 전위 중 높은 쪽의 전위가, Pch 트랜지스터 (103) 의 기판 (N 웰) 전위가 된다. 이 때, Pch 트랜지스터 (104) 는 ON 이며, Pch 트랜지스터 (103) 의 게이트를 출력 단자 (122) 와 동일 전위로 함으로써, Pch 트랜지스터 (103) 를 OFF 시킨다.

ΔV1 의 전압은, 식 (1) 로 부여된다.

여기서, I 는 정전류 회로 (303, 304) 의 전류값이고, μ 는 Pch 트랜지스터 (201) 및, Pch 트랜지스터 (301) 와 Pch 트랜지스터 (302) 의 이동도, L6 은 Pch 트랜지스터 (301) 와 Pch 트랜지스터 (302) 의 L 길이의 합, L5 는 Pch 트랜지스터 (201) 의 트랜지스터의 L 길이, W6 은 Pch 트랜지스터 (301) 와 Pch 트랜지스터 (302) 의 W 길이, W5 는 Pch 트랜지스터 (201) 의 W 길이이다.

다음으로 VDD 단자 (121) 전위가 높아지면, Pch 트랜지스터 (305) 는 ON 되어 있기 때문에, Pch 트랜지스터 (201) 와 Pch 트랜지스터 (302) 의 트랜지스터에 의해 VDD 단자 (121) 전압과 출력 단자 (122) 전압이 비교된다. 정전류 회로 (303 과 304) 의 전류값이 동등하고, 또한 Pch 트랜지스터 (201) 와 Pch 트랜지스터 (302) 의 트랜지스터의 종류 (VTH, 이동도 등), L 길이, W 길이가 동일할 때, (1) 식의 ΔV1 은 ΔV1 ＝ 0 이 되고, VDD 단자 (121) 전압과 출력 단자 (122) 전압이 거의 동등할 때, CONT 단자 (223) 및 CONTX 단자 (222) 의 전압이 반전된다.

도 4 에 횡축을 시간, 종축을 전압으로 하여 출력 단자 (122) 의 전압을 일정하게 하고, VDD 단자 (121) 의 전압을 변화시켰을 때의 CONT 단자 (223) 와 CONTX 단자 (222) 의 전압 파형을 나타낸다. VDD 단자 (121) 의 전압이 출력 단자 (122) 의 전압보다 ΔV1 만큼 낮아졌을 때, CONT 단자 (223) 와 CONTX 단자 (222) 의 전압이 반전되고, 그 후, VDD 단자 (121) 의 전압을 상승시켜, VDD 단자 (121) 의 전압과 출력 단자 (122) 의 전압이 동등해졌을 때, CONT 단자 (223) 와 CONTX 단자 (222) 의 전압이 반전된다. 이와 같이 하여, Pch 트랜지스터 (103) 의 기판 (N 웰) 전위를 전환시키는 VDD 단자 (121) 의 전압과 출력 단자 (122) 의 전압 사이에 히스테리시스를 부가하였다. 이로써, VDD 단자 (121) 의 전압과 출력 단자 (122) 의 전압이 근접해도, 오동작 없이, Pch 트랜지스터 (103) 의 기판 (N 웰) 전위의 전환을 확실하게 실시할 수 있게 되었다.

또한, 이 ΔV1 의 값으로는, VDD 단자 (121) 의 전압이 낮아졌을 때, Pch 트랜지스터 (103) 의 출력 단자 (122) 와 기판 사이의 기생 다이오드가 ON 되지 않도록, 기생 다이오드의 순방향 ON 전압 이하 (약 0.6 V) 로 설정할 필요가 있다. 통상적으로 ΔV1 의 값으로는, 50 ㎷ ∼ 200 ㎷ 안팎이다.

또, 도 3 에서는, Pch 트랜지스터 (305) 를 Pch 트랜지스터 (301) 에 병렬로 접속시키고 있는데, Pch 트랜지스터 (305) 를 Pch 트랜지스터 (302) 에 병렬로 접속시켜도, 동일한 효과가 있음은 명백하다. 또, 실시예 1 에서 나타냈지만, 에러·앰프에 관해서는 실시예 1 과 동일하게 도 9 의 구성을 사용하는 것이 바람직하다.

실시예 3

도 5 에 도 1 의 본 발명의 볼티지·레귤레이터의 비교 회로 (130) 의 제 3 실시예를 나타낸다. 제 3 실시예의 비교 회로 (130) 는 정전류 회로 (303) 와, 정전류 회로 (304) 와, Pch 트랜지스터 (202) 와, Pch 트랜지스터 (501) 와, Pch 트랜지스터 (502) 와, Pch 트랜지스터 (503) 와, 인버터 (205) 와, 인버터 (206) 와, 인버터 (208) 와, 레벨 시프터 (207) 로 구성되어 있다. 도 2 와의 차이는, Pch 트랜지스터 (201) 에 상당하는 것이, 2 개의 Pch 트랜지스터 (501) 와 Pch 트랜지스터 (502) 로 이루어지고, 또한 히스테리시스 기능을 실현시키기 위한 Pch 트랜지스터 (503) 가 추가되어 있다. 또, 정전류 회로 (203 및 204) 는, 도 3 과 동일하게 게이트와 소스를 VSS 단자 (123) 에 접속시킨 N 채널·디프레션형 MOS 트랜지스터로 구체적으로 나타냈다.

다음으로 비교 회로 (130) 의 접속에 대해 설명한다. Pch 트랜지스터 (501) 의 게이트는 Pch 트랜지스터 (202) 의 게이트와 Pch 트랜지스터 (502) 의 게이트와 Pch 트랜지스터 (502) 의 드레인과 정전류 회로 (303) 에 접속되고, 소스는 VDD 단자 (121) 에 접속되고, 드레인은 Pch 트랜지스터 (502) 의 소스와 Pch 트랜지스터 (503) 의 드레인에 접속되고, 백 게이트는 VDD 단자 (121) 에 접속된다. Pch 트랜지스터 (503) 의 게이트는 레벨 시프터 (207) 의 출력에 접속되고, 소스는 VDD 단자 (121) 에 접속되고, 백 게이트는 VDD 단자 (121) 에 접속된다. Pch 트랜지스터 (202) 의 드레인은 인버터 (205) 와 정전류 회로 (304) 에 접속되고, 소스는 출력 단자 (122) 에 접속되고, 백 게이트는 출력 단자 (122) 에 접속된다. 인버터 (205) 의 출력은 인버터 (206) 에 접속되고, 인버터 (205) 는 전원으로서 출력 단자 (122) 에 접속된다. 인버터 (206) 의 출력은 레벨 시프터 (207) 와 CONT 단자 (223) 에 접속되고, 인버터 (206) 는 전원으로서 출력 단자 (122) 에 접속된다. 레벨 시프터 (207) 의 출력은 인버터 (208) 에 접속되고, 레벨 시프터 (207) 는 전원으로서 VDD 단자 (121) 에 접속된다. 인버터 (208) 의 출력은 CONTX 단자 (222) 에 접속되고, 인버터 (208) 는 전원으로서 VDD 단자 (121) 에 접속된다. 정전류 회로 (303) 및 정전류 회로 (304) 는 N 채널·디프레션형 MOS 트랜지스터를 사용하고, 양쪽 모두 게이트와 소스를 VSS 단자 (123) 에 접속시키고, 드레인을 출력으로서 사용하고 있다. CONT 단자 (223) 는 도 1 의 노드 (111) 에 결선되고, CONTX 단자 (222) 는 도 1 의 노드 (110) 에 결선된다.

다음으로 제 3 실시예인 비교 회로를 사용한 볼티지·레귤레이터의 동작에 대해 설명한다. VDD 단자 (121) 의 전위가 출력 단자 (122) 의 전위보다 충분히 높을 때에는, Pch 트랜지스터 (501), Pch 트랜지스터 (502) 가 ON, Pch 트랜지스터 (202) 가 OFF 되고, Pch 트랜지스터 (202) 의 드레인의 전위는 "L" 레벨 (VSS 단자 (123) 의 전위) 이 된다. 파형 정형용의 인버터 (205 및 206) 에 의해, 인버터 (206) 의 출력인 CONT 단자 (223) 의 전압은 "L" 레벨이 된다. 레벨 시프터 (207) 는, 출력 단자 (122) 의 전위 레벨을 VDD 단자 (121) 의 전위 레벨로 변환시킨다. 인버터 (208) 는, 레벨 시프터 (207) 의 출력 전압을 반전시킨다. CONT 단자 (223) 의 전압이 "L" 레벨일 때에는, 레벨 시프터 (207) 의 출력은 "L" 레벨이 되고 Pch 트랜지스터 (503) 는 ON 되고, 인버터 (208) 의 출력인 CONTX 단자 (222) 는 VDD 단자 (121) 의 전위 레벨이 된다. 이 때, 도 1 의 Pch 트랜지스터 (103) 의 기판 (N 웰) 전위는, Pch 트랜지스터 (105) 가 ON, Pch 트랜지스터 (106) 가 OFF 로 되므로, VDD 단자 (121) 가 된다. 요컨대, VDD 단자 (121) 의 전위와 출력 단자 (122) 의 전위 중 높은 쪽의 전위가, Pch 트랜지스터 (103) 의 기판 (N 웰) 전위가 된다. 이 때, Pch 트랜지스터 (104) 는 OFF 이다. 일반적으로, VDD 단자 (121) 에 전원이 접속되어 있는 때에는, VDD 단자 (121) 의 전위 ＞ 출력 단자 (122) 의 전위가 된다.

다음으로, VDD 단자 (121) 의 전위가 낮아지면, Pch 트랜지스터 (503) 는 ON 되어 있기 때문에, Pch 트랜지스터 (502) 와 Pch 트랜지스터 (202) 에 의해, VDD 단자 (121) 의 전압과 출력 단자 (122) 의 전압이 비교된다. 정전류 회로 (303 과 304) 의 전류값이 동등하고, 또한 Pch 트랜지스터 (502) 와 Pch 트랜지스터 (202) 의 트랜지스터의 종류 (VTH, 이동도 등), L 길이, W 길이가 동일할 때, VDD 단자 (121) 의 전위가 출력 단자 (122) 의 전위와 거의 동일한 값까지 낮아지면, Pch 트랜지스터 (502) 가 OFF, Pch 트랜지스터 (202) 가 ON 되고, Pch 트랜지스터 (202) 의 드레인의 전위는 "H" 레벨 (출력 단자 (122) 의 전위) 이 된다. 파형 정형용의 인버터 (205 및 206) 에 의해, 인버터 (206) 의 출력인 CONT 단자 (223) 의 전압은 "H" 레벨 (출력 단자 (122) 의 전위) 이 된다. 레벨 시프터 (207) 는, 출력 단자 (122) 의 전위 레벨을 VDD 단자 (121) 의 전위 레벨로 변환시킨다. 인버터 (208) 는, 레벨 시프터 (207) 의 출력 전압을 반전시킨다. CONT 단자 (223) 의 전압이 "H" 레벨일 때에는, 레벨 시프터 (207) 의 출력은 VDD 단자 (121) 의 전압이 되고, Pch 트랜지스터 (503) 를 OFF 시키고, 인버터 (208) 의 출력인 CONTX 단자 (222) 는 "L" 레벨이 된다. 이 때, Pch 트랜지스터 (103) 의 기판 (N 웰) 전위는, Pch 트랜지스터 (106) 가 ON, Pch 트랜지스터 (105) 가 OFF 로 되므로, 출력 단자 (122) 가 된다. 요컨대, VDD 단자 (121) 의 전위와 출력 단자 (122) 의 전위 중 높은 쪽의 전위가, Pch 트랜지스터 (103) 의 기판 (N 웰) 전위가 된다. 이 때, Pch 트랜지스터 (104) 는 ON 이며, Pch 트랜지스터 (103) 의 게이트를 출력 단자 (122) 와 동일 전위로 함으로써, Pch 트랜지스터 (103) 를 OFF 시킨다.

다음으로, VDD 단자 (121) 의 전위가 높아지면, Pch 트랜지스터 (503) 는 OFF 되어 있기 때문에, Pch 트랜지스터 (501) 와 Pch 트랜지스터 (502) 의 복합 트랜지스터와 Pch 트랜지스터 (202) 에 의해, VDD 단자 (121) 의 전압과 출력 단자 (122) 의 전압이 비교된다. VDD 단자 (121) 의 전압이 출력 단자 (122) 의 전압보다 ΔV2 만큼 높아지면, CONT 단자 (223) 및 CONTX 단자 (222) 가 반전된다.

ΔV2 의 전압은, 식 (2) 로 부여된다.

여기서, I 는 정전류 회로 (303, 304) 의 전류값이고, μ 는 Pch 트랜지스터 (202) 및, Pch 트랜지스터 (501) 와 Pch 트랜지스터 (502) 의 이동도, L6 은 Pch 트랜지스터 (202) 의 L 길이, L5 는 Pch 트랜지스터 (501) 와 Pch 트랜지스터 (502) 의 L 길이의 합, W6 은 Pch 트랜지스터 (202) 의 W 길이, W5 는 Pch 트랜지스터 (501) 와 Pch 트랜지스터 (502) 의 W 길이이다.

도 6 에 횡축을 시간, 종축을 전압으로 하여 출력 단자 (122) 의 전압을 일정하게 하고 VDD 단자 (121) 의 전압을 변화시켰을 때의 CONT 단자 (223) 와 CONTX 단자 (222) 의 전압 파형을 나타낸다. VDD 단자 (121) 의 전압이 낮아져, 출력 단자 (122) 의 전압과 동등해졌을 때, CONT 단자 (223) 와 CONTX 단자 (222) 의 전압이 반전된다. 그 후, VDD 단자 (121) 의 전압을 상승시켜, VDD 단자 (121) 의 전압이 출력 단자 (122) 의 전압보다 ΔV2 만큼 높아졌을 때, CONT 단자 (223) 와 CONTX 단자 (222) 의 전압이 반전된다. 이와 같이 하여, Pch 트랜지스터 (103) 의 기판 (N 웰) 전위를 전환시키는 VDD 단자 (121) 의 전압과 출력 단자 (122) 의 전압 사이에 히스테리시스를 부가하였다. 이로써, VDD 단자 (121) 의 전압과 출력 단자 (122) 의 전압이 근접해도, 오동작 없이, Pch 트랜지스터 (103) 의 기판 (N 웰) 전위의 전환을 확실하게 실시할 수 있게 되었다.

또한, 이 ΔV2 의 값으로는, VDD 단자 (121) 의 전압이 높아졌을 때, Pch 트랜지스터 (103) 의 VDD 단자 (121) 와 기판 사이의 기생 다이오드가 ON 되지 않도록, 기생 다이오드의 순방향 ON 전압 이하 (약 0.6 V) 로 설정할 필요가 있다. 통상적으로 ΔV2 의 값으로는, 50 ㎷ ∼ 200 ㎷ 안팎이다.

또, 도 5 에서는, Pch 트랜지스터 (503) 를 Pch 트랜지스터 (501) 에 병렬로 접속시키고 있는데, Pch 트랜지스터 (503) 를 Pch 트랜지스터 (502) 에 병렬로 접속시켜도 동일한 효과가 있음은 명백하다. 또, 실시예 1 에서 나타냈지만, 에러·앰프에 관해서는 실시예 1 과 동일하게 도 9 의 구성을 사용하는 것이 바람직하다.

실시예 4

도 12 에 제 2 실시형태의 볼티지·레귤레이터의 회로도를 나타낸다. 도 1 과의 차이는, Pch 트랜지스터 (104) 의 백 게이트를 Pch 트랜지스터 (103) 의 백 게이트에 접속시키고, 비교 회로 (130) 의 출력에 지연 회로 (1201) 를 추가한 점이다. 접속에 관해서는 비교 회로 (130) 의 출력이 지연 회로 (1201) 에 접속되고, 지연 회로 (1201) 의 출력이 노드 (110) 및 노드 (111) 로서 출력된다.

다음으로 제 2 실시형태의 볼티지·레귤레이터의 동작에 대해 설명한다. VDD 단자 (121) 의 전압이 출력 단자 (122) 의 전압보다 클 때, 노드 (111) 의 전압이 "L" 레벨, 노드 (110) 의 전압이 "H" 레벨이 되며, Pch 트랜지스터 (105) 가 온되고 Pch 트랜지스터 (106) 가 오프된다. 이 때, Pch 트랜지스터 (104) 의 기판 (N 웰) 전위는 VDD 단자 (121) 의 전압이 되어, 확실하게 Pch 트랜지스터 (104) 를 오프시킬 수 있다.

지연 회로 (1201) 는 타이머 회로에 의해 노드 (110 과 111) 의 전압이 동시에 "L" 레벨이 되는 것을 방지하고 있다. 이렇게 함으로써, Pch 트랜지스터 (105 와 106) 가 동시에 온되어, VDD 단자 (121) 에서 출력 단자 (122) 로, 또는 출력 단자 (122) 에서 VDD 단자 (121) 로 전류가 흐르는 것을 방지할 수 있다.

또한, 제 2 실시형태의 볼티지·레귤레이터는 Pch 트랜지스터 (105 와 106) 가 동시에 온되는 문제가 발생하지만 지연 회로 (1201) 없이 동작시켜도 된다.

실시예 5

도 13 에 도 1 의 본 발명의 볼티지·레귤레이터의 에러·앰프 회로 (102) 의 제 3 실시예를 나타낸다. 도 9 와의 차이는 정전류 회로 (705) 의 아래에 Pch 트랜지스터 (803) 를 삽입하고, 게이트를 CONT 단자 (823) 에 접속시킨 점이다.

다음으로 동작에 대해 설명한다. 출력 단자 (122) 의 전위가 VDD 단자 (121) 의 전위보다 높아졌을 때, Pch 트랜지스터 (104) 가 ON 되고, 에러·앰프 (102) 의 출력 (723) 은 출력 단자 (122) 에 접속된다. Nch 트랜지스터 (702) 는 ON 상태이기 때문에, 출력 단자 (122) 와 Nch 트랜지스터 (701, 702) 의 소스가 전기적으로 접속된 상태가 된다. 그리고, Nch 트랜지스터 (802, 803) 가 OFF 됨으로써, 정전류 회로 (705) 의 전류 패스를 차단하여, 출력 단자 (122) 에서 Nch 트랜지스터 (702) 를 통과하여 VSS 단자 (123) 로 전류가 흐르는 것을 방지할 수 있다.

또, 도 13 에서는 1 단 증폭 회로의 에러·앰프의 예로서 설명하였지만, 에러·앰프 회로는 2 단 이상의 다단 증폭 회로여도 상관 없다. 그 경우, 도 13 과 같이 에러·앰프의 출력과 VDD 측에, 전류 패스를 차단하기 위한 기능을 갖는 Pch 트랜지스터 (801) 를 삽입하고, 에러·앰프의 출력과 VSS 측에, 전류 패스를 차단하기 위한 기능을 갖는 Nch 트랜지스터 (802) 및 Pch 트랜지스터 (803) 를 삽입하면 된다.

실시예 6

도 14 에 도 1 의 본 발명의 볼티지·레귤레이터의 에러·앰프 회로 (102) 의 제 4 실시예를 나타낸다. 도 13 과의 차이는 Nch 트랜지스터 (802, 803) 를 삭제하고, CONT 단자 (823) 와 정전류 회로 (705) 를 접속시킨 점이다.

다음으로 동작에 대해 설명한다. 출력 단자 (122) 의 전위가 VDD 단자 (121) 의 전위보다 높아졌을 때, Pch 트랜지스터 (104) 가 ON, Pch 트랜지스터 (801) 가 오프되고, 에러·앰프 (102) 의 출력 (723) 은 출력 단자 (122) 에 접속된다. Nch 트랜지스터 (702) 는 ON 상태이기 때문에, 출력 단자 (122) 와 Nch 트랜지스터 (701, 702) 의 소스가 전기적으로 접속된 상태가 된다. 그리고, CONT 단자 (823) 의 신호에 의해 정전류 회로 (705) 는 오프되어 전류 패스를 차단하고, 출력 단자 (122) 에서 Nch 트랜지스터 (702) 를 통과하여 VSS 단자 (123) 로 전류가 흐르는 것을 방지할 수 있다.

또, 도 14 에서는 1 단 증폭 회로의 에러·앰프의 예로서 설명하였지만, 에러·앰프 회로는 2 단 이상의 다단 증폭 회로여도 상관 없다. 그 경우, CONT 단자 (823) 의 신호에 의해 정전류 회로를 오프시키는 구성으로 하면 된다.

101 : Vref 회로
102 : 에러·앰프
112 : 백업 전지
113 : 부하
121 : VDD 단자
122 : 출력 단자
123 : VSS 단자
130 : 비교 회로
203 : 정전류 회로
204 : 정전류 회로
207 : 레벨 시프터
222 : CONTX 단자
223 : CONT 단자
303 : 정전류 회로
304 : 정전류 회로
705 : 정전류 회로
721 : ＋ 입력 단자
722 : － 입력 단자
723 : EOUT 단자
823 : CONT 단자
1105 : 콤퍼레이터

Claims

전원 단자와 출력 단자 사이에 형성된 출력 트랜지스터와,
상기 출력 단자의 전압이 일정해지도록 상기 출력 트랜지스터의 게이트 전압을 제어하는 에러·앰프와,
상기 출력 트랜지스터의 기판을 상기 전원 단자에 접속시키기 위한 제 2 트랜지스터와,
상기 출력 트랜지스터의 기판을, 상기 출력 단자에 접속시키기 위한 제 3 트랜지스터와,
상기 전원 단자와 상기 출력 단자의 전압을 비교하고, 상기 비교 결과에 따라 상기 제 2 트랜지스터와 상기 제 3 트랜지스터를 전환시켜 제어하는 비교 회로를 구비한 볼티지·레귤레이터로서,
상기 비교 회로는,
소스가 상기 전원 단자에 접속되고, 게이트가 드레인에 접속되고, 드레인이 제 1 정전류 회로에 접속된 제 4 트랜지스터와,
소스가 상기 출력 단자에 접속되고, 게이트가 상기 제 4 트랜지스터의 게이트에 접속되고, 드레인이 제 2 정전류 회로와 접속된 제 5 트랜지스터를 구비하고,
상기 제 5 트랜지스터와 상기 제 2 정전류 회로의 접속점의 전압에 의해 상기 비교 결과를 출력하는 것을 특징으로 하는 볼티지·레귤레이터.
제 1 항에 있어서,
상기 비교 회로는,
상기 전원 단자의 전압이 상기 출력 단자의 전압보다 높을 때, 상기 제 2 트랜지스터를 ON 시키고,
상기 전원 단자의 전압이 상기 출력 단자의 전위보다 낮을 때, 상기 제 3 트랜지스터를 ON 시키는 것을 특징으로 하는 볼티지·레귤레이터.
제 2 항에 있어서,
상기 비교 회로는, 히스테리시스 기능을 갖는 것을 특징으로 하는 볼티지·레귤레이터.
제 3 항에 있어서,
상기 히스테리시스 기능은,
상기 제 5 트랜지스터에 직렬 접속된 제 6 트랜지스터와,
상기 제 5 트랜지스터에 병렬 접속된 제 7 트랜지스터를 갖고,
상기 제 7 트랜지스터를 상기 비교 회로의 출력으로 제어하여 이루어지는 것을 특징으로 하는 볼티지·레귤레이터.
제 3 항에 있어서,
상기 히스테리시스 기능은,
상기 제 4 트랜지스터에 직렬 접속된 제 8 트랜지스터와,
상기 제 4 트랜지스터와 병렬 접속된 제 9 트랜지스터를 갖고,
상기 제 9 트랜지스터를 상기 비교 회로의 출력으로 제어하여 이루어지는 것을 특징으로 하는 볼티지·레귤레이터.
제 1 항에 있어서,
상기 에러·앰프는,
상기 에러·앰프의 출력과 상기 전원 단자 사이에 형성되고, 기판이 상기 에러·앰프의 출력에 접속된 제 10 트랜지스터와,
상기 에러·앰프의 출력과 그라운드 단자 사이에 형성된 제 11 트랜지스터를 갖고,
상기 출력 단자의 전압이 상기 전원 단자의 전압보다 높아졌을 때, 상기 제 10 트랜지스터와 상기 제 11 트랜지스터를 오프시키는 것을 특징으로 하는 볼티지·레귤레이터.
제 1 항에 있어서,
상기 에러·앰프는,
상기 에러·앰프의 출력과 상기 전원 단자 사이에 형성되고, 기판이 상기 에러·앰프의 출력에 접속된 제 10 트랜지스터와,
상기 에러·앰프의 출력과 제 3 정전류 회로 사이에 형성된 제 11 트랜지스터와,
상기 제 3 정전류 회로와 그라운드 단자 사이에 형성된 제 12 트랜지스터를 갖고,
상기 출력 단자의 전압이 상기 전원 단자의 전압보다 높아졌을 때, 상기 제 10 트랜지스터와 상기 제 11 트랜지스터와 상기 제 12 트랜지스터를 오프시키는 것을 특징으로 하는 볼티지·레귤레이터.
제 1 항에 있어서,
상기 에러·앰프는,
상기 에러·앰프의 출력과 상기 전원 단자 사이에 형성되고, 기판이 상기 에러·앰프의 출력에 접속된 제 10 트랜지스터와,
상기 제 10 트랜지스터의 게이트와 접속하는 제 3 정전류 회로를 갖고,
상기 출력 단자의 전압이 상기 전원 단자의 전압보다 높아졌을 때, 상기 제 3 정전류 회로를 오프시키는 것을 특징으로 하는 볼티지·레귤레이터.
제 1 항에 있어서,
상기 볼티지·레귤레이터는,
상기 에러·앰프의 출력을 상기 출력 단자에 접속시키기 위한 제 13 트랜지스터를 구비하고, 상기 제 13 트랜지스터의 기판을 상기 출력 트랜지스터의 기판에 접속시키는 것을 특징으로 하는 볼티지·레귤레이터.
제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
상기 볼티지·레귤레이터는,
비교 회로의 출력이 입력되고, 상기 제 2 트랜지스터와 상기 제 3 트랜지스터를 전환시켜 제어하는 지연 회로를 구비하고,
상기 지연 회로는 상기 제 2 트랜지스터와 상기 제 3 트랜지스터를 동시에 온시키지 않도록 제어하는 것을 특징으로 하는 볼티지·레귤레이터.