JP5779511B2 - 半導体集積回路装置 - Google Patents

Description

半導体集積回路装置に関し、特に通信処理用半導体集積回路装置、更にＡＤ変換器（Analog Digital Converter）を有する通信処理用半導体集積回路装置に関する。

非特許文献１〜４それぞれには、ＡＤ変換器（ＡＤＣ）の開示がある。ＡＤＣは、アナログ信号を受けるＡＤ変換部（ＡＤＣＵ）と、ＡＤＣＵの出力を受けるデジタル補正部（ＤＣＵ）により構成される。このようにＡＤＣＵとＤＣＵを用いることにより高速高精度で低消費電力なＡＤＣとなる。

Ｔ．Ｏｓｈｉｍａ，ｅｔ ａｌ．，"Ｆａｓｔ ｎｏｎｌｉｎｅａｒ ｄｅｔｅｒｍｉｎｉｓｔｉｃ ｃａｌｉｂｒａｔｉｏｎ ｏｆ ｐｉｐｅｌｉｎｅｄ Ａ／Ｄ ｃｏｎｖｅｒｔｅｒｓ，"ＩＥＥＥ ２００８ Ｍｉｄｗｅｓｔ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ， Ｓｅｓｓｉｏｎ Ｃ２Ｌ−Ｃ−１，Ａｕｇ．２００８． Ｔ．Ｏｓｈｉｍａ，ｅｔ ａｌ．，"２３−ｍＷ ５０−ＭＳ／ｓ １０−ｂｉｔ ｐｉｐｅｌｉｎｅ Ａ／Ｄ ｃｏｎｖｅｒｔｅｒ ｗｉｔｈ ｎｏｎｌｉｎｅａｒ ＬＭＳ ｆｏｒｅｇｒｏｕｎｄ ｃａｌｉｂｒａｔｉｏｎ，"２００９ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ，ｐｐ．９６０−９６３，Ｍａｙ ２００９． Ｊ．Ｍｃｎｅｉｌｌ，ｅｔ ａｌ．，"Ａ ｓｐｌｉｔ−ＡＤＣ ａｒｃｈｉｔｅｃｔｕｒｅ ｆｏｒ ｄｅｔｅｒｍｉｎｉｓｔｉｃ ｄｉｇｉｔａｌ ｂａｃｋｇｒｏｕｎｄ ｃａｌｉｂｒａｔｉｏｎ ｏｆ ａ １６ｂ １ＭＳ／ｓ ＡＤＣ，"ＩＥＥＥ ２００５ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ，ｐｐ．２７６−２７７，Ｆｅｂ．２００５． Ｗ．Ｌｉｕ ｅｔ ａｌ．，"Ａ １２ｂ ２２．５／４５ＭＳ／ｓ ３．０ｍＷ ０．０５９ｍｍ２ ＣＭＯＳ ＳＡＲ ＡＤＣ ａｃｈｉｅｖｉｎｇ ｏｖｅｒ ９０ｄＢ ＳＦＤＲ，"ＩＥＥＥ ２０１０ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ，ｐｐ．３８０−３８１，Ｆｅｂ．２０１０．

非特許文献１〜非特許文献４に関して、発明者は、それらに開示されているＡＤＣの構成及び動作について検討した。まず、検討に先立ち、発明者は、非特許文献１〜非特許文献４に記載されたＡＤＣを理解しやすいように、図１〜図４の構成図のように書き直した。すなわち、図１〜図４は従来技術の図面ではなく、参考図面である。以下、図１〜図４をそれぞれ参考図１〜参考図４という。

参考図１に示すＡＤＣ１１は、参照用ＡＤ変換部（ＲＡＤＣＵ）１３と、ＡＤＣＵ１２と、ＤＣＵ１４と、誤差演算部（ＥＣＵ）１５とにより構成される。

アナログ信号（Ｉｎｐｕｔ）がＲＡＤＣ１２と、ＡＤＣＵ１２との両方に入力される構成となっている。ここでＲＡＤＣ１３はＡＤＣＵ１２に比べて低速高精度なアナログ・デジタル変換（ＡＤ変換）処理を行い、ＡＤＣＵ１２はＲＡＤＣＵ１３に比べて高速低精度なＡＤ変換処理を行う。

ＡＤＣＵ１２にはＡＤ変換処理の基準となるための所定のクロック（ＣＫ）が入力され、ＲＡＤＣ１３にはＡＤ変換処理の基準となるための所定のクロック（ＣＫ）が分周器（ＤＩＶ）１８にて分周されたクロックが入力される。ＡＤＣ１２でＡＤ変換処理された結果であるデジタル出力はＤＣＵ１４に入力される。ＤＣＵ１４は補正係数を用いてデジタル出力をデジタル補正することにより、アナログ信号（Ｉｎｐｕｔ）に対するＡＤＣ１１のＡＤ変換処理結果としてのデジタル信号（Ｏｕｔｐｕｔ）を出力する。

ＤＣＵ１４からのデジタル信号と、ＲＡＤＣ１３からのデジタル出力信号との差分をＥＣＵ１５が計算して変換誤差（ｅ）としてＤＣＵ１４に出力する。この変換誤差（ｅ）に基づいてＬＭＳアルゴリズムによりＤＣＵ１４が補正係数を探索する。ここで、ＬＭＳアルゴリズムはＬｅａｓｔ Ｍｅａｎｓ Ｓｑｕａｒｅアルゴリズムの略称であり、適応制御方式の一つである。ＬＭＳアルゴリズムは入力データをＤｉ、出力をＡ、係数をＷｉとしたとき、Ａ＝ΣＷｉ・Ｄｉが成り立つことが分かっているものに関して、ＤｉとＡの多数サンプルからＷｉを推定するものである。

ＡＤＣ１１においてはバックグラウンド補正が可能である。ここで、バックグラウンド補正とは、デジタル補正処理用の補正係数の算出と、この算出された補正係数を用いたＡＤ変換処理とが同時に行われることで、補正係数が算出されることをいう。更に高速低精度なＡＤＣＵ１２の出力結果がＤＣＵ１４によりデジタル補正されることにより高速高精度なデジタル出力信号（Ｏｕｔｐｕｔ）が得られる。

しかしながら、ＡＤＣ１２とＲＡＤＣ１３との両方を半導体集積回路装置内に設ける必要があり、設計工数の増大や設計コストの増大、面積の増大に伴うコストの増大や半導体集積回路装置の小型化の妨げという問題点が発生する。

参考図２に示すＡＤＣ２１は、切替回路ＳＣと、参照用デジタル・アナログ（ＤＡ）変換部（ＲＤＡＣＵ）２３と、ＡＤＣＵ２２と、ＤＣＵ２４と、誤差演算部（ＥＣＵ）２５とにより構成される。

切替回路ＳＣのスイッチＳＷ１がオフ、スイッチＳＷ２がオンのとき、デジタルテスト信号（ＴｅｓｔＩｎｐｕｔ）が、ＲＤＡＣＵ２３に入力されてＤＡ変換処理され、ＲＤＡＣＵ２３からのＤＡ変換結果としてのアナログテスト信号がＡＤＣＵ２２に入力されてＡＤ変換処理される。ここでＲＤＡＣＵ２３はＡＤＣ２２に比べて低速高精度なＤＡ変換処理を行い、ＡＤＣ２２はＲＤＡＣ２３に比べて高速低精度なＡＤ変換処理を行う。ＡＤＣＵ２２にはＡＤ変換処理の基準となるための所定のクロック（ＣＫ）が入力され、ＲＤＡＣＵ２３にはＤＡ変換処理の基準となるための所定のクロック（ＣＫ）が分周器（ＤＩＶ）２８にて分周されたクロックが入力される。ＤＣＵ２４がデジタル補正処理を行った結果であるデジタル信号と、デジタルテスト信号（ＴｅｓｔＩｎｐｕｔ）との差分をＥＣＵ２５が計算して変換誤差（ｅ）としてＤＣＵ２４に出力する。この変換誤差（ｅ）に基づいてＬＭＳアルゴリズムによりＤＣＵ２４が補正係数を探索する。

切替回路ＳＣのスイッチＳＷ１がオン、スイッチＳＷ２がオフのとき、アナログ信号（Ｉｎｐｕｔ）がＡＤＣＵ２４に入力される構成となっている。ＡＤＣＵ２２でＡＤ変換処理された結果であるデジタル出力はＤＣＵ２４に入力される。ＤＣＵ２４は補正係数を用いてデジタル出力をデジタル補正することにより、アナログ信号（Ｉｎｐｕｔ）に対するＡＤＣ２１のＡＤ変換処理結果としてのデジタル信号（Ｏｕｔｐｕｔ）を出力する。ここでＤＣＵ２４は補正係数として切替回路ＳＣのスイッチＳＷ１がオフ、スイッチＳＷ２がオンのとき求められたものを用いる。

ＡＤＣ２１においてはフォアグラウンド補正が実施される。ここで、フォアグラウンド補正とは、デジタル補正処理用の補正係数を算出する第一モードと、この算出された補正係数を用いてＡＤ変換処理を行う第二モードとが時間的に分かれている態様にて補正係数の算出が行われることをいう。切替回路ＳＣのスイッチＳＷ１がオフ、スイッチＳＷ２がオンのときが第一モードであり、切替回路ＳＣのスイッチＳＷ１がオン、スイッチＳＷ２がオフのときが第二モードである。更に高速低精度なＡＤＣＵ２２の出力結果がＤＣＵ２４によりデジタル補正されることにより高速高精度なデジタル出力信号（Ｏｕｔｐｕｔ）が得られる。

しかしながら、ＡＤＣＵ２２とＲＤＡＣＵ２３との両方を半導体集積回路装置内に設ける必要があり、設計工数の増大や設計コストの増大、面積の増大に伴うコストの増大や半導体集積回路装置の小型化の妨げという問題点が発生する。

参考図３に示すＡＤＣ３１は、第一ＡＤ変換部（ＡＤＣＵ（１））３２ａと、第二ＡＤ変換部（ＡＤＣＵ（２））３２ｂと、第一デジタル補正部（ＤＣＵ（１））３４ａと、第二デジタル補正部（ＤＣＵ（２））３４ｂと、誤差演算部（ＥＣＵ）３５と、出力信号足し合わせ平均化部（ＯＡＡＵ）３６により構成される。

アナログ信号（Ｉｎｐｕｔ）がＡＤＣＵ（１）３２ａ及びＡＤＣＵ（２）３２ｂ両方に入力される。ＡＤＣＵ（１）３２ａに第一ディザー信号（Ｄｉｔｈｅｒ１）が入力され、ＡＤＣＵ（２）３２ｂにＤｉｔｈｅｒ１と符号が異なり絶対値が等しい第二ディザー信号（Ｄｉｔｈｅｒ２）が入力される。ここでディザー信号とは、直流的なオフセット印加電圧であり、補正係数を効果的に算出するためのものである。ＡＤＣＵ（１）３２ａ及びＡＤＣＵ（２）３２ｂそれぞれにおいて、ＡＤ変換処理された結果であるデジタル出力はＤＣＵ（１）３４ａ及びＤＣＵ（２）３４ｂそれぞれに入力される。

ＤＣＵ（１）３４ａ及びＤＣＵ（２）３４ｂそれぞれは補正係数を用いてデジタル出力をデジタル補正した結果をＯＡＡＵ３６に出力する。ＯＡＡＵ３６がＤＣＵ（１）３４ａ及びＤＣＵ（２）３４ｂからの出力を足し合わせて２で割って平均化し、アナログ信号（Ｉｎｐｕｔ）に対するＡＤＣ３１のＡＤ変換処理結果としてのデジタル信号（Ｏｕｔｐｕｔ）を出力する。

ＤＣＵ（１）３４ａからのデジタル信号と、ＤＣＵ（２）３４ｂからのデジタル信号との差分をＥＣＵ３５が計算してディザー差分部（ＤＤＵ）３７に出力する。ＤＤＵ３７において、ＥＣＵ３５からの出力から２αを引いたものを変換誤差（ｅ）としてＤＣＵ（１）３４ａ及びＤＣＵ（２）３４ｂに出力する。ここで、２α＝Ｄｉｔｈｅｒ１−Ｄｉｈｔｅｒ２である。この変換誤差（ｅ）に基づいてＬＭＳアルゴリズムによりＤＣＵ（１）３４ａ及びＤＣＵ（２）３４ｂが補正係数を探索する。

ＡＤＣ３１においてはバックグラウンド補正が可能である。Ｄｉｔｈｅｒ１及びＤｉｔｈｅｒ２が互いに符号が異なり、絶対値が等しいものとなっているため、ＯＡＡＵ３６にてディザー信号成分がキャンセルされるのが理由である。更に高速低精度なＡＤＣＵ（１）３２ａ、ＡＤＣＵ（２）３２ｂの出力結果がＤＣＵ（１）３４ａ、ＤＣＵ（２）３４ｂによりデジタル補正されることにより高速高精度なデジタル出力信号（Ｏｕｔｐｕｔ）が得られる。

しかしながら、ＡＤＣＵ（１）３２ａ及びＡＤＣ（２）Ｕ３２ｂとＤＣＵ（１）３４ａ及びＤＣＵ（２）３４ｂのようにＡＤ変換部及びデジタル補正部がペアで必要であり、ＡＤ変換部とデジタル補正部が１つずつしかない構成に比べて面積の増大に伴うコストの増大や半導体集積回路装置の小型化の妨げという問題点が発生する。

参考図４に示すＡＤＣ４１は、ＡＤＣＵ４２と、ＤＣＵ（１）４４ａ及びＤＣＵ（２）４４ｂと、遅延部（Ｄｅｌａｙ）４９と、誤差演算部（ＥＣＵ）４５と、出力信号足し合わせ平均化部（ＯＡＡＵ）４６と、ディザー差分部（ＤＤＵ）４７により構成される。

アナログ信号（Ｉｎｐｕｔ）がＡＤＣＵ４２に入力される。更にＡＤ変換部ＡＤＣＵ４２に第一ディザー信号（Ｄｉｔｈｅｒ１）及びＤｉｔｈｅｒ１と符号が異なり絶対値が等しい第二ディザー信号（Ｄｉｔｈｅｒ２）が入力される構成となっている。

ＡＤＣＵ４２の動作を参考図４のＡＤ変換部シーケンス（ＡＤＣＵＳｅｑｕｅｎｃｅ）を用いて説明する。サンプリング期間（Ｓ）にてアナログ信号（Ｉｎｐｕｔ）をサンプリングする。その後の第一ＡＤ変換期間（Ａ／Ｄ１）にてサンプリングされたアナログ信号（Ｉｎｐｕｔ）とＡＤＣＵ４２に加えられたＤｉｔｈｅｒ１とをＡＤＣＵ４２にてＡＤ変換処理を行い、デジタル信号として第一ＡＤ変換結果（Ａ／Ｄ１Ｒ）を出力する。更にその後の第二ＡＤ変換期間（Ａ／Ｄ２）にてサンプリングされたアナログ信号（Ｉｎｐｕｔ）とＡＤＣＵ４２に加えられたＤｉｔｈｅｒ２とをＡＤＣＵ４２にてＡＤ変換処理を行い、デジタル信号として第二ＡＤ変換結果（Ａ／Ｄ２Ｒ）を出力する。Ｄｅｌａｙ４９は第二ＡＤ変換期間（Ａ／Ｄ２）だけＡ／Ｄ１Ｒを遅延させてＤＣＵ（１）４４ａに出力する。その結果ＤＣＵ（１）４４ａにＡ／Ｄ１Ｒが入力されるタイミングと、ＤＣＵ（２）にＡ／Ｄ２Ｒが入力されるタイミングとが同時となる。

ＤＣＵ（１）４４ａ及びＤＣＵ（２）４４ｂそれぞれは補正係数を用いてＡ／Ｄ１Ｒ及びＡ／Ｄ２Ｒそれぞれをデジタル補正した結果をＯＡＡＵ４６に出力する。ＤＣＵ（１）４３及びＤＣＵ（２）４４ｂからの出力を足し合わせて２で割って平均化したものを、ＯＡＡＵ４６がアナログ信号（Ｉｎｐｕｔ）に対するＡＤＣＵ４１のＡＤ変換処理結果としてのデジタル信号（Ｏｕｔｐｕｔ）から出力する。

ＤＣＵ（１）４４ａからのＡ／Ｄ１Ｒと、ＤＣＵ（２）４４ｂからのＡ／Ｄ２Ｒとの差分をＥＣＵ４５が計算してディザー差分部（ＤＤＵ）４７に出力する。ＤＤＵ４７において、ＥＣＵ４５からの出力から２αを引いたものを変換誤差（ｅ）としてＤＣＵ（１）４４ａ及びＤＣＵ（２）４４ｂに出力する。この変換誤差（ｅ）に基づいてＬＭＳアルゴリズムによりＤＣＵ（１）４４ａ及びＤＣＵ（２）４４ｂが補正係数を探索する。

ＡＤＣ４１においてはバックグラウンド補正が可能である。Ｄｉｔｈｅｒ１及びＤｉｔｈｅｒ２が互いに符号が異なり、絶対値が等しいものとなっているため、ＯＡＡＵ４６にてディザー信号成分がキャンセルされるのが理由である。更に高速低精度なＡＤＣＵ４２の出力結果がデジタル補正部ＤＣＵ（１）４４ａ、ＤＣＵ（２）４４ｂによりデジタル補正されることにより高速高精度なデジタル出力信号（Ｏｕｔｐｕｔ）が得られる。

しかしながら、ＤＣＵ（１）４４ａ及びＤＣＵ（２）４４ｂをペアにて必要とし、ＡＤ変換部とデジタル補正部が１つずつしかない構成に比べて面積の増大に伴うコストの増大や半導体集積回路装置の小型化の妨げという問題点が発生する。

一実施の形態による半導体集積回路装置は、第一及び第二ＡＤ変換器を有する。第一モードにおいては、第一及び第二ＡＤ変換器に共通に第一テスト信号が入力されて、第一ＡＤ変換器のための第一補正係数と第二ＡＤ変換器のための第二補正係数とが算出される。第二モードにおいては、第一ＡＤ変換器が第一補正係数を用いて第一デジタル補正処理を行うことで第一アナログ信号を第一デジタル信号に変換し、第二ＡＤ変換器が第二補正係数を用いて第二デジタル補正処理を行うことで第二アナログ信号を第二デジタル信号に変換する。

前記一実施の形態によれば、半導体集積回路装置が小面積となる。

非特許文献１に記載されたＡＤ変換器を書き直した構成図である。 非特許文献２に記載されたＡＤ変換器を書き直した構成図である。 非特許文献３に記載されたＡＤ変換器を書き直した構成図である。 非特許文献４に記載されたＡＤ変換器を書き直した構成図及びこの構成図のための動作図である。 実施の形態１に係る半導体集積回路装置を含む通信システムの構成図である。 実施の形態１に係る半導体集積回路装置を含む通信システムの動作図である。 実施の形態１に係るＩＱ信号用デジタル補正部の構成図である。 実施の形態１に係るＩＱ間補正部の構成図である。 Ｉ信号用ＡＤ変換部及びＱ信号用ＡＤ変換部の一実施例である、電荷シェア型ＡＤ変換部の構成図である。 Ｉ信号用ＡＤ変換部及びＱ信号用ＡＤ変換部の一実施例である、電荷再配分型ＡＤ変換部の構成図である。 Ｉ信号用ＡＤ変換部及びＱ信号用ＡＤ変換部の一実施例である、電荷再配分型ＡＤ変換部の構成図である。 半導体集積回路装置の一変形例である。 ＡＤ変換器用テスト信号を生成するためのＡＤ変換器用テスト信号生成回路の一実施例である。 ＡＤ変換器用テスト信号を生成するためのＡＤ変換器用テスト信号生成回路の一実施例である。 ＡＤ変換器用テスト信号を生成するためのＡＤ変換器用テスト信号生成回路の一実施例である。 実施の形態２に係る半導体集積回路装置を含む通信システムの構成図である。

まず本発明者は、通信処理用の半導体集積回路装置に用いられるＡＤ変換器として、高速高精度で低消費電力なＡＤ変換器を提供するための構成（以下、「基本構成」という。）を考えた。

すなわち、基本構成は、アナログＩ信号をＡＤ変換したものをデジタル補正処理することでＡＤ変換処理を行うＩ信号用ＡＤ変換器及び、アナログＱ信号をＡＤ変換したものをデジタル補正処理することでＡＤ変換処理を行うＱ信号用ＡＤ変換器を有するものである。

この基本構成において、デジタル補正処理としてはバックグラウンド補正か、フォアグラウンド補正がいずれかが必要となると考えた。

まずデジタル補正処理としてフォアグラウンド補正を適用して、上述した基本構成を持つ半導体集積回路装置を得ようとした場合、使用するＩ信号用ＡＤ変換器及びＱ信号用ＡＤ変換器のそれぞれについて、先に述べた４つのＡＤＣ１１、２１、３１、４１のいずれかを適用することができると考えられる。適用したと仮定すると、第一モードにおいてのみ用いられる面積の大きな回路が必要となり、半導体集積回路装置の小面積化が妨げられる。その理由としては以下となる。

上述した基本構成に対して、ＡＤＣ１１、２１、３１、４１のいずれかを適用した場合、Ｉ信号用とＱ信号用にＡＤＣが２つ必要となる。参考図１に示すＡＤＣ１１を適用した場合においては、変換誤差（ｅ）を求める必要の無い第二モードにおいては、２つのＲＡＤＣＵ１３は必要ない。よって、２つのＲＡＤＣＵ１３は第一モードにおいてのみ用いる回路となる。参考図２に示すＡＤＣ２１を適用した場合においては、変換誤差（ｅ）を求める必要の無い第二モードにおいては、２つのＲＤＡＣＵ２３は必要ない。２つのＲＤＡＣＵ２３が第一モードにおいてのみ用いる回路となる。参考図３に示すＡＤＣ３１を適用した場合においては、ＡＤＣＵとＤＣＵはそれぞれ４つも存在することとなるが、このうちの２つのＡＤＣＵと２つのＤＣＵは第一モードにおいて、用いない回路となる。変換誤差（ｅ）を求める必要の無い第二モードにおいては、Ｉ信号用のＡＤＣに１つのＡＤＣＵと１つのＤＣＵとがあればよく、Ｑ信号用のＡＤＣに１つのＡＤＣＵと１つのＤＣＵとがあればよいからである。参考図４に示すＡＤＣ４１を適用した場合においては、変換誤差（ｅ）を求める必要の無い第二モードにおいては、ＤＣＵ（１）４４ａ又はＤＣＵ（２）４４ｂは必要ない。理由として第二モードにおいては、ＡＤＣＵ４２に対してディザー信号の入力を止め、更にＯＡＡＵ４７からの出力ではなく、ＤＣＵ（１）４４ａ又はＤＣＵ（２）４４ｂの出力がそのままＡＤＣ４１の出力とすることにより、ＤＣＵ（１）４４ａ又はＤＣＵ（２）４４の動作をとめることができるからである。よって、ＤＣＵ（１）４３又はＤＣＵ（２）４４ｂが第一モードにおいてのみ用いる回路となる。

以上のように第二モードにおいて必要とないと説明を行った回路の面積が大きく、半導体集積回路装置の小面積化を妨げる。

更に付加的な課題として、フォアグラウンド補正を適用して、上述した前提構成を持つ半導体集積回路装置を得ようとした場合、使用するＩ信号用ＡＤ変換器及びＱ信号用ＡＤ変換器のそれぞれについて、ＡＤＣ１１、２１、３１、４１のいずれかを適用した場合、以下の問題点がある。第一モードにおいて、第一モードにおいてのみ用いられる面積の大きな回路が動作する上に第二モードにおいても用いられる面積の大きな回路も動作するため、半導体集積回路装置の低消費電力化が妨げられる。その理由としては以下となる。

上述したようにＡＤＣＵが２つ必要となる。よって、参考図１に示すＡＤＣ１２を適用した場合においては、ＲＡＤＣＵと、ＡＤＣＵと、ＤＣＵとがそれぞれ２つ第一モードにおいて動作する。参考図２に示すＡＤＣ２１を適用した場合においては、ＲＤＡＣＵと、ＡＤＣＵと、ＤＣＵとがそれぞれ２つ第一モードにおいて動作する。参考図３に示すＡＤＣ３１を適用した場合においては、ＡＤＣＵと、ＤＣＵとがそれぞれ４つ第一モードにおいて動作する。よって消費電力が大きくなる。特にＲＡＤＣＵ、ＲＤＡＣＵ、及びＡＤＣＵはアナログ回路であり、良好な性能を出すためにオペアンプが用いられることが多いが、このオペアンプは消費電力が大きな回路で構成されるため、第一モードにおいて消費電力が大きくなる。図４に示すＡＤＣ４１を適用した場合においては、２つのＡＤＣＵと、４つのＤＣＵが第一モードにおいて動作する。よって消費電力が大きくなる。更に少なくとも第一モードにおいては、変換誤差（ｅ）を求めるために一回のアナログ信号のサンプリングごとに二回のＡＤＣＵでのＡＤ変換処理が必要となる。よって高速にＡＤＣＵでのＡＤ変換処理が必要となり、第一モードにおいて消費電力が大きくなる。特にオペアンプを用いるＡＤＣＵではオペアンプを高速動作させる必要が出てくる。オペアンプは高速動作が大きくなると、これに応じて消費電力も増大し、低消費電力化の妨げになる。

次に、ＡＤＣ１１、３１、４１はバックグラウンド補正が可能である。例えば、バックグラウンド補正を上述した基本構成を持つ半導体集積回路装置に適用し、さらに、Ｉ信号用ＡＤ変換器及びＱ信号用ＡＤ変換器として、ＡＤＣ１１、３１、４１を適用した場合を考える。その場合以下のように低消費電力化の妨げとなる。

バックグラウンド補正においては、第一モードや第二モードといったものは存在しない。そのため、ＡＤ変換処理を行う場合は常に以下のようになる。

Ｉ信号用とＱ信号用とでＡＤＣＵが２つ必要となる。よって、参考図１に示すＡＤＣ１１を適用した場合においては、２つのＲＡＤＣＵと、２つのＡＤＣＵと、２つのＤＣＵとがそれぞれＡＤ変換処理時には常に動作する。参考図３に示すＡＤＣ３１を適用した場合においては、ＡＤＣＵと、ＤＣＵとがそれぞれ４つがＡＤ変換処理時には常に動作する。よって第一モードと第二モードを持つフォアグラウンド補正型の半導体集積回路装置よりも更に消費電力が大きくなる。特に上述したように、ＲＡＤＣＵ、ＲＤＡＣＵ、及びＡＤＣＵのＡＤ変換処理時の消費電力が問題となる。参考図４に示すＡＤＣ４１を適用した場合においては、２つのＡＤＣＵと、４つのＤＣＵとがＡＤ変換処理時には常に動作する。よって第一モードと第二モードを持つフォアグラウンド補正型の半導体集積回路装置よりも更に消費電力が大きくなる。更に上述したように、ＡＤ変換処理時には常に、変換誤差（ｅ）を求めるために一回のアナログ信号のサンプリングごとに二回のＡＤＣＵでのＡＤ変換処理が必要となる。よって高速にＡＤＣＵでのＡＤ変換処理が必要となり、消費電力が大きくなる。

以上を鑑みると、次の２つの構成・機能に関しては、Ｉ信号用ＡＤ変換器及びＱ信号用ＡＤ変換器として４つのＡＤＣ１１、２１、３１、４１のいずれかを適用するのが性能的には良好となる。

（１）アナログＩ信号をＡＤ変換したものをデジタル補正処理することでＡＤ変換処理を行うＩ信号用ＡＤ変換器及び、アナログＱ信号をＡＤ変換したものをデジタル補正処理することでＡＤ変換処理を行うＱ信号用ＡＤ変換器を有する半導体集積回路装置
（２）Ｉ信号用ＡＤ変換器及びＱ信号用ＡＤ変換器のフォアグラウンド補正
しかしながら、Ｉ信号用ＡＤ変換器及びＱ信号用ＡＤ変換器を有する半導体集積回路装置の小面積化及び低消費電力化には依然として問題があることが分かる。

上述した基本構成に４つのＡＤＣ１１、２１、３１、４１のいずれかを組み合わせた場合、バックグラウンド補正及びフォアグラウンド補正のうちのいずれかを適用したとしても、補正係数の算出のために面積の大きな回路を追加する必要があり、この面積の大きな回路の追加による消費電力のために、半導体集積回路装置の小面積化及び低消費電力化が妨げられるからである。

以上の事項を鑑みて、後述するような実施の形態を導き出した。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明する。しかし、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部又は全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合及び原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（動作、タイミングチャート、動作ステップ等も含む）は、特に明示した場合及び原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合及び原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似又は類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部位や部材には同一又は関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一又は同様な部分の説明を原則として繰り返さない。

（実施の形態１）
以下、本実施の形態の半導体集積回路装置及びこの半導体集積回路装置を含む通信システムの構成と、半導体集積回路装置及びこの半導体集積回路装置を含む通信システムの動作とについて詳細に説明する。図５は半導体集積回路装置を含む通信システムの構成図である。図６は半導体集積回路装置を含む通信システムの動作図である。図７は半導体集積回路装置内のＩ及びＱ信号用デジタル補正部の構成図である。図８は半導体集積回路装置内のＩＱ間補正部の構成図である。

１．構成
まず図５を参照しながら、本実施の形態の半導体集積回路装置及びこの半導体集積回路装置を含む通信システムの構成について説明する。

（１）通信システム
本実施の形態の通信システムは、アンテナＡＮＴと無線通信用の半導体集積回路装置ＲＦＩＣとベースバンド処理部ＢＢＵとを有する。アンテナＡＮＴは外部からの通信信号としての高周波信号ＨＦＳを受ける。無線通信用の半導体集積回路装置ＲＦＩＣは、同図の２点鎖線に囲われている部分であり、高周波信号ＨＦＳをダウンコンバートしてベースバンド信号に復調する。ベースバンド処理部ＢＢＵはベースバンド信号を受けてデジタル処理を行って通信信号の解析やデータ処理を行う。尚、半導体集積回路装置ＲＦＩＣは、ＧＳＭ（Ｇｏｂａｌ Ｓｙｓｔｅｍ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎ）、ＷＣＤＭＡ（Ｗｉｄｅ Ｂａｎｄ ＣＤＭＡ）、及びＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）に対応したものである。

（２）半導体集積回路装置
半導体集積回路装置ＲＦＩＣは、アナログ回路Ｒ−ＡＣとＡＤ変換器Ｉ−ＡＤＣとＡＤ変換器Ｑ−ＡＤＣとデジタル処理部ＤＯＵとアナログ回路Ｔ−ＡＣとを有する。アナログ回路Ｒ−ＡＣは、同図の鎖線に囲われている部分である。アナログ回路Ｒ−ＡＣは、アンテナＡＮＴを介して高周波信号ＨＦＳを受け、アナログＩ信号Ｒ−ＩＡとアナログＩ信号Ｒ−ＩＡと位相が９０度ずれているようなアナログＱ信号Ｒ−ＱＡとを生成する。アナログＩ信号Ｒ−ＩＡとアナログＱ信号Ｒ−ＱＡとは直交しているともいうが、現実にはプロセスばらつき等のばらつきにて厳密に９０度ずれているわけではない。ＡＤ変換器Ｉ−ＡＤＣは、同図の鎖線に囲われている部分であり、アナログＩ信号Ｒ−ＩＡを受けて、ＡＤ変換処理を行うことによりデジタルＩ信号Ｒ−ＩＤを生成する。ＡＤ変換器Ｑ−ＡＤＣは、同図の１点鎖線に囲われている部分であり、アナログＱ信号Ｒ−ＱＡを受けて、ＡＤ変換処理を行うことによりデジタルＱ信号Ｒ−ＱＤを生成する。デジタル処理部ＤＯＵは、デジタルＩ信号Ｒ−ＩＤ及びデジタルＱ信号Ｒ−ＱＤを受け、デジタル処理を行い、ベースバンド信号を生成してベースバンド処理部ＢＢＵに出力する。アナログ回路Ｔ−ＡＣは、同図の鎖線に囲われている部分である。アナログ回路Ｔ−ＡＣは、ベースバンド処理部ＢＢＵからのベースバンド信号に基づいたデジタルＩ信号Ｔ−ＩＤ及びデジタルＱ信号Ｔ−ＱＤをデジタル処理部ＤＯＵから受け、変調処理を行って出力用高周波信号を生成する。

尚、アナログＩ信号はアナログのＩ信号であり、アナログＱ信号はアナログのＱ信号である。デジタルＩ信号はデジタルのＩ信号であり、デジタルＱ信号はデジタルのＱ信号である。更にＩ信号は同相信号（Ｉｎ ｐｈａｓｅ信号）であり、Ｑ信号は直交信号（Ｑｕａｄｒａｔｕｒｅ ｐｈａｓｅ信号）である。

ここで、アナログ回路Ｒ−ＡＣ、ＡＤ変換器Ｉ−ＡＤＣ、ＡＤ変換器Ｑ−ＡＤＣ、デジタル処理部ＤＯＵ、及び後に説明するパワーアンプＰＡを除いたアナログ回路Ｔ−ＡＣは第一の半導体基板上に形成される。パワーアンプＰＡは第二の半導体基板上に形成される。第一及び第二の半導体基板を１つのパッケージにて封止して半導体集積回路装置ＲＦＩＣとしている。尚、第の二半導体基板を無くしてパワーアンプＰＡは半導体集積回路装置ＲＦＩＣと別としてもよい。更にベースバンド処理部ＢＢＵは、半導体集積回路装置ＲＦＩＣとは別の半導体集積回路装置であり、アンテナＡＮＴもまた半導体集積回路装置ＲＦＩＣとは別の回路装置である。

（ａ）受信用アナログ回路
アナログ回路Ｒ−ＡＣは送受信切替スイッチＴＲ−ＳＷとローノイズアンプＬＮＡとミキサＲＩ−ＭＩＸとフィルタＩ−ＦＩＬとフィルタＱ−ＦＩＬとを有する。また、アナログ回路Ｒ−ＡＣはＩ可変増幅器Ｉ−ＰＧＡと可変増幅器Ｑ−ＰＧＡとクロックパルス生成器ＣＰＧとループスイッチＬ−ＳＷとを有する。送受信切替スイッチＴＲ−ＳＷはアンテナＡＮＴを介した高周波信号ＨＦＳの必要な信号成分がアナログ回路Ｒ−ＡＣ内部に入力するものである。また、送受信切替スイッチＴＲ−ＳＷはアナログ回路Ｔ−ＡＣからの不要な信号成分がアナログ回路Ｒ−ＡＣに入力されないようにカットするものである。ローノイズアンプＬＮＡは送受信切替スイッチＴＲ−ＳＷからの高周波信号ＨＦＳをベースバンド処理部ＢＢＵにより指定された倍率にて低ノイズにて増幅する。ミキサＲＩ−ＭＩＸはローノイズアンプＬＮＡからの高周波信号ＨＦＳに対して高周波信号であり所定の周波数を持つ第一ミキサ信号をミキシングすることで低周波に周波数変換するようなダウンコンバートを行って、アナログＩ信号Ｒ−ＩＡを生成する。ミキサＲＱ−ＭＩＸはローノイズアンプＬＮＡからの高周波信号ＨＦＳに対して高周波信号であり所定の周波数を持ち第一ミキサ信号と位相が９０度異なる第二ミキサ信号をミキシングすることで低周波に周波数変換するようなダウンコンバートを行って、アナログＱ信号Ｒ−ＱＡを生成する。フィルタＩ−ＦＩＬは受信用ＩミキサＲＩ−ＭＩＸからのアナログＩ信号Ｒ−ＩＡを受け、ベースバンド処理部ＢＢＵにより指定された帯域の周波数を通すことによりアナログＩ信号Ｒ−ＩＡを出力する。フィルタＱ−ＦＩＬはミキサＲＱ−ＭＩＸからのアナログＱ信号Ｒ−ＱＡを受け、ベースバンド処理部ＢＢＵにより指定された帯域の周波数を通すことによりアナログＱ信号Ｒ−ＱＡを出力する。可変増幅器Ｉ−ＰＧＡはフィルタＩ−ＦＩＬからのアナログＩ信号Ｉ−ＱＡを受け、ベースバンド処理部ＢＢＵにより指定された倍率にて増幅したアナログＩ信号Ｒ−ＩＡを出力する。可変増幅器Ｑ−ＰＧＡはフィルタＱ−ＦＩＬからのアナログＱ信号Ｒ−ＱＡを受け、ベースバンド処理部ＢＢＵにより指定された倍率にて増幅したアナログＱ信号Ｒ−ＱＡを出力する。クロックパルス生成器ＣＰＧは、第一ミキサ信号及び第二ミキサ信号を生成するための位相同期ループＰＬＬと、位相同期ループＰＬＬからの出力に従って所定のクロックに位相が合った高周波信号である第一及び第二ミキサ信号を生成する電圧制御発振器ＶＣＯとを有する。

（ｂ）Ｉ信号用ＡＤ変換器及びＱ信号用ＡＤ変換器
（い）構成
ＡＤ変換器Ｉ−ＡＤＣは、テスト入力端子ＴＩＴと、切替回路Ｉ−ＳＣと、ＡＤ変換部Ｉ−ＡＤＣＵと、デジタル補正部ＤＣＵＩ＆Ｑとを有する。

ＡＤ変換器Ｑ−ＡＤＣは、テスト入力端子ＴＩＴと、切替回路Ｑ−ＳＣと、ＡＤ変換部Ｑ−ＡＤＣＵと、デジタル補正部ＤＣＵＩ＆Ｑとを有する。尚、テスト入力端子ＴＩＴと、デジタル補正部ＤＣＵＩ＆Ｑとは、ＡＤ変換器Ｉ−ＡＤＣと共有している。

（ろ）ＡＤ変換テスト動作
切替回路Ｉ−ＳＣのスイッチＳＷＩ１がＯＮ、スイッチＳＷＩ２がＯＦＦであり、切替回路Ｑ−ＳＣのスイッチＳＷＱ１がＯＮ、スイッチＳＷＱ２がＯＦＦのとき、以下のように動作する。尚、本実施の形態においては、このときの動作をＡＤ変換テスト動作と称する。本明細書全体では、テスト信号ＡＤＣ−ＴＳを用いてＡＤ変換用補正係数を生成する動作をＡＤ変換テスト動作とする。

テスト信号ＡＤＣ−ＴＳが切替回路Ｉ−ＳＣを介してＡＤ変換部Ｉ−ＡＤＣＵに入力され、切替回路Ｑ−ＳＣを介してＡＤ変換部Ｑ−ＡＤＣＵに入力される。ＡＤ変換部Ｉ−ＡＤＣＵはテスト信号ＡＤＣ−ＴＳに加えて第一ディザー信号Ｄｉｔｈｅｒ１が入力され、これら入力をＡＤ変換処理してその結果をデジタル補正部ＤＣＵＩ＆Ｑに出力する。ＡＤ変換部Ｑ−ＡＤＣＵはテスト信号ＡＤＣ−ＴＳに加えて第二ディザー信号Ｄｉｔｈｅｒ２が入力され、これら入力をＡＤ変換処理してその結果をデジタル補正部ＤＣＵＩ＆Ｑに出力する。

デジタル補正部ＤＣＵＩ＆Ｑは補正係数設定レジスタＩ−ＡＤＣＣＣＳＲＥＳと補正係数設定レジスタＱ−ＡＤＣＣＣＳＲＥＳとを有する。補正係数設定レジスタＩ−ＡＤＣＣＣＳＲＥＳはＡＤ変換器Ｉ−ＡＤＣのためのデジタル補正処理用の補正係数を格納するものである。補正係数設定レジスタＱ−ＡＤＣＣＣＳＲＥＳはＡＤ変換器Ｑ−ＡＤＣのためのデジタル補正処理用の補正係数を格納するものである。デジタル補正部ＤＣＵＩ＆ＱはＡＤ変換部Ｉ−ＡＤＣＵからの出力をデジタル補正処理した補正結果と、ＡＤ変換部Ｑ−ＡＤＣＵからの出力をデジタル補正処理した補正結果とを保持する。保持されたこれら補正結果に基づいて、補正係数設定レジスタＩ−ＡＤＣＣＣＳＲＥＳに格納されるべき補正係数Ｉ−ＡＤＣＣＣが決定されて格納される。ここで、補正係数Ｉ−ＡＤＣＣＣは図７で示されるＷ_ｉである。また、補正係数設定レジスタＱ−ＡＤＣＣＣＳＲＥＳに格納されるべき補正係数Ｑ−ＡＤＣＣＣが決定されて格納される。ここで、補正係数Ｑ−ＡＤＣＣＣは図７で示されるＵ_ｉである。

（は）ＡＤ変換本番動作
切替回路Ｉ−ＳＣのスイッチＳＷＩ１がＯＦＦ、スイッチＳＷＩ２がＯＮであり、切替回路Ｑ−ＳＣのスイッチＳＷＱ１がＯＦＦ、スイッチＳＷＱ２がＯＮのとき、以下のように動作する。尚、本実施の形態においてはこのときの動作をＡＤ変換本番動作と称する。本明細書全体では、ＡＤ変換テスト動作時に求められたＡＤ変換用補正係数を用いて受信アナログ回路からの受信アナログ信号に対してＡＤ変換処理を行う動作をＡＤ変換本番動作とする。

アナログＩ信号Ｒ−ＩＡが切替回路Ｉ−ＳＣを介してＡＤ変換部Ｉ−ＡＤＣＵに入力され、アナログＱ信号Ｒ−ＱＡが切替回路Ｑ−ＳＣを介してＡＤ変換部Ｑ−ＡＤＣＵに入力される。ＡＤ変換部Ｉ−ＡＤＣＵにはアナログＩ信号Ｒ−ＩＡが入力され、この入力をＡＤ変換処理してその結果をデジタル補正部ＤＣＵＩ＆Ｑに出力する。ＡＤ変換部Ｑ−ＡＤＣＵにはアナログＱ信号Ｒ−ＱＡが入力され、この入力をＡＤ変換処理してその結果をデジタル補正部ＤＣＵＩ＆Ｑに出力する。デジタル補正部ＤＣＵＩ＆ＱはＡＤ変換部Ｉ−ＡＤＣＵからの出力を補正係数設定レジスタＩ−ＡＤＣＣＣＳＲＥＳに格納されている補正係数Ｉ−ＡＤＣＣＣを用いてデジタル補正処理する。そして、デジタル補正部ＤＣＵＩ＆ＱはＡＤ変換器Ｉ−ＡＤＣにおけるＡＤ変換処理結果としてデジタルＩ信号Ｒ−ＩＤを出力する。デジタル補正部ＤＣＵＩ＆ＱはＡＤ変換部Ｑ−ＡＤＣＵからの出力を補正係数設定レジスタＱ−ＡＤＣＣＣＳＲＥＳに格納されている補正係数Ｑ−ＡＤＣＣＣを用いてデジタル補正処理する。そして、デジタル補正部ＤＣＵＩ＆ＱはＡＤ変換器Ｑ−ＡＤＣにおけるＡＤ変換処理結果としてデジタルＱ信号Ｒ−ＱＤを出力する。

（ｃ）デジタル処理部
デジタル処理部ＤＯＵはＩＱ間補正部Ｉ／ＱＣＵとキャリブレーション信号生成回路Ｉ／ＱＣＵ−ＣＳＧと頻度設定レジスタＡＤＣ−ＦＳＲＥＳとを有する。さらに、デジタル処理部ＤＯＵは期間設定レジスタＡＤＣ−ＰＳＲＥＳと頻度設定レジスタＩ／ＱＣ−ＦＳＲＥＳと期間設定レジスタＩ／ＱＣ−ＰＳＲＥＳとモード設定レジスタＭＲＥＳとを有する。ＩＱ間補正部Ｉ／ＱＣＵはアナログ回路Ｒ−ＡＣにおけるミキサＲＩ−ＭＩＸから可変増幅器Ｉ−ＰＧＡまでのパスに起因する利得や位相、直流オフセットのミスマッチを検出し、補正する。また、ＩＱ間補正部Ｉ／ＱＣＵはミキサＲＱ−ＭＩＸから可変増幅器Ｑ−ＰＧＡまでのパスに起因する利得や位相、直流オフセットのミスマッチを検出し、補正する。キャリブレーション信号生成回路Ｉ／ＱＣＵ−ＣＳＧはＩＱ間補正部Ｉ／ＱＣＵのための補正係数を算出するためのテスト信号Ｉ／ＱＣ−ＴＳを生成する。

ＩＱ間補正部Ｉ／ＱＣＵはデジタルＩ信号Ｒ−ＩＤの処理のための補正係数Ｉ−Ｉ／ＱＣＵＣＣを格納する補正係数設定レジスタＩ−Ｉ／ＱＣＵＣＣＳＲＥＳを持つ。ここで、補正係数Ｉ−Ｉ／ＱＣＵＣＣは図８に示される係数Ｈ１１、Ｈ１２、ｋＩである。更にＩＱ間補正部Ｉ／ＱＣＵはデジタルＱ信号Ｒ−ＱＤの処理のための補正係数Ｑ−Ｉ／ＱＣＵＣＣを格納する補正係数設定レジスタＱ−Ｉ／ＱＣＵＣＣＳＲＥＳも持つ。ここで、補正係数Ｑ−Ｉ／ＱＣＵＣＣは図８に示される係数Ｈ２１、Ｈ２２、ｋＱである。

（ｄ）送信用アナログ回路
アナログ回路Ｔ−ＡＣはＤＡ変換器Ｉ−ＤＡＣとＤＡ変換器Ｑ−ＤＡＣとローパスフィルタＩ−ＬＰＦとローパスフィルタＱ−ＬＰＦとを有する。さらに、アナログ回路Ｔ−ＡＣはミキサＴＩ−ＭＩＸとミキサＴＱ−ＭＩＸと出力足し合わせ部Ｔ−ＯＡＵとパワーアンプＰＡとを有する。ＤＡ変換器Ｉ−ＤＡＣはベースバンド処理部ＢＢＵからのベースバンド信号に基づいており、デジタル処理部ＤＯＵから出力されたデジタルＩ信号Ｔ−ＩＤを受け、ＤＡ変換処理してアナログＩ信号Ｔ−ＩＡを生成する。ＤＡ変換器Ｑ−ＤＡＣはベースバンド処理部ＢＢＵからのベースバンド信号に基づいており、デジタル処理部ＤＯＵから出力されたデジタルＱ信号Ｔ−ＱＤを受け、ＤＡ変換処理してアナログＱ信号Ｔ−ＱＡを生成する。ローパスフィルタＩ−ＬＰＦはＤＡ変換器Ｉ−ＤＡＣからのアナログＩ信号Ｔ−ＩＡを受け、ベースバンド処理部ＢＢＵにより指定された周波数よりも低周波領域の信号を通して出力する。ローパスフィルタＱ−ＬＰＦはＤＡ変換器Ｑ−ＤＡＣからのアナログＱ信号Ｔ−ＱＡを受け、ベースバンド処理部ＢＢＵにより指定された周波数よりも低周波領域の信号を通して出力する。ミキサＴＩ−ＭＩＸはローパスフィルタＩ−ＬＰＦからのアナログＩ信号Ｔ−ＩＡに対して高周波信号であり所定の周波数を持つ第三ミキサ信号をミキシングすることで高周波に周波数変換するようなアップコンバートを行って出力する。ミキサＴＱ−ＭＩＸはローパスフィルタＩ−ＬＰＦからのアナログＩ信号Ｔ−ＩＡに対して高周波信号であり所定の周波数を持ち第三ミキサ信号と位相が９０度異なる第四ミキサ信号をミキシングすることで高周波に周波数変換するようなアップコンバートを行って出力する。出力足し合わせ部Ｔ−ＯＡＵはミキサＴＩ−ＭＩＸ及びミキサＴＱ−ＭＩＸからの出力を足し合わせて通信用の送信用高周波信号を生成する。パワーアンプＰＡは出力足し合わせ部Ｔ−ＯＡＵからの出力を増幅する。

尚、クロックパルス生成器ＣＰＧ、ループスイッチＬ−ＳＷ、及び送受信切替スイッチＴＲ−ＳＷはアナログ回路Ｒ−ＡＣと共用されている。パワーアンプＰＡからの出力は送受信切替スイッチＴＲ−ＳＷによってアナログ回路Ｒ−ＡＣに雑音が入力されないように所定周波数領域がカットされる。なお、アンテナＡＮＴを介した高周波信号ＨＦＳも送受信切替スイッチＴＲ−ＳＷによってパワーアンプに雑音が入力されないように所定周波数領域がカットされる。パワーアンプＰＡからの出力で送受信切替スイッチＴＲ−ＳＷを通った送信用高周波信号の信号成分がアンテナＡＮＴを介して外部に送信される。

（ｅ）ＩＱ間補正テスト動作
補正係数Ｉ−Ｉ／ＱＣＵＣＣ及び補正係数Ｑ−Ｉ／ＱＣＵＣＣを算出するとき、以下のように動作する。尚、本実施の形態においては、このときの動作をＩＱ間補正テスト動作と称する。本明細書全体では、キャリブレーション信号生成回路Ｉ／ＱＣＵ−ＣＳＧからの出力に基づいて、ＩＱ間補正用補正係数を算出する動作をＩＱ間補正テスト動作とする。

ループスイッチＬ−ＳＷがＯＮする。キャリブレーション信号生成回路Ｉ／ＱＣＵ−ＣＳＧからＤＡ変換器Ｉ−ＤＡＣに対してキャリブレーション信号Ｉ−ＣＳが出力される。また、キャリブレーション信号生成回路Ｉ／ＱＣＵ−ＣＳＧからＤＡ変換器Ｑ−ＤＡＣに対してキャリブレーション信号Ｑ−ＣＳが出力される。ＡＤ変換本番動作が実施される。その結果、以下のように動作する。

キャリブレーション信号Ｉ−ＣＳ及びキャリブレーション信号Ｑ−ＣＳがアナログ回路Ｔ−ＡＣに出力される。キャリブレーション信号Ｉ−ＣＳ及びキャリブレーション信号Ｑ−ＣＳがアナログ回路Ｔ−ＡＣにより各種変換処理される。そして、各種変換処理の結果が出力足し合わせ部Ｔ−ＯＡＵからループスイッチＬ−ＳＷを介してアナログ回路Ｒ−ＡＣに入力される。この入力がアナログ回路Ｒ−ＡＣのミキサＲＩ−ＭＩＸ及びミキサＲＱ−ＭＩＸに入力されて各種変換処理がなされる。この各種変換処理の結果としてアナログＩ信号Ｒ−ＩＡがＡＤ変換器Ｉ−ＡＤＣに出力され、アナログＱ信号Ｒ−ＱＡがＡＤ変換器Ｑ−ＡＤＣに出力される。ＡＤ変換器Ｉ−ＡＤＣ及びＡＤ変換器Ｑ−ＡＤＣはＡＤ変換本番動作を行い、デジタルＩ信号Ｒ−ＩＤ及びデジタルＱ信号Ｒ−ＱＤをＩＱ間補正部Ｉ／ＱＣＵに出力する。ＩＱ間補正部Ｉ／ＱＣＵはデジタルＩ信号Ｒ−ＩＤ及びデジタルＱ信号Ｒ−ＱＤを補正処理し、この補正結果に基づいて補正係数Ｉ−Ｉ／ＱＣＵＣＣ及び補正係数Ｑ−Ｉ／ＱＣＵＣＣを算出する。

（ｆ）ＩＱ間補正本番動作
ＩＱ間補正テスト動作にて求められた補正係数Ｉ−Ｉ／ＱＣＵＣＣ及び補正係数Ｑ−Ｉ／ＱＣＵＣＣを用いて、上述したような利得や位相、直流オフセットのミスマッチを検出し、補正するとき、以下のように動作する。尚、本実施の形態においては、このときの動作をＩＱ間補正本番動作と称する。本明細書全体では、ＩＱ間補正用テスト動作にて求められたＩＱ間補正用補正係数を用いて、ＡＤ変換器からの受信デジタル信号に対しデジタル補正処理を行って補正デジタル信号を生成する動作をＩＱ間補正本番動作とする。

ループスイッチＬ−ＳＷがＯＦＦする。キャリブレーション信号生成回路Ｉ／ＱＣＵ−ＣＳＧはディセーブル状態となる。ＡＤ変換本番動作が実施される。その結果、以下のように動作する。

アンテナＡＮＴを介して高周波信号ＨＦＳを受け、アナログ回路Ｒ−ＡＣがアナログＩ信号Ｒ−ＩＡとアナログＱ信号Ｒ−ＱＡとを生成する。ＡＤ変換器Ｉ−ＡＤＣがアナログＩ信号Ｒ−ＩＡを受けて、ＡＤ変換処理を行うことによりデジタルＩ信号Ｒ−ＩＤを生成する。ＡＤ変換器Ｑ−ＡＤＣがアナログＱ信号Ｒ−ＱＡを受けて、ＡＤ変換処理を行うことによりデジタルＱ信号Ｒ−ＱＤを生成する。ＩＱ間補正部Ｉ／ＱＣＵは、デジタルＩ信号Ｒ−ＩＤ及びデジタルＱ信号Ｒ−ＱＤを受け、上述したような利得や位相、直流オフセットのミスマッチを検出し、デジタル補正処理を行う。ミスマッチはＩＱ間補正テスト動作のときに求められた補正係数Ｉ−Ｉ／ＱＣＵＣＣ及び補正係数Ｑ−Ｉ／ＱＣＵＣＣを用いて検出する。この結果ＩＱ間補正部Ｉ／ＱＣＵは、補正デジタルＩ信号ＣＩＤ、及び補正デジタルＱ信号ＣＱＤを生成する。デジタル処理部ＤＯＵは補正デジタルＩ信号ＣＩＤ及び補正デジタルＱ信号ＣＱＤに対して必要なデジタル処理を施してベースバンド信号を生成してベースバンド処理部ＢＢＵに送信する。デジタル処理が不必要なら何らのデジタル処理を施さない。その場合は補正デジタルＩ信号ＣＩＤ及び補正デジタルＱ信号ＣＱＤは復調されたベースバンド信号となる。

２．通信システムの動作
図６を参照しながら、半導体集積回路装置を含む通信システムの動作について説明する。

（１）動作シーケンス
動作シーケンスとして、通信システムの起動後に発生する初期シーケンス期間ＩＳＰと、初期シーケンス期間後に発生する無信号期間ＮＳＰと、無信号期間の後に発生する受信信号処理期間ＲＳＰとを有する。２回目の無信号期間ＮＳＰ２と受信号処理期間ＲＳＰ２とのセットである繰り返し期間は一定周期にて繰り替えされる。

初期シーケンス期間ＩＳＰは通信システム内のフリップフロップのリセット動作や、通信システム内の電源立ち上げ処理や、通信システム内の各要素回路の各種オフセットをキャンセルするためのキャリブレーション処理を行う期間である。代表的なキャリブレーション処理を行う回路はアナログ回路Ｒ−ＡＣとアナログ回路Ｔ−ＡＣとである。キャリブレーション処理を行う回路は、ローノイズアンプＬＮＡとフィルタＩ−ＦＩＬとフィルタＱ−ＦＩＬと可変増幅器Ｉ−ＰＧＡと可変増幅器Ｑ−ＰＧＡとクロックパルス生成器ＣＰＧとである。その他に、キャリブレーション処理を行う回路は、ＤＡ変換器Ｉ−ＤＡＣとＤＡ変換器Ｑ−ＤＡＣとローパスフィルタＩ−ＬＰＦとローパスフィルタＱ−ＬＰＦとパワーアンプＰＡとである。

無信号期間ＮＳＰは外部からの高周波信号ＨＦＳが来ない期間である。

受信信号処理期間（通常動作期間）ＲＳＰは外部からの高周波信号ＨＦＳをダウンコンバートしてベースバンド信号に復調する期間である。

（２）動作モード
デジタル処理部ＤＯＵのモード設定レジスタＭＲＥＳにベースバンド処理部ＢＢＵにより値が設定されることにより動作モードが決定される。動作モードは送受信系それぞれにおいて、Ｉ信号用のパスとＱ信号用のパスは同一に設定される。

動作モードとしては、ＡＤＣ補正モードＡＤＣ−ＣＭとＩＱＣＵ補正モードＩ／ＱＣＵ−ＣＭと受信信号処理モードＲＳＰＭとを有する。ＡＤＣ補正モードＡＤＣ−ＣＭはＡＤ変換処理用の補正係数である補正係数Ｉ−ＡＤＣＣＣ及び補正係数Ｑ−ＡＤＣＣＣを算出するためのモードである。ＩＱＣＵ補正モードＩ／ＱＣＵ−ＣＭはＩＱ間補正部Ｉ／ＱＣＵのための補正係数である補正係数Ｉ−Ｉ／ＱＣＵＣＣ及び補正係数Ｑ−Ｉ／ＱＣＵＣＣを算出するためのモードである。受信信号処理モードＲＳＰＭは外部からの高周波信号ＨＦＳをダウンコンバートしてベースバンド信号に復調するモードである。

以上にて説明した動作モード以外のモードも存在し、以上にて説明した動作モードに当てはまらないものは、その他モードＯＭと総称して記載している。尚、通信システム起動直後のその他モードＯＭでは、通信システム内のフリップフロップのリセット動作や、通信システム内の電源立ち上げ処理が実行される。

ＡＤＣ補正モードＡＤＣ−ＣＭにおいては、ＡＤ変換テスト動作が実行される。ＩＱＣＵ補正モードＩ／ＱＣＵ−ＣＭにおいては、ＡＤ変換本番動作が実行されかつ、ＩＱ間補正テスト動作が実行される。受信信号処理モードＲＳＰＭにおいては、ＡＤ変換本番動作が実行されかつ、ＩＱ間補正本番動作が実行される。

同図においては、初期シーケンス期間ＩＳＰにＡＤＣ補正モードＡＤＣ−ＣＭが設定される。また、無信号期間ＮＳＰ、ＮＳＰ２にＡＤＣ補正モードＡＤＣ−ＣＭとＩＱＣＵ補正モードＩ／ＱＣＵ−ＣＭとが設定される。また、受信信号処理期間ＲＳＰ、ＲＳＰ２に受信信号処理モードＲＳＰＭが設定される。

（３）レジスタ
デジタル処理部ＤＯＵは頻度設定レジスタＡＤＣ−ＦＳＲＥＳと期間設定レジスタＡＤＣ−ＰＳＲＥＳと頻度設定レジスタＩ／ＱＣ−ＦＳＲＥＳと期間設定レジスタＩ／ＱＣ−ＰＳＲＥＳとを有する。

頻度設定レジスタＡＤＣ−ＦＳＲＥＳは初期シーケンス期間ＩＳＰにＡＤ変換テスト動作があるのか否かが設定可能である。更に、毎無信号期間ＮＳＰごとにＡＤ変換テスト動作があるのか、Ｍ個の無信号期間ＮＳＰごとにＡＤ変換テスト動作があるのかどうかが設定可能である。ここで、Ｍは２以上の自然数である。

期間設定レジスタＡＤＣ−ＰＳＲＥＳは初期シーケンス期間ＩＳＰにＡＤ変換テスト動作がどれだけの長さにて実行されるのかが設定可能である。更に、無信号期間ＮＳＰでのＡＤ変換テスト動作がどれだけの長さにて実行されるのかが設定可能である。

頻度設定レジスタＩ／ＱＣ−ＦＳＲＥＳは初期シーケンス期間ＩＳＰにＩＱ間補正テスト動作があるのか否かが設定可能である。更に、毎無信号期間ＮＳＰごとにＩＱ間補正テスト動作があるのか、Ｎ個の無信号期間ごとにＩＱ間補正テスト動作があるのかどうかが設定可能である。ここで、Ｎは２以上の自然数である。

期間設定レジスタＩ／ＱＣ−ＰＳＲＥＳは初期シーケンス期間ＩＳＰにＩＱ間補正テスト動作がどれだけの長さにて実行されるのかが設定可能である。更に、無信号期間ＮＳＰでのＩＱ間補正テスト動作がどれだけの長さにて実行さるのかが設定可能である。

尚、初期シーケンス期間ＩＳＰにＡＤＣ補正モードＡＤＣ−ＣＭとＩＱＣＵ補正モードＩ／ＱＣＵ−ＣＭの両方が実行される場合には、必ずＡＤＣ補正モードＡＤＣ−ＣＭが始めに実行される。その後にＩＱＣＵ補正モードＩ／ＱＣＵ−ＣＭが実行される。各無信号期間ＮＳＰにおいてもＡＤＣ補正モードＡＤＣ−ＣＭとＩＱＣＵ補正モードＩ／ＱＣＵ−ＣＭの両方が実行される場合には、必ずＡＤＣ補正モードＡＤＣ−ＣＭが始めに実行される。その後に、ＩＱＣＵ補正モードＩ／ＱＣＵ−ＣＭが実行される。

なお、同図の一番下のグラフは温度又は電源電圧値が時間経過に伴ってどのように変化するのかを表す一例であり、下から２番目のグラフはＡＤ変換器用の補正係数値又はＩＱ間補正部Ｉ／ＱＣＵ用の補正係数値が時間経過に伴ってどのように変化するのかを表す一例である。

３．Ｉ及びＱ信号用デジタル補正部
図７を用いて、半導体集積回路装置内のＩ及びＱ信号用デジタル補正部の説明を行う。

（１）構成
デジタル補正部ＤＣＵＩ＆Ｑは図７の鎖線にて囲われている部分である。デジタル補正部ＤＣＵＩ＆Ｑは補正係数設定レジスタＩ−ＡＤＣＣＣＳＲＥＳとデジタル補正部Ｉ−ＤＣＵとを有する。また、デジタル補正部ＤＣＵＩ＆Ｑは補正係数設定レジスタＱ−ＡＤＣＣＣＳＲＥＳとデジタル補正部Ｑ−ＤＣＵとを有する。さらに、デジタル補正部ＤＣＵＩ＆Ｑは誤差演算部ＥＣＵとディザー差分部ＤＤＵと補正係数探索部ＡＤＣ−ＣＳＵとを有する。デジタル補正部Ｉ−ＤＣＵは、ＡＤ変換部Ｉ−ＡＤＣＵからの出力であるＡＤ変換部出力Ｉ−ＡＤＣＵＯを受ける。また、デジタル補正部Ｉ−ＤＣＵは補正係数設定レジスタＩ−ＡＤＣＣＣＳＲＥＳに格納された補正係数Ｉ−ＡＤＣＣＣに従ってデジタル補正処理を行うことでデジタルＩ信号Ｒ−ＩＤを出力する。デジタル補正部Ｑ−ＤＣＵはＡＤ変換部Ｑ−ＡＤＣＵからの出力であるＡＤ変換部出力Ｑ−ＡＤＣＵＯを受ける。また、デジタル補正部Ｑ−ＤＣＵは補正係数設定レジスタＱ−ＡＤＣＣＣＳＲＥＳに格納された補正係数Ｑ−ＡＤＣＣＣに従ってデジタル補正処理を行うことでデジタルＱ信号Ｒ−ＱＤを出力する。誤差演算部ＥＣＵはデジタル補正部Ｉ−ＤＣＵとデジタル補正部Ｑ−ＤＣＵとの間の出力の差分を取る。ディザー差分部ＤＤＵは誤差演算部ＥＣＵからの出力から２αを減算することで変換誤差ｅを出力する。補正係数探索部ＡＤＣ−ＣＳＵはディザー差分部ＤＤＵからの変換誤差ｅを受ける。そして、補正係数探索部ＡＤＣ−ＣＳＵは変換誤差ｅに従ってＬＭＳアルゴリズム等の所定のアルゴリズムにて補正係数Ｉ−ＡＤＣＣＣ及び補正係数Ｑ−ＡＤＣＣＣを算出する。

（２）デジタル補正処理
ＡＤ変換部Ｉ−ＡＤＣＵからのＡＤ変換部出力Ｉ−ＡＤＣＵＯをＤｉとする。そして、補正係数Ｉ−ＡＤＣＣＣをＷｉとする。そのとき、以下の式（１）のような値がデジタルＩ信号Ｒ−ＩＤとしてデジタル補正部Ｉ−ＤＣＵから出力される。ここで、ｉは０〜Ｎ−１であり、ｉはｉ番目のＡＤ変換部出力Ｉ−ＡＤＣＵＯやＡＤ変換部出力Ｑ−ＡＤＣＵＯ等のデジタル出力信号のビットを表す。Ｎは２以上の自然数で、ビット数を表す。

ＡＤ変換部Ｑ−ＡＤＣＵからのＡＤ変換部出力Ｑ−ＡＤＣＵＯをＤｉとする。そして、補正係数Ｑ−ＡＤＣＣＣをＵｉとする。そのとき、以下の式（２）のような値がデジタルＱ信号Ｒ−ＱＤとしてデジタル補正部Ｑ−ＤＣＵから出力される。

以下の明細書において、ＡＤ変換部Ｉ−ＡＤＣＵ又はＡＤ変換部Ｑ−ＡＤＣＵからのデジタル出力をデジタル出力Ｄｉとする。

（３）ＡＤ変換テスト動作
ＡＤ変換テスト動作時、以下の動作が実行される。テスト信号ＡＤＣ−ＴＳが共通にテスト入力端子ＴＩＴからＡＤ変換部Ｉ−ＡＤＣＵ及びＡＤ変換部Ｑ−ＡＤＣＵに入力される。デジタル補正部Ｉ−ＤＣＵがＡＤ変換部Ｉ−ＡＤＣＵからのデジタル出力Ｄｉを受ける。そして、デジタル補正部Ｉ−ＤＣＵは補正係数設定レジスタＩ−ＡＤＣＣＣＳＲＥＳに格納された補正係数Ｉ−ＡＤＣＣＣに従ってデジタル補正処理を行うことでデジタルＩ信号Ｒ−ＩＤを誤差演算部ＥＣＵに出力する。デジタル補正部Ｑ−ＤＣＵがＡＤ変換部Ｑ−ＡＤＣＵからのデジタル出力Ｄｉを受ける。そして、デジタル補正部Ｑ−ＤＣＵは補正係数設定レジスタＱ−ＡＤＣＣＣＳＲＥＳに格納された補正係数Ｑ−ＡＤＣＣＣに従ってデジタル補正処理を行うことでデジタルＱ信号Ｒ−ＱＤを誤差演算部ＥＣＵに出力する。誤差演算部ＥＣＵはデジタルＩ信号Ｉ−ＱＤからデジタルＱ信号Ｒ−ＱＤを減算し、その結果をディザー差分部ＤＤＵに出力する。ディザー差分部ＤＤＵは誤差演算部ＥＣＵからの出力から２αを減算し、その結果の変換誤差ｅを補正係数探索部ＡＤＣ−ＣＳＵに出力する。ここで、２α＝第一ディザー信号Ｄｉｔｈｅｒ１−第二ディザー信号Ｄｉｔｈｅｒ２である。補正係数探索部ＡＤＣ−ＣＳＵは変換誤差ｅ及び補正係数Ｉ−ＡＤＣＣＣに従ってＬＭＳアルゴリズム等の所定のアルゴリズムにて補正係数Ｉ−ＡＤＣＣＣを算出する。ここで、補正係数Ｉ−ＡＤＣＣＣは補正係数設定レジスタＩ−ＡＤＣＣＣＳＲＥＳにあらかじめ格納されていたものである（同図でＷｉと記載されている。）。補正係数探索部ＡＤＣ−ＣＳＵは変換誤差ｅ及び補正係数Ｑ−ＡＤＣＣＣに従ってＬＭＳアルゴリズム等の所定のアルゴリズムにて補正係数Ｑ−ＡＤＣＣＣを算出する。ここで、補正係数Ｑ−ＡＤＣＣＣは補正係数設定レジスタＱ−ＡＤＣＣＣＳＲＥＳにあらかじめ格納されていたものである（同図でＵｉと記載されている。）。新たに算出された補正係数Ｉ−ＡＤＣＣＣ（同図でＷｉ（ＮＥＷ）と記載されている。）は補正係数設定レジスタＩ−ＡＤＣＣＣＳＲＥＳに新たに格納される。また、新たに算出された補正係数Ｑ−ＡＤＣＣＣ（同図でＵｉ（ＮＥＷ）と記載されている。）は補正係数設定レジスタＱ−ＡＤＣＣＣＳＲＥＳに新たに格納される。更に次のテスト信号ＡＤＣ−ＴＳがテスト入力端子ＴＩＴから共通にＡＤ変換器Ｉ−ＡＤＣ及びＡＤ変換器Ｑ−ＡＤＣ入力される。これによって、補正係数設定レジスタＩ−ＡＤＣＣＣＳＲＥＳの値及び補正係数設定レジスタＱ−ＡＤＣＣＣＳＲＥＳの値が更新される。このような更新動作がＡＤ変換テスト動作時には繰り返えされる。

（４）ＡＤ変換本番動作
ＡＤ変換本番動作時、以下の動作が実行される。アナログ回路Ｒ−ＡＣからのアナログＩ信号Ｒ−ＩＡがＡＤ変換器Ｉ−ＡＤＣに入力され、アナログＱ信号Ｒ−ＱＡがＡＤ変換器Ｑ−ＡＤＣに入力される。ＡＤ変換部Ｉ−ＡＤＣＵからＡＤ変換部出力Ｉ−ＡＤＣＵＯ（デジタル出力Ｄｉ）が出力され、ＡＤ変換部Ｑ−ＡＤＣＵからＡＤ変換部出力Ｑ−ＡＤＣＵＯ（デジタル出力Ｄｉ）が出力される。デジタル補正部Ｉ−ＤＣＵがＡＤ変換部Ｉ−ＡＤＣＵからのデジタル出力Ｄｉを受ける。そして、デジタル補正部Ｉ−ＤＣＵは補正係数Ｉ−ＡＤＣＣＣに従って、デジタル補正処理を行うことでデジタルＩ信号Ｒ−ＩＤをＩＱ間補正部Ｉ／ＱＣＵに出力する。補正係数Ｉ−ＡＤＣＣＣはＡＤ変換テスト動作時に求められて補正係数設定レジスタＩ−ＡＤＣＣＣＳＲＥＳに格納されたものである。デジタル補正部Ｑ−ＤＣＵがＡＤ変換部Ｑ−ＡＤＣＵからのデジタル出力Ｄｉを受ける。そして、デジタル補正部Ｑ−ＤＣＵは補正係数Ｑ−ＡＤＣＣＣに従って、デジタル補正処理を行うことでデジタルＱ信号Ｒ−ＱＤをＩＱ間補正部Ｉ／ＱＣＵに出力する。補正係数Ｑ−ＡＤＣＣＣはＡＤ変換テスト動作時に求められて補正係数設定レジスタＱ−ＡＤＣＣＣＳＲＥＳに格納されたものである。

尚、図７にて一点鎖線にて囲われた領域７１は、ＡＤ変換本番動作時には動作しない領域であり、ＡＤ変換テスト動作時にのみ動作する。

４．ＩＱ間補正部
図８を用いて、半導体集積回路装置内のＩＱ間補正部の説明を行う。

（１）構成
ＩＱ間補正部Ｉ／ＱＣＵは図８の１点鎖線にて囲われている部分である。ＩＱ間補正部Ｉ／ＱＣＵは補正係数設定レジスタＩ−Ｉ／ＱＣＵＣＣＳＲＥＳとデジタル補正部Ｉ−Ｉ／ＱＤＣＵと補正係数設定レジスタＱ−Ｉ／ＱＣＵＣＣＳＲＥＳとデジタル補正部Ｑ−Ｉ／ＱＤＣＵと補正係数探索部Ｉ／ＱＣＵ−ＣＳＵとを有する。デジタル補正部Ｉ−Ｉ／ＱＤＣＵは補正係数Ｉ−Ｉ／ＱＣＵＣＣに従って、デジタルＩ信号Ｒ−ＩＤ及びデジタルＱ信号Ｒ−ＱＤに対してデジタル補正処理を行い、補正デジタルＩ信号ＣＩＤを出力する。補正係数Ｉ−Ｉ／ＱＣＵＣＣは補正係数設定レジスタＩ−Ｉ／ＱＣＵＣＣＳＲＥＳに格納されたものである。デジタルＩ信号Ｒ−ＩＤはＡＤ変換器Ｉ−ＡＤＣからの信号である。デジタルＱ信号Ｒ−ＱＤはＡＤ変換器Ｑ−ＡＤＣからの信号である。デジタル補正部Ｑ−Ｉ／ＱＤＣＵは補正係数Ｑ−Ｉ／ＱＣＵＣＣに従って、デジタルＩ信号Ｒ−ＩＤ及びデジタルＱ信号Ｒ−ＱＤに対してデジタル補正処理を行い、補正デジタルＱ信号ＣＱＤを出力する。補正係数Ｑ−Ｉ／ＱＣＵＣＣは補正係数設定レジスタＱ−Ｉ／ＱＣＵＣＣＳＲＥＳに格納されたものである。デジタルＩ信号Ｒ−ＩＤはＡＤ変換器Ｉ−ＡＤＣからの信号である。デジタルＱ信号Ｒ−ＱＤはＡＤ変換器Ｑ−ＡＤＣからの信号である。補正係数探索部Ｉ／ＱＣＵ−ＣＳＵは補正デジタルＩ信号ＣＩＤと補正デジタルＱ信号ＣＱＤとに従って、ＬＭＳアルゴリズム等の所定のアルゴリズムにより補正係数Ｉ−Ｉ／ＱＣＵＣＣ及び補正係数Ｑ−Ｉ／ＱＣＵＣＣを探索する。補正デジタルＩ信号ＣＩＤはデジタル補正部Ｉ−Ｉ／ＱＤＣＵからの信号である。補正デジタルＱ信号ＣＱＤはデジタル補正部Ｑ−Ｉ／ＱＤＣＵからの信号である。

デジタル補正部Ｉ−Ｉ／ＱＤＣＵのデジタル補正処理により、デジタルＩ信号Ｒ−ＩＤのデジタルＱ信号Ｒ−ＱＤに対する、利得、位相又は直流オフセットのミスマッチの検出と、補正とが実行される。ここで、利得、位相又は直流オフセットのミスマッチはアナログ回路Ｒ−ＡＣにおけるミキサＲＩ−ＭＩＸから可変増幅器Ｉ−ＰＧＡまでのパスと、ミキサＲＱ−ＭＩＸから可変増幅器Ｑ−ＰＧＡまでのパスに起因するものである。デジタル補正部Ｑ−Ｉ／ＱＤＣＵのデジタル補正処理により、デジタルＱ信号Ｒ−ＱＤのデジタルＩ信号Ｒ−ＩＤに対する、利得、位相又は直流オフセットのミスマッチの検出と、補正とが実行される。ここで、アナログ回路Ｒ−ＡＣにおけるミキサＲＩ−ＭＩＸから可変増幅器Ｉ−ＰＧＡまでのパスと、ミキサＲＱ−ＭＩＸから可変増幅器Ｑ−ＰＧＡまでのパスに起因するものである。

（２）デジタル補正処理
デジタル補正部Ｉ−Ｉ／ＱＤＣＵは補正係数Ｉ−Ｉ／ＱＣＵＣＣに従って、デジタルＩ信号Ｒ−ＩＤ及びデジタルＱ信号Ｒ−ＱＤに対してデジタル補正処理を行い、補正デジタルＩ信号ＣＩＤを出力する。

デジタル補正部Ｑ−Ｉ／ＱＤＣＵは補正係数Ｑ−Ｉ／ＱＣＵＣＣに従って、デジタルＩ信号Ｒ−ＩＤ及びデジタルＱ信号Ｒ−ＱＤに対してデジタル補正処理を行い、補正デジタルＱ信号ＣＱＤを出力する。

ここで、デジタルＩ信号Ｒ−ＩＤ、デジタルＱ信号Ｒ−ＱＤ、補正デジタルＩ信号ＣＩＤ、及び補正デジタルＱ信号ＣＱＤは以下の式（３）の関係を持つ。

ここで、Ｈ_１１、Ｈ_２２は１に近い値で、デジタルＩ信号Ｒ−ＩＤと、デジタルＱ信号Ｒ−ＱＤとの間の振幅ミスマッチを補正するための係数である。Ｈ_１２、Ｈ_２１は０に近い値で、デジタルＩ信号Ｒ−ＩＤと、デジタルＱ信号Ｒ−ＱＤとの間の位相ミスマッチを補正するための係数である。ｋI、ｋＱは、デジタルＩ信号Ｒ−ＩＤ、デジタルＱ信号Ｒ−ＱＤそれぞれの直流オフセットを取り除くための係数である。

（３）ＩＱ間補正テスト動作
ＩＱ間補正テスト動作時、以下の動作が実行される。また、ＩＱ間補正テスト動作時、ＡＤ変換本番動作が実行される。

デジタル補正部Ｉ−Ｉ／ＱＤＣＵがＡＤ変換器Ｉ−ＡＤＣからのデジタルＩ信号Ｒ−ＩＤ及びＡＤ変換器Ｑ−ＡＤＣからのデジタルＱ信号Ｒ−ＱＤに対してデジタル補正処理を行う。ここで、デジタル補正処理は補正係数設定レジスタＩ−Ｉ／ＱＣＵＣＣＳＲＥＳに格納された補正係数Ｉ−Ｉ／ＱＣＵＣＣ（同図ではＨ１１、Ｈ１２、ｋＩと記載されている。）に従って行われる。そして、デジタル補正部Ｉ−Ｉ／ＱＤＣＵは補正デジタルＩ信号ＣＩＤを補正係数探索部Ｉ／ＱＣＵ−ＣＳＵに出力する。

デジタル補正部Ｑ−Ｉ／ＱＤＣＵがＡＤ変換器Ｉ−ＡＤＣからのデジタルＩ信号Ｒ−ＩＤ及びＡＤ変換器Ｑ−ＡＤＣからのデジタルＱ信号Ｒ−ＱＤに対してデジタル補正処理を行う。ここで、デジタル補正処理は補正係数設定レジスタＱ−Ｉ／ＱＣＵＣＣＳＲＥＳに格納された補正係数Ｑ−Ｉ／ＱＣＵＣＣ（同図ではＨ２１、Ｈ２２、ｋＱと記載されている。）に従って行われる。そして、デジタル補正部Ｑ−Ｉ／ＱＤＣＵは補正デジタルＱ信号ＣＱＤを補正係数探索部Ｉ／ＱＣＵ−ＣＳＵに出力する。

補正係数探索部Ｉ／ＱＣＵ−ＣＳＵはＬＭＳアルゴリズム等の所定のアルゴリズムにより補正係数Ｉ−Ｉ／ＱＣＵＣＣ及び補正係数Ｑ−Ｉ／ＱＣＵＣＣを探索する。ここで、探索は、デジタル補正部Ｉ−Ｉ／ＱＤＣＵからの補正デジタルＩ信号ＣＩＤと、デジタル補正部Ｑ−Ｉ／ＱＤＣＵからの補正デジタルＱ信号ＣＱＤと、補正係数Ｉ−Ｉ／ＱＣＵＣＣと、補正係数Ｑ−Ｉ／ＱＣＵＣＣとに従って行われる。探索に使用される補正係数Ｉ−Ｉ／ＱＣＵＣＣは補正係数設定レジスタＩ−Ｉ／ＱＣＵＣＣＳＲＥＳにあらかじめ格納されていたものである。また、探索に使用される補正係数Ｑ−Ｉ／ＱＣＵＣＣは補正係数設定レジスタＱ−Ｉ／ＱＣＵＣＣＳＲＥＳにあらかじめ格納されていたものである。探索された補正係数Ｉ−Ｉ／ＱＣＵＣＣ（同図ではＨ１１、Ｈ１２、ｋＩ（Ｎｅｗ）と記載されている。）は補正係数設定レジスタＩ−Ｉ／ＱＣＵＣＣＳＲＥＳに新たに格納される。また、補正係数Ｑ−Ｉ／ＱＣＵＣＣ（同図ではＨ２１、Ｈ２２、ｋＱ（Ｎｅｗ）と記載されている。）は補正係数設定レジスタＱ−Ｉ／ＱＣＵＣＣＳＲＥＳに新たに格納される。

次にデジタルＩ信号Ｒ−ＩＤ及びデジタルＱ信号Ｒ−ＱＤがデジタル補正部Ｉ−Ｉ／ＱＤＣＵ及びデジタル補正部Ｑ−Ｉ／ＱＤＣＵに入力される。これにより、補正係数設定レジスタＱ−Ｉ／ＱＣＵＣＣＳＲＥＳ及び補正係数設定レジスタＱ−Ｉ／ＱＣＵＣＣＳＲＥＳの値が更新される。このような更新動作がＩＱ間補正テスト動作時には繰り返えされる。

（４）ＩＱ間補正本番動作
ＩＱ間補正本番動作時、以下の動作が実行される。また、ＩＱ間補正本番動作時、ＡＤ変換本番動作が実行される。

デジタル補正部Ｉ−Ｉ／ＱＤＣＵがＡＤ変換器Ｉ−ＡＤＣからのデジタルＩ信号Ｒ−ＩＤ及びＡＤ変換器Ｑ−ＡＤＣからのデジタルＱ信号Ｒ−ＱＤに対してデジタル補正処理を行う。ここで、デジタル補正処理は、ＩＱ間補正テスト動作時に求められ、補正係数設定レジスタＩ−Ｉ／ＱＣＵＣＣＳＲＥＳに格納された補正係数Ｉ−Ｉ／ＱＣＵＣＣに従って行われる。そして、デジタル補正部Ｉ−Ｉ／ＱＤＣＵが補正デジタルＩ信号ＣＩＤをデジタル処理部ＤＯＵ内部に出力するそして、デジタル処理部ＤＯＵがベースバンド信号をベースバンド処理部ＢＢＵに出力する。

デジタル補正部Ｑ−Ｉ／ＱＤＣＵがＡＤ変換器Ｉ−ＡＤＣからのデジタルＩ信号Ｒ−ＩＤ及びＡＤ変換器Ｑ−ＡＤＣからのデジタルＱ信号Ｒ−ＱＤに対してデジタル補正処理を行う。ここで、デジタル補正処理は、ＩＱ間補正テスト動作時に求められ、補正係数設定レジスタＱ−Ｉ／ＱＣＵＣＣＳＲＥＳに格納された補正係数Ｑ−Ｉ／ＱＣＵＣＣに従って行われる。そして、デジタル補正部Ｑ−Ｉ／ＱＤＣＵが補正デジタルＱ信号ＣＱＤをデジタル処理部ＤＯＵ内部に出力する。そして、デジタル処理部ＤＯＵがベースバンド信号をベースバンド処理部ＢＢＵに出力する。

５．まとめ
本実施の形態の一態様によれば、以下の作用効果が得られる。

（１）ＡＤＣ補正モードＡＤＣ−ＣＭ（第一モード）において、ＡＤ変換器Ｉ−ＡＤＣ（第一ＡＤ変換器）及びＡＤ変換器Ｑ−ＡＤＣ（第二ＡＤ変換器）に共通にテスト信号ＡＤＣ−ＴＳ（第一テスト信号）が入力されることで、補正係数Ｉ−ＡＤＣＣＣ（第一補正係数）及び補正係数Ｑ−ＡＤＣＣＣ（第二補正係数）が算出される。ここで、ＡＤＣ補正モード（第一モード）はフォアグランド補正における第一モードに対応する。更にＩＱ補正モードＩ／ＱＣＵ−ＣＭ（第三モード）又は受信信号処理モードＲＳＰＭ（第二モード）において、ＡＤＣ補正モードＡＤＣ−ＣＭ（第一モード）にて求められた補正係数Ｉ−ＡＤＣＣＣ（第一補正係数）を用いてデジタル補正処理することで、ＡＤ変換器Ｉ−ＡＤＣ（第一ＡＤ変換器）がアナログＩ信号Ｒ−ＩＡ（第一アナログ信号）をＡＤ変換処理してデジタルＩ信号Ｒ−ＩＤ（第一デジタル信号）を出力する。ここで、受信信号処理モード（第二モード）はフォアグランド補正における第二モードに対応する。同じくＩＱ補正モードＩ／ＱＣＵ−ＣＭ（第三モード）又は受信信号処理モードＲＳＰＭ（第二モード）において、ＡＤＣ補正モードＡＤＣ−ＣＭ（第一モード）にて求められた補正係数Ｑ−ＡＤＣＣＣ（第二補正係数）を用いてデジタル補正処理することで、ＡＤ変換器Ｑ−ＡＤＣ（第二ＡＤ変換器）がアナログＱ信号Ｒ−ＱＡ（第二アナログ信号）をＡＤ変換処理してデジタルＱ信号Ｒ−ＱＤ（第二デジタル信号）を出力する。ここで、第一モードと第二モードと第三モードとがあるモード情報はモード設定情報格納回路（モード設定レジスタＭＲＥＳ）に格納される。

前記（１）の構成又は機能を有することにより、ＡＤ変換器Ｉ−ＡＤＣ（第一変換回路）及びＡＤ変換器Ｑ−ＡＤＣ（第二変換回路）はＡＤＣ補正モード（第一モード）ＡＤＣ−ＣＭにおいては補正係数Ｉ−ＡＤＣＣＣ（第一補正係数）及び補正係数Ｑ−ＡＤＣＣＣ（第二補正係数）を算出するために用いられる。同じくＡＤ変換器Ｉ−ＡＤＣ（第一ＡＤ変換器）及びＡＤ変換器Ｑ−ＡＤＣ（第二ＡＤ変換器）はＩＱ補正モードＩ／ＱＣＵ−ＣＭ（第三モード）又は受信信号処理モードＲＳＰＭ（第二モード）においてはアナログＩ信号Ｒ−ＩＡ（第一アナログ信号）及びアナログＱ信号Ｒ−ＱＡ（第二アナログ信号）をＡＤ変換動作するために用いられる。よって面積の大きな追加回路にて補正係数Ｉ−ＡＤＣＣＣ（第一補正係数）及び補正係数Ｑ−ＡＤＣＣＣ（第二補正係数）を求める必要が無くなることにより半導体集積回路装置が小面積となる。更に、面積の大きな追加回路が無いことによりＡＤＣ補正モードＡＤＣ−ＣＭ（第一モード）において面積の大きな追加回路が動作しようがないために、低消費電力化が図れる。

（２）前記（１）の構成又は機能であって、ＡＤＣ補正モードＡＤＣ−ＣＭ（第一モード）において、ＡＤ変換器Ｉ−ＡＤＣ（第一ＡＤ変換器）に対して第一ディザー信号Ｄｉｔｈｅｒ１（第一所定電圧）が入力され、ＡＤ変換器Ｑ−ＡＤＣ（第二ＡＤ変換器）に対して第二ディザー信号Ｄｉｔｈｅｒ２（第二所定電圧）が入力される。

前記（２）の構成又は機能を有することにより、第一ディザー信号Ｄｉｔｈｅｒ１（第一所定電圧）及び第二ディザー信号Ｄｉｔｈｅｒ２（第二所定電圧）によりＡＤＣ補正モードＡＤＣ−ＣＭ（第一モード）において、補正係数Ｉ−ＡＤＣＣＣ（第一補正係数）及び補正係数Ｑ−ＡＤＣＣＣ（第二補正係数）の上位ビットが互いに異なる状態から探索される。よって確実に早く補正係数Ｉ−ＡＤＣＣＣ（第一補正係数）及び補正係数Ｑ−ＡＤＣＣＣ（第二補正係数）の探索を行うことが出来る。

（３）前記（１）の構成又は機能であって、ＡＤＣ補正モードＡＤＣ−ＣＭ（第一モード）において、ＡＤ変換器Ｉ−ＡＤＣ（第一ＡＤ変換器）からの出力とＡＤ変換器Ｑ−ＡＤＣ（第二変換器）からの出力からの差分に基づいた変換誤差ｅ（差分出力）に基づいて、補正係数Ｉ−ＡＤＣＣＣ（第一補正係数）及び補正係数Ｑ−ＡＤＣＣＣ（第二補正係数）が算出される。

前記（３）の構成又は機能を有することにより、ＡＤＣ補正モードＡＤＣ−ＣＭ（第一モード）において、ＡＤ変換器Ｉ−ＡＤＣ（第一ＡＤ変換器）からの出力とＡＤ変換器Ｑ−ＡＤＣ（第二ＡＤ変換器）からの出力からの差分に基づいた変換誤差ｅ（差分出力）に基づいて、補正係数Ｉ−ＡＤＣＣＣ（第一補正係数）及び補正係数Ｑ−ＡＤＣＣＣ（第二補正係数）が両方算出される。補正係数Ｉ−ＡＤＣＣＣ（第一補正係数）及び補正係数Ｑ−ＡＤＣＣＣ（第二補正係数）両方が共通の変換誤差ｅ（差分出力）に基づいて求められる。ＩＱ補正モードＩ／ＱＣＵ−ＣＭ（第三モード）又は受信信号処理モードＲＳＰＭ（第二モード）にてこの補正係数Ｉ−ＡＤＣＣＣ（第一補正係数）及び補正係数Ｑ−ＡＤＣＣＣ（第二補正係数）を用いてＡＤ変換器Ｉ−ＡＤＣ（第一変換器）とＡＤ変換器Ｑ−ＡＤＣ（第二変換器）がＡＤ変換動作を実行する。補正係数Ｉ−ＡＤＣＣＣ（第一補正係数）及び補正係数Ｑ−ＡＤＣＣＣ（第二補正係数）両方が共通の変換誤差ｅ（差分出力）に基づいて求められ、このようにして求められた補正係数Ｉ−ＡＤＣＣＣ（第一補正係数）及び補正係数Ｑ−ＡＤＣＣＣ（第二補正係数）が用いられるために、ＡＤ変換器Ｉ−ＡＤＣ（第一ＡＤ変換器）の出力とＡＤ変換器Ｑ−ＡＤＣ（第二ＡＤ変換器）の出力との間の変換利得ミスマッチが低減される。

ここで変換利得ミスマッチがある場合の問題点を説明する。直交変調方式では、データが、Ｉ信号とＱ信号の両方に変調されている。復調部では、このＩ信号とＱ信号を組み合わせて所定のデジタル演算を行う。その際に、Ｉ信号とＱ信号の振幅が互いにずれていると、上記の組合せ演算後に得られる復調波形の振幅が小さくなる（一般に「アイ開口度が小さくなる」と言う）。ここで、振幅の大きさが利得に対応する。前記復調波形は、この段階ではまだ多ビットで表現されているアナログ的な波形である。位相シフト量及び直流オフセット電圧の印加量がＩ信号とＱ信号の間にて互いにずれている場合でも同様にアイ開口度が小さくなる。復調データの判定は、この復調波形が最も振幅しているタイミングにおいて、その値が正か負か判定することで行う。したがって、復調波形の振幅が小さいと、それより絶対値の大きな逆符号の雑音が乗っている場合に、値の正負が逆転し、データの誤判定になる。よってこのデータの誤判断を避けるために変換利得ミスマッチを低減することが必要となる。

参考図１〜参考図４のようなＡＤＣをＡＤ変換器Ｉ−ＡＤＣ及びＡＤ変換器Ｑ−ＡＤＣに適用した場合は、変換誤差ｅがＩ信号用ＡＤ変換器とＱ信号用ＡＤ変換器との間にて別々になり変換利得ミスマッチが大きくなってしまう。理由として、Ｉ信号用ＡＤ変換器にて変換誤差ｅを算出するための回路とＱ信号用ＡＤ変換器にて変換誤差ｅを算出する回路が全く物理的に分離された別個の回路となるためである。尚、参考図１や参考図２のＡＤＣは絶対精度の高いＲＡＤＣＵやＲＤＡＣＵがあるために元々変換利得誤差は小さい。しかしながら、ＲＡＤＣＵやＲＤＡＣＵの搭載に伴う、面積増大、消費電力増大、設計工数やコストの増大は避けられない。参考図３や参考図４のＡＤＣは絶対精度の高いＲＡＤＣＵやＲＤＡＣＵに対応する回路が存在しない。よって特に参考図３や参考図４のようなＡＤＣをＡＤ変換器Ｉ−ＡＤＣ及びＡＤ変換器Ｑ−ＡＤＣに適用した場合は、変換誤差ｅがＩ信号用ＡＤ変換器とＱ信号用ＡＤ変換器との間にて別々になり変換利得ミスマッチが大きくなる弊害が大きい。

尚、ＩＱ間補正部Ｉ／ＱＣＵにて実施されるような、Ｉ信号とＱ信号と間の補正を行えば、復調波形の振幅が十分に大きくなり、データの誤判定が起こりにくくなる。

本実施の形態の別態様によれば、以下の作用効果が得られる。

（４）高周波信号ＨＦＳを受けアナログＩ信号Ｒ−ＩＡ（第一アナログ信号）とアナログＱ信号Ｒ−ＱＡ（第二アナログ信号）とを生成するアナログ回路Ｒ−ＡＣと、アナログＩ信号Ｒ−ＩＡを受けデジタル補正処理することによりＡＤ変換処理を行ってデジタルＩ信号Ｒ−ＩＤを生成する第一ＡＤ変換器（ＡＤ変換器Ｉ−ＡＤＣに対応）と、アナログＱ信号Ｒ−ＱＡを受けＡＤ変換処理を行うことによりデジタルＱ信号Ｒ−ＱＤを生成する第二ＡＤ変換器（ＡＤ変換器Ｑ−ＡＤＣに対応）とを有する。第一ＡＤ変換器と第二ＡＤ変換器はフォアグラウンド補正を実行する。フォアグラウンド補正の第一モードの実行期間は第一ＡＤ変換器と第二ＡＤ変換器とで同じである。また、フォアグラウンド補正の第二モードの実行期間が第一ＡＤ変換器と第二ＡＤ変換器とで同じである。

前記（４）の構成又は機能を有することにより、以下のメリットがある。第一ＡＤ変換器及び第二ＡＤ変換器は１つの高周波信号ＨＦＳをアナログ回路Ｒ−ＡＣにより変換することにより得られたアナログＩ信号Ｒ−ＩＡ及びアナログＱ信号Ｒ−ＱＡに対して変換処理をするものである。よって第一モードの実行期間が第一ＡＤ変換器と第二Ｄ変換器とで同じであり、第二モードの実行期間が第一ＡＤ変換器と第二Ｄ変換器とで同じであって構わない。第一ＡＤ変換器と第二Ｄ変換器とは第一モードの実行期間が同じであり、第二モードの実行期間も同じであることにより、第一モードや第二モードの設定シーケンスが共通にできるために簡単になる。更に第一モードでのＡＤ変換用補正係数の算出や第二モードでのＡＤ変換処理が効果的に行える。

温度センサーからの信号処理用の温度センサー用ＡＤ変換器と無線通信アンテナからの信号用の無線通信用ＡＤ変換器があり、温度センサー用ＡＤ変換器及び無線通信用ＡＤ変換器それぞれが、デジタル補正処理を行ってＡＤ変換処理を行い、フォアグラウンド補正を行うものである半導体集積回路装置が存在する場合を考える。温度センサーからの信号と無線通信アンテナからの信号は互いに独立に動作するものであるため、温度センサー用ＡＤ変換器が温度センサーからの信号に対するＡＤ変換処理を行うタイミングと、無線通信用ＡＤ変換器が無線通信アンテナからの信号に対するＡＤ変換処理を行うタイミングとは全く異なるものとなる。よって第一モードと第二モードは温度センサー用ＡＤ変換器と無線通信用ＡＤ変換器においては互いに全く異なるものとなる。前記（４）の構成又は機能の場合、１つの高周波信号ＨＦＳからアナログ回路Ｒ−ＡＣがアナログＩ信号Ｒ−ＩＡ及びアナログＱ信号Ｒ−ＱＡを生成するから、第一モードと第二モードを第一ＡＤ変換器と第二ＡＤ変換器の間で同じとすることができる。

前記（４）の構成又は機能に前記（１）の構成又は機能を組み合わせた場合、以下のメリットがある。第一モードがＡＤ変換器Ｉ−ＡＤＣとＡＤ変換器Ｑ−ＡＤＣの間で同じであるから、第一モードにてＡＤ変換器Ｉ−ＡＤＣ及びＡＤ変換器Ｑ−ＡＤＣに共通にテスト信号ＡＤＣ−ＴＳを入力することが可能となる。なお、第一モードと第二モードがＡＤ変換器Ｉ−ＡＤＣとＡＤ変換器Ｑ−ＡＤＣの間で異なる場合は、第一モードにてＡＤ変換器Ｉ−ＡＤＣ及びＡＤ変換器Ｑ−ＡＤＣに共通にテスト信号ＡＤＣ−ＴＳを入力すると、どちらか一方のＡＤ変換器が第二モードの動作が不可能となる。

前記（４）の構成又は機能に前記（１）及び（３）の構成又は機能を組み合わせた場合、以下のメリットがある。第一モードがＡＤ変換器Ｉ−ＡＤＣ（第一ＡＤ変換器）とＡＤ変換器Ｑ−ＡＤＣ（第二ＡＤ変換器）の間で同じであるから、第一モードにてＡＤ変換器Ｉ−ＡＤＣの出力及びＡＤ変換器Ｑ−ＡＤＣの出力からの差分に基づいた変換誤差ｅに基づいて補正係数Ｉ−ＡＤＣＣＣ（第一補正係数）及び補正係数Ｑ−ＡＤＣＣＣ（第二補正係数）の両方が算出されることが可能となる。なお、第一モードと第二モードがＡＤ変換器Ｉ−ＡＤＣとＡＤ変換器Ｑ−ＡＤＣの間で異なる場合は、ＡＤ変換器Ｉ−ＡＤＣの出力及びＡＤ変換器Ｑ−ＡＤＣの出力からの差分に基づいた変換誤差ｅを取得することは不可能である。

（５）前記（４）の構成又は機能であって、第一モードにおいて、第一及び第二ＡＤ変換器のＡＤ変換用補正係数が求められた後、ＩＱ補正モードＩ／ＱＣ−ＣＭ（第三モード）において、以下のようにＩＱ間補正用補正係数を算出する。ＩＱ間補正部Ｉ／ＱＣＵ（デジタル誤差補正回路）は、デジタルＩ信号Ｒ−ＩＤ（第一デジタル信号）を第二モードにて動作する第一ＡＤ変換器から受け、デジタルＱ信号Ｒ−ＱＤ（第二デジタル信号）を第二モードにて動作する第二ＡＤ変換器から受けることにより、デジタルＩ信号Ｒ−ＩＤ（第一デジタル信号）及びデジタルＱ信号Ｒ−ＱＤ（第二デジタル信号）に対してデジタル補正処理を行うことにより補正係数Ｉ−Ｉ／ＱＣＵＣＣ（第三補正係数）及び補正係数Ｑ−Ｉ／ＱＣＵＣＣ（第四補正係数）を算出する。

前記（５）の構成又は機能を有することにより、以下のメリットがある。第一モードにおいてＡＤ変換用補正係数が求められるため、第二モードにおいては、第一及び第二ＡＤ変換器に最適なＡＤ変換器補正係数を用いることができる。よってＩＱ補正モードＩ／ＱＣ−ＣＭ（第三モード）においては、第一及び第二ＡＤ変換器の出力が最適化されているために、補正係数Ｉ−Ｉ／ＱＣＵＣＣ（第三補正係数）及び補正係数Ｑ−Ｉ／ＱＣＵＣＣ（第四補正係数）をより正しく得ることができる。

（６）前記（４）の構成又は機能であって、初期シーケンス期間において、第一及び第二ＡＤ変換器が第一モードにて動作可能に構成されており、無信号期間においても、第一及び第二ＡＤ変換器が第一モードにて動作可能に構成されている。受信信号期間（通常動作期間）と無信号期間は定期的に交互に繰り替えされる。第一モードで動作する期間を第一テスト動作期間ともいう。

前記（６）の構成又は機能を満たすことにより以下のメリットがある。初期シーケンス期間において、第一及び第二ＡＤ変換器が第一モードにて動作することにより、プロセスばらつき等の静的なばらつきを反映したＡＤ変換用補正係数を取得できる。無信号期間においても、第一及び第二ＡＤ変換器が第一モードにて動作することにより、図６に示すように、温度や電源電圧の変動に追従した最適なＡＤ変換用補正係数を取得できる。

（７）前記（４）の構成又は機能であって、初期シーケンス期間において、ＩＱ間補正部Ｉ／ＱＣＵ（デジタル誤差補正回路）がＩＱ補正モードＩ／ＱＣ−ＣＭ（第三モード）にて動作可能に構成されており、無信号期間においても、ＩＱ間補正部Ｉ／ＱＣＵ（デジタル誤差補正回路）がＩＱ補正モードＩ／ＱＣ−ＣＭ（第三モード）にて動作可能に構成されている。受信信号期間（通常動作期間）と無信号期間は定期的に交互に繰り替えされる。第三モードで動作する期間を第二テスト動作期間ともいう。

前記（７）の構成又は機能を有することにより以下のメリットがある。初期シーケンス期間にＩＱ間補正部Ｉ／ＱＣＵ（デジタル誤差補正回路）がＩＱ補正モードＩ／ＱＣ−ＣＭ（第三モード）にて動作することにより、プロセスばらつき等の静的なばらつきを反映した補正係数Ｉ−ＡＤＣＣＣ（第一補正係数）及び補正係数Ｑ−ＡＤＣＣＣ（第二補正係数）を取得できる。無信号期間においても、ＩＱ間補正部Ｉ／ＱＣＵ（デジタル誤差補正回路）がＩＱ補正モードＩ／ＱＣ−ＣＭ（第三モード）にて動作することにより、図６に示すように、温度や電源電圧の変動に追従した最適な補正係数Ｉ−ＡＤＣＣＣ及び補正係数Ｑ−ＡＤＣＣＣを取得できる。

（８）前記（４）及び（６）の構成又は機能において、頻度設定レジスタＡＤＣ−ＦＳＲＥＳ及び期間設定レジスタＡＤＣ−ＰＳＲＥＳを有する。

前記（８）の構成又は機能を有することにより以下のメリットがある。ベースバンド部ＢＢＵや半導体集積回路装置ＲＦＩＣやアンテナＡＮＴが組み込まれた携帯電話等の通信システムの特性に合わせて頻度設定レジスタＡＤＣ−ＦＳＲＥＳ及び期間設定レジスタＡＤＣ−ＰＳＲＥＳを設定することで、通信システムに合わせた適切な精度及び消費電力にてＡＤ変換用補正係数を求めることができる。

（９）前記（４）及び（７）の構成又は機能において、頻度設定レジスタＩ／ＱＣ−ＦＳＲＥＳ及び期間設定レジスタＩ／ＱＣ−ＰＳＲＥＳを有する。

前記（９）の構成又は機能を有することにより以下のメリットがある。ベースバンド部ＢＢＵや半導体集積回路装置ＲＦＩＣやアンテナＡＮＴが組み込まれた携帯電話等の通信システムの特性に合わせて頻度設定レジスタＩ／ＱＣ−ＦＳＲＥＳ及び期間設定レジスタＩ／ＱＣ−ＰＳＲＥＳを設定することで、通信システムに合わせた適切な精度及び消費電力にて補正係数Ｉ−Ｉ／ＱＣＵＣＣ（第三補正係数）及び補正係数Ｑ−Ｉ／ＱＣＵＣＣ（第四補正係数）を求めることができる。なお、頻度設定レジスタＡＤＣ−ＦＳＲＥＳと期間設定レジスタＡＤＣ−ＰＳＲＥＳと頻度設定レジスタＩ／ＱＣ−ＦＳＲＥＳと期間設定レジスタＩ／ＱＣ−ＰＳＲＥＳとを併せて期間設定格納回路という。

６．ＡＤ変換部（実施例１）
図９は本実施の形態のＡＤ変換部Ｉ−ＡＤＣＵ及びＡＤ変換部Ｑ−ＡＤＣＵの一実施例である、電荷シェア型ＡＤ変換部を示すものである。

本実施の形態においては、単相信号を取り扱う通信システムとなっているが、差動信号を取り扱う通信システムとしても問題はない。同図に示すＡＤ変換部ＣＳ−ＡＤＣＵ（鎖線にて囲われた領域）は本実施の形態の通信システムが差動信号を取り扱うことが前提となり、各要素回路が差動入出力を行う構成となっている。

（１）構成
ＡＤ変換部ＣＳ−ＡＤＣＵはスイッチＮＰ−ＳＷと容量ＮＰ−ＳＨＣとスイッチＮＰ−ＣＳＳＷとを有する。さらに、ＡＤ変換部ＣＳ−ＡＤＣＵはスイッチＲＰ−ＳＷと容量ＲＰ−ＳＨＣとスイッチＲＰ−ＣＳＳＷとを有する。さらに、ＡＤ変換部ＣＳ−ＡＤＣＵは比較器ＣＳ−ＣＭＰと制御部ＣＳ−ＣＴＲＬとビットセルＢＣｅｌｌとを有する。ＡＤ変換部ＣＳ−ＡＤＣＵは可変増幅器Ｉ−ＰＧＡ及び可変増幅器Ｑ−ＰＧＡの出力のうちのどちらか一方を受ける。ＡＤ変換部ＣＳ−ＡＤＣＵはアナログ信号ＮＰ−ＲＡと、アナログ信号ＮＰ−ＲＡと反転関係にあるアナログ信号ＲＰ−ＲＡと、により構成される受信アナログ差動信号を受ける。ここでアナログ信号ＮＰ−ＲＡは、可変増幅器Ｉ−ＰＧＡの出力の非反転信号及び可変増幅器Ｑ−ＰＧＡの出力の非反転信号のうちのどちらか一方である。アナログ信号ＲＰ−ＲＡは、可変増幅器Ｉ−ＰＧＡの出力の反転信号及び可変増幅器Ｑ−ＰＧＡの出力の反転信号のうちのどちらか一方である。

スイッチＮＰ−ＳＷはアナログ信号ＮＰ−ＲＡを受ける。スイッチＲＰ−ＳＷはアナログ信号ＲＰ−ＲＡを受ける。容量ＮＰ−ＳＨＣはアナログ信号ＮＰ−ＲＡをサンプリングして保持する。容量ＲＰ−ＳＨＣはアナログ信号ＲＰ−ＲＡをサンプリングして保持する。容量ＮＰ−ＳＨＣとビットセルＢＣｅｌｌとの間にて電荷をシェアするためのスイッチＮＰ−ＣＳＳＷが容量ＮＰ−ＳＨＣに接続されている。容量ＲＰ−ＳＨＣとビットセルＢＣｅｌｌとの間にて電荷をシェアするためのスイッチＲＰ−ＣＳＳＷが容量ＲＰ−ＳＨＣに接続されている。

比較器ＣＳ−ＣＭＰの非反転入力端子と容量ＮＰ−ＳＨＣとの間はノードＮＰＣＳ−Ｎとなっている。比較器ＣＳ−ＣＭＰの反転入力端子と容量ＲＰ−ＳＨＣとの間はノードＲＰＣＳ−Ｎとなっている。比較器ＣＳ−ＣＭＰはノードＮＰＣＳ−ＮとノードＲＰＣＳ−Ｎとの間の電圧を比較する。

制御部ＣＳ−ＣＴＲＬは、比較器ＣＳ−ＣＭＰの比較結果を受けて、ＡＤ変換部ＣＳ−ＡＤＣＵのデジタル出力Ｄｉを生成しデジタル補正部ＤＣＵＩ＆Ｑに出力し、ビットセルＢＣｅｌｌを制御する。

ビットセルＢＣｅｌｌは同図の一点鎖線にて囲われた部分であり、デジタル出力Ｄｉのビット数分＋１のビットセルを有する。すなわち、ビットセルＢＣｅｌｌはディザー信号用ビットセルＤＢＣｅｌｌとデジタル出力Ｄｉのビット数分のビットセル（その他のビットセル）とを有する。このディザー信号用ビットセルＤＢＣｅｌｌはディザー信号用容量Ｃ_αと、スイッチＣＡ−ＳＷ１と、スイッチＣＡ−ＳＷ２と、スイッチＤＣ−ＳＷ３とを有する。さらに、ディザー信号用ビットセルＤＢＣｅｌｌは２つのスイッチＳＷ４ａ、ＳＷ４ｂと、２つのスイッチＳＷ５ａ、ＳＷ５ｂとを有する。接続関係は同図に示す通りである。ディザー信号用容量Ｃ_αの容量値はディザー信号にて与えるべき電圧値に従った容量値を持っている。

その他のビットセルはＮ個のセルがあり、構造はディザー信号用ビットセルＤＢＣｅｌｌと基本的に同じであるが、スイッチＤＣ−ＳＷ３が無いことが異なる。更にディザー信号用容量Ｃ_αとの代わりにビットセル容量Ｃｉがあり、このビットセル容量Ｃｉが以下の関係を満たす。
（い）０≦ｋ≦Ｎ−１、ｋは０又は自然数、Ｎは２以上の自然数
（ろ）ｋ＋１番目のビットセルのビットセル容量Ｃ_ｋ＋１の容量値は、ｋ番目のビットセルのビットセル容量Ｃ_ｋの容量値の２倍
尚、デジタル出力Ｄｉの最大ビットに対応するＮ−１番目のビットセルＢＣｅｌｌが最大ビット用セルＭＳＢＣｅｌｌであり、最小ビットに対応する０番目のビットセルＢＣｅｌｌが最小ビット用セルＬＳＢＣｅｌｌである。ビットセルＢＣｅｌｌにはグランド電圧ＧＮＤと電源電圧ＶＤＤとが供給されている。

（２）動作
（ａ）ＡＤ変換テスト動作
ＡＤ変換テスト動作実行時の動作を以下に説明する。

第一タイミングで容量ＮＰ−ＳＨＣ及び容量ＲＰ−ＳＨＣにアナログ信号ＮＰ−ＲＡ及びアナログ信号ＲＰ−ＲＡをそれぞれサンプリングする。そして、全てのビットセルＢＣｅｌｌのビットセル容量Ｃｉに電源電圧ＶＤＤ−接地電圧ＧＮＤ間に相当する電荷をチャージするために、スイッチＣＡ−ＳＷ１及びスイッチＣＡ−ＳＷ２をＯＮにする。

第一タイミング後の第二タイミングで、スイッチＮＰ−ＳＷとスイッチＲＰ−ＳＷとディザー信号用ビットセルＤＢＣｅｌｌのスイッチＣＡ−ＳＷ１とスイッチＣＡ−ＳＷ２とをＯＦＦにする。そして、スイッチＮＰ−ＣＳＳＷとスイッチＲＰ−ＣＳＳＷとディザー信号用ビットセルＤＢＣｅｌｌのスイッチＳＷ４ａとスイッチＳＷ４ｂとをＯＮにする。このＯＮ、ＯＦＦ制御によって、ディザー信号用容量Ｃ_αの一端と容量ＮＰ−ＳＨＣの一端とをノードＮＰＣＳ−Ｎに接続させる。ディザー信号用容量Ｃ_αの他端と容量ＲＰ−ＳＨＣの一端とをノードＲＰＣＳ−Ｎに接続させる。このことによって、ディザー信号用容量Ｃ_α内の電荷と容量ＮＰ−ＳＨＣ内の電荷とがチャージシェアされてノードＮＰＣＳ−Ｎに電荷配分される。ディザー信号用容量Ｃ_α内の電荷と容量ＲＰ−ＳＨＣ内の電荷とがチャージシェアされてノードＲＰＣＳ−Ｎに電荷配分される。電荷配分されたノードＮＰＣＳ−Ｎの電圧と電荷配分されたノードＲＰＣＳ−Ｎの電圧とが比較器ＣＳ−ＣＭＰにより比較される。比較器ＣＳ−ＣＭＰは、例えば、比較結果が正であれば１、負であれば０を出力する。この比較結果に基づいて、制御部ＣＳ−ＣＴＲＬが最大ビットであるＮ−１番目のデジタル出力Ｄ_Ｎ−１を決定する。

第二タイミングの後の第三タイミングにて、デジタル出力Ｄ_Ｎ−１に基づいて、最大ビット用セルＭＳＢＣｅｌｌのスイッチが制御される。Ｄ_Ｎ−１が１のとき、スイッチＳＷ５ａ、ＳＷ５ｂをＯＮにする。このことで、最大ビット用セルＭＳＢＣｅｌｌのビットセル容量Ｃ_Ｎ−１内の電荷量がノードＮＰＣＳ−Ｎの電荷量から差し引かれる。更に、最大ビット用セルＭＳＢＣｅｌｌのビットセル容量Ｃ_Ｎ−１内の電荷量がノードＲＰＣＳ−Ｎの電荷量から差し引かれる。Ｄ_Ｎ−１が０のとき、スイッチＳＷ４ａ、ＳＷ４ｂをＯＮにする。このことで、最大ビット用セルＭＳＢＣｅｌｌのビットセル容量Ｃｉ内の電荷量がノードＮＰＣＳ−Ｎに足しあわされる。更に、最大ビット用セルＭＳＢＣｅｌｌのビットセル容量Ｃ_Ｎ−１内の電荷量がノードＲＰＣＳ−Ｎに足しあわされる。このことによりノードＮＰＣＳ−Ｎにおいて電荷配分が行われ、ノードＲＰＣＳ−Ｎにおいて電荷配分が行われる。電荷配分されたノードＮＰＣＳ−Ｎの電圧と電荷配分されたノードＲＰＣＳ−Ｎの電圧が比較器ＣＳ−ＣＭＰにより比較される。比較器ＣＳ−ＣＭＰは、例えば、比較結果が正であれば１、負であれば０を出力する。この比較結果に基づいてＮ−２番目のデジタル出力Ｄ_Ｎ−２を制御部ＣＳ−ＣＴＲＬが決定する。

以下このような動作を繰り返してデジタル出力Ｄ_０まで決定する。

尚、印加したいディザー電圧を反転させたいとき（第二ディザー信号Ｄｉｔｈｅｒ２を印加するとき）は、第二タイミングにてディザー信号用ビットセルＤＢＣｅｌｌのスイッチＳＷ４ａ及びスイッチＳＷ４ｂをＯＮにすればよい。

（ｂ）ＡＤ変換本番動作
ＡＤ変換本番動作時の動作はＡＤ変換テスト動作時と基本的に同じであるが、ディザー信号用ビットセルＤＢＣｅｌｌを用いないため、スイッチＣＡ−ＳＷ２及びスイッチＤＣ−ＳＷ３をＯＮのままにて動作させる。

このように動作させることで、ＡＤ変換テスト動作時にはディザー信号成分を重畳させた形にてＡＤ変換動作させ、ＡＤ変換本番動作時にはディザー信号成分をなしにしてＡＤ変換動作させる。

（３）まとめ
逐次比較型のＡＤＣＵであるので、５０ＭＳ／ｓ以下で数ｍＷ以下の低消費電力が可能である。後述の電荷再配分型ＡＤＣＵ（実施例２）と異なり、基準電圧へのアクセス頻度が少ないので、基準電圧の生成を容易化できる利点がある。

７．ＡＤ変換部（実施例２）
図１０は本実施の形態のＡＤ変換部Ｉ−ＡＤＣＵ及びＡＤ変換部Ｑ−ＡＤＣＵの一実施例である、電荷再配分型ＡＤ変換部を示すものである。

（１）構成
ＡＤ変換部ＣＲＤ−ＡＤＣＵはスイッチＣＳ−ＳＷとＮ＋２個のビットセルＢＣｅｌｌ２と比較器ＣＲＤ−ＣＭＰと制御部ＣＲＤ−ＣＴＲＬとを有する。可変増幅器Ｉ−ＰＧＡ及び可変増幅器Ｑ−ＰＧＡの出力のうちのどちらか一方を受ける構成となっており、アナログ信号ＲＡを受ける構成となっている。ここでアナログ信号ＲＡとは、アナログＩ信号Ｒ−ＩＡ及びアナログＱ信号Ｒ−ＱＡのうちのいずれか一方を表すものである。スイッチＣＳ−ＳＷは各ビットセルＢＣｅｌｌのビットセル容量Ｃｉに、電荷保持ノードＣＨ−Ｎを介してグランド電圧ＧＮＤを供給するか否かを選択する。比較器ＣＲＤ−ＣＭＰは各ビットセルＢＣｅｌｌに接続された電荷保持ノードＣＨ−Ｎの電圧とグランド電圧ＧＮＤ電圧とを比較する制御部ＣＲＤ−ＣＴＲＬは比較器ＣＲＤ−ＣＭＰの比較結果に基づいて、デジタル出力Ｄｉを決定する。そして、デジタル補正部ＤＣＵＩ＆Ｑに出力し、各ビットセルＢＣｅｌｌを制御する。

各ビットセルＢＣｅｌｌは以下のようになっている。ディザー信号用ビットセルＤＢＣｅｌｌ２はディザー信号用容量Ｃ_αと第一スイッチＣＲＤ−ＳＷ１と第二スイッチＣＲＤ−ＳＷ２と第三スイッチＣＲＤ−ＳＷ３とを有する。ディザー信号用容量Ｃ_αは所定の容量値であり、ディザー信号に相当するαの電圧値を作り出すためのものである。第一スイッチＣＲＤ−ＳＷ１は正の参照用電圧＋Ｖ_Ｒを通すか否か選択する。第二スイッチＣＲＤ−ＳＷ２は負の参照用電圧−Ｖ_Ｒを通すか否か選択する。第三スイッチＣＲＤ−ＳＷ３はグランド電圧ＧＮＤを通すか否かを選択する。

尚、ディザー信号用ビットセルＤＢＣｅｌｌ２のスイッチ及び容量の接続関係は同図に示す通りである。

その他のビットセルＢＣｅｌｌ２の構造はディザー信号用ビットセルＤＢＣｅｌｌ２と基本的に同じであるが、次の点が異なる。第三スイッチＣＲＤ−ＳＷ３に関して、ディザー信号用ビットセルＤＢＣｅｌｌ２においては、グランド電圧ＧＮＤをディザー信号用容量Ｃ_αが受けるか否かを選択するスイッチとして設けられている。しかし、その他のビットセルＢＣｅｌｌにおいては受信アナログ信号ＲＡをビットセル容量Ｃｉが受けるか否かを選択するスイッチとして設けられている。更にディザー信号用容量Ｃ_αとの代わりにビットセル容量Ｃｉがあり、このビットセル容量Ｃｉが以下の関係を満たす。
（い）０≦ｋ≦Ｎ−１、ｋは０又は自然数、Ｎは２以上の自然数
（ろ）ｋ＋１番目のビットセルのビットセル容量Ｃ_ｋ＋１の容量値は、ｋ番目のビットセルのビットセル容量Ｃ_ｋの容量値の２倍
尚、デジタル出力Ｄｉの最大ビットに対応するビットセルが最大ビット用セルＭＳＢＣｅｌｌ２であり、最小ビットに対応するビットセルが２つありそれぞれ第一最小ビット用セルＬＳＢ１Ｃｅｌｌ及び第二最小ビット用セルＬＳＢ２Ｃｅｌｌである。

第二最小ビット用セルＬＳＢ２Ｃｅｌｌは他のビットセルＢＣｅｌｌ２と異なり、第二スイッチＣＲＤ−ＳＷ２がない。

（２）動作
（ａ）ＡＤ変換テスト動作
ＡＤ変換テスト動作実行時の動作を以下に説明する。

第一タイミングで全てのビットセルＢＣｅｌｌに関して、スイッチＣＳ−ＳＷ及び第三スイッチＣＲＤ−ＳＷ３をＯＮにする。その後、電荷保持ノードＣＨ−Ｎに受信アナログ信号ＲＡをサンプリングしつつ、ディザー信号用容量Ｃ_αにグランド電圧ＧＮＤを印加する。

第一タイミング後の第二タイミングで、スイッチＣＳ−ＳＷ及び第三スイッチＣＲＤ−ＳＷ３をＯＦＦにする。その後、最大ビット用セルＭＳＢＣｅｌｌ２の第一スイッチＣＲＤ−ＳＷ１をＯＮにしつつ、残りのビットセルＢＣｅｌｌ２の第二スイッチＣＲＤ−ＳＷ２をＯＮにする。電荷保持ノードＣＨ−Ｎに、アナログ信号ＲＡに対応する電圧とディザー信号に対応する電圧とを足し合わせ、最大ビット用セルＭＳＢＣｅｌｌ２に対応する電圧を差し引いた電圧を符号反転された電圧が発生する。比較器ＣＲＤ−ＣＭＰでこの電圧の符号を判定する。その結果、制御部ＣＲＤ−ＣＴＲＬがデジタル出力Ｄｉの最大ビットを、正ならデジタル出力Ｄ_Ｎ−１＝０、負ならデジタル出力Ｄ_Ｎ−１＝１と判定する。

第二タイミングの後の第三タイミングにて、デジタル出力Ｄ_Ｎ−１＝１のとき、最大ビット用セルＭＳＢＣｅｌｌ２の第一スイッチＣＲＤ−ＳＷ１をＯＮのままに制御部ＣＲＤ−ＣＴＲＬが制御する。デジタル出力Ｄ_Ｎ−１＝０のとき、最大ビット用セルＭＳＢＣｅｌｌ２の第一スイッチＣＲＤ−ＳＷ１をＯＦＦにし、最大ビット用セルＭＳＢＣｅｌｌ２の第二スイッチＣＲＤ−ＳＷ２をＯＮにする。次にＮ−２番目のビットセルＢＣｅｌｌ２の第一スイッチＣＲＤ−ＳＷ１をＯＮにしつつ、第二スイッチＣＲＤ−ＳＷ２をＯＦＦにする。比較器ＣＲＤ−ＣＭＰが電荷保持ノードＣＨ−Ｎに発生した電圧の符号を判定する。その結果、制御部ＣＲＤ−ＣＴＲＬがデジタル出力Ｄｉの上から２番目のビットを、正ならデジタル出力Ｄ_Ｎ−２＝０、負ならデジタル出力Ｄ_Ｎ−２＝１と判定する。以下、最小ビットまで繰り返し、デジタル出力Ｄｉを確定させる。このことでディザー信号成分を含んだ形にてデジタル出力Ｄｉが生成される。

（ｂ）ＡＤ変換本番動作
ＡＤ変換本番動作時の動作を以下に説明する。基本的にＡＤ変換テスト動作時と変わらないが、第一〜第三タイミングにおいて、ディザー信号用ビットセルＤＢＣｅｌｌ２は第三スイッチＣＲＤ−ＳＷ３がＯＮになったままで動作される。このことでディザー信号成分を含まない形にてデジタル出力Ｄｉが生成される。ＡＤ変換テスト動作時にはディザー信号用ビットセルＤＢＣｅｌｌ２を用いるが、ＡＤ変換本番動作時にはディザー信号用ビットセルＤＢＣｅｌｌ２を用いない。

（３）まとめ
逐次比較型のＡＤＣＵであるので、５０ＭＳ／ｓ以下で数ｍＷ以下の低消費電力が可能である。

実施例１においては、第一タイミングにおいて第一タイミングで容量ＮＰ−ＳＨＣ及び容量ＲＰ−ＳＨＣにアナログ信号ＮＰ−ＲＡ及びアナログ信号ＲＰ−ＲＡをそれぞれサンプリングするときにのみ、図示しないバッファ回路を用いてアナログ信号ＮＰ−ＲＡ及びアナログ信号ＲＰ−ＲＡを第一タイミングで容量ＮＰ−ＳＨＣ及び容量ＲＰ−ＳＨＣに入力させる。よって第二タイミングや第三タイミングにバッファ回路を用いないので、低消費電力となる。

実施例２においては、第一タイミングで全てのビットセルＢＣｅｌｌに関して、スイッチＣＳ−ＳＷ及び第三スイッチＣＲＤ−ＳＷ３をＯＮにする。その後、電荷保持ノードＣＨ−Ｎにアナログ信号ＲＡをサンプリングしつつ、ディザー信号用容量Ｃ_αにグランド電圧ＧＮＤを印加する時に図示しないバッファ回路を用いる。更に各ビットセルＢＣｅｌｌに正の参照用電圧＋Ｖ_Ｒや負の参照用電圧−Ｖ_Ｒを印加するたびに図示しないバッファ回路を用いる必要があり、実施例１に比べて消費電力が上がる。

実施例１においては、ノードＮＰＣＳ−Ｎ及びノードＲＰＣＳ−Ｎに第一タイミングにて保持された電荷が、第二タイミングや第三タイミングにおいては保存されないので、再利用ができない。

実施例２においては、電荷保持ノードＣＨ−Ｎに第一タイミングにて保持された電荷が、第二タイミングや第三タイミングにおいては保存されるので、再利用ができる。

８．ＡＤ変換部（実施例３）
図１１は本実施の形態のＡＤ変換部Ｉ−ＡＤＣＵ及びＡＤ変換部Ｑ−ＡＤＣＵの一実施例である、パイプライン型ＡＤ変換部を示すものである。

（１）構成
パイプライン型ＡＤ変換部ＰＬ−ＡＤＣＵは以下のような構成となっている。可変増幅器Ｉ−ＰＧＡ及び可変増幅器Ｑ−ＰＧＡの出力のうちのどちらか一方を受ける構成となっており、アナログ信号ＲＡを受ける構成となっている。各ステージＳｔａｇｅを有し、デジタル出力Ｄｉの最大ビットＤ_Ｎ−１に対応するものをステージＳｔａｇｅＮ−１とし、各ビットごとに同じように名前及び符号をつけ、最小ビットＤ_０に対応するものをステージＳｔａｇｅ０とする。各ステージＳｔａｇｅｉは以下の関係を満たす。
（い）０≦ｋ≦Ｎ−１、ｋは０又は自然数、Ｎは２以上の自然数
（ろ）ｋ＋１番目のステージはｋ番目のステージにステージ出力ＳＯを出力
（は）ｋ番目のステージはｋ番目のビットに対応するデジタル出力Ｄ_ｋを出力
ステージＳｔａｇｅＮ−１はＡＤ変換部ＰＡ−ＡＤＣＵとディザー信号足し合わせ部ＤＡＵとＤＡ変換部ＰＬ−ＤＡＣＵとを有する。さらに、ステージＳｔａｇｅＮ−１はデジタル出力差分部ＤＯＤＵとステージ出力増幅部ＳＯＡＵとを持つ。ＡＤ変換部ＰＡ−ＡＤＣＵはアナログ信号ＲＡを受けて、３値（２値でもＯＫ）のデジタル値にＡＤ変換処理を行う。ディザー信号足し合わせ部ＤＡＵはＡＤ変換部ＰＡ−ＡＤＣＵの出力（この出力を出力ｂ_Ｎ−１とする）とディザー信号（α）とを足し合わせる。ＤＡ変換部ＰＬ−ＤＡＣＵはディザー信号足し合わせ部ＤＡＵからの出力をＤＡ変換処理する。デジタル出力差分部ＤＯＤＵはアナログ信号ＲＡからＤＡ変換部ＰＬ−ＤＡＣＵからの出力を差し引く。ステージ出力増幅部ＳＯＡＵはデジタル出力差分部ＤＯＤＵからの出力を増幅して、次段のステージＳｔａｇｅＮ−２にステージ出力ＳＯを出力する。又、ディザー信号足し合わせ部ＤＡＵの出力がデジタル出力Ｄ_Ｎ−１となる。

他のステージＳｔａｇｅは基本的にステージＳｔａｇｅＮ−１と同じだが、受信アナログ信号ＲＡを受けるのではなく、前段のステージＳｔａｇｅからのステージ出力ＳＯを受ける。ディザー信号足し合わせ部ＤＡＵは無く、ＡＤ変換部ＰＡ−ＡＤＣＵの出力をデジタル出力差分部ＤＯＤＵが直接受ける。ＡＤ変換部ＰＡ−ＡＤＣＵの出力がデジタル出力Ｄｉとなる。

（２）動作
（ａ）ＡＤ変換テスト動作
ＡＤ変換テスト動作時において、ステージＳｔａｇｅＮ−１に受信アナログ信号ＲＡが入力され、ディザー信号が入力されることでステージ出力ＳＯを次段のステージＳｔａｇｅＮ−２に出力し、同様に繰り返すことでステージＳｔａｇｅ０に至る。その結果デジタル出力Ｄｉが生成されデジタル補正部ＤＣＵＩ＆Ｑに出力される。

（ｂ）ＡＤ変換本番動作
ＡＤ変換本番動作時においては、基本的にＡＤ変換テスト動作時と同じ動作を行うが、ステージＳｔａｇｅＮ−１にディザー信号が足し合わせられない。

よってＡＤ変換テスト動作においては、ディザー信号成分を含む形にてデジタル出力Ｄｉが生成され、ＡＤ変換本番動作においては、このことでディザー信号成分を含まない形にてデジタル出力Ｄｉが生成される。

（３）まとめ
パイプライン型ＡＤＣＵは５０ＭＳ／ｓ〜数１００ＭＳ／ｓの動作が可能である。パイプライン型ＡＤＣＵの場合、オペアンプの利得、非線形性、容量ミスマッチなど補正係数の種類が多いため、より複雑なパターンのディザー信号の印加が効果的である。また、テスト信号の振幅を大きくすることで、補正係数の探索を加速できる。

９．Ｉ及びＱ信号用デジタル補正部（変形例１）
図１２は本実施の形態の半導体集積回路装置ＲＦＩＣの一変形例である。

（１）構成
デジタル補正部ＤＣＵＩ＆Ｑにて用いられる補正係数Ｉ−ＡＤＣＣＣを平均化するための、補正係数平均化部Ｉ−ＡＤＣＣＣＡＵを有する。デジタル補正部ＤＣＵＩ＆Ｑにて用いられる補正係数Ｑ−ＡＤＣＣＣを平均化するための、補正係数平均化部Ｑ−ＡＤＣＣＣＡＵを有する。

補正係数平均化部Ｉ−ＡＤＣＣＣＡＵは補正係数サンプリング部ＡＤＣＣＣＳＵと補正係数積分部ＡＤＣＣＣＩＵと補正係数平均化部ＡＤＣＣＣＡＶＥＵと補正係数精度設定レジスタＩ−ＡＤＣＣＣＡＳＲＥＳとを有する。補正係数サンプリング部ＡＤＣＣＣＳＵは補正係数Ｉ−ＡＤＣＣＣと、サンプリングの開始時刻を表すサンプリングスタート時刻ＳＳＴとサンプリングの終了時刻を表すサンプリング終了時刻ＳＥＴとの間のＸサンプル期間とで乗算を行う。ここで、Ｘは正の整数である。これによって、Ｘサンプル期間にＸ回のサンプリングを補正係数Ｉ−ＡＤＣＣＣに対して行い、Ｘサンプル期間以外の補正係数Ｉ−ＡＤＣＣＣに対しては０を乗算することで補正係数Ｉ−ＡＤＣＣＣをマスクする。ここで、補正係数Ｉ−ＡＤＣＣＣは補正係数設定レジスタＩ−ＡＤＣＣＣＳＲＥＳに格納されたものである。補正係数積分部ＡＤＣＣＣＩＵは補正係数足し合わせ部ＡＤＣＣＣＡＵと補正係数遅延部ＡＤＣＣＣＤＵとで構成され、出力としてＸ回の補正係数Ｉ−ＡＤＣＣＣのサンプル値の総和を出力する。ここで、補正係数足し合わせ部ＡＤＣＣＣＡＵは補正係数サンプリング部ＡＤＣＣＣＳＵからの補正係数Ｉ−ＡＤＣＣＣと前の補正係数Ｉ−ＡＤＣＣＣとを足し合わせる。補正係数遅延部ＡＤＣＣＣＤＵは補正係数足し合わせ部ＡＤＣＣＣＡＵからの補正係数Ｉ−ＡＤＣＣＣを１サンプル期間遅延させて補正係数足し合わせ部ＡＤＣＣＣＡＵに戻すように出力する。補正係数平均化部ＡＤＣＣＣＡＶＥＵは補正係数積分部ＡＤＣＣＣＩＵからの出力をＸにて除算する。これにより、Ｘサンプル期間の補正係数Ｉ−ＡＤＣＣＣの平均値を補正係数設定レジスタＩ−ＡＤＣＣＣＳＲＥＳに対して出力する。補正係数精度設定レジスタＩ−ＡＤＣＣＣＡＳＲＥＳはＸの値を設定することにより、補正係数Ｉ−ＡＤＣＣＣの算出精度を設定する。

補正係数平均化部Ｑ−ＡＤＣＣＣＡＵは基本的に補正係数平均化部Ｉ−ＡＤＣＣＣＡＵと同じである。しかし、補正係数Ｉ−ＡＤＣＣＣの代わりに補正係数Ｑ−ＡＤＣＣＣを取り扱い、補正係数設定レジスタＱ−ＡＤＣＣＣＳＲＥＳに対して入出力を行う。更に、補正係数精度設定レジスタＩ−ＡＤＣＣＣＡＳＲＥＳの代わりに補正係数精度設定レジスタＱ−ＡＤＣＣＣＡＳＲＥＳを持つ。

（２）動作
ＡＤ変換テスト動作において、補正係数Ｉ−ＡＤＣＣＣ及び補正係数Ｑ−ＡＤＣＣＣが随時更新される。この際、Ｉ信号系とＱ信号系において、デジタル補正部Ｉ−ＤＣＵ、Ｑ−ＤＣＵが補正係数設定レジスタＩ−ＡＤＣＣＣＳＲＥＳ、Ｑ−ＡＤＣＣＣＳＲＥＳに格納された補正係数Ｉ−ＡＤＣＣＣ、Ｑ−ＡＤＣＣＣを用いてデジタル補正処理を行う。そして、デジタル補正処理の結果により求められた変換誤差ｅに基づいて補正係数探索部ＡＤＣ−ＣＳＵが補正係数Ｉ−ＡＤＣＣＣ、Ｑ−ＡＤＣＣＣを探索する。そして、探索結果に基づいて補正係数設定レジスタＩ−ＡＤＣＣＣＳＲＥＳ、Ｑ−ＡＤＣＣＣＳＲＥＳ内の補正係数Ｉ−ＡＤＣＣＣ、Ｑ−ＡＤＣＣＣが更新されるという探索ループが動作する。この探索ループの動作と平行して、補正係数平均化部Ｉ−ＡＤＣＣＣＡＵ及び補正係数平均化部Ｑ−ＡＤＣＣＣＡＵが動作する。このとき、補正係数平均化部ＡＤＣＣＣＡＶＥＵは動作を止めており、補正係数設定レジスタに対して出力を行わない。探索ループの動作が止まったときに、補正係数平均化部ＡＤＣＣＣＡＶＥＵが除算処理を行ってＡＤ変換器用補正係数の平均化を行い、その結果の出力を補正係数設定レジスタＩ−ＡＤＣＣＣＳＲＥＳ、Ｑ−ＡＤＣＣＣＳＲＥＳに対して行う。

（３）まとめ
ＬＭＳアルゴリズム等のアルゴリズムを用いた場合、補正係数Ｉ−ＡＤＣＣＣ、Ｑ−ＡＤＣＣＣを早く収束させるために、補正係数Ｉ−ＡＤＣＣＣ、Ｑ−ＡＤＣＣＣ算出ための上述したような探索ループの制御利得である制御ループ利得を大きくする。そうすると、収束後であっても制御ループ利得は大きく振動してしまう。熱雑音や量子化雑音の影響でも収束後の制御ループ利得は振動してしまう。この振動の影響を補正係数Ｉ−ＡＤＣＣＣ、Ｑ−ＡＤＣＣＣの平均化により低減できる。尚、探索ループ内には補正係数Ｉ−ＡＤＣＣＣ、Ｑ−ＡＤＣＣＣの平均化処理のための回路は配置していない。ここで、平均化処理のための回路は補正係数平均化部Ｉ−ＡＤＣＣＣＡＵ及び補正係数平均化部Ｑ−ＡＤＣＣＣＡＵである。これは探索ループの動作が遅くなるからである。よってこの探索ループ外に補正係数Ｉ−ＡＤＣＣＣ、Ｑ−ＡＤＣＣＣの平均化処理のための回路を配置している。動作として、探索ループが動作しているときには補正係数平均化部ＡＤＣＣＣＡＶＥＵは動作を止めており、補正係数設定レジスタＩ−ＡＤＣＣＣＳＲＥＳ、Ｑ−ＡＤＣＣＣＳＲＥＳに対して出力を行わず、探索ループの動作が止まったときに、補正係数平均化部ＡＤＣＣＣＡＶＥＵが除算処理を行って補正係数Ｉ−ＡＤＣＣＣ、Ｑ−ＡＤＣＣＣの平均化を行い、その結果を補正係数設定レジスタＩ−ＡＤＣＣＣＳＲＥＳ、Ｑ−ＡＤＣＣＣＳＲＥＳに対して行う。このことで、探索ループの動作の応答を早くしつつ、補正係数Ｉ−ＡＤＣＣＣ、Ｑ−ＡＤＣＣＣの平均化処理を行うことができる。

尚、補正係数精度設定レジスタＩ−ＡＤＣＣＣＡＳＲＥＳ、Ｑ−ＡＤＣＣＣＡＳＲＥＳのＸを大きくした場合、サンプル数を増やして平均化効果を高め高精度の補正係数Ｉ−ＡＤＣＣＣ、Ｑ−ＡＤＣＣＣを得ることができる。Ｘが小さい場合は低精度であるが、サンプル数が少ないため、補正係数Ｉ−ＡＤＣＣＣ、Ｑ−ＡＤＣＣＣの平均化処理の時間を短くできる。又、Ｘの値を２のべき乗と制限した場合、補正係数平均化部ＡＤＣＣＣＡＶＥＵは除算動作ではなく、ビットシフト動作にて動作可能となる。

１０．ＡＤ変換器用テスト信号生成回路（実施例４）
図１３は本実施の形態の半導体集積回路装置ＲＦＩＣにて用いられるテスト信号ＡＤＣ−ＴＳを生成するためのテスト信号生成回路ＡＤＣ−ＴＳＧＣの一実施例である。

同図に示す点線で囲まれているものがテスト信号生成回路ＡＤＣ−ＴＳＧＣである。テスト信号生成回路ＡＤＣ−ＴＳＧＣは、デジタル波形生成部ＤＷＧＵと、ＤＡ変換器ＤＷＧＵ−ＤＡＣとを持つ。ＤＡ変換器ＤＷＧＵ−ＤＡＣはデジタル波形生成部ＤＷＧＵの出力を受けてＤＡ変換することでテスト信号ＡＤＣ−ＴＳを生成する。テスト信号生成回路ＡＤＣ−ＴＳＧＣは半導体集積回路装置ＲＦＩＣ内に設けられる。

デジタル波形生成部ＤＷＧＵの出力は、ＡＤ変換器Ｉ−ＡＤＣ及びＡＤ変換器Ｑ−ＡＤＣのフルスケール（ＡＤ変換可能な電圧範囲）に近い振幅を持ち、十分に低い周波数の三角波等が好ましい。これは、テスト信号ＡＤＣ−ＴＳがＡＤ変換器Ｉ−ＡＤＣ及びＡＤ変換器Ｑ−ＡＤＣによりサンプリングされた際、このサンプリングされた電圧が十分に多様なパターンになるようにする。このことにより全ての補正係数Ｉ−ＡＤＣＣＣ及び補正係数Ｑ−ＡＤＣＣＣの探索を正常に収束させるためである。

ＤＡ変換器ＤＷＧＵ−ＤＡＣから出力されたテスト信号ＡＤＣ−ＴＳは雑音や歪が大きくても良い。デジタル補正処理では、補正係数Ｉ−ＡＤＣＣＣ及び補正係数Ｑ−ＡＤＣＣＣの探索を高精度に行うために、ＡＤ変換器Ｉ−ＡＤＣ及びＡＤ変換器Ｑ−ＡＤＣが厳密に等しい入力電圧をサンプリングすることが重要である。テスト信号ＡＤＣ−ＴＳは雑音や歪を含んでいても、ＡＤ変換器Ｉ−ＡＤＣ及びＡＤ変換器Ｑ−ＡＤＣが雑音や歪を含めて同時にサンプリングするために、ＡＤ変換器Ｉ−ＡＤＣ及びＡＤ変換器Ｑ−ＡＤＣのサンプリング電圧が厳密に同一に保たれる。よって、ＤＡ変換器ＤＷＧＵ−ＤＡＣの雑音や歪は許容できるため、ＤＡ変換器ＤＷＧＵ−ＤＡＣの設計が容易となる。

１１．ＡＤ変換器用テスト信号生成回路（実施例５）
図１４は本実施の形態の半導体集積回路装置ＲＦＩＣにて用いられるテスト信号ＡＤＣ−ＴＳを生成するためのテスト信号生成回路ＡＤＣ−ＴＳＧＣ２の一実施例である。

（１）構成
同図に示す点線で囲まれているものがテスト信号生成回路ＡＤＣ−ＴＳＧＣ２である。テスト信号生成回路ＡＤＣ−ＴＳＧＣ２は、チャージポンプＣＰとアナログ積分器ＡＩとを有する。チャージポンプＣＰは同図に示す（１）のようなクロック信号ＣＬＫを受け、電流を出力する。アナログ積分器ＡＩはチャージポンプＣＰの出力を受け、同図に示す（４）のようなテスト信号ＡＤＣ−ＴＳを出力する。テスト信号生成回路ＡＤＣ−ＴＳＧＣ２は半導体集積回路装置ＲＦＩＣ内に設けられる。

チャージポンプＣＰは上側電流源ＵＩＳとＰ型ＭＯＳトランジスタＰＭＯＳとＮ型ＭＯＳトランジスタＮＭＯＳと下側電流源ＢＩＳとを有する。電源電圧ＶＤＤから接地電圧ＧＮＤに向かって、同図に示されたような接続関係にて複数の構成要素が並んでいて、この並びは上側電流源ＵＩＳ、Ｐ型ＭＯＳトランジスタＰＭＯＳ、Ｎ型ＭＯＳトランジスタＮＭＯＳ、下側電流源ＢＩＳの順番である。すなわち、Ｐ型ＭＯＳトランジスタＰＭＯＳのソース端子が上側電流源ＵＩＳと接続され、Ｎ型ＭＯＳトランジスタＮＭＯＳのソース端子が下側電流源ＢＩＳに接続される。また、Ｐ型ＭＯＳトランジスタＰＭＯＳのドレイン端子とＮ型ＭＯＳトランジスタＮＭＯＳのドレイン端子とが接続される。Ｐ型ＭＯＳトランジスタＰＭＯＳ及びＮ型ＭＯＳトランジスタＮＭＯＳのゲートに同図に示す（１）のようなクロック信号ＣＬＫを受ける。クロック信号ＣＬＫがハイレベルのとき、同図に示す（３）のような経路にで下側電流源ＢＩＳに電流が流れる。クロック信号ＣＬＫがローレベルのとき、同図に示す（２）のような経路にて上側電流源ＵＩＳに電流が流れる。

アナログ積分器ＡＩはオペアンプＯＰ−Ａと帰還容量（コンデンサ）ＯＰＡ−ＦＣと帰還抵抗ＯＰＡ−ＦＲとを有する。オペアンプＯＰ−Ａは非反転入力端子に電源電圧ＶＤＤの１／２の電圧を受け、反転入力端子にチャージポンプＣＰの出力を受ける。帰還容量ＯＰＡ−ＦＣはオペアンプＯＰ−Ａの反転入力端子と出力との間に並列接続される。帰還抵抗ＯＰＡ−ＦＲは帰還容量ＯＰＡ−ＦＣと並列接続される。

（２）動作
テスト信号生成回路ＡＤＣ−ＴＳＧＣ２は以下のように動作する。テスト信号生成回路ＡＤＣ−ＴＳＧＣ２がクロック信号ＣＬＫを受けると、チャージポンプＣＰが動作し、同図に示す（１）及び（２）のような経路にて帰還容量ＯＰＡ−ＦＣに電流が流れる。同図に示す（２）のような経路で電流が流れるとき、テスト信号ＡＤＣ−ＴＳは減少するように変化する。同図に示す（３）のような経路で電流が流れるとき、テスト信号ＡＤＣ−ＴＳは増加するように変化する。その結果、同図に示す（４）のような三角波の形状のテスト信号ＡＤＣ−ＴＳがアナログ積分器ＡＩの出力として、テスト信号生成回路ＡＤＣ−ＴＳＧＣ２がテスト信号ＡＤＣ−ＴＳを出力する。帰還抵抗ＯＰＡ−ＦＲはテスト信号ＡＤＣ−ＴＳが電源電圧ＶＤＤ／２を中心とする振幅にて動作する波形とするための直流フィード用高抵抗である。クロック信号ＣＬＫの周波数が、テスト信号ＡＤＣ−ＴＳとしての三角波の周波数となる。

クロック信号ＣＬＫは、ＡＤ変換器Ｉ−ＡＤＣ用及びＡＤ変換器Ｑ−ＡＤＣ用のサンプリングクロックを分周して十分に低い周波数を持つものとする。三角波の振幅は、上側電流源ＵＩＳ及び下側電流源ＢＩＳの電流値、帰還容量ＯＰＡ−ＦＣの容量値にて設定し、ＡＤ変換器Ｉ−ＡＤＣ及びＡＤ変換器Ｑ−ＡＤＣのフルスケール近くまでの振幅を持つものとする。これらのことにより、補正係数Ｉ−ＡＤＣＣＣ及び補正係数Ｑ−ＡＤＣＣＣの探索が確実に収束できるようにする。実施例４と同様に、テスト信号ＡＤＣ−ＴＳに雑音や歪が含まれていても許容できるため、テスト信号生成回路ＡＤＣ−ＴＳＧＣ２の設計は容易である。

１２．ＡＤ変換器用テスト信号生成回路（実施例６）
図１５は本実施の形態の半導体集積回路装置ＲＦＩＣにて用いられるテスト信号ＡＤＣ−ＴＳを生成するためのテスト信号生成回路ＡＤＣ−ＴＳＧＣ３の一実施例である。

（１）構成
同図に示す点線で囲まれているものがテスト信号生成回路ＡＤＣ−ＴＳＧＣ３である。テスト信号生成回路ＡＤＣ−ＴＳＧＣ３は、実施例５と同様に、チャージポンプＣＰとアナログ積分器ＡＩとを有する。さらに、テスト信号生成回路ＡＤＣ−ＴＳＧＣ３はＡＤ変換器Ｉ−ＡＤＣ及びＡＤ変換器Ｑ−ＡＤＣとＡＤ変換器出力平均化部（平均化回路）ＩＱＡＤＣ−ＯＡＵとチャージポンプ制御回路ＣＰＣＣとを有する。（１）のようなクロック信号ＣＬＫを受け、電流を出力するチャージポンプＣＰ。チャージポンプCPの出力を受け、（４）のようなテスト信号ＡＤＣ−ＴＳを出力するアナログ積分器ＡＩ。チャージポンプの出力を受けるＡＤ変換器Ｉ−ＡＤＣ及びＡＤ変換器Ｑ−ＡＤＣ。ＡＤ変換器出力平均化部ＩＱＡＤＣ−ＯＡＵはＡＤ変換器Ｉ−ＡＤＣ及びＡＤ変換器Ｑ−ＡＤＣからの２つの出力を受けこの２つの出力を平均化して出力する。チャージポンプ制御回路ＣＰＣＣはＡＤ変換器出力平均化部ＩＱＡＤＣ−ＯＡＵからの出力を受け、チャージポンプＣＰに入力されるクロック信号ＣＬＫを生成する。ここでテスト信号生成回路ＡＤＣ−ＴＳＧＣ３はこれら構成要素によるループ回路として構成されている。テスト信号生成回路ＡＤＣ−ＴＳＧＣ３は半導体集積回路装置ＲＦＩＣ内に設けられる。

（２）動作
ＡＤ変換テスト動作時におけるテスト信号生成回路ＡＤＣ−ＴＳＧＣの動作について説明する。実施例６にて説明したように、同図に示す（２）及び（３）の経路で電流が流れることにより、同図に示す（４）のようなテスト信号ＡＤＣ−ＴＳがＡＤ変換器Ｉ−ＡＤＣ及びＡＤ変換器Ｑ−ＡＤＣに入力される。第一ディザー信号Ｄｉｔｈｅｒ１がＡＤ変換器Ｉ−ＡＤＣに入力され、第二ディザー信号Ｄｉｔｈｅｒ２がＡＤ変換器Ｑ−ＡＤＣに入力されている。ＡＤ変換器出力平均化部ＩＱＡＤＣ−ＯＡＵにてこれらディザー信号成分がキャンセルされて、同図に示す（５）のような信号が出力される。ＡＤ変換器出力平均化部ＩＱＡＤＣ−ＯＡＵの出力はテスト信号ＡＤＣ−ＴＳをＡＤ変換処理したものとなる。チャージポンプ制御回路ＣＰＣＣは同図に示す（５）のような信号を受ける。チャージポンプ制御回路ＣＰＣＣは同図に示す（５）のような信号が、第一閾値電圧Ｖｔｈ１を下回るとハイレベルの信号を出力する。そして、チャージポンプ制御回路ＣＰＣＣは第一閾値電圧Ｖｔｈ１よりも大きな第二閾値電圧Ｖｔｈ２を上回るとローレベルの信号を出力する。これにより同図に示す（１）のようなクロック信号ＣＬＫが生成されてチャージポンプＣＰに出力される。ループ回路としてのテスト信号生成回路ＡＤＣ−ＴＳＧＣ３は三角波発信器を構成しており、三角波としてのテスト信号ＡＤＣ−ＴＳが用いられて補正係数Ｉ−ＡＤＣＣＣ、Ｑ−ＡＤＣＣＣが生成される。

実施例５と比較して、三角波の振幅が第一閾値電圧Ｖｔｈ１及び第二閾値電圧Ｖｔｈ２により管理できるので、上側電流源ＵＩＳ、下側電流源ＢＩＳ、及び帰還容量ＯＰＡ−ＦＣのばらつきにより飽和するリスクを回避できる点が優れている。

実施例６における三角波の周波数は、第一閾値電圧Ｖｔｈ１、第二閾値電圧Ｖｔｈ２、上側電流源ＵＩＳ、下側電流源ＢＩＳ、及び帰還容量ＯＰＡ−ＦＣで決まるもので、実施例５のようにサンプリングクロックの整数分の１ではない。したがって、三角波の周波数がＡＤ変換器Ｉ−ＡＤＣ用及びＡＤ変換器Ｑ−ＡＤＣ用のサンプリングクロックの周波数と無関係にできる。これにより、ＡＤ変換器Ｉ−ＡＤＣ及びＡＤ変換器Ｑ−ＡＤＣにおける三角波のサンプリング電圧が多様なパターンとなり、補正係数Ｉ−ＡＤＣＣＣ、Ｑ−ＡＤＣＣＣの探索に有利となる点も優れている。

１３．その他の変形例
（１）ディザー信号
本実施の形態において、ＡＤ変換部Ｉ−ＡＤＣＵに入力されている第一ディザー信号Ｄｉｔｈｅｒ１はＡＤ変換部Ｑ−ＡＤＣＵに入力されている第二ディザー信号Ｄｉｔｈｅｒ２と絶対値が等しく、符号が逆なものとなっている。よって第一ディザー信号Ｄｉｔｈｅｒ１＝αとすると第二ディザー信号Ｄｉｔｈｅｒ２＝−αとなる。しかしながら必ずしもこのような関係は必要なく、第一ディザー信号Ｄｉｔｈｅｒ１＝２α、第二ディザー信号Ｄｉｔｈｅｒ２＝０でもよく、第一ディザー信号Ｄｉｔｈｅｒ１＝０、第二ディザー信号Ｄｉｔｈｅｒ２＝２αでもよい。このように第一、第二ディザー信号のうちのどちらか一方が０であり、他方が２αであってもよい。

（２）ミスマッチ
本実施の形態において、ＩＱ間補正部Ｉ／ＱＣＵがアナログ回路Ｒ−ＡＣにおけるミキサＲＩ−ＭＩＸから可変増幅器Ｉ−ＰＧＡまでのパスと、ミキサＲＱ−ＭＩＸから可変増幅器Ｑ−ＰＧＡまでのパスに起因する利得や位相、直流オフセットのミスマッチを検出し、補正するのが最も良い。しかしながら、利得や位相、直流オフセットのうちの少なくとも１つ（又は２つ）のミスマッチを検出し、補正する形態でも構わない。

（３）キャリブレーション処理
本実施の形態において、初期シーケンス期間において、アナログ回路Ｒ−ＡＣ及びアナログ回路Ｔ−ＡＣの以下の回路についてキャリブレーション処理を行っている。
（ａ）アナログ回路Ｒ−ＡＣ
ローノイズアンプＬＮＡ、フィルタＩ−ＦＩＬ、フィルタＱ−ＦＩＬ、可変増幅器Ｉ−ＰＧＡ、可変増幅器Ｑ−ＰＧＡ、クロックパルス生成器ＣＰＧ
（ｂ）アナログ回路Ｔ−ＡＣ
ＤＡ変換器Ｉ−ＤＡＣ、ＤＡ変換器Ｑ−ＤＡＣ、ローパスフィルタＩ−ＬＰＦ、ローパスフィルタＱ−ＬＰＦ、パワーアンプＰＡ
これら要素回路に対するキャリブレーション処理は初期シーケンス期間に限らず、ＡＤＣ補正モードＡＤＣ−ＣＭにて実行されてもよい。特に定期的に訪れる無信号期間にてキャリブレーション処理がなされる場合には、これらの要素回路の温度変動や電源電圧変動に対応したキャリブレーション処理結果が得られ、復調処理や変調処理の高精度化が図れる。更にこれら要素回路ごとにキャリブレーション処理の頻度や時間を設定できるようにしてもよい。この場合、各要素回路ごとに最適なキャリブレーション頻度や時間があるので、復調処理や変調処理の高精度化と消費電力の最適化が図れる。尚、これら要素回路のキャリブレーション、特にアナログ回路Ｒ−ＡＣの各要素回路のキャリブレーション処理はＩＱ補正モードＩ／ＱＣ−ＣＭの前に実行されるのがよい。理由としてＩＱ間補正部Ｉ／ＱＣＵはアナログ回路Ｒ−ＡＣにおけるミキサＲＩ−ＭＩＸから可変増幅器Ｉ−ＰＧＡまでのパスと、ミキサＲＱ−ＭＩＸから可変増幅器Ｑ−ＰＧＡまでのパスに起因する利得や位相、直流オフセットのミスマッチを検出し、補正するものである。よってミキサＲＩ−ＭＩＸから可変増幅器Ｉ−ＰＧＡまでのパスに存在する各要素回路やミキサＲＱ−ＭＩＸから可変増幅器Ｑ−ＰＧＡまでのパスに存在する各要素回路の各種オフセット等が最適に補正されていない場合、ＩＱ間補正部Ｉ／ＱＣＵにおける利得や位相、直流オフセットのミスマッチの検出及び補正処理が高精度に実行できないからである。

（４）ＩＱ補正用テスト信号
本実施の形態において、キャリブレーション信号生成回路Ｉ／ＱＣＵ−ＣＳＧはアナログＱ信号Ｔ−ＱＡのローパスフィルタＩ−ＬＰＦやローパスフィルタＱ−ＬＰＦにテスト信号Ｉ／ＱＣ−ＴＳを出力する構成となっている。しかしながら、ミキサＲＩ−ＭＩＸから可変増幅器Ｉ−ＰＧＡまでのパスやミキサＲＱ−ＭＩＸから可変増幅器Ｑ−ＰＧＡまでのパスをテスト信号Ｉ／ＱＣ−ＴＳが通ればいいので、ローノイズアンプＬＮＡとミキサＲＩ−ＭＩＸ及びミキサＲＱ−ＭＩＸとの間に直接テスト信号Ｉ／ＱＣ−ＴＳが入力される構成としてもよい。尚、ループスイッチＬ−ＳＷは、ミキサＲＩ−ＭＩＸから可変増幅器Ｉ−ＰＧＡまでのパスやミキサＲＱ−ＭＩＸから可変増幅器Ｑ−ＰＧＡまでのパスをテスト信号Ｉ／ＱＣ−ＴＳが通る必要があるために、図５に示すような場所に設けられている。切替回路Ｉ−ＳＣ及び切替回路Ｑ−ＳＣは、ミキサＲＩ−ＭＩＸから可変増幅器Ｉ−ＰＧＡまでのパスやミキサＲＱ−ＭＩＸから可変増幅器Ｑ−ＰＧＡまでのパスを通ることにより各要素回路のオフセット等のばらつきがＡＤ変換テスト動作に影響しないように、図５に示すような場所に設けられている。ミキサＲＩ−ＭＩＸからＡＤ変換器Ｉ−ＡＤＣとの間のパス、及びミキサＲＱ−ＭＩＸからＡＤ変換器Ｑ−ＡＤＣとの間のパスにあるフィルタと可変増幅アンプの配置の順番は逆でもよく、フィルタと可変増幅器がそれぞれ複数あり、交互にフィルタと可変増幅器とが繰り返されるように配置されていてもよい。

（５）ＡＤＣ
前記５の（４）〜（９）の構成又は機能において、第一ＡＤ変換器は図５に記載されているＡＤ変換器Ｉ−ＡＤＣであってもよく、第二ＡＤ変換器は図５に記載されているＡＤ変換器Ｑ−ＡＤＣであってもよい。第一ＡＤ変換器はアナログ回路Ｒ−ＡＣとデジタル処理部ＤＯＵとの間に設けられる、参考図１〜参考図４のいずれかのＡＤＣであってもよい。この場合には参考図１〜参考図４のＡＤＣのアナログ信号（Ｉｎｐｕｔ）がＩ信号用可変増幅器Ｉ−ＰＧＡの出力から入力され、参考図１〜参考図４のＡＤＣのデジタル信号（Ｏｕｔｐｕｔ）がＩＱ間補正部Ｉ／ＱＣＵのデジタルＩ信号Ｒ−ＩＤを受ける入力部に入力する。第二ＡＤ変換器はアナログ回路Ｒ−ＡＣとデジタル処理部ＤＯＵとの間に設けられる、参考図１〜参考図４のいずれかのＡＤＣであってもよい。この場合には参考図１〜参考図４のＡＤＣのアナログ信号（Ｉｎｐｕｔ）が可変増幅器Ｑ−ＰＧＡの出力から入力され、参考図１〜参考図４のＡＤＣのデジタル信号（Ｏｕｔｐｕｔ）がＩＱ間補正部Ｉ／ＱＣＵのデジタルＱ信号Ｒ−ＱＤを受ける入力部に入力する。要はＩ信号パスのＡＤＣはアナログＩ信号Ｒ−ＩＡを受けデジタル補正処理することによりＡＤ変換処理を行ってデジタルＩ信号Ｒ−ＩＤを生成するものであればよい。同じくＱ信号パスのＡＤＣはアナログＱ信号Ｒ−ＱＡを受けデジタル補正処理することによりＡＤ変換処理を行ってデジタルＱ信号Ｒ−ＱＤを生成するものであればよい。尚、第一ＡＤ変換器に参考図１、参考図３及び参考図４のいずれかのＡＤＣを適用する場合、切替回路Ｉ−ＳＣを参考図１、参考図３及び参考図４のいずれかのＡＤＣの前段に接続し、第一モードと第二モードの間にてＡＤ変換器用テスト信号の入力と可変増幅器Ｉ−ＰＧＡの出力が切り替えられる構成とすればよい。第二ＡＤ変換器に参考図１、参考図３及び参考図４のいずれかのＡＤＣを適用する場合、切替回路Ｑ−ＳＣを参考図１、参考図３及び参考図４のいずれかのＡＤＣの前段に接続し、第一モードと第二モードの間にてＡＤ変換器用テスト信号の入力と可変増幅器Ｑ−ＰＧＡの出力が切り替えられる構成とすればよい。

（実施の形態２）
以下、図面を参照しながら本実施の形態の半導体集積回路装置及びこの半導体集積回路装置を含む通信システムの構成と半導体集積回路装置について詳細に説明する。図１６は半導体集積回路装置を含む通信システムの構成図である。

実施の形態１の通信システムと同じ部分もあるが、異なる点も幾つかあり、そこを中心に説明する。

実施の形態１ではアンテナは１つであったが、本実施の形態ではアンテナが２つあり、それに伴い、受信用アナログ回路が２つある。さらにその後段のＩ及びＱ信号用のＡＤ変換器の構成が変更されている。更にデジタル処理部の構成が変更されている。

１．通信システム
本実施の形態の通信システムは、構成要素が実施の形態１とは異なり、第一アンテナＡＮＴ１と第二アンテナＡＮＴ２と半導体集積回路装置ＲＦＩＣ２とベースバンド処理部ＢＢＵを有する。第一アンテナＡＮＴ１は外部からの通信信号としての第一高周波信号ＨＦＳ１を受ける。第二アンテナＡＮＴ２は第一高周波信号ＨＦＳ１と同一種類の信号であって物理的に離れた位置の信号である第二高周波信号ＨＦＳ２を受ける。なお、ベースバンド処理部ＢＢＵは実施の形態１と同じものである。

２．半導体集積回路装置
（１）構成
半導体集積回路装置ＲＦＩＣ２は、構成要素が実施の形態１とは異なる第一アナログ回路Ｒ−ＡＣ１と第二アナログ回路Ｒ−ＡＣ２とＡＤ変換器Ｒ−ＡＤＣとを有する。さらに、半導体集積回路装置ＲＦＩＣ２は、デジタル処理部ＤＯＵ２とアナログ回路Ｔ−ＡＣ２とを有する。

第一アナログ回路Ｒ−ＡＣ１は、同図に示す鎖線で囲われているものである。第一アナログ回路Ｒ−ＡＣ１は第一アンテナＡＮＴ１を介して第一高周波信号ＨＦＳ１を受け、アナログＩ信号Ｌ１Ｒ−ＩＡと、アナログＩ信号Ｌ１Ｒ−ＩＡと位相が９０度ずれているようなアナログＱ信号Ｌ１Ｒ−ＱＡとを生成する。第二アナログ回路Ｒ−ＡＣ２は同図に示す鎖線で囲われているものである。第二アナログ回路Ｒ−ＡＣ２は第二アンテナＡＮＴ２を介して第二高周波信号ＨＦＳ２を受け、アナログＩ信号Ｌ２Ｒ−ＩＡと、アナログＩ信号Ｌ２Ｒ−ＩＡと位相が９０度ずれているようなアナログＱ信号Ｌ２Ｒ−ＱＡとを生成する。ＡＤ変換器Ｒ−ＡＤＣは同図に示す鎖線で囲われているものである。ＡＤ変換器Ｒ−ＡＤＣはアナログＩ信号Ｌ１Ｒ−ＩＡを受けてこの信号をＡＤ変換処理してデジタルＩ信号Ｌ１Ｒ−ＩＤを生成する。また、ＡＤ変換器Ｒ−ＡＤＣはアナログＱ信号Ｌ１Ｒ−ＱＡを受けてこの信号をＡＤ変換処理してデジタルＱ信号Ｌ１Ｒ−ＱＤを生成する。また、ＡＤ変換器Ｒ−ＡＤＣはアナログＩ信号Ｌ２Ｒ−ＩＡを受けてこの信号をＡＤ変換処理してデジタルＩ信号Ｌ２Ｒ−ＩＤを生成する。また、ＡＤ変換器Ｒ−ＡＤＣはアナログＱ信号Ｌ２Ｒ−ＱＡを受けてこの信号をＡＤ変換処理してデジタルＱ信号Ｌ２Ｒ−ＱＤを生成する。

受信用アナログ回路に関して、実施の形態１のアナログ回路Ｒ−ＡＣはループスイッチＬ−ＳＷを有していたが、その代わりに本実施の形態の第一アナログ回路Ｒ−ＡＣ１及びアナログ回路Ｔ−ＡＣではループ切替回路Ｌ−ＳＣとなっている。ＩＱ間補正テスト動作時にはループ切り替え回路Ｌ−ＳＣが出力足し合わせ部Ｔ−ＯＡＵの出力と、第一アナログ回路Ｒ−ＡＣ１及び第二アナログ回路Ｒ−ＡＣ２の受信ミキサの入力とを接続する。ＩＱ間補正本番動作ではこの接続を切断する。ループ切替回路Ｌ−ＳＣ及びクロックパルス生成器ＣＰＧはアナログ回路Ｔ−ＡＣ２と第一アナログ回路Ｒ−ＡＣ１と第二アナログ回路Ｒ−ＡＣ２とで共有されている。送受信切替スイッチＴＲ−ＳＷはアナログ回路Ｔ−ＡＣ２と第一アナログ回路Ｒ−ＡＣ１とで共有されており、第二アナログ回路Ｒ−ＡＣ２とは共有されていない。アナログ回路Ｔ−ＡＣ２の出力は送受信切替スイッチＴＲ−ＳＷを介して第一アンテナＡＮＴ１を介して外部に送信される。第一ミキサ信号は第一アナログ回路Ｒ−ＡＣ１及び第二アナログ回路Ｒ−ＡＣ２に出力され、第二ミキサ信号は第一アナログ回路Ｒ−ＡＣ１及び第二アナログ回路Ｒ−ＡＣ２に出力される。これら以外は、実施の形態１のアナログ回路Ｒ−ＡＣと第一アナログ回路Ｒ−ＡＣ１及び第二アナログ回路Ｒ−ＡＣ２との間では特に構成上の違いはない。説明するまでも無いが、入力される信号が上述のように変更されているために、内部で処理される信号もこの変更に伴って変更される。

ＡＤ変換器Ｒ−ＡＤＣは切替回路ＡＤＣ−ＳＣを持つ。切替回路ＡＤＣ−ＳＣは、ＡＤ変換テスト動作時には、後段のＡＤ変換部に共通のテスト信号ＡＤＣ−ＴＳを出力する。切替回路ＡＤＣ−ＳＣは、ＡＤ変換本番動作時には、アナログＩ信号Ｌ１Ｒ−ＩＡとアナログＱ信号Ｌ１Ｒ−ＱＡ、アナログＩ信号Ｌ２Ｒ−ＩＡとアナログＱ信号Ｌ２Ｒ−ＱＡとをそれぞれに対応する後段のＡＤ変換部に出力する。ＡＤ変換器Ｒ−ＡＤＣはＡＤ変換部Ｌ１Ｉ−ＡＤＣＵとＡＤ変換部Ｌ２Ｉ−ＡＤＣＵとデジタル補正部ＤＣＵＩＬ１＆Ｌ２とを有する。ＡＤ変換器Ｒ−ＡＤＣはＡＤ変換部Ｌ１Ｑ−ＡＤＣＵとＡＤ変換部Ｌ２Ｑ−ＡＤＣＵとデジタル補正部ＤＣＵＱＬ１＆Ｌ２とを持つ。

デジタル補正部ＤＣＵＩＬ１＆Ｌ２は補正係数設定レジスタＬ１Ｉ−ＡＤＣＣＣＳＲＥＳと補正係数設定レジスタＬ２Ｉ−ＡＤＣＣＣＳＲＥＳとを有する。補正係数設定レジスタＬ１Ｉ−ＡＤＣＣＣＳＲＥＳはＡＤ変換部Ｌ１Ｉ−ＡＤＣＵからのデジタル出力に対するデジタル補正処理用の補正係数を格納するためのものである。補正係数設定レジスタＬ２Ｉ−ＡＤＣＣＣＳＲＥＳはＡＤ変換部Ｌ２１Ｉ−ＡＤＣＵからのデジタル出力に対するデジタル補正処理用の補正係数を格納するためのものである。

デジタル補正部ＤＣＵＱＬ１＆Ｌ２は補正係数設定レジスタＬ１Ｑ−ＡＤＣＣＣＳＲＥＳと補正係数設定レジスタＬ２Ｑ−ＡＤＣＣＣＳＲＥＳとを有する。補正係数設定レジスタＬ１Ｑ−ＡＤＣＣＣＳＲＥＳはＡＤ変換部Ｌ１Ｑ−ＡＤＣＵからのデジタル出力に対するデジタル補正処理用の補正係数を格納するためのものである。補正係数設定レジスタＬ２Ｑ−ＡＤＣＣＣＳＲＥＳはＡＤ変換部Ｌ２１Ｑ−ＡＤＣＵからのデジタル出力に対するデジタル補正処理用の補正係数を格納するためのものである。

デジタル処理部ＤＯＵ２とアナログ回路Ｔ−ＡＣ２については、後述する。

（２）動作
（ａ）ＡＤ変換テスト動作
ＡＤ変換テスト動作時は以下のように動作する。テスト信号ＡＤＣ−ＴＳが切替回路ＡＤＣ−ＳＣを介してＡＤ変換部Ｌ１Ｉ−ＡＤＣＵに入力され、ＡＤ変換部Ｌ１Ｑ−ＡＤＣＵに入力され、ＡＤ変換部Ｌ２Ｉ−ＡＤＣＵに入力され、ＡＤ変換部Ｌ２Ｑ−ＡＤＣＵに入力される。

ＡＤ変換部Ｌ１Ｉ−ＡＤＣＵはテスト信号ＡＤＣ−ＴＳに加えて第一ディザー信号Ｄｉｔｈｅｒ１が入力され、これら入力をＡＤ変換処理してその結果をデジタル補正部ＤＣＵＩＬ１＆Ｌ２に出力する。ＡＤ変換部Ｌ２Ｉ−ＡＤＣＵはテスト信号ＡＤＣ−ＴＳに加えて第二ディザー信号Ｄｉｔｈｅｒ２が入力され、これら入力をＡＤ変換処理してその結果をデジタル補正部ＤＣＵＩＬ１＆Ｌ２に出力する。

ＡＤ変換部Ｌ１Ｑ−ＡＤＣＵはテスト信号ＡＤＣ−ＴＳに加えて第一ディザー信号Ｄｉｔｈｅｒ１が入力され、これら入力をＡＤ変換処理してその結果をデジタル補正部ＤＣＵＱＬ１＆Ｌ２に出力する。ＡＤ変換部Ｌ２Ｑ−ＡＤＣＵはテスト信号ＡＤＣ−ＴＳに加えて第二ディザー信号Ｄｉｔｈｅｒ２が入力され、これら入力をＡＤ変換処理してその結果をデジタル補正部ＤＣＵＱＬ１＆Ｌ２に出力する。

デジタル補正部ＤＣＵＩＬ１＆Ｌ２はＡＤ変換部Ｌ１Ｉ−ＡＤＣＵからのデジタル出力をデジタル補正処理した補正結果と、ＡＤ変換部Ｌ２Ｉ−ＡＤＣＵからのデジタル出力をデジタル補正処理した補正結果とを求める。これら求められた補正結果に基づいて、補正係数設定レジスタＬ１Ｉ−ＡＤＣＣＣＳＲＥＳに格納されるべき補正係数Ｌ１Ｉ−ＡＤＣＣＣを決定して格納し、補正係数設定レジスタＬ２Ｉ−ＡＤＣＣＣＳＲＥＳに格納されるべき補正係数Ｌ２Ｉ−ＡＤＣＣＣを決定して格納する。

デジタル補正部ＤＣＵＱＬ１＆Ｌ２はＡＤ変換部Ｌ１Ｑ−ＡＤＣＵからのデジタル出力をデジタル補正処理した補正結果と、ＡＤ変換部Ｌ２Ｑ−ＡＤＣＵからのデジタル出力をデジタル補正処理した補正結果とを求める。これら求められた補正結果に基づいて、補正係数設定レジスタＬ１Ｑ−ＡＤＣＣＣＳＲＥＳに格納されるべき補正係数Ｌ１Ｑ−ＡＤＣＣＣを決定して格納し、補正係数設定レジスタＬ２Ｑ−ＡＤＣＣＣＳＲＥＳに格納されるべき補正係数Ｌ２Ｑ−ＡＤＣＣＣを決定して格納する。

（ｂ）ＡＤ変換本番動作
ＡＤ変換本番動作の時には以下のように動作する。アナログＩ信号Ｌ１Ｒ−ＩＡが切替回路ＡＤＣ−ＳＣを介してＡＤ変換部Ｌ１Ｉ−ＡＤＣＵに入力され、アナログＩ信号Ｌ２Ｒ−ＩＡが切替回路ＡＤＣ−ＳＣを介してＡＤ変換部Ｌ２Ｉ−ＡＤＣＵに入力される。アナログＱ信号Ｌ１Ｒ−ＱＡが切替回路ＡＤＣ−ＳＣを介してＡＤ変換部Ｌ１Ｑ−ＡＤＣＵに入力され、アナログＱ信号Ｌ２Ｒ−ＱＡが切替回路ＡＤＣ−ＳＣを介してＡＤ変換部Ｌ２Ｑ−ＡＤＣＵに入力される。

ＡＤ変換部Ｌ１Ｉ−ＡＤＣＵにはアナログＩ信号Ｌ１Ｒ−ＩＡが入力され、この入力をＡＤ変換処理してその結果をデジタル補正部ＤＣＵＩＬ１＆Ｌ２に出力する。ＡＤ変換部Ｌ２Ｉ−ＡＤＣＵにはアナログＩ信号Ｌ２Ｒ−ＩＡが入力され、この入力をＡＤ変換処理してその結果をデジタル補正部ＤＣＵＩＬ１＆Ｌ２に出力する。ＡＤ変換部Ｌ１Ｑ−ＡＤＣＵにはアナログＱ信号Ｌ１Ｒ−ＱＡが入力され、この入力をＡＤ変換処理してその結果をデジタル補正部ＤＣＵＱＬ１＆Ｌ２に出力する。ＡＤ変換部Ｌ２Ｑ−ＡＤＣＵにはアナログＱ信号Ｌ２Ｒ−ＱＡが入力され、この入力をＡＤ変換処理してその結果をデジタル補正部ＤＣＵＱＬ１＆Ｌ２に出力する。

デジタル補正部ＤＣＵＩＬ１＆Ｌ２はＡＤ変換部Ｌ１Ｉ−ＡＤＣＵからの出力を補正係数設定レジスタＬ１Ｉ−ＡＤＣＣＣＳＲＥＳに格納されている補正係数Ｌ１Ｉ−ＡＤＣＣＣを用いてデジタル補正処理することで、ＡＤ変換器Ｒ−ＡＤＣにおけるＡＤ変換処理結果としてデジタルＩ信号Ｌ１Ｒ−ＩＤを出力する。デジタル補正部ＤＣＵＩＬ１＆Ｌ２はＡＤ変換部Ｌ２Ｉ−ＡＤＣＵからの出力を補正係数設定レジスタＬ２Ｉ−ＡＤＣＣＣＳＲＥＳに格納されている補正係数Ｌ２Ｉ−ＡＤＣＣＣを用いてデジタル補正処理することで、ＡＤ変換器Ｒ−ＡＤＣにおけるＡＤ変換処理結果としてデジタルＩ信号Ｌ２Ｒ−ＩＤを出力する。

デジタル補正部ＤＣＵＱＬ１＆Ｌ２はＡＤ変換部Ｌ１Ｑ−ＡＤＣＵからの出力を補正係数設定レジスタＬ１Ｑ−ＡＤＣＣＣＳＲＥＳに格納されている補正係数Ｌ１Ｑ−ＡＤＣＣＣを用いてデジタル補正処理することで、ＡＤ変換器Ｒ−ＡＤＣにおけるＡＤ変換処理結果としてデジタルＱ信号Ｌ１Ｒ−ＱＤを出力する。デジタル補正部ＤＣＵＱＬ１＆Ｌ２はＡＤ変換部Ｌ２Ｑ−ＡＤＣＵからの出力を補正係数設定レジスタＬ２Ｑ−ＡＤＣＣＣＳＲＥＳに格納されている補正係数Ｌ２Ｑ−ＡＤＣＣＣを用いてデジタル補正処理することで、ＡＤ変換器Ｒ−ＡＤＣにおけるＡＤ変換処理結果としてデジタルＱ信号Ｌ２Ｒ−ＱＤを出力する。

尚、各ＡＤ変換部の内部構成及び動作は実施の形態１のＡＤ変換部と同じである。各デジタル補正部の内部構成及び動作は実施の形態１のデジタル補正部と基本的に同じであるが、ＡＤ変換用の補正係数設定レジスタが、実施の形態１のものから上述したような本実施の形態のものに入れ替えられている。よって入れ替えられている箇所を除いては、実施の形態１の図７及びその説明箇所に記載したものに準拠したものとなっている。説明するまでも無いが、入力される信号が上述のように変更されているために、内部で処理される信号もこの変更に伴って変更される。

３．デジタル処理部
（１）構成
デジタル処理部ＤＯＵ２は、実施の形態１と異なり、ＩＱ間補正部Ｌ１Ｉ／ＱＣＵとＩＱ間補正部Ｌ２Ｉ／ＱＣＵとを持つ。ＩＱ間補正部Ｌ１Ｉ／ＱＣＵは、アナログ回路Ｒ−ＡＣ１におけるI信号系のミキサから可変増幅器までのパスと、Q信号系のミキサから可変増幅器までのパスとに起因する利得や位相、直流オフセットのミスマッチを検出する。そして、ＩＱ間補正部Ｌ１Ｉ／ＱＣＵは、検出したミスマッチを補正して、補正デジタルＩ信号Ｌ１−ＣＩＤ及び補正デジタルＱ信号Ｌ１−ＣＱＤを出力する。ＩＱ間補正部Ｌ２Ｉ／ＱＣＵは、アナログ回路Ｒ−ＡＣ２におけるI信号系のミキサから可変増幅器までのパスと、Q信号系のミキサから可変増幅器までのパスとに起因する利得や位相、直流オフセットのミスマッチを検出する。そして、ＩＱ間補正部Ｌ２Ｉ／ＱＣＵは、検出したミスマッチを補正して、補正デジタルＩ信号Ｌ２−ＣＩＤ及び補正デジタルＱ信号Ｌ２−ＣＱＤを出力する。デジタル処理部ＤＯＵ２はこれら補正デジタル信号に対して必要なデジタル処理を施してベースバンド信号を生成してベースバンド処理部ＢＢＵに送信する。デジタル処理部ＤＯＵ２は不必要なら何らのデジタル処理を施さない。その場合はこれら補正デジタル信号は復調されたベースバンド信号となる。

ＩＱ間補正部Ｌ１Ｉ／ＱＣＵは補正係数設定レジスタＬ１Ｉ−Ｉ／ＱＣＵＣＣＳＲＥＳと補正係数設定レジスタＬ１Ｑ−Ｉ／ＱＣＵＣＣＳＲＥＳとを有する。補正係数設定レジスタＬ１Ｉ−Ｉ／ＱＣＵＣＣＳＲＥＳはデジタルＩ信号Ｌ１Ｒ−ＩＤの処理のための補正係数Ｌ１Ｉ−Ｉ／ＱＣＵＣＣを格納する。補正係数設定レジスタＬ１Ｑ−Ｉ／ＱＣＵＣＣＳＲＥＳはデジタルＱ信号Ｌ１Ｒ−ＱＤの処理のための補正係数Ｌ１Ｑ−Ｉ／ＱＣＵＣＣを格納する。

ＩＱ間補正部Ｌ２Ｉ／ＱＣＵは補正係数設定レジスタＬ２Ｉ−Ｉ／ＱＣＵＣＣＳＲＥＳと補正係数設定レジスタＬ２Ｑ−Ｉ／ＱＣＵＣＣＳＲＥＳとを有する。補正係数設定レジスタＬ２Ｉ−Ｉ／ＱＣＵＣＣＳＲＥＳはデジタルＩ信号Ｌ２Ｒ−ＩＤの処理のための補正係数Ｌ２Ｉ−Ｉ／ＱＣＵＣＣを格納する。補正係数設定レジスタＬ２Ｑ−Ｉ／ＱＣＵＣＣＳＲＥＳはデジタルＱ信号Ｌ２Ｒ−ＱＤの処理のための補正係数Ｌ２Ｑ−Ｉ／ＱＣＵＣＣを格納する。

尚、各ＩＱ間補正部の内部構成は実施の形態１のＩＱ間補正部と基本的に同じ構成である。しかし、ＩＱ間補正用の補正係数設定レジスタが、実施の形態１のものから上述したような本実施の形態のものに入れ替えられている。よって入れ替えられている箇所を除いては、実施の形態１の図８及びその説明箇所に記載したものに準拠したものとなっている。説明するまでも無いが、入力される信号が上述のように変更されているために、内部で処理される信号もこの変更に伴って変更される。

（２）動作
各ＩＱ間補正部のＩＱ間補正テスト動作及びＩＱ間補正本番動作に関して、実施の形態１のＩＱ間補正部の動作と基本的に同じである。しかし、ＩＱ間補正部に入力される受信デジタル信号及びＩＱ間補正部から出力される補正デジタル信号が、実施の形態１のものから上述したような本実施の形態のものに入れ替えられている。更にＩＱ間補正用の補正係数が実施の形態１のものから上述したような本実施の形態のものに入れ替えられている。説明するまでも無いが、入力される信号が上述のように変更されているために、内部で処理される信号もこの変更に伴って変更される。

（３）ＡＤ変換処理モード
（ａ）経路１＆２間補正モード
デジタル処理部ＤＯＵ２には更にＡＤ変換処理モードレジスタＡＤＣＭＲＥＳが設けられる。本実施の形態において、今まで述べたＡＤ変換器Ｒ−ＡＤＣのＡＤ変換処理は、以下のような形となる。第一アンテナＡＮＴ１から第一アナログ回路Ｒ−ＡＣ１を通ってきた経路１のＩ信号であるアナログＩ信号Ｌ１Ｒ−ＩＡと、第二アンテナＡＮＴ２から第二アナログ回路Ｒ−ＡＣ２を通ってきた経路２のＩ信号であるアナログＩ信号Ｌ２Ｒ−ＩＡとを用いて、ＡＤ変換テスト動作時にＡＤ変換用の補正係数を算出する。そして、ＡＤ変換本番操作時にＡＤ変換テスト動作時に求められたＡＤ変換用の補正係数を用いてＡＤ変換処理することで、デジタルＩ信号Ｌ１Ｒ−ＩＤ及びデジタルＩ信号Ｌ２Ｒ−ＩＤを生成する。同じく、今まで述べたＡＤ変換器Ｒ−ＡＤＣのＡＤ変換処理は、以下のような形となる。第一アンテナＡＮＴ１から第一アナログ回路Ｒ−ＡＣ１を通ってきた経路１のＱ信号であるアナログＱ信号Ｌ１Ｒ−ＱＡと、第二アンテナＡＮＴ２から第二アナログ回路Ｒ−ＡＣ２を通ってきた経路２のＱ信号であるアナログＩ信号Ｌ２Ｒ−ＱＡとを用いて、ＡＤ変換テスト動作時にＡＤ変換用の補正係数を算出する。そして、ＡＤ変換本番操作時にＡＤ変換テスト動作時に求められたＡＤ変換用の補正係数を用いてＡＤ変換処理することで、デジタルＱ信号Ｌ１Ｒ−ＱＤ及びデジタルＱ信号Ｌ２Ｒ−ＱＤを生成する。この場合、ＡＤ変換処理モードレジスタＡＤＣＭＲＥＳには経路１＆２間補正モードが設定されている。ベースバンド処理部ＢＢＵがＡＤ変換処理モードレジスタＡＤＣＭＲＥＳのモード設定を可能としている。

（ｂ）ＩＱ間補正モード
ＡＤ変換処理モードレジスタＡＤＣＭＲＥＳにＩＱ間補正モードが設定された場合、以下のような動作をＡＤ変換器Ｒ−ＡＤＣが行う。第一アンテナＡＮＴ１から第一アナログ回路Ｒ−ＡＣ１を通ってきた経路１のＩ信号であるアナログＩ信号Ｌ１Ｒ−ＩＡと、第一アンテナＡＮＴ１から第一アナログ回路Ｒ−ＡＣ１を通ってきた経路１のＱ信号であるアナログＱ信号Ｌ１Ｒ−ＱＡとを用いて、ＡＤ変換テスト動作時にＡＤ変換用の補正係数を算出する。そして、ＡＤ変換本番操作時にＡＤ変換テスト動作時に求められたＡＤ変換用の補正係数を用いてＡＤ変換処理することで、デジタルＩ信号Ｌ１Ｒ−ＩＤ及びデジタルＱ信号Ｌ１Ｒ−ＱＤを生成する。同じく、ＡＤ変換器Ｒ−ＡＤＣのＡＤ変換処理は、以下のような形となる。第二アンテナＡＮＴ２から第二アナログ回路Ｒ−ＡＣ２を通ってきた経路２のＩ信号であるアナログＩ信号Ｌ２Ｒ−ＩＡと、第二アンテナＡＮＴ２から第二アナログ回路Ｒ−ＡＣ２を通ってきた経路２のＱ信号であるアナログＩ信号Ｌ２Ｒ−ＱＡを用いて、ＡＤ変換テスト動作時にＡＤ変換用の補正係数を算出する。そして、ＡＤ変換本番操作時にＡＤ変換テスト動作時に求められたＡＤ変換用の補正係数を用いてＡＤ変換処理することで、デジタルＩ信号Ｌ２Ｒ−ＩＤ及びデジタルＱ信号Ｌ２Ｒ−ＱＤを生成する。

ＡＤ変換処理モードレジスタＡＤＣＭＲＥＳにＩＱ間補正モードが設定された場合の動作を達成するために、信号入出力及びＡＤ変換用の補正係数設定レジスタに格納されるＡＤ変換用の補正係数が以下のように変更される。
（い）ＡＤ変換部Ｌ１Ｉ−ＡＤＣＵの出力がデジタル補正部ＤＣＵＱＬ１＆Ｌ２に入力される
（ろ）ＡＤ変換部Ｌ２Ｑ−ＡＤＣＵの出力がデジタル補正部ＤＣＵＩＬ１＆Ｌ２に入力される
（は）補正係数設定レジスタＬ２Ｑ−ＡＤＣＣＣＳＲＥＳに補正係数Ｌ１Ｉ−ＡＤＣＣＣが格納される
（に）補正係数設定レジスタＬ１Ｉ−ＡＤＣＣＣＳＲＥＳに補正係数Ｌ２Ｑ−ＡＤＣＣＣが格納される
（ほ）デジタル補正部ＤＣＵＩＬ１＆Ｌ２からデジタルＱ信号Ｌ２Ｒ−ＱＤが出力され、この出力されたデジタルＱ信号Ｌ２Ｒ−ＱＤはＩＱ間補正部Ｌ２Ｉ／ＱＣＵに入力される
（へ）デジタル補正部ＤＣＵＱＬ１＆Ｌ２からデジタルＩ信号Ｌ１Ｒ−ＩＤが出力され、この出力されたデジタルＩ信号Ｌ１Ｒ−ＩＤはＩＱ間補正部Ｌ１Ｉ／ＱＣＵに入力される
ＡＤ変換テスト動作及びＡＤ変換本番動作においても、以上の変更に従って信号入出力及びＡＤ変換用の補正係数設定レジスタに格納されるＡＤ変換用の補正係数が変更される。ＡＤ変換器Ｒ−ＡＤＣ内部においても、入力される信号が上述のように変更されているために、内部で処理される信号もこの変更に伴って変更される。

４．その他
尚、本実施の形態の半導体集積回路装置ＲＦＩＣ２を含む通信システムの動作に関しては、実施の形態１の図６及びその説明箇所に準拠したものとなる。

アナログ回路Ｔ−ＡＣ２に関しては、上述したような、クロックパルス生成器ＣＰＧ及びループ切替回路Ｌ−ＳＣに関しては、実施の形態１のものと異なる部分がある。それ以外は実施の形態１の図５及びその説明箇所に準拠したものとなる。
５．まとめ
本実施の形態によれば、以下の作用効果が得られる。
（１）ＡＤＣ補正モードＡＤＣ−ＣＭ（フォアグラウンド補正における第一モードに対応）において、ＡＤ変換部Ｌ１Ｉ−ＡＤＣＵ、ＡＤ変換部Ｌ１Ｑ−ＡＤＣＵ、ＡＤ変換部Ｌ２Ｉ−ＡＤＣＵ、及びＡＤ変換部Ｌ２Ｑ−ＡＤＣＵに共通にテスト信号ＡＤＣ−ＴＳが入力される。補正係数Ｌ１Ｉ−ＡＤＣＣＣ及び補正係数Ｌ２Ｉ−ＡＤＣＣＣが、ＡＤ変換部Ｌ１Ｉ−ＡＤＣＵ及びＡＤ変換部Ｌ２Ｉ−ＡＤＣＵからの出力をデジタル補正部ＤＣＵＩＬ１＆Ｌ２がデジタル処理することによって算出される。補正係数Ｌ１Ｑ−ＡＤＣＣＣ及び補正係数Ｌ２Ｑ−ＡＤＣＣＣが、ＡＤ変換部Ｌ１Ｑ−ＡＤＣＵ及びＡＤ変換部Ｌ２Ｑ−ＡＤＣＵからの出力をデジタル補正部ＤＣＵＱＬ１＆Ｌ２がデジタル補正処理することによって算出される。 更にＩＱ補正モードＩ／ＱＣＵ−ＣＭ又は受信信号処理モードＲＳＰＭ（フォアグラウンド補正における第二モードに対応）において、ＡＤＣ補正モードＡＤＣ−ＣＭにて求められた補正係数Ｌ１Ｉ−ＡＤＣＣＣ、及び補正係数Ｌ２Ｉ−ＡＤＣＣＣを用いてデジタル補正処理することで、アナログＩ信号Ｌ１Ｒ−ＩＡがＡＤ変換処理されてデジタルＩ信号Ｌ１Ｒ−ＩＤが出力され、アナログＩ信号Ｌ２Ｒ−ＩＡがＡＤ変換処理されてデジタルＩ信号Ｌ２Ｒ−ＩＤが出力される。ＡＤＣ補正モードＡＤＣ−ＣＭにて求められた補正係数Ｌ１Ｑ−ＡＤＣＣＣ、及び補正係数Ｌ２Ｑ−ＡＤＣＣＣを用いてデジタル補正処理することで、アナログＱ信号Ｌ１Ｒ−ＱＡがＡＤ変換処理されてデジタルＱ信号Ｌ１Ｒ−ＱＤが出力され、アナログＱ信号Ｌ２Ｒ−ＱＡがＡＤ変換処理されてデジタルＱ信号Ｌ２Ｒ−ＱＤが出力される。

前記（１）の構成又は機能を有することにより、ＡＤ変換部Ｌ１Ｉ−ＡＤＣＵ、ＡＤ変換部Ｌ２Ｉ−ＡＤＣＵ、デジタル補正部ＤＣＵＩＬ１＆Ｌ２はＡＤＣ補正モードＡＤＣ−ＣＭにおいては補正係数Ｌ１Ｉ−ＡＤＣＣＣ及び補正係数Ｌ２Ｉ−ＡＤＣＣＣを算出するために用いられる。更にＩＱ補正モードＩ／ＱＣＵ−ＣＭ又は受信信号処理モードＲＳＰＭにおいてはアナログＩ信号Ｌ１Ｒ−ＩＡ及びアナログＩ信号Ｌ２Ｒ−ＩＡをＡＤ変換動作するためにも用いられる。更に、ＡＤ変換部Ｌ１Ｑ−ＡＤＣＵ、ＡＤ変換部Ｌ２Ｑ−ＡＤＣＵ、及びデジタル補正部ＤＣＵＱＬ１＆Ｌ２はＡＤＣ補正モードＡＤＣ−ＣＭにおいては補正係数Ｌ１Ｑ−ＡＤＣＣＣ及び補正係数Ｌ２Ｑ−ＡＤＣＣＣを算出するために用いられる。ＩＱ補正モードＩ／ＱＣＵ−ＣＭ又は受信信号処理モードＲＳＰＭにおいてはアナログＱ信号Ｌ１Ｒ−ＱＡ及びアナログＱ信号Ｌ２Ｒ−ＱＡをＡＤ変換動作するためにも用いられる。よって、面積の大きな追加回路にて補正係数Ｌ１Ｉ−ＡＤＣＣＣ、補正係数Ｌ２Ｉ−ＡＤＣＣＣ、補正係数Ｌ１Ｑ−ＡＤＣＣＣ、及び補正係数Ｌ２Ｑ−ＡＤＣＣＣを求める必要が無くなることにより半導体集積回路装置が小面積となる。更に、面積の大きな追加回路が無いことによりＡＤＣ補正モードＡＤＣ−ＣＭにおいて面積の大きな追加回路が動作しようがないために、低消費電力化が図れる。

（２）前記（１）の構成又は機能であって、ＡＤＣ補正モードＡＤＣ−ＣＭにおいて、ＡＤ変換部Ｌ１Ｉ−ＡＤＣＵからの出力とＡＤ変換部Ｌ２Ｉ−ＡＤＣＵからの出力からの差分に基づいた変換誤差に基づいて、補正係数Ｌ１Ｉ−ＡＤＣＣＣ及び補正係数Ｌ２Ｉ−ＡＤＣＣＣが算出される。ＡＤＣ補正モードＡＤＣ−ＣＭにおいて、ＡＤ変換部Ｌ１Ｑ−ＡＤＣＵからの出力とＡＤ変換部Ｌ２Ｑ−ＡＤＣＵからの出力からの差分に基づいた変換誤差に基づいて、補正係数Ｌ１Ｑ−ＡＤＣＣＣ及び補正係数Ｌ２Ｑ−ＡＤＣＣＣが算出される。

前記（２）の構成又は機能を有することにより、ＡＤＣ補正モードＡＤＣ−ＣＭにおいて、ＡＤ変換部Ｌ１Ｉ−ＡＤＣＵからの出力とＡＤ変換部Ｌ２Ｉ−ＡＤＣＵからの出力からの差分に基づいた変換誤差に基づいて、補正係数Ｌ１Ｉ−ＡＤＣＣＣ及び補正係数Ｌ２Ｉ−ＡＤＣＣＣが両方算出される。補正係数Ｌ１Ｉ−ＡＤＣＣＣ及び補正係数Ｌ２Ｉ−ＡＤＣＣＣ両方が共通の変換誤差に基づいて求められる。ＡＤ変換部Ｌ１Ｑ−ＡＤＣＵからの出力とＡＤ変換部Ｌ２Ｑ−ＡＤＣＵからの出力からの差分に基づいた変換誤差に基づいて、補正係数Ｌ１Ｑ−ＡＤＣＣＣ及び補正係数Ｌ２Ｑ−ＡＤＣＣＣが両方算出される。補正係数Ｌ１Ｑ−ＡＤＣＣＣ及び補正係数Ｌ２Ｑ−ＡＤＣＣＣ両方が共通の変換誤差に基づいて求められる。ＩＱ補正モードＩ／ＱＣＵ−ＣＭ又は受信信号処理モードＲＳＰＭにて、この補正係数Ｌ１Ｉ−ＡＤＣＣＣ及び補正係数Ｌ２Ｉ−ＡＤＣＣＣを用いてＡＤ変換器Ｒ−ＡＤＣがＡＤ変換動作を実行する。この補正係数Ｌ１Ｑ−ＡＤＣＣＣ及び補正係数Ｌ２Ｑ−ＡＤＣＣＣを用いてＡＤ変換器Ｒ−ＡＤＣがＡＤ変換動作を実行する。補正係数Ｌ１Ｉ−ＡＤＣＣＣ及び補正係数Ｌ２Ｉ−ＡＤＣＣＣ両方が共通の変換誤差に基づいて求められ、このようにして求められた補正係数Ｌ１Ｉ−ＡＤＣＣＣ及び補正係数Ｌ２Ｉ−ＡＤＣＣＣが用いられるために、デジタルＩ信号Ｌ１Ｒ−ＩＤとデジタルＩ信号Ｌ２Ｒ−ＩＤとの間の変換利得ミスマッチが低減される。同じく補正係数Ｌ１Ｑ−ＡＤＣＣＣ及び補正係数Ｌ２Ｑ−ＡＤＣＣＣ両方が共通の変換誤差に基づいて求められ、このようにして求められた補正係数Ｌ１Ｑ−ＡＤＣＣＣ及び補正係数Ｌ２Ｑ−ＡＤＣＣＣが用いられるために、デジタルＱ信号Ｌ１Ｒ−ＱＤとデジタルＱ信号Ｌ２Ｒ−ＱＤとの間の変換利得ミスマッチが低減される。

（３）前記（２）の構成又は機能であって、ＡＤ変換処理モードレジスタＡＤＣＭＲＥＳに経路１＆２間補正モードが設定された場合、上述した（１）及び（２）の構成又は機能にて動作する。ＡＤ変換処理モードレジスタＡＤＣＭＲＥＳにＩＱ間補正モードが設定された場合、信号入出力及びＡＤ変換用補正係数設定レジスタに格納されるＡＤ変換用補正係数が上述した３．（３）（ｂ）の（い）〜（へ）のように変更される。ＩＱ間補正部Ｌ１Ｉ／ＱＣＵ及びＩＱ間補正部Ｌ２Ｉ／ＱＣＵが設けられる。

前記（３）の構成又は機能を有することにより、次のような状況になる。
（い）ＩＱ間補正部Ｌ１Ｉ／ＱＣＵによる、アナログ回路Ｒ−ＡＣ１におけるI信号系のミキサから可変増幅器までのパスと、Q信号系のミキサから可変増幅器までのパスに起因する利得や位相、直流オフセットのミスマッチの検出処理及び補正処理によるミスマッチの低減が十分である
（ろ）ＩＱ間補正部Ｌ２Ｉ／ＱＣＵによる、アナログ回路Ｒ−ＡＣ２におけるI信号系のミキサから可変増幅器までのパスと、Q信号系のミキサから可変増幅器までのパスに起因する利得や位相、直流オフセットのミスマッチの検出処理及び補正処理によるミスマッチの低減が十分である
（は）デジタルＩ信号Ｌ１Ｒ−ＩＤとデジタルＩ信号Ｌ２Ｒ−ＩＤとの間の変換利得ミスマッチ及びデジタルＱ信号Ｌ１Ｒ−ＱＤとデジタルＱ信号Ｌ２Ｒ−ＱＤとの間の変換利得ミスマッチがベースバンド信号を生成するための復調動作の高精度化の妨げになる
以上の（い）〜（は）のような状況ときにはＡＤ変換処理モードレジスタＡＤＣＭＲＥＳに経路１＆２間補正モードを設定することが可能となる。

ＩＱ間補正部Ｌ１Ｉ／ＱＣＵ又はＩＱ間補正部Ｌ２Ｉ／ＱＣＵの動作による変換利得ミスマッチ低減が不十分である場合には、ＡＤ変換処理モードレジスタＡＤＣＭＲＥＳにＩＱ間補正モードを設定すると、以下のような利点がある。デジタルＩ信号Ｌ１Ｒ−ＩＤとデジタルＱ信号Ｌ１Ｒ−ＱＤとの間の変換利得ミスマッチ及びデジタルＩ信号Ｌ２Ｒ−ＩＤとデジタルＱ信号Ｌ２Ｒ−ＱＤとの間の変換利得ミスマッチを低減し、ベースバンド信号を生成するための復調動作の高精度化が可能となる。

尚、実施の形態１の実施例１〜３のＡＤ変換部は実施の形態２のＡＤ変換部に適宜適用可能である。更に実施の形態２においても、単相信号を取り扱う通信システムとなっているが、差動信号を取り扱う通信システムとしても問題はない。実施の形態１の変形例１のＡＤ変換器用補正係数平均化部は実施の形態２のデジタル補正部ＤＣＵＩＬ１＆Ｌ２及びデジタル補正部ＤＣＵＱＬ１＆Ｌ２に接続される回路として適宜適用可能である。実施の形態１の実施例４〜６のテスト信号生成回路ＡＤＣ−ＴＳＧＣはテスト信号ＡＤＣ−ＴＳを生成するための回路として実施の形態２に適宜適用可能である。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

１１、２１、３１、４１ ＡＤ変換器（ＡＤＣ）
１３ 参照用ＡＤ変換部（ＲＡＤＣＵ）
１２、２２、４２ ＡＤ変換部（ＡＤＣＵ）
１４、２４ デジタル補正部（ＤＣＵ）
１５、２５ 誤差演算部（ＥＣＵ）
１６ 分周器（ＤＩＶ）
ＳＣ 切り替え回路
ＳＷ１、ＳＷ２ スイッチ
２３ 参照用ＤＡ変換部（ＲＤＡＣＵ）
３２ａ 第一ＡＤ変換部（ＡＤＣＵ（１））
３２ｂ 第二ＡＤ変換部（ＡＤＣＵ（２））
３４ａ、４４ａ 第一デジタル補正部（ＤＣＵ（１））
３４ｂ、４４ｂ 第二デジタル補正部（ＤＣＵ（２））
３７、４７ ディザー差分部（ＤＤＵ）
３６、４６ 出力信号足し合わせ平均化部（ＯＡＡＵ）
４９ 遅延部（Ｄｅｌａｙ）
ＡＤＣＵＳｅｑｕｅｎｃｅ ＡＤ変換部シーケンス
Ｓ サンプリング期間
Ａ／Ｄ１ 第一ＡＤ変換期間
Ａ／Ｄ１Ｒ 第一ＡＤ変換結果
Ａ／Ｄ２ 第二ＡＤ変換期間
Ａ／Ｄ２Ｒ 第二ＡＤ変換結果
ＨＦＳ 高周波信号
ＡＮＴ アンテナ
ＲＦＩＣ 半導体集積回路装置
ＢＢＵ ベースバンド処理部
Ｒ−ＩＡ アナログＩ信号
Ｒ−ＱＡ アナログＱ信号
Ｒ−ＡＣ アナログ回路
Ｉ−ＡＤＣ ＡＤ変換器
Ｑ−ＡＤＣ ＡＤ変換器
ＤＯＵ デジタル処理部
Ｒ−ＩＤ デジタルＩ信号
Ｒ−ＱＤ デジタルＱ信号
Ｔ−ＡＣ アナログ回路
ＴＲ−ＳＷ 送受信切替スイッチ
ＬＮＡ ローノイズアンプ
ＲＩ−ＭＩＸ ミキサ
ＲＱ−ＭＩＸ ミキサ
Ｉ−ＦＩＬ フィルタ
Ｑ−ＦＩＬ フィルタ
Ｉ−ＰＧＡ 可変増幅器
Ｑ−ＰＧＡ 可変増幅器
ＰＬＬ 位相同期ループ
ＶＣＯ 電圧制御発振器
ＣＰＧ クロックパルス生成器
Ｌ−ＳＷ ループスイッチ
Ｉ−ＳＣ 切替回路
ＳＷＩ１、ＳＷＩ２ スイッチ
Ｉ−ＡＤＣＵ ＡＤ変換部
ＤＣＵＩ＆Ｑ デジタル補正部
Ｑ−ＳＣ 切替回路
ＳＷＱ１、ＳＷＱ２ スイッチ
Ｑ−ＡＤＣＵ ＡＤ変換部
ＴＩＴ テスト入力端子
ＡＤＣ−ＴＳ テスト信号
Ｄｉｔｈｅｒ１ 第一ディザー信号
Ｄｉｔｈｅｒ２ 第二ディザー信号
Ｉ−ＡＤＣＣＣ 補正係数
Ｉ−ＡＤＣＣＣＳＲＥＳ 補正係数設定レジスタ
Ｑ−ＡＤＣＣＣ 補正係数
Ｑ−ＡＤＣＣＣＳＲＥＳ 補正係数設定レジスタ
Ｉ／ＱＣＵ ＩＱ間補正部
Ｉ／ＱＣＵ−ＣＳＧ キャリブレーション信号生成回路
Ｉ／ＱＣ−ＴＳ テスト信号
ＡＤＣ−ＦＳＲＥＳ 頻度設定レジスタ
ＡＤＣ−ＰＳＲＥＳ 期間設定レジスタ
Ｉ／ＱＣ−ＦＳＲＥＳ 頻度設定レジスタ
Ｉ／ＱＣ−ＰＳＲＥＳ 期間設定レジスタ
ＭＲＥＳ モード設定レジスタ
Ｔ−ＩＤ デジタルＩ信号
Ｉ−ＤＡＣ ＤＡ変換器
Ｔ−ＱＤ デジタルＱ信号
Ｑ−ＤＡＣ ＤＡ変換器
Ｔ−ＩＡ アナログＩ信号
Ｉ−ＬＰＦ ローパスフィルタ
Ｔ−ＱＡ アナログＱ信号
Ｑ−ＬＰＦ ローパスフィルタ
ＴＩ−ＭＩＸ ミキサ
ＴＱ−ＭＩＸ ミキサ
Ｔ−ＯＡＵ 出力足し合わせ部
ＰＡ パワーアンプ
Ｉ−ＣＳ キャリブレーション信号
Ｑ−ＣＳ キャリブレーション信号
Ｉ−Ｉ／ＱＣＵＣＣ 補正係数
Ｉ−Ｉ／ＱＣＵＣＣＳＲＥＳ 補正係数設定レジスタ
Ｑ−Ｉ／ＱＣＵＣＣ 補正係数
Ｉ−Ｉ／ＱＣＵＣＣＳＲＥＳ 補正係数設定レジスタ
ＣＩＤ 補正デジタルＩ信号
ＣＱＤ 補正デジタルＱ信号
ＩＳＰ 初期シーケンス期間
ＮＳＰ、ＮＳＰ２ 無信号期間
ＲＳＰ、ＲＳＰ２ 受信信号処理期間
ＡＤＣ−ＣＭ ＡＤＣ補正モード
Ｉ／ＱＣＵ−ＣＭ ＩＱ補正モード
ＲＳＰＭ 受信信号処理モード
ＯＭ その他モード
Ｉ−ＡＤＣＵＯ ＡＤ変換部出力
Ｑ−ＡＤＣＵＯ ＡＤ変換部出力
Ｉ−ＤＣＵ デジタル補正部
Ｑ−ＤＣＵ デジタル補正部
ＡＤＣ−ＣＳＵ 補正係数探索部
Ｄｉ デジタル出力
Ｉ−Ｉ／ＱＤＣＵ ＩＱ間デジタル補正部
Ｑ−Ｉ／ＱＤＣＵ ＩＱ間デジタル補正部
Ｉ／ＱＣＵ−ＣＳＵ 係数探索部
ＣＳ−ＡＤＣＵ ＡＤ変換部
ＮＰ−ＲＡ アナログ信号
ＲＰ−ＲＡ アナログ信号
ＮＰ−ＳＷ スイッチ
ＲＰ−ＳＷ スイッチ
ＮＰ−ＳＨＣ 容量
ＲＰ−ＳＨＣ 容量
ＮＰ−ＣＳＳＷ スイッチ
ＲＰ−ＣＳＳＷ スイッチ
ＲＰ−ＳＨＣ 容量
ＣＳ−ＣＭＰ 比較器
ＮＰＣＳ−Ｎ ノード
ＲＰＣＳ−Ｎ ノード
ＣＳ−ＣＴＲＬ 制御部
ＢＣｅｌｌ、ＢＣｅｌｌ２ ビットセル
ＤＢＣｅｌｌ、ＤＢＣｅｌｌ２ ディザー信号用ビットセル
Ｃ_α ディザー信号用容量
ＣＡ−ＳＷ１ スイッチ
ＣＡ−ＳＷ２ スイッチ
ＤＣ−ＳＷ３ スイッチ
ＳＷ４ａ、ＳＷ４ｂ スイッチ
ＳＷ５ａ、ＳＷ５ｂ スイッチ
Ｃｉ ビットセル容量
ＭＳＢＣｅｌｌ、ＭＳＢＣｅｌｌ２ 最大ビット用セル
ＬＳＢＣｅｌｌ、ＬＳＢＣｅｌｌ２ 最小ビット用セル
ＧＮＤ グランド電圧
ＶＤＤ 電源電圧
ＣＲＤ−ＡＤＣＵ ＡＤ変換部
ＲＡ アナログ信号
ＣＨ−Ｎｏｄｅ 電荷保持ノード
ＣＳ−ＳＷ スイッチ
ＣＲＤ−ＣＭＰ 比較器
ＣＲＤ−ＣＴＲＬ 制御部
＋Ｖ_Ｒ 正の参照用電圧
ＣＲＤ−ＳＷ１ 第一スイッチ
−Ｖ_Ｒ 負の参照用電圧
ＣＲＤ−ＳＷ２ 第二スイッチ
ＣＲＤ−ＳＷ３ 第三スイッチ
ＬＳＢ１Ｃｅｌｌ 第一最小ビット用セル
ＬＳＢ２Ｃｅｌｌ 第二最小ビット用セル
ＰＬ−ＡＤＣＵ パイプライン型ＡＤ変換部
Ｓｔａｇｅ ステージ
ＰＡ−ＡＤＣＵ ＡＤ変換部
ＤＡＵ ディザー信号足し合わせ部
ＰＬ−ＤＡＣＵ ＤＡ変換部
ＤＯＤＵ デジタル出力差分部
ＳＯＡＵ ステージ出力増幅部
ＳＯ ステージ出力
Ｉ−ＡＤＣＣＣＡＵ 補正係数平均化部
Ｑ−ＡＤＣＣＣＡＵ 補正係数平均化部
ＳＳＴ サンプリングスタート時刻
ＳＥＴ サンプリング終了時刻
ＡＣＣＣＳＵ 補正係数サンプリング部
ＡＤＣＣＣＡＵ 補正係数足し合わせ部
ＡＤＣＣＣＤＵ 補正係数遅延部
ＡＤＣＣＣＩＵ 補正係数積分部
ＡＤＣＣＣＡＶＥＵ 補正係数平均化部
Ｉ−ＡＤＣＣＣＡＳＲＥＳ 補正係数精度設定レジスタ
Ｑ−ＡＤＣＣＣＡＳＲＥＳ 補正係数精度設定レジスタ
ＡＤＣ−ＴＳＧＣ テスト信号生成回路
ＤＷＧＵ デジタル波形生成部
ＤＷＧＵ−ＤＡＣ ＤＡ変換器
ＣＰ チャージポンプ
ＡＩ アナログ積分器
ＵＩＳ 上側電流源
ＰＭＯＳ Ｐ型ＭＯＳトランジスタ
ＮＭＯＳ Ｎ型ＭＯＳトランジスタ
ＢＩＳ 下側電流源
ＯＰ−Ａ オペアンプ
ＯＰＡ−ＦＣ 帰還容量
ＯＰＡ−ＦＲ 帰還抵抗
ＩＱＡＤＣ−ＯＡＵ ＡＤ変換器出力平均化部
ＣＰＣＣ チャージポンプ制御回路
Ｖｔｈ１ 第一閾値電圧
Ｖｔｈ２ 第二閾値電圧
ＨＦＳ１ 第一高周波信号
ＡＮＴ１ 第一アンテナ
ＨＦＳ２ 第二高周波信号
ＡＮＴ２ 第二アンテナ
Ｌ１Ｒ−ＩＡ アナログＩ信号
Ｌ１Ｒ−ＱＡ アナログＱ信号
Ｒ−ＡＣ１ 第一アナログ回路
Ｌ２Ｒ−ＩＡ アナログＩ信号
Ｌ２Ｒ−ＱＡ アナログＱ信号
Ｒ−ＡＣ２ 第二アナログ回路
Ｌ１Ｒ−ＩＤ デジタルＩ信号
Ｌ１Ｒ−ＱＤ デジタルＱ信号
Ｌ２Ｒ−ＩＤ デジタルＩ信号
Ｌ２Ｒ−ＱＤ デジタルＱ信号
Ｒ−ＡＤＣＵ ＡＤ変換器
Ｌ−ＳＣ ループ切替回路
ＡＤＣ−ＳＣ 切替回路
Ｌ１Ｉ−ＡＤＣＵ ＡＤ変換部
Ｌ１Ｑ−ＡＤＣＵ ＡＤ変換部
Ｌ２Ｉ−ＡＤＣＵ ＡＤ変換部
Ｌ２Ｑ−ＡＤＣＵ ＡＤ変換部
ＤＣＵＩＬ１＆Ｌ２ デジタル補正部
ＤＣＵＱＬ１＆Ｌ２ デジタル補正部
Ｌ１Ｉ−ＡＤＣＣＣＳＲＥＳ 補正係数設定レジスタ
Ｌ２Ｉ−ＡＤＣＣＣＳＲＥＳ 補正係数設定レジスタ
Ｌ１Ｑ−ＡＤＣＣＣＳＲＥＳ 補正係数設定レジスタ
Ｌ２Ｑ−ＡＤＣＣＣＳＲＥＳ 補正係数設定レジスタ
Ｌ１Ｉ−ＡＤＣＣＣ 補正係数
Ｌ２Ｉ−ＡＤＣＣＣ 補正係数
Ｌ１Ｑ−ＡＤＣＣＣ 補正係数
Ｌ２Ｑ−ＡＤＣＣＣ 補正係数
Ｌ１−ＣＩＤ 補正デジタルＩ信号
Ｌ１−ＣＱＤ 補正デジタルＱ信号
Ｌ１Ｉ／ＱＣＵ ＩＱ間補正部
Ｌ２−ＣＩＤ 補正デジタルＩ信号
Ｌ２−ＣＱＤ 補正デジタルＱ信号
Ｌ２Ｉ／ＱＣＵ ＩＱ間補正部
Ｌ１Ｉ−Ｉ／ＱＣＵＣＣ 補正係数
Ｌ１Ｉ−Ｉ／ＱＣＵＣＣＳＲＥＳ 補正係数設定レジスタ
Ｌ１Ｑ−Ｉ／ＱＣＵＣＣ 補正係数
Ｌ１Ｑ−Ｉ／ＱＣＵＣＣＳＲＥＳ 補正係数設定レジスタ
Ｌ２Ｉ−Ｉ／ＱＣＵＣＣ 補正係数
Ｌ２Ｉ−Ｉ／ＱＣＵＣＣＳＲＥＳ 補正係数設定レジスタ
Ｌ２Ｑ−Ｉ／ＱＣＵＣＣ 補正係数
Ｌ２Ｑ−Ｉ／ＱＣＵＣＣＳＲＥＳ 補正係数設定レジスタ

Claims (12)

1. 第一アナログ信号と第一アナログ信号と位相の異なる第二アナログ信号とを出力する第一アナログ回路と、
   前記第一アナログ回路からの前記第一アナログ信号を受けて第一デジタル信号を出力する第一ＡＤ変換器と、
   前記第一アナログ回路からの前記第二アナログ信号を受けて第二デジタル信号を出力する第二ＡＤ変換器と、
   前記第一及び第二ＡＤ変換器からの前記第一及び第二デジタル信号を受けてデジタル処理を行うデジタル処理回路と、
   モード情報を格納するためのモード設定情報格納回路と、
   前記第一及び第二ＡＤ変換器のための補正係数を格納する補正係数格納回路とを有し、
   前記モード設定情報格納回路に第一モードが設定された時、前記第一及び第二ＡＤ変換器に共通に第一テスト信号が入力されることにより、第一デジタル補正処理のための第一補正係数と第二デジタル補正処理のための第二補正係数とが算出され、
   前記モード設定情報格納回路に第二モードが設定された時、前記第一アナログ回路から前記第一及び第二アナログ信号が出力され、前記第一ＡＤ変換器が前記補正係数格納回路に格納された前記第一補正係数を用いて前記第一デジタル補正処理を行うことで前記第一アナログ信号を前記第一デジタル信号に変換し、前記第二ＡＤ変換器が前記補正係数格納回路に格納された前記第二補正係数を用いて前記第二デジタル補正処理を行うことで前記第二アナログ信号を前記第二デジタル信号に変換し、
   前記第一アナログ信号及び前記第一テスト信号を受け、前記第一アナログ信号の出力と、前記第一テスト信号の出力とを切り替える第一切り替え回路と、
   前記第二アナログ信号及び前記第一テスト信号を受け、前記第二アナログ信号の出力と、前記第一テスト信号の出力とを切り替える第二切り替え回路とを更に有し、
   前記第一アナログ回路は外部からの通信信号を受けて前記第一及び第二アナログ信号を出力し、
   前記第一ＡＤ変換器は前記第一アナログ信号が入力され第三デジタル信号を出力する第一ＡＤ変換部と、第三デジタル信号を受けて前記第一デジタル信号を出力する第一デジタル補正部とを有し、
   前記第二ＡＤ変換器は前記第二アナログ信号が入力され第四デジタル信号を出力する第二ＡＤ変換部と、第四デジタル信号を受けて第二デジタル信号を出力する第二デジタル補正部とを有し、
   前記第一モードにおいては、前記第一及び第二切り替え回路から前記第一テスト信号が出力されて、前記第一及び第二ＡＤ変換部に共通に前記第一テスト信号が入力されることにより、前記第一デジタル補正部からの前記第一デジタル信号と前記第二デジタル補正部からの前記第二デジタル信号との間の差分に基づく差分出力が算出され、この前記差分出力に基づいて前記第一デジタル補正部のための前記第一補正係数と前記第二デジタル補正部のための前記第二補正係数とが算出され、
   前記第二モードにおいては、前記第一切り替え回路から前記第一アナログ信号が出力されかつ前記第二切り替え部から前記第二アナログ信号が出力され、前記第一補正係数を用いて前記第三デジタル信号に対して前記第一デジタル補正処理を行うことで前記第一デジタル補正部が前記第一デジタル信号を出力し、前記第二補正係数を用いて前記第四デジタル信号に対して前記第二デジタル補正処理を行うことで前記第二デジタル補正部が前記第二デジタル信号を出力する半導体集積回路装置。
2. 前記第一モードにおいては、前記第一テスト信号に加えて前記第一ＡＤ変換器に第一所定電圧が印加され、更に前記第一テスト信号に加えて前記第二ＡＤ変換器に第二所定電圧が印加される請求項１に記載の半導体集積回路装置。
3. 前記第一アナログ信号はＩ信号であり、前記第二アナログ信号はＱ信号であり、前記通信信号は外部からの変調された高周波信号であり、前記第一アナログ回路が前記高周波信号を第一変換処理することにより前記Ｉ信号を生成し、前記第一アナログ回路が前記高周波信号を第二変換処理することにより前記Ｑ信号を生成する請求項１に記載の半導体集積回路装置。
4. 前記第一アナログ回路は、
   前記高周波信号を受けて増幅する第一アンプと、
   前記第一アンプからの第一出力と所定の周波数を持つ第一高周波信号とをミキシングしてダウンコンバートする第一ミキサと、
   前記第一ミキサからの第二出力のうちの所定の第一範囲の周波数を通して出力する第一フィルタと、
   前記第一フィルタからの第三出力を可変倍率にて増幅して前記Ｉ信号を出力する第一可変増幅アンプと、
   前記第一アンプからの前記第一出力と前記所定の周波数を持ち前記第一高周波信号と位相が９０°ずれた第二高周波信号とをミキシングしてダウンコンバートする第二ミキサと、
   前記第二ミキサからの第四出力のうちの所定の第二範囲の周波数を通して出力する第二フィルタと、
   前記第二フィルタからの第五出力を可変倍率にて増幅して前記Ｑ信号を出力する第二可変増幅アンプと、
   前記第一及び第二高周波信号を生成する発振回路とを有し、
   前記第一切り替え回路は前記第一可変増幅アンプと前記第一ＡＤ変換器との間に存在し、前記第二切り替え回路は前記第二可変増幅アンプと前記第二ＡＤ変換器との間に存在する請求項３に記載の半導体集積回路装置。
5. 半導体集積回路装置自身の各種初期設定を行い前記第一アナログ回路のキャリブレーションを行う初期シーケンス期間の後に、前記第二モードに対応し前記高周波信号をベースバンド信号に変換する通常動作期間が発生する請求項３に記載の半導体集積回路装置。
6. 前記第一テスト信号が前記第一及び第二ＡＤ変換部に共通に入力される前記第一モードに対応するテスト動作期間は、前記初期シーケンス期間に割り当てられ、
   前記通常動作期間は前記初期シーケンス期間の後に設けられる請求項５に記載の半導体集積回路装置。
7. 前記テスト動作期間は、外部からの前記高周波信号の入力が中断される無信号期間にも割り当てられ、
   前記無信号期間と前記通常動作期間は定期的に交互に繰り返される請求項６に記載の半導体集積回路装置。
8. 前記差分出力に基づいて、前記第一補正係数及び前記第二補正係数を算出するため演算を行う係数探索部を更に有し、
   前記モード設定情報格納回路に前記第一モードが設定された時、前記第一ＡＤ変換器のためのものでありそれぞれがタイミングが異なる時間に前記係数探索部から出力された複数の第三補正係数を受け、前記複数の第三補正係数を足し合わせて平均化することで前記第一補正係数を出力する第一補正係数平均化回路と、
   前記モード設定情報格納回路に前記第一モードが設定された時、前記第二ＡＤ変換器のためのものでありそれぞれがタイミングが異なる時間に前記係数探索部から出力された複数の第四補正係数を受け、前記複数の第四補正係数を足し合わせて平均化することで前記第二補正係数を出力する第二補正係数平均化回路とを有する請求項３に記載の半導体集積回路装置。
9. 所定のデジタル波形を出力するデジタル波形生成回路と、前記所定のデジタル波形を受けてＤＡ変換して前記第一テスト信号を出力する第一ＤＡ変換器とを有する請求項３に記載の半導体集積回路装置。
10. 所定のクロック信号を受けて所定の駆動信号を出力するチャージポンプと、前記所定の駆動信号を受けて三角波である前記第一テスト信号を出力するアナログ積分器とを有する請求項３に記載の半導体集積回路装置。
11. 前記チャージポンプは、電源電圧を一端に受ける第一電流源と、
    第一ソース端子及び第一ドレイン端子を有し、前記第一電流源の他端と前記第一ソース端子が接続されたＰＭＯＳと、
    第二ソース端子及び第二ドレイン端子を有し、前記第一ドレイン端子と前記第二ドレイン端子が接続されたＮＭＯＳと、
    前記第二ソース端子と一端が接続され、他端に接地電圧を受ける第二電流源とを有し、
    前記ＰＭＯＳと前記ＮＭＯＳのゲートに共通に所定のクロック信号が入力されることで、前記第一及び第二ドレイン端子から前記所定の駆動信号が出力され、
    前記アナログ積分器は、一方の入力端子には所定の電圧が入力され、他方の入力端子には前記所定の駆動信号が入力され、三角波である前期第一テスト信号を出力するオペアンプと、
    一端が前記オペアンプの他方の入力端子と接続され、他端が前記オペアンプの出力端子と接続されている所定のコンデンサと、
    前記所定のコンデンサと並列接続されている所定の抵抗とを有する請求項１０に記載の半導体集積回路装置。
12. 前記所定のクロック信号を受けて前記所定の駆動信号を出力する前記チャージポンプと、前記所定の駆動信号を受けて三角波である前期第一テスト信号を出力する前記アナログ積分器と、前記第一テスト信号を受けて第一所定デジタル信号を出力する前記第一ＡＤ変換器と、前記第一テスト信号を受けて第二所定デジタル信号を出力する前記第二ＡＤ変換器と、前記第一及び第二所定デジタル信号を受けてこれら前記第一及び第二所定デジタル信号を平均化して平均化出力信号を生成して出力する平均化回路と、前記平均化出力信号を受け前記平均化出力信号が第一閾値に到達したら第一レベル信号を生成し前記平均化出力信号が第一閾値と異なる第二閾値に到達したら第一レベル信号と異なる第二レベル信号を生成することで、前記平均化出力信号が前記第一閾値と前記第二閾値との間で変動するように前記所定のクロック信号を生成するチャージポンプ制御回路で構成された第一ループ回路を更に有する請求項１１に記載の半導体集積回路装置。

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