JP2013175801A

JP2013175801A - 無線受信装置

Info

Publication number: JP2013175801A
Application number: JP2012037411A
Authority: JP
Inventors: Katsuhiko Ito; 勝彦伊藤; Hiroki Honma; 弘樹本間; Yoshiki Nitta; 善己新田
Original assignee: Goyo Electronics Co Ltd
Current assignee: Goyo Electronics Co Ltd
Priority date: 2012-02-23
Filing date: 2012-02-23
Publication date: 2013-09-05
Also published as: US8923443B2; US20130223569A1

Abstract

【課題】受信感度の劣化を防止し、高速なＤＣオフセット補正を可能とする。
【解決手段】ダイレクトコンバージョン方式の無線受信装置であって、アンテナ１で受信された無線信号を互いに異なる位相を有するローカル信号によりベースバンド信号へ周波数変換するミキサー４，５と、前記ベースバンド信号を復調レベルまで増幅する差動増幅器（第１増幅回路）１０３，１０４と、前記ミキサーと前記第１増幅回路との間に設けられる第２増幅回路５４，５５と、複数段のカレントミラー構成で基準電流の２^ｎ倍の電流を加算する電流可変回路６８，６９と、前記第１増幅回路の出力に基づいて、前記電流可変回路から前記第２増幅回路に電流を流入することにより前記ミキサーのＤＣオフセットを補正する制御回路６６，６７と、前記基準電流となるＰｃｈＭＯＳＦＥＴのゲート−ソース間に接続されるコンデンサ７４，７５とを有する。
【選択図】図１

Description

この発明は、ダイレクトコンバージョン方式の無線受信装置に関する。

従来、受信信号をミキサーで被変調波であるベースバンド信号に周波数変換し、差動増幅器で復調に必要な信号レベルまで増幅するダイレクトコンバージョン方式（以下、ＤＣ方式と呼ぶ）の無線受信装置において、ミキサーに局部発振器を用いてローカル信号を入力した信号はミキサーのＲＦ入力側にリークし、アンテナや低雑音増幅器で反射しミキサーに再入力される。これにより、再入力した信号はローカル信号と同一周波数の信号であるため、セルフミキシングを起こしてＤＣオフセットを発生させる。

ＤＣ方式の無線受信装置においては、ＩＱ信号にＤＣオフセットが発生することで復調部へ入力される信号のＤＣレベルはＤＣオフセット×利得分増幅され、ＤＣバイアスが電源電圧を超えるため、必要な信号を送れなくなる問題が発生する。そのため、利得分増幅した場合でも問題ないレベルまでＤＣオフセットを補正する必要がある。

特許文献１は、このようなＤＣオフセットを解消するために、ＤＣオフセットを検出し、検出したＤＣオフセットの補正処理を行う技術を開示している。
図１０に従来のダイレクトコンバージョン受信機を示す。この受信回路は、アンテナ１、帯域通過フィルタ２、低雑音増幅器３、ミキサー４，５、位相器６、局部発振器７、ＤＣオフセット補正回路４０，４１、低周波通過フィルタ１８，１９、電圧可変利得器２０，２１、自動利得制御部２２、及び復調部２３を備えている。

受信信号は、帯域通過フィルタ２で所望の無線周波数のみ通過し、低雑音増幅器３で増幅後ミキサー４，５へ入力される。受信信号は、ミキサー４，５で局部発振器７のローカル信号と周波数変換されベースバンド信号となり、この信号は後段の差動増幅器１４，１５で増幅後、低周波通過フィルタ１８，１９で受信チャネル周波数を選択する。その後、受信ダイナミック性能を確保するために、受信電界レベルに応じて自動利得制御部２２と電圧可変利得器２０，２１により利得調整された後、復調部２３へ入力される。復調部２３への入力信号にはミキサー４，５と差動増幅器１４，１５で発生したＤＣオフセットがベースバンド信号に加算されているため、このＤＣオフセットを補正するためのＤＣオフセット補正回路４０，４１が用意されている。

従来は、ＤＣオフセット補正回路４０，４１をＡＤＣ２４，２５、Ｄ／Ａコンバータ（以下ＤＡＣと略す）３２，３３、オペアンプ３４，３５、比較器２８，２９、基準電圧コード２６，２７、カウンタ制御部３０，３１によりオペアンプ３４，３５の出力電圧を変化させＤＣオフセット補正を行っていた。

ミキサー４，５の差動出力のプラス側の出力電圧をVp、マイナス側の出力電圧をVnとし、プラス側の信号成分出力電圧をVpdata、プラス側の信号成分以外のＤＣ成分出力電圧（バイアス電圧＋ＤＣオフセット）をVpdc、マイナス側の信号成分出力電圧をVndata、マイナス側の信号成分以外のＤＣ成分出力電圧をVndcとした場合、Vp、Vnは下式となる。
Vp＝Vpdata＋Vpdc
Vn＝Vndata＋Vndc

オペアンプ３４，３５の出力電圧をV’、差動増幅器１４，１５の出力電圧をVoutとすると、ＤＣオフセットが発生しない場合、Vpdc＝Vndcであるため出力電圧Voutは式（ａ）となる。
Vout＝（R2（Vp−Vn）／R1）＋V’
＝（R2（Vpdata−Vndata）／R1）＋V’ …（ａ）

ミキサー４，５で発生するＤＣオフセットをα（＝Vpdc−Vndc）とした場合、差動増幅器１４，１５の出力電圧Voutは式（ｂ）となる。
Vout＝（R2（Vpdata−Vndata＋α）／R1）＋V’
＝（R2（Vpdata−Vndata）／R1）＋R2・α／R1＋V’ …（ｂ）

ここで、R2・α／R1がＤＣオフセットによって発生した電圧である。差動増幅器１４，１５以降のバイアス電圧をVrefとした場合、式（ｃ）を満たすようにV’を制御してＤＣオフセットの補正を行う。
Vref＝R2・α／R1＋Ｖ’ …（ｃ）

ＤＣオフセット補正の制御は、ミキサー４，５からＤＣ成分出力電圧（Vpdc、Vndc）だけが出力される状況を作り出し、ＡＤＣ２４，２５の分解能を有効活用するために電圧可変利得器２０，２１が最大利得で固定されるよう自動利得制御部２２が制御を行った後、ＣＰＵ等により出力されるイニシャル信号（DcIni信号）３８をトリガとしカウンタ制御を開始する。

図１１には、DcIni信号３８が入力され、カウンタ制御部３０，３１が制御開始から制御終了までの、ＤＡＣコード、ＡＤＣコード、比較器２８，２９出力のタイミングチャートを示している。
DcIni信号３８によりカウンタ制御部３０，３１のカウンタはリセットされ、クロック生成部３９から出力されたクロックに同期して、カウンタ制御部３０，３１に入力されるEnable信号が“１”である場合にカウンタのインクリメントを実施し、Enable信号が“０”である場合にはカウンタのインクリメントを実施しない。ＤＡＣ３２，３３はカウンタ制御部３０，３１のカウンタ値（ＤＡＣコード）に応じた電圧V’を出力し、Vout電圧を制御する。

比較器２８，２９は、ＡＤＣ２４，２５にVref電圧が入力された場合に出力するＡＤＣコードを基準電圧コード２６，２７とし、この基準電圧コード２６，２７と、復調部２３への入力電圧がＡＤＣ２４，２５へ入力されＡＤＣ２４，２５から出力されるＡＤＣコードとを比較して、“基準電圧コード２６，２７≦ＡＤＣコード”である場合には、“０”を出力、“基準電圧コード２６，２７＞ＡＤＣコード”である場合には、“１”を出力する。

比較器２８，２９の出力が“１”から“０”へと変化した際のＡＤＣコードが、“ＡＤＣ入力電圧≒Vref”となるため、比較器２８，２９の出力が“０”へ変化した際にカウンタ制御部３０，３１のカウンタの動作を止めることで、ＤＣオフセット補正となる。

ＤＣオフセットの補正を行うＤＡＣ３２，３３は、発生しうるＤＣオフセット電圧よりも広い範囲で電圧制御が行うことが出来、且つ希望する補正範囲内よりも分解能が高いものとする。ＤＣオフセット補正を検出するＡＤＣ２４，２５は、希望する補正範囲よりも分解能が高いＡＤＣ２４，２５であるものとする。カウンタ制御部３０，３１を駆動するクロックは、ＤＡＣ３２，３３からＡＤＣ２４，２５までのステップ応答の収束時間よりも遅い周波数で動作するものとする。

特開平１０−０１３４８２号公報

上記特許文献１に示すＤＣオフセット補正を行う方法においては、ＤＣオフセット補正回路の出力段のオペアンプの出力電圧にノイズがのっているため、受信感度の劣化につながっている。また、ＤＣオフセット補正動作は高速性が要求されるため、高速にＤＣオフセット補正が可能となる制御回路が必要となる。

この発明は上記事情に着目してなされたもので、その目的とするところは、受信感度の劣化を防止し、高速なＤＣオフセット補正を可能とする無線受信装置を提供することにある。

上記目的を達成するために本発明の第１の態様は、ダイレクトコンバージョン方式の無線受信装置であって、アンテナで受信された無線信号を互いに異なる位相を有するローカル信号によりベースバンド信号へ周波数変換するミキサーと、前記ベースバンド信号を復調レベルまで増幅する第１増幅回路と、前記ミキサーと前記第１増幅回路との間に設けられる第２増幅回路と、複数段のカレントミラー構成で基準電流の２^ｎ倍の電流を加算する電流可変回路と、前記第１増幅回路の出力に基づいて、前記電流可変回路から前記第２増幅回路に電流を流入することにより前記ミキサーのＤＣオフセットを補正する制御回路と、前記基準電流となるＰｃｈＭＯＳＦＥＴのゲート−ソース間に接続されるコンデンサとを具備する。

上記第１の態様によれば、基準電流を決めるＰｃｈＭＯＳＦＥＴは、ゲート−ソース間にコンデンサを入れることで低ノイズ電流源とし、複数段のカレントミラー構成による電流可変回路６８，６９を用いることで、低ノイズなＤＣオフセット補正を行うことが可能となる。

本発明の第２の態様は、上記第１の態様において、前記制御回路は、前記第１増幅回路の出力と所定の基準電圧との比較結果を出力する比較器と、前記ＤＣオフセットが所定の収束範囲内に入るかを判定する収束判定回路と、前記収束判定回路と前記比較器の出力に基づいて前記電流可変回路を制御する逐次比較レジスタ（ＳＡＲ）とを含むものである。

上記第２の態様によれば、電流可変回路の制御をＳＡＲで行うことにより高速なＤＣオフセット補正を行うことができる。これにより、受信入力段へのノイズ加算を軽減し、受信感度の劣化を防止させ高速にＤＣオフセット補正が可能な無線受信装置を提供できる。

本発明の第３の態様は、上記第１又は２の態様において、前記制御回路と前記電流可変回路との間に設けられるインバータ回路と、前記第２増幅回路のプラス側出力およびマイナス側出力のいずれか一方を選択して前記電流可変回路から電流を流入する第１スイッチとをさらに具備するものである。
上記第３の態様によれば、制御回路の出力にインバータ回路を用いて電流可変回路を制御することで、ＤＣオフセット補正電圧に不連続点を発生しないようにすることができ、電流可変回路の制御を容易に行うことができる。

本発明の第４の態様は、上記第２の態様において、基準クロックを生成する基準クロック生成部と、前記基準クロックを１／nへ分周する複数の分周器と、前記複数の分周器のうちから前記ＳＡＲの更新タイミングを決定するクロックを選択する第２スイッチとをさらに具備するものである。

上記第４の態様によれば、クロック周波数を可変することで、複数の異なるフィルタが用意されているシステムにおいても、収束時間が最大となるフィルタ応答時間にクロック周波数を合わせる必要が無く、各フィルタのステップ応答の収束時間に合わせたクロック周波数を用意することができるため、補正処理時間の高速化を図ることが出来る。

本発明の第５の態様は、上記第２の態様において、複数の収束範囲設定値を格納するメモリと、前記複数の収束範囲設定値のうちから前記収束判定回路の収束範囲設定値を選択する第３スイッチとをさらに具備するものである。
上記第５の態様によれば、収束判定回路の収束範囲を可変にすることで、システム毎に最適なＤＣオフセット補正を実施することが可能になる。

すなわちこの発明によれば、受信感度の劣化を防止し、高速なＤＣオフセット補正を可能とする無線受信装置を提供することができる。

第１実施形態に係る無線受信装置の構成を示す図。第２実施形態に係る無線受信装置の構成を示す図。制御コード対差動増幅器出力のＤＣオフセット補正電圧の関係を示す図。インバータ回路の接続図。第３実施形態に係る無線受信装置の構成を示す図。第２比較器、第３比較器、およびＥＸ−ＯＲ回路の真理値を表す図。ＳＡＲの動作に係るタイミングチャートを示す図。第４実施形態に係る無線受信装置の構成を示す図。第５実施形態に係る無線受信装置の構成を示す図。従来のダイレクトコンバージョン受信機のブロック図。ＤＣオフセット制御のタイミングチャートを示す図。

以下、この発明の実施の形態について図面を参照して詳細に説明する。
（第１実施形態）
図１は、第１実施形態に係る無線受信装置の構成を示す図である。この無線受信装置は、アンテナ１、帯域通過フィルタ２、低雑音増幅器３、ミキサー４，５、位相器６，局部発振器７、ＤＣオフセット補正回路４０，４１、正負切替スイッチ（第１スイッチ）４２，４３、増幅回路（第２増幅回路）５４，５５、低周波通過フィルタ１８，１９，差動増幅器（第１増幅回路）１０３，１０４、電圧可変利得器２０，２１、自動利得制御部２２，および復調部２３を有する。

アンテナ１で受信された受信信号は、帯域通過フィルタ２で所望の無線周波数のみ通過し、低雑音増幅器３で増幅後、ミキサー４，５へ入力される。ミキサー４，５間には、位相器６および局部発振器７が設けられ、受信信号は局部発振器７のローカル信号により９０度の位相差を有するＩ相およびＱ相のベースバンド信号に変換される。

このベースバンド信号は、増幅回路５４，５５で増幅後、後段に設けられる低周波通過フィルタ１８，１９で受信チャネル周波数が選択される。その後、低周波通過フィルタ１８，１９の各出力は、差動増幅器１０３，１０４でシングルエンド出力され、自動利得制御部２２と電圧可変利得器２０，２１とにより利得調整された後、復調部２３と自動利得制御部２２に入力される。

復調部２３および自動利得制御部２２に供給される入力信号には、ミキサー４，５と増幅回路５４，５５で発生したＤＣオフセットがベースバンド信号に加算されているため、このＤＣオフセットを補正するためにＩ相のＤＣオフセット補正回路４０と、Ｑ相のＤＣオフセット補正回路４１が設けられている。

次に、ミキサー４，５で発生したＤＣオフセットを補正する方法について説明する。
Ｉ相信号で説明すると、ミキサー４の出力は、差動増幅器４４，４５と抵抗（R1）４８および抵抗（R2）５０，５１で構成された増幅回路５４で増幅され、その出力は低周波通過フィルタ１８を通過し、差動信号として出力される。その後、基準電圧Vref６４と抵抗（R3）５６，５７、抵抗（R4）６０，６１、差動増幅器１０３により入力信号の差信号を増幅すると、基準電圧Vref６４をバイアスとしたシングルエンド出力が得られる。このシングルエンド出力信号は、電圧可変利得器２０を通り、ＡＤＣ２４によりＤＣ電圧をデジタル化する。その後、ＤＣオフセット補正回路４０の制御回路６６は、ＡＤＣ２４への入力電圧が目標の電圧になるように電流可変回路６８内のドレイン電流制御用スイッチ９１〜９６および正負切替スイッチ４２を制御する。

同様にＱ相信号では、ミキサー５出力は、増幅回路５５、低周波通過フィルタ１９、および差動増幅器１０４によりシングルエンド出力が得られ、電圧可変利得器２１およびＡＤＣ２５によりＤＣ電圧をデジタル化する。ＤＣオフセット補正回路４１の制御回路６７は、ＡＤＣ２５への入力電圧が目標の電圧になるように電流可変回路６９内のドレイン電流制御用スイッチ９７〜１０２および正負切替スイッチ４３を制御する。

図１に示すように、ミキサー４，５の差動電圧をVp及びVnとし、増幅回路５４，５５の（a）に電流Idを流すことにより出力端電圧Vpo及びVnoは以下の電圧にバイアスされる。また、入出力の差動特性を良くするためにR2：５０，５１，５２，５３は同じ抵抗値が使われる。また、増幅回路５４，５５の利得はR1：４８，４９とR2：５０，５１，５２，５３の比で表わされる。
Vpo＝Vp＋（R2／R1）（Vp−Vn）−R2・Id
Vno＝Vn−（R2／R1）（Vp−Vn）

この差動出力電圧は、これに続く差動増幅器１０３，１０４により基準電圧Vref６４，６５とするバイアスのシングルエンド信号に変換される。従って、Voutは以下の式（１）で表すことができる。
Vout＝（R4／R3）（Vpo−Vno）＋Vref
＝（R4／R3）［（１＋２・R2／R1）（Vp−Vn）−R2・Id］＋Vref …（１）

上記の計算と同様に、増幅回路５４，５５の（b）に電流Idを流すことにより出力端電圧Vpo及びVnoは以下の電圧にバイアスされる。
Vpo＝Vp−（R2／R1）（Vn−Vp）
Vno＝Vn＋（R2／R1）（Vn−Vp）＋R2・Id
Vout＝（R4／R3）（Vpo−Vno）＋Vref
＝（R4／R3）[（１＋２・R2／R1）（Vp−Vn）＋R2・Id]＋Vref …（２）

ここで、ミキサー４，５で発生するＤＣオフセットをαとし、ミキサー４，５からはＤＣオフセット成分以外何も出力されていないとすると、α＝（Vp−Vn）のため、上記式（１）又は（２）の［］内を０とすれば、Vout＝VrefとなりＤＣオフセット補正が完了する。

なお、αがプラスの場合は（a）に電流を流し、αがマイナスの場合は（b）に電流を流すことでＤＣオフセット補正を行うことができる。
電流Idの大きさに関しては、カレントミラーの電源Vdd７０，７１と抵抗７２，７３により決まるドレイン電流I1を基準電流とし、カレントミラーで基準電流の２^ｎ倍（ｎ＝０、１、２、３、４、５）の電流を生成し、ドレイン電流制御用スイッチ９１〜９６，９７〜１０２で各電流の加算ができるようにする。

次に、ＤＣオフセット補正の手順について説明する。アンテナ端１を５０Ω終端にした状態にて、ミキサー４，５のセルフミキシングと増幅回路５４，５５で発生したＤＣオフセットがその後の差動増幅器１０３，１０４で増幅し、更に最大利得で固定された電圧可変利得器２０，２１によって増幅され復調部２３へ入力される。このときの復調部２３への入力電圧をＡＤＣ２４，２５で取り込み、制御回路６６，６７へ入力する。制御回路６６，６７では、ＡＤＣ２４，２５の出力値に応じてＤＣオフセット補正回路４０，４１内の多段カレントミラーのドレイン電流制御用切替スイッチ９１〜１０２と、増幅回路５４，５５の（ａ）又は（ｂ）の接続を正負切替スイッチ４２，４３でVout＝Vrefとなるように制御コードを出力し制御を行う。

また、電流可変回路６８，６９内の基準電流を流すＰｃｈＭＯＳＦＥＴ（Ｐチャネル型 Metal-Oxide-Semiconductor Field-Effect Transistor）７８，７８’のゲート−ソース間にコンデンサ７４，７５を接続することで基準電流I1のノイズ低減を行い、低ノイズなＤＣオフセット補正が可能となる。基準電流から発生するノイズは、コンデンサ７４，７５により低減されるため、カレントミラーで発生するノイズも低減される。この低ノイズな電流可変回路６８，６９で増幅回路５４，５５を制御するため、出力ノイズも低減可能となる。

（第２実施形態）
図２は、第２実施形態に係る無線受信装置の構成を示す図である。第２実施形態は、上記図１の制御回路６６，６７の出力にインバータ回路１０５，１０６を用いたものである。図２では、制御回路６６，６７を、第１基準電圧コード（基準電圧コード）２６，２７、カウンタ制御部３０，３１、第１比較器（比較器）２８，２９、DcIni信号３８、およびクロック生成部３９で構成している。

図３（ａ）は、第１実施形態における制御コード対差動増幅器１０３，１０４出力のＤＣオフセット補正電圧を示す。電流可変回路６８，６９は、各要素の電流が基準電流の２^ｎ倍となっているため、出力される電流は電流可変回路６８，６９へ入力されるコードに対して１次関数的に変化する。第１実施形態の状態で、制御回路６６，６７から出力される制御コードを用いて直接電流可変回路６８，６９と正負切替スイッチ４２，４３を制御すると、差動増幅器１０３，１０４出力のＤＣオフセット補正電圧は、図３（ａ）のようになる。すなわち、制御コードのＭＳＢ（Most Significant Bit）が０から１に切り替わるところでＤＣオフセット補正電圧に不連続点が発生し、電流可変回路６８，６９の制御を容易に行うことができない。

図４に、インバータ回路の接続図を示す。電流可変回路６８、６９の基準電流の２^ｎ倍の電流を流すドレイン電流制御用スイッチ９１〜９６，９７〜１０２の入力信号をインバータ１０７〜１１２，１０７’〜１１２’が付いたインバータ切替スイッチ１１３〜１１８，１１３’〜１１８’によりＭＳＢの状態に応じて反転させて入力する。インバータ切替スイッチ１１３〜１１８，１１３’〜１１８’の制御に関しては、制御コードのＭＳＢが“０”のときは基準電流の２^ｎ倍の電流を流す各切替スイッチ９１〜９６，９７〜１０２の入力信号を反転し、ＭＳＢが“１”のときは基準電流の２^ｎ倍の電流を流す各ドレイン電流制御用スイッチ９１〜９６，９７〜１０２の入力信号をそのまま入力する。

図４に示すように、制御回路６６，６７の出力にインバータ回路１０５，１０６を用いて電流可変回路６８，６９を制御することで、図３（ｂ）に示すようにＤＣオフセット補正電圧に不連続点を発生しないようにすることができ、電流可変回路６８，６９の制御を容易に行うことができる。
また、インバータ回路１０５，１０６を用いることで図２に示すように、従来技術で説明したカウンタ制御部３０，３１を用いてＤＣオフセット補正制御を行うことが可能となる。

（第３実施形態）
図５は、第３実施形態に係る無線受信装置の構成を示す図である。従来技術では、カウンタ制御部でカウンタ値をインクリメントしてＤＣオフセット補正を行うため、ＤＣオフセット補正の制御終了時間はＤＣオフセットの発生量に依存し、発生量次第では、時間を必要とする場合がある。そこで、第３実施形態は、電流可変回路６８，６９の制御をＳＡＲ（逐次比較レジスタ：Successive Approximation Register）１３５，１３６で行うことにより高速なＤＣオフセット補正を可能にする。

図５では、上記第１実施形態の構成における制御回路６６，６７を、第１基準電圧コード２６，２７、第１比較器２８，２９、収束判定部１３３，１３４、ＳＡＲ１３５，１３６、DcIni信号３８、およびクロック生成部３９で構成する。収束判定部１３３，１３４は、第２基準電圧コード１１９，１２０、収束範囲設定値１２１，１２２、加算器１２３，１２４、減算器１２５，１２６、第３比較器１２７，１２８、第２比較器１２９，１３０、およびＥＸ−ＯＲ回路（収束判定回路）１３１，１３２を有する。

第３実施形態の無線受信装置の各ブロックの動作について以下に説明する。図６は、第２比較器、第３比較器およびＥＸ−ＯＲ回路の真理値を表した図である。
第２比較器１２９，１３０は、第２比較器１２９，１３０及び第３比較器１２７，１２８でＡＤＣコードと比較する際に用いられる基準電圧コードを第２基準電圧コード１１９，１２０とし、“ＡＤＣコード”と“第２基準電圧コード１１９，１２０−収束範囲設定値１２１，１２２”とを比較し、“ＡＤＣコード”≧“第２基準電圧コード１１９，１２０−収束範囲設定値１２１，１２２”の場合は“０”、“ＡＤＣコード”＜“第２基準電圧コード１１９，１２０−収束範囲設定値１２１，１２２”の場合は“１”を比較結果として出力する。

第３比較器１２７，１２８は、“ＡＤＣコード”と“第２基準電圧コード１１９，１２０＋収束範囲設定値１２１，１２２”とを比較し、“ＡＤＣコード”＞“第２基準電圧コード１１９，１２０＋収束範囲設定値１２１，１２２”の場合は“１”、“ＡＤＣコード”≦“第２基準電圧コード１１９，１２０＋収束範囲設定値１２１，１２２”の場合は“０”を比較結果として出力する。

つまり、ＤＣオフセット補正が希望するＤＣオフセット補正範囲内に補正された場合、収束判定部１３３，１３４から“０”が出力され、範囲外である場合には“１”が出力される。
一方、第１比較器２８，２９は、ＡＤＣコードと第１基準電圧コード２６，２７を比較し、“ＡＤＣコード”＞“第１基準電圧コード２６，２７”のときは“１”、“ＡＤＣコード”≦“第１基準電圧コード２６，２７”のときは“０”を比較結果として出力する。

図７に、電流可変回路６８，６９および正負切替スイッチ４２，４３を７ｂｉｔで制御する場合のＳＡＲ動作を示す。ＳＡＲ出力を７ｂｉｔの制御コードDACIとすると、ＳＡＲ１３５，１３６は、DcIni信号３８を受けて、制御コードの中間値であるDACI＝４０［ｈｅｘ］（ＭＳＢ（DACI（6））＝“１”、ＭＳＢ以外（DACI（5）〜DACI（0））＝“０”）を初期値として出力する。

次のクロックが入力された際に、第１比較器２８，２９の比較結果を判定し、比較結果が“１”である場合には“０”を、比較結果が“０”である場合には“１”をＭＳＢに判定出力（判定（1））する。判定出力（判定（1））と同時にＭＳＢ（判定ｂｉｔ）を除いた下位ｂｉｔによる制御コードの中間値（DACI（５）〜DACI（０）＝２０［ｈｅｘ］）を出力する。

このように、判定出力と、判定ｂｉｔを除いた判定ｂｉｔよりも下位ｂｉｔによる制御コードの中間値出力を、ＬＳＢが判定（判定（7））されるまで順次繰り返すことで、ＡＤＣコードと第１基準電圧コード２６，２７が等しくなるよう制御コードを設定していく。
ただし、Enable信号に“０”が入力された場合はＤＣオフセット補正が希望する補正範囲に補正されたとして、判定出力を行わず、それ以前の制御コードを保持しＳＡＲ動作を停止する。

図７（ａ）は収束範囲内に入らなかった場合のタイミングチャートを示し、図７（ｂ）は収束範囲内に入った場合のタイミングチャートを示している。図７（ｂ）では、判定（3）を出力した後、ＤＣオフセットが収束範囲内に入ったとしてEnable信号が“０”となりＳＡＲ１３５，１３６の動作を停止している。

このように第３実施形態においては、７bitのＳＡＲの場合は７回判定を行うだけでＤＣオフセット補正を行うことができ、高速なＤＣオフセット補正処理となる。
また、第３実施形態において、ＤＣオフセット補正電圧がプラス側にしか制御を行わない場合は、インバータ回路１０５，１０６、正負切替スイッチ４２，４３を用いず、電流可変回路６８，６９の出力を増幅回路５４，５５の（b）側に接続することでＳＡＲ１３５，１３６を用いて制御することが可能である。

このケースは例えば、ミキサー４，５のＤＣオフセットがマイナス側にしか発生しない場合、もしくはミキサー４，５に発生しうる最大ＤＣオフセット電圧時にVoutに現れる電圧以上のオフセット電圧ΔVoffsetとした場合に、差動増幅器１０３，１０４のバイアス電圧としてVref−ΔVoffsetを供給した場合である。

ＤＣオフセット補正電圧がマイナス側にしか制御を行わない場合は、インバータ回路１０５，１０６、正負切替スイッチ４２，４３を用いず、電流可変回路６８，６９の出力を増幅回路５４，５５の（ａ）側に接続し、ＳＡＲ１３５，１３６の判定結果を反転して出力することでＳＡＲ１３５，１３６を用いて制御することができる。

（第４実施形態）
図８は、第４実施形態に係る無線受信装置の構成を示すブロック図である。上記図５のクロック生成部３９を、基準クロック生成部１３８、分周器１６０〜１６２、第２スイッチ１４０、スイッチ制御信号１４１で構成したものである。

上記第３実施形態の構成と比較し、基準クロック生成部１３８で生成される基準クロックを分周器１６０〜１６２により１／nへ分周することにより、複数のクロックの中から１つ選択することが可能となる。
単一クロックで制御回路を駆動すると、周波数帯域幅が異なるため使用するフィルタが複数用意されたシステムで用いる場合には、用意されたフィルタ内のステップ応答特性の収束時間が最大となるフィルタにクロック周波数を合わせる必要がある。そのため、ステップ応答特性の収束時間が早いフィルタに関しても同一のクロックを使用しているため使用しなければならず、ＤＣオフセット補正の制御時間の高速化を図ることが出来ない。

第４実施形態によれば、周波数帯域幅が異なる複数のフィルタが用意されているシステムにおいても、収束時間が最大となるフィルタにクロック周波数を合わせる必要が無く、各フィルタのステップ応答の収束時間に合わせたクロック周波数を用意することができるため、補正処理時間の高速化を図ることができる。

（第５実施形態）
図９は、第５実施形態に係る無線受信装置の構成を示すブロック図である。上記図５の収束範囲設定値１２１，１２２に換えて、スイッチ制御信号１４２，１４３、メモリ１４４，１４５、および第３スイッチ１４６，１４７を有する。メモリ１４４，１４５には、例えば、第１収束範囲設定値１４８，１４９、第２収束範囲設定値１５０，１５１、および第３収束範囲設定値１５２，１５３を予め格納しておく。

上記第３実施形態の構成と比較し、第１収束範囲設定値１４８，１４９，第２収束範囲設定値１５０，１５１および第３収束範囲設定値１５２，１５３をメモリ１４４，１４５に格納しておき、スイッチ制御信号１４２，１４３に従って第３スイッチ１４６，１４７により収束判定範囲を選択することができる。

このように、収束範囲を可変にすることで、システム毎に最適なＤＣオフセット補正を実施することが可能になる。
なお、本発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態に亘る構成要素を適宜組み合せてもよい。

１…アンテナ、２…帯域通過フィルタ、３…低雑音増幅器、４，５…ミキサー、６…位相器、７…局部発振器、５４，５５…増幅回路（第２増幅回路）、４４，４５，４６，４７…差動増幅器，１８，１９…低周波通過フィルタ、１０３，１０４…差動増幅器（第１増幅回路）、２０，２１…電圧可変利得器、２２…自動利得制御部、２３…復調部、２４，２５…Ａ／Ｄコンバータ（ＡＤＣ）、４０，４１…ＤＣオフセット補正回路、４２，４３…正負切替スイッチ（第１スイッチ）、６６，６７…制御回路、６８，６９…電流可変回路、９１〜９６，９７〜１０２…ドレイン電流制御用スイッチ、７４，７５…コンデンサ、７８，７８’，７９〜９０…ＰｃｈＭＯＳＦＥＴ、１０５，１０６…インバータ回路、２６，２７…基準電圧コード（第１基準電圧コード）、２８，２９…比較器（第１比較器）、３０，３１…カウンタ制御部、３８…イニシャル信号（DcIni信号）、３９…クロック生成部、１０７〜１１２，１０７’〜１１２’…インバータ、１１３〜１１８，１１３’〜１１８’…インバータ切替スイッチ、１１９，１２０…第２基準電圧コード、１２１，１２２…収束範囲設定値、１２３，１２４…加算器、１２５、１２６…減算器、１２７，１２８…第３比較器、１２９，１３０…第２比較器、１３１，１３２…ＥＸ−ＯＲ回路（収束判定回路）、１３３，１３４…収束判定部、１３５，１３６…ＳＡＲ、１３８…基準クロック生成部、１６０〜１６２…分周器、１４０…第２スイッチ、１４１…スイッチ制御信号、１４２，１４３…スイッチ制御信号、１４４，１４５…メモリ、１４６，１４７…第３スイッチ、１４８，１４９…第１収束範囲設定値、１５０，１５１…第２収束範囲設定値、１５２，１５３…第３収束範囲設定値。

Claims

ダイレクトコンバージョン方式の無線受信装置であって、
アンテナで受信された無線信号を互いに異なる位相を有するローカル信号によりベースバンド信号へ周波数変換するミキサーと、
前記ベースバンド信号を復調レベルまで増幅する第１増幅回路と、
前記ミキサーと前記第１増幅回路との間に設けられる第２増幅回路と、
複数段のカレントミラー構成で基準電流の２^ｎ倍の電流を加算する電流可変回路と、
前記第１増幅回路の出力に基づいて、前記電流可変回路から前記第２増幅回路に電流を流入することにより前記ミキサーのＤＣオフセットを補正する制御回路と、
前記基準電流となるＰｃｈＭＯＳＦＥＴのゲート−ソース間に接続されるコンデンサと
を具備することを特徴とする無線受信装置。
前記制御回路は、前記第１増幅回路の出力と所定の基準電圧との比較結果を出力する比較器と、前記ＤＣオフセットが所定の収束範囲内に入るかを判定する収束判定回路と、前記収束判定回路と前記比較器の出力に基づいて前記電流可変回路を制御する逐次比較レジスタ（ＳＡＲ）とを含むことを特徴とする請求項１に記載の無線受信装置。
前記制御回路と前記電流可変回路との間に設けられるインバータ回路と、前記第２増幅回路のプラス側出力およびマイナス側出力のいずれか一方を選択して前記電流可変回路から電流を流入する第１スイッチとをさらに具備することを特徴とする請求項１又は２に記載の無線受信装置。
基準クロックを生成する基準クロック生成部と、前記基準クロックを１／nへ分周する複数の分周器と、前記複数の分周器のうちから前記ＳＡＲの更新タイミングを決定するクロックを選択する第２スイッチとをさらに具備することを特徴とする請求項２に記載の無線受信装置。
複数の収束範囲設定値を格納するメモリと、前記複数の収束範囲設定値のうちから前記収束判定回路の収束範囲設定値を選択する第３スイッチとをさらに具備することを特徴とする請求項２に記載の無線受信装置。