JP5809522B2

JP5809522B2 - 半導体装置

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Inventors: 秀夫中根; 圭助木村; 崇也山本; 松浦　達治; 達治松浦; 隆一氏家
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Description

本発明は、半導体装置と、この半導体装置の調整方法とに係り、特に、無線通信に用いられる半導体装置と、この半導体装置の調整方法とに係る。

無線通信用ＬＳＩ（ＬａｒｇｅＳｃａｌｅＩｎｔｅｇｒａｔｉｏｎ：大規模集積回路）などのＲＦ（ＲａｄｉｏＦｒｅｑｕｅｎｃｙ：高周波）ＩＣ（ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ：集積回路）でも、微細ＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸化膜半導体）プロセスの利用が増加している。この微細ＣＭＯＳプロセスでは、より高精度な信号処理が求められる一方で、従来の半導体製造プロセスと比べてアナログ特性が劣化している。そのため、製造後のキャリブレーションなどで半導体装置の特性を改善する手法が重要となっている。

今日のＲＦＩＣにおいては、ベースバンド処理を行うＬＳＩとの通信を行うインタフェースがデジタル化されている。そのため、ＲＦＩＣは、アンテナから受信したアナログ信号をデジタル化するＡＤＣ（ＡｎａｌｏｇＤｉｇｉｔａｌＣｏｎｖｅｒｔｅｒ：アナログデジタル変換器）を内蔵している。このＡＤＣに関しても、所望の特性条件を満たすために、キャリブレーションが必要となる。

しかしながら、Ｗ−ＣＤＭＡ（ＷｉｄｅｂａｎｄＣｏｄｅＤｉｖｉｓｉｏｎＭｕｌｔｉｐｌｅＡｃｃｅｓｓ：広帯域符号分割多重アクセス）やＬＴＥ（ＬｏｎｇＴｅｒｍＥｖｏｌｕｔｉｏｎ：長期的エボリューション）など一部の通信方式では、受信回路は連続的に動作する必要がある。したがって、動作しない期間に行うオフラインキャリブレーションの実施は不可能である。また、動作中に行うバックグランドキャリブレーションを定期的に実施すると、その周期に対応する周波数を有する不要な信号成分が発生し、受信信号の精度が劣化してしまう。

上記に関連して、特許文献１（米国特許第７０４６１７９号明細書）には、アナログデジタル変換回路に係る記載が開示されている。このアナログデジタル変換回路は、マルチプレクサを有し、入力信号と、リファレンス信号とを切り替えることで、フォアグランドキャリブレーションを行う。より詳細には、このアナログデジタル変換回路は、キャリブレーション基準回路と、変換回路とを含む。このキャリブレーション基準回路は、集積回路の内部に形成されていて、キャリブレーション基準信号を提供する。この変換回路は、集積回路の内部に形成されていて、比較基準回路と、比較回路とを含む。この比較基準回路は、複数の基準信号を提供する。この比較回路は、複数の基準信号に応答する複数の比較器出力信号と、比較器入力信号とを提供する。この比較器入力信号は、キャリブレーション信号が表されている場合に、キャリブレーション基準信号から生成される。このキャリブレーション基準回路は、以下のように形成されている。すなわち、キャリブレーション信号が表されている場合には、キャリブレーション基準回路は有効であり、キャリブレーション信号が表されていない場合には、キャリブレーション基準回路は無効であって実質的に電力を消費しない。

また、特許文献２（米国特許第７６２３０５０号明細書）には、アナログデジタル変換回路に係る記載が開示されている。このアナログデジタル変換回路は、リファレンス電圧を微調整することで、アナログデジタル変換器に用いられる比較器のオフセット電圧のフォアグランドキャリブレーションを行う。より詳細には、このアナログデジタル変換回路は、アナログデジタル変換器と、マルチプレクサと、可変電圧源と、キャリブレーション回路とを有する。このアナログデジタル変換器は、第１入力部と、第２入力部と、出力部とを有する。このマルチプレクサは、アナログデジタル変換器の第１入力部に結合されている。この可変電圧源は、アナログデジタル変換器の第２入力部に結合されている。このキャリブレーション回路は、可変電圧源を制御し、可変電圧源と、アナログデジタル変換器の出力部との間に結合されている。このアナログデジタル変換器は、マルチプレクサを介して供給される固定電圧と、可変電圧弦から供給される可変電圧とを比較する。

また、特許文献３（特開２００９−１５９４１５号公報）には、アナログデジタル変換器に係る記載が開示されている。このアナログデジタル変換器は、送信回路を用いて受信系のフォアグランドキャリブレーションを行う。より詳細には、このアナログデジタル変換器は、通信装置の受信回路に用いられ、デジタル信号を用いてキャリブレーションを行う。このアナログデジタル変換器は、アナログデジタル変換ユニットと、キャリブレーション部と、デジタル出力生成部と、切り替えスイッチとを備えて成る。このアナログデジタル変換ユニットは、入力されたアナログ信号をデジタル信号に変換する。このキャリブレーション部は、アナログデジタル変換ユニットの出力側に接続されている。このデジタル出力生成部は、アナログデジタル変換ユニットの出力が入力される。この切り替えスイッチは、アナログデジタル変換ユニットの入力側に設けられている。切り替えスイッチは、受信回路に入力されたアナログ信号、またはキャリブレーション用のデジタル信号を通信装置の送信回路のデジタルアナログ変換器でデジタルアナログ変換して得られるキャリブレーション用のアナログ信号のいずれかをアナログデジタル変換ユニットに入力する機能を有している。キャリブレーション部は、デジタル出力生成部の出力とアナログデジタル変換ユニットの出力とデジタルアナログ変換器の入力に接続されている。キャリブレーション部は、キャリブレーション用のデジタル信号と、キャリブレーション用のアナログ信号をアナログデジタル変換ユニットに入力して得られるデジタル信号とを利用して、アナログデジタル変換ユニットの出力をキャリブレーションするためのパラメータを取得する機能を有している。

また、特許文献４（特開２０１０−００４３７３号公報）には、アナログデジタル変換器に係る記載が開示されている。このアナログデジタル変換器は、直並列型であって、バックグランドキャリブレーションを行う。より詳細には、このアナログデジタル変換器は、参照電圧生成回路と、上位ビット比較器と、複数のアンプと、複数の第１のセレクタと、複数の第２のセレクタと、複数の下位ビット比較器と、第３のセレクタと、エンコーダとを有することを特徴とする。ここで、参照電圧生成回路は、複数の参照電圧を生成する。上位ビット比較器は、複数の参照電圧を複数領域に分割し、分割した複数領域のうち、入力アナログ電圧が属する領域を判定するために入力アナログ電圧と領域境界電圧との比較を行う。複数のアンプは、複数の参照電圧と入力アナログ電圧との差分電圧を出力する。複数の第１のセレクタは、複数のアンプに入力される参照電圧を選択する。複数の第２のセレクタは、分割された複数領域数の複数のアンプの出力信号のうち、上位ビット比較器により判定された領域に応じて複数のアンプの出力信号を選択する。複数の下位ビット比較器は、複数の第２のセレクタにより選択された信号のうちの２つの信号の大きさを比較して比較結果信号を出力する。第３のセレクタは、複数の下位ビット比較器のうち、アナログデジタル変換を行うための下位ビット比較器の出力信号を選択し、キャリブレーションを行うための下位ビット比較器の出力信号を選択しない。エンコーダは、第３のセレクタにより選択された下位ビット比較器の出力信号と上位ビット比較器により判定された領域とに応じて、デジタル信号を生成する。

また、特許文献５（特開２０１０−２２６２３６号公報）には、無線受信機の消費電力制御方法に係る記載が開示されている。この消費電力制御方法は、高周波部にてダウンコンバートされた受信信号をデジタル化してベースバンド部に取り込むアナログデジタル変換部がバイアス電流を設定可能に構成してある無線受信機において、以下の第１、第２の工程を含む。第１の工程では、アナログデジタル変換部が出力するデジタル信号に基づき通信信号の受信状態から待ち受け状態へ変化する第１の変化か、待ち受け状態から受信状態へ変化する第２の変化の何れであるかを判断する。第２の工程では、この判断結果に応じて、第１の変化の場合にはバイアス電流を前記第２の変化の場合よりも小さい値に設定し、第２の変化の場合にはバイアス電流を第１の変化の場合よりも大きい値に設定する。

また、特許文献６（特開２０１０−０３５１４０号公報）には、アナログデジタル変換器に係る記載が開示されている。このアナログデジタル変換器は、２個の比較器を用いて、変換値を比較し、オフセットを更新することでキャリブレーションを行う。より詳細には、このアナログデジタル変換器は、基準電圧生成回路と、第１、第２の比較器と、キャリブレーション回路とを有する。ここで、基準電圧生成回路は、基準電圧を出力する。第１、第２の比較器は、基準電圧と入力信号の電圧とを比較し、第１の論理値又は第２の論理値を示すデジタル信号を出力する。キャリブレーション回路は、第１の比較器の出力と第２の比較器の出力とを比較し、第１、第２のオフセット制御信号を出力する。第１の比較器は、第１のオフセット制御信号に基づき、出力反転閾値レベルに正又は負のオフセット量を設定する。第２の比較器は、第２のオフセット制御信号に基づき、出力反転閾値レベルに第１、第２の比較器と逆の極性のオフセット量を設定する。

米国特許第７０４６１７９号明細書米国特許第７６２３０５０号明細書特開２００９−１５９４１５号公報特開２０１０−００４３７３号公報特開２０１０−２２６２３６号公報特開２０１０−０３５１４０号公報

従来のＡＤ（ＡｎａｌｏｇＤｉｇｉｔａｌ：アナログデジタル）変換方式では、ＡＤＣとしての動作と、バックグランドキャリブレーションとを平行して動作することが出来ないか、出来たとしても通信用途には適さなかった。これは、受信システムを組み込んだ回路でキャリブレーションを周期的に行うと、受信精度が劣化する問題が発生するためである。この問題は、特に、Ｗ−ＣＤＭＡのように受信状態が継続する通信方式で顕著に現れる。コンパレータを周期的にキャリブレーションすると、その切り替え周期を基本波として有する高調波による不要なスプリアス信号が発生し、受信特性の劣化が引き起こされるからである。

また、冗長性を持たせたＡＤ変換などの、キャリブレーションを用いない手法では、キャリブレーションが不要である代わりにＡＤ変換の速度が低下してしまうことが、高速動作が必要な通信用途では問題となる。この速度低下が発生する理由は、例えば、逐次比較ＡＤ変換の場合は変換に要する比較回数が増加するからであり、また、パイプラインＡＤ変換の場合はパイプラインの段数が深くなるからである。

以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明による半導体装置（１など）は、通信回路部（１０、２０、３０、４０など）と、検出回路部（６４など）と、調整回路部（３００など）とを具備する。ここで、通信回路部（１０、２０、３０、４０など）は、受信動作を行う。検出回路部（６４など）は、受信動作の最中における無効受信信号の発生を検出する。調整回路部（３００など）は、通信回路部（１０、２０、３０、４０など）の特性を調整する。調整回路部（３００など）は、調整を、無効受信信号が発生するタイミングに合わせて行う。

本発明による半導体装置の調整方法は、通信回路部（１０、２０、３０、４０など）で受信動作を行うステップと、受信の最中における無効受信信号の発生を検出するステップと、通信回路部（１０、２０、３０、４０など）の特性を調整するステップとを具備する。調整するステップは、調整を、無効受信信号が発生するタイミングに合わせて行うステップを具備する。

本発明の半導体装置と、この半導体装置の調整方法によれば、半導体装置のアナログ特性をキャリブレーションにより補正し、良好な受信特性を得ることが出来る。

図１Ａは、本発明の第１の実施形態による半導体装置の全体的な構成を示すブロック回路図である。図１Ｂは、図１Ａに示した半導体装置の構成要素の動作の一例を示すタイミングチャートである。図２Ａは、本発明の第１の実施形態によるＡＤＣ部の構成の一例を示すブロック回路図である。図２Ｂは、本発明の第１の実施形態による比較回路部およびキャリブレーション論理回路部の構成の一例を示すブロック回路図である。図２Ｃは、図２Ａおよび図２Ｂに示した半導体装置の構成要素の動作の一例を示すタイムチャートである。図３は、本発明の第２の実施形態によるＡＤＣの構成を示すブロック回路図である。図４は、本発明の第２の実施形態によるＡＤＣの構成要素の動作の一例を示すタイムチャートである。図５は、本発明の第４の実施形態による無線通信システムの構成を示すブロック回路図である。図６Ａは、本発明の第５の実施形態によるフラッシュＡＤＣの構成を示すブロック回路図である。図６Ｂは、本発明の第５の実施形態によるフラッシュＡＤＣにおいてキャリブレーション対象となる比較器の切り替え動作の一例を示すタイムチャートである。図７Ａは、本発明の第６の実施形態による半導体装置の構成要素の動作の一例を示すタイミングチャートである。図７Ｂは、本発明の第６の実施形態による半導体の構成要素の動作の他の一例を示すタイミングチャートである。

添付図面を参照して、本発明による半導体装置と、この半導体装置の調整方法とを実施するための形態を以下に説明する。

（第１の実施形態）
図１Ａは、本発明の第１の実施形態による半導体装置１の全体的な構成を示すブロック回路図である。図１Ａに示した半導体装置１の構成要素について説明する。図１Ａに示した半導体装置１は、ＬＮＡ（ＬｏｗＮｏｉｓｅＡｍｐｌｉｆｉｅｒ：低雑音増幅回路）部１０と、ミキサ２０と、フィルタ部３０と、ＡＤＣ部４０と、バックエンド論理回路部５０と、制御論理回路部６０と、インタフェース部７０とを含んでいる。

ＬＮＡ部１０は、第１、第２のＬＮＡ１１、１２を含んでいる。フィルタ部３０は、第１、第２のフィルタ回路３１、３２を含んでいる。第１のフィルタ回路３１は、第１のＰＧＡ（ＰｒｏｇｒａｍｍａｂｌｅＧａｉｎＡｍｐｌｉｆｉｅｒ：プログラマブル利得増幅器）３３と、第１のフィルタ３５とを含んでいる。第２のフィルタ回路３２は、第２のＰＧＡ３４と、第２のフィルタ３６とを含んでいる。ＡＤＣ部４０は、第１、第２のＡＤＣ４１、４２を含んでいる。また、これらＰＧＡとフィルタ回路は所望の特性を満たすために、複数個接続されても良い。制御論理回路部６０は、振幅検出器６１と、セレクタ６２と、利得制御論理回路部６３と、利得更新信号生成論理回路部６４とを含んでいる。

図１Ａに示した半導体装置１の構成要素の接続関係について説明する。第１のＬＮＡ１１の入力部は、半導体装置１外部のアンテナ部８０に含まれる第１のアンテナ８１に接続されている。第２のＬＮＡ１２の入力部は、アンテナ部８０に含まれる第２のアンテナ８２に接続されている。第１のＬＮＡ１１の出力部と、第２のＬＮＡ１２の出力部とは、ミキサ２０の入力部に接続されている。ミキサ２０の第１の出力部は、第１のＰＧＡ３３の第１の入力部に接続されている。ミキサ２０の第２の出力部は、第２のＰＧＡ３４の第１の入力部に接続されている。第１のＰＧＡ３３の出力部は、第１のフィルタ３５の入力部に接続されている。第２のＰＧＡ３４の出力部は、第２のフィルタ３６の入力部に接続されている。第１のフィルタ３５の後段には、第１のＡＤＣ４１の第１の入力部が接続されている。第２のフィルタ３６の後段には、第２のＡＤＣ４２の第１の入力部が接続されている。第１のＡＤＣ４１の出力部は、バックエンド論理回路部５０の第１の入力部に接続されている。第２のＡＤＣ４２の出力部は、バックエンド論理回路部５０の第２の入力部に接続されている。利得制御論理回路部６３の第１の出力部は、第１のＰＧＡ３３の第２の入力部に接続されている。利得制御論理回路部６３の第２の出力部は、第２のＰＧＡ３４の第２の入力部に接続されている。利得制御論理回路部６３の第３の出力部は、利得更新信号生成論理回路部６４の入力部に接続されている。利得更新信号生成論理回路部６４の第１の出力部は、第１のＡＤＣ４１の第２の入力部に接続されている。利得更新信号生成論理回路部６４の第２の出力部は、第２のＡＤＣ４２の第２の入力部に接続されている。バックエンド論理回路部５０の第１の出力部は、振幅検出器６１の入力部に接続されている。バックエンド論理回路部５０の第２の出力部は、インタフェース部７０の第１の入力部に接続されている。振幅検出器６１の出力部は、セレクタ６２の第１の入力部に接続されている。インタフェース部７０の第１の出力部は、セレクタ６２の第２の入力部に接続されている。セレクタ６２の出力部は、利得制御論理回路部６３の入力部に接続されている。インタフェース部７０の第２の出力部は、半導体装置１外部のベースバンドＬＳＩ９０の入力部に接続されている。ベースバンドＬＳＩ９０の出力部は、インタフェース部７０の第２の入力部に接続されている。

図１Ａに示した半導体装置１の動作、すなわち本発明の第１の実施形態による半導体装置１の調整方法について説明する。まず、アンテナ部８０からベースバンドＬＳＩ９０までの信号の流れについて説明する。アンテナ部８０が無線信号を連続的に受信する。ＬＮＡ部１０は、受信された信号を増幅して、ミキサ２０に向けて出力する。ミキサ２０は、増幅された信号と、図示されないローカル信号生成部で生成されて所望の周波数を有するローカル信号とを合成して、フィルタ部３０に向けて出力する。フィルタ部３０は、合成された信号を、所定の特性を有するアナログ信号に変換して、後段に向けて出力する。フィルタ部３０の後段に接続されたＡＤＣ部４０は、アナログ信号をデジタル信号に変換して、バックエンド論理回路部５０に向けて出力する。バックエンド論理回路部５０は、デジタル信号に任意のバックエンド処理を施してから、インタフェース部７０およびデジタルインタフェース７１を介して、半導体装置１外部のベースバンドＬＳＩ８０に向けて出力する。ベースバンドＬＳＩ８０は、デジタル入力した信号に対して任意のベースバンド処理を行う。なお、これらのバックエンド処理およびベースバンド処理については、本発明に直接的には関係しないので、さらなる詳細な説明を省略する。

次に、第１および第２のＰＧＡ３３、３４に対するフィードバックについて説明する。アンテナ部８０における受信レベルが変動すると、ＡＧＣ（ＡｕｔｏｍａｔｉｃＧａｉｎＣｏｎｔｒｏｌ：自動利得制御）機能が作動する。ＡＧＣ機能では、ＡＤＣの入力信号レベルが適切な範囲に収まるように、ＰＧＡの利得を変更する制御が行われる。そこで、バックエンド論理回路部５０は、後述するように、デジタル信号の振幅に係る情報をさらに生成して、振幅検出器６１に向けて出力しても良い。この場合、振幅検出器６１は、受信レベルを表す第１の受信レベル信号を生成してセレクタ６２に向けて出力する。また、ベースバンドＬＳＩ８０は、後述するように、受信レベルを表す第２の受信レベル信号をさらに生成して、デジタルインタフェース７１およびインタフェース部７０を介してセレクタ６２に向けて出力しても良い。セレクタ６２は、第１の受信レベル信号と、第２の受信レベル信号とのうち、どちらか一方を選択して、利得制御論理回路部６３に向けて出力する。ここで、第１の受信レベル信号が選択された場合の、半導体装置１の動作を、内部ＡＧＣモードまたは振幅検出器モードと呼ぶ。また、第２の受信レベル信号が選択された場合の、半導体装置１の動作を、ベースバンド直接制御モードと呼ぶ。これら２種類の動作モードは、セレクタ６２の切り替えによって選択できるものとする。

利得制御論理回路部６３は、第１または第２の受信レベル信号に基づいて、第１および第２のＰＧＡ３３、３４の利得を変更する必要性について判断する。その必要がある場合、利得制御論理回路部６３は、利得設定信号ＧＳを生成して、第１および第２のＰＧＡ３３、３４に向けて出力する。第１および第２のＰＧＡ３３、３４は、利得設定信号ＧＳに応じて利得を設定する。例えば、受信レベルが予め設定された最大値より大きい場合は、第１および第２のＰＧＡ３３、３４の利得はより低く設定される。反対に、受信レベルが予め設定された最小値より小さい場合は、第１および第２のＰＧＡ３３、３４の利得はより高く設定される。ここで、利得設定信号ＧＳが設定すべき利得の値を伝達する具体的な手法は、値を直接的に表しても良いし、現在の利得との差分を表しても良いし、いずれにしても本願発明を限定するものではない。

次に、ＡＤＣ部４０に対するフィードバックについて説明する。利得制御論理回路部６３は、必要に応じて利得設定信号ＧＳを生成出力する際に、第１および第２のＰＧＡ３３、３４において利得の変化が発生することを、利得更新信号生成論理回路部６４に通知する。利得更新信号生成論理回路部６４は、この通知に応じて、利得更新信号ＧＵを生成して、ＡＤＣ部４０に向けて出力する。ここで、利得更新信号ＧＵは、第１および第２のＰＧＡ３３、３４の利得が変更されるタイミングを伝達することが重要であって、その信号の具体的な内容は本願発明を限定するものではない。ＡＤＣ部４０が利得更新信号ＧＵを受信すると、第１および第２のＡＤＣ４１、４２は、キャリブレーションを実施する。

ここで、図１Ｂを参照してＡＤＣ部４０に対するキャリブレーションを行うタイミングについて説明する。図１Ｂは、図１Ａに示した半導体装置１の構成要素の動作の一例を示すタイミングチャートである。図１Ｂのタイミングチャートは、第１および第２のタイミングチャートａおよびｂを含んでいる。第１のタイミングチャートａは、利得設定信号ＧＳの時間変化の一例を示している。第２のタイミングチャートｂは、利得更新信号ＧＵの時間変化の一例を示している。図１Ｂのタイミングチャートａおよびｂにおいて、横軸は時間経過を示し、縦軸は各信号の強度を示している。

図１Ｂの横軸において、第１〜第３の時刻Ｔ１〜Ｔ３を置く。図１Ｂの例では、第１〜第３の時刻Ｔ１〜Ｔ３のそれぞれにおいて、利得設定信号ＧＳの内容が変更されており、同時に利得更新信号ＧＵが生成されており、遷移時間ＴＴが開始している。この遷移時間ＴＴは、第１および第２のＰＧＡ３３、３４において、利得が切り替えられてから出力信号が安定するまでに要する時間を示している。言い換えれば、第１および第２のＰＧＡ３３、３４において、利得が切り替えられてから、所定の遷移時間ＴＴの間は、出力信号が不安定であって後段回路部での各種処理に適さない。したがって、遷移時間ＴＴの間にＡＤＣ部４０の状態を変更しても、半導体装置１としての受信特性には大きな影響を及ぼす心配が無い。そこで、本願発明では、第１および第２のＰＧＡ３３、３４において利得を変更するたびに、ＡＤＣ部４０のキャリブレーションを行うことを可能とする。

次に、上記のタイミングでＡＤＣ部４０のキャリブレーションを行う制御について説明する。図２Ａは、本発明の第１の実施形態によるＡＤＣ部１００の構成の一例を示すブロック回路図である。図２ＡのＡＤＣ部１００は、図１Ａの第１または第２の４１、４２に対応する。

図２ＡのＡＤＣ部１００の構成要素について説明する。図２ＡのＡＤＣ部１００は、入力部１０１と、サンプルホールド回路部１０２と、比較回路部１０３と、制御論理回路部１０４と、ＤＡＣ（ＤｉｇｉｔａｌＡｎａｌｏｇＣｏｎｖｅｒｔｅｒ：デジタルアナログ変換器）１０５と、出力部１０６とを含んでいる。

図２ＡのＡＤＣ部１００の構成要素の接続関係について説明する。入力部１０１は、サンプルホールド回路部１０２の入力部に接続されている。サンプルホールド回路部１０２の出力部は、比較回路部１０３の第１の入力部に接続されている。比較回路部１０３の出力部は、制御論理回路部１０４の入力部に接続されている。制御論理回路部１０４の第１の出力部は、出力部１０６に接続されている。制御論理回路部１０４の第２の出力部は、ＤＡＣの入力部に接続されている。ＤＡＣの出力部は、比較回路部１０３の第２の入力部に接続されている。

図２Ｂは、本発明の第１の実施形態による比較回路部２００およびキャリブレーション論理回路部３００の構成の一例を示すブロック回路図である。図２Ｂの比較回路部２００は、図２Ａの比較回路部１０３に対応する。図２Ｂのキャリブレーション論理回路部３００は、図１Ａの半導体装置１に含まれていても良いし、図２Ａの比較回路部１０３に含まれていても良い。

図２Ｂの比較回路部２００の構成要素について説明する。図２Ｂの比較回路部２００は、第１の比較信号入力部２０１と、第２の比較信号入力部２０２と、参照電圧入力部２０３と、クロック信号入力部２０４と、キャリブレーションクロック信号入力部２０５と、第１の比較器２１１と、第２の比較器２１２と、インバータ２１３と、第１のクロック信号スイッチ２２１と、第２のクロック信号スイッチ２２２と、第１のキャリブレーションクロック信号スイッチ２２３と、第２のキャリブレーションクロック信号スイッチ２２４と、第１の双極双投スイッチ２２５と、第２の双極双投スイッチ２２６と、第１の比較結果スイッチ２２７と、第２の比較結果スイッチ２２８と、第１の比較結果信号２３１と、第２の比較結果信号２３２と、比較結果出力部２４１とを含んでいる。

第１および第２の比較器２１１、２１２は、それぞれ、第１の信号入力部と、第２の信号入力部と、クロック信号入力部と、キャリブレーションクロック信号入力部と、キャリブレーション信号入力部と、比較結果出力部とを有する。インバータ２１３は、入力部と、出力部とを有する。第１および第２の双極双投スイッチ２２５、２２６は、それぞれ、第１の共通端部と、第２の共通端部と、第１〜第４の端部と、制御信号入力部とを有する。

図２Ｂのキャリブレーション論理回路部３００の構成要素について説明する。図２Ｂのキャリブレーション論理回路部３００は、第１〜第４の入力部と、第１〜第３の出力部とを有する。

図２Ｂの比較回路部２００およびキャリブレーション論理回路部３００の構成要素の接続関係について説明する。まず、第１の比較器２１１の第１の信号入力部は、第１の双極双投スイッチ２２５の第１の共通端部に接続されている。第１の比較器２１１の第２の信号入力部は、第１の双極双投スイッチ２２５の第２の共通端部に接続されている。第１の双極双投スイッチ２２５の第１の端部は、第１の比較信号入力部２０１に接続されている。第１の双極双投スイッチ２２５の第２の端部は、第２の比較信号入力部２０２に接続されている。第１の双極双投スイッチ２２５の第３および第４の端部は、参照電圧入力部２０３に接続されている。第１の比較器２１１のクロック信号入力部は、第１のクロック信号スイッチ２２１を介して、クロック信号入力部２０４に接続されている。第１の比較器２１１のキャリブレーションクロック信号入力部は、第１のキャリブレーションクロック信号スイッチ２２３を介して、キャリブレーションクロック信号入力部２０５に接続されている。第１の比較器２１１のキャリブレーション信号入力部は、キャリブレーション論理回路部３００の第１の出力部に接続されている。第１の比較器２１１の比較結果出力部は、キャリブレーション論理回路部３００の第１の入力部に接続されている。第１の比較器２１１の比較結果出力部は、さらに、第１の比較結果スイッチ２２７を介して比較結果出力部２４１にも接続されている。

同様に、第２の比較器２１２の第１の信号入力部は、第２の双極双投スイッチ２２６の第１の共通端部に接続されている。第１の比較器２１２の第２の信号入力部は、第２の双極双投スイッチ２２６の第２の共通端部に接続されている。第２の双極双投スイッチ２２６の第１の端部は、第１の比較信号入力部２０１に接続されている。第２の双極双投スイッチ２２６の第２の端部は、第２の比較信号入力部２０２に接続されている。第２の双極双投スイッチ２２６の第３および第４の端部は、参照電圧入力部２０３に接続されている。第２の比較器２１２のクロック信号入力部は、第２のクロック信号スイッチ２２２を介して、クロック信号入力部２０４に接続されている。第２の比較器２１２のキャリブレーションクロック信号入力部は、第２のキャリブレーションクロック信号スイッチ２２４を介して、キャリブレーションクロック信号入力部２０５に接続されている。第２の比較器２１２のキャリブレーション信号入力部は、キャリブレーション論理回路部３００の第２の出力部に接続されている。第２の比較器２１２の比較結果出力部は、キャリブレーション論理回路部３００の第２の入力部に接続されている。第２の比較器２１２の比較結果出力部は、さらに、第２の比較結果スイッチ２２８を介して比較結果出力部２４１にも接続されている。

また、キャリブレーション論理回路部３００の第３の入力部は、キャリブレーションクロック信号入力部２０５に接続されている。キャリブレーション論理回路部３００の第３の出力部は、第１の双極双投スイッチ２２５の制御信号入力部に接続されている。キャリブレーション論理回路部３００の第３の出力部は、さらに、インバータ２１３を介して、第２の双極双投スイッチ２２６の制御信号入力部にも接続されている。

次に、本実施形態による半導体装置１の動作について説明する。図２Ｃは、図２Ａおよび図２Ｂに示した半導体装置の構成要素の動作の一例を示すタイムチャートである。図２Ｃは、第１〜第７のタイムチャートｃ〜ｉを含んでいる。第１のタイムチャートｃは、キャリブレーション状態の時間変化の一例を示している。第２のタイムチャートｄは、利得更新信号ＧＵの時間変化の一例を示している。第３のタイムチャートｅは、セレクタ信号３１３の時間変化の一例を示している。第４のタイムチャートｆは、キャリブレーションクロック信号の時間変化の一例を示している。第５のタイムチャートｇは、比較結果出力信号、すなわち第１または第２の比較結果信号２３１、２３２の時間変化の一例を示している。第６のタイムチャートｈは、第１のキャリブレーション制御信号３１１の時間変化の一例を示している。第７のタイムチャートｉは、第２のキャリブレーション制御信号３１２の時間変化の一例を示している。

前述のとおり、図１Ａに示した第１または第２のＡＤＣ４１、４２と、図２Ａに示したＡＤＣ１００とは、対応関係にある。また、図２Ａに示した比較回路部１０３と、図２Ｂに示した比較回路部２００とは、対応関係にある。したがって、第１のＡＤＣ４１は、図２Ｂに示した第１および第２の比較器２１１、２１２の両方を有している。第１のＡＤＣ４１において、第１の比較器２１１と、第２の比較器２１２とは、ＡＤ変換と、キャリブレーションとを、交互に行う。

図２Ｃの例では、第１のタイムチャートｃにおける領域ｃ１は、第１の比較器２１１がキャリブレーション中であることを示しており、したがってこの期間中は第２の比較器２１２がＡＤ変換を行っている。ただし、領域ｃ１が示す期間が終わる前に第１の比較器２１１のキャリブレーションが完了しても構わない。この場合、次の利得更新までの残りの期間は、第１の比較器２１１が例えば休止状態であっても構わない。

同様に、その後の領域ｃ２は、第２の比較器２１２がキャリブレーション中であることを示しており、したがってこの期間中は第１の比較器２１１がＡＤ変換を行っている。ただし、領域ｃ２が示す期間が終わる前に第２の比較器２１２のキャリブレーションが完了しても構わない。この場合、次の利得更新までの残りの期間は、第２の比較器２１２が例えば休止状態であっても構わない。

以上のことは、第２のＡＤＣ４２についても同様である。

比較回路部１０３、２００は、利得更新信号ＧＵを受け取ると、第１および第２の比較器２１１、２１２の接続関係を切り替えて、ＡＤ変換とキャリブレーションの動作を入れ替える。より具体的には、キャリブレーション論理回路部３００が利得更新信号入力部３０１から利得更新信号ＧＵを受信すると、セレクタ信号３１３のオン状態およびオフ状態を適宜に切り替える。図２Ｃに示した第３のタイムチャートｅの例では、セレクタ信号３１３がオン状態のときには第２の比較器２１２がＡＤ変換中となっており、セレクタ信号３１３がオフ状態のときには第１の比較器２１１がＡＤ変換中となっている。

ただし、第１または第２の比較器２１１、２１２のどちらかがキャリブレーションされている最中に利得更新信号ＧＵが受信されても、これは無視するか、キャリブレーションが終了してから接続関係の切り替えおよび動作の入れ替えを実施するものとする。

このセレクタ信号３１３は、第１の双極双投スイッチ２２５の接続状態を切り替える。また、このセレクタ信号３１３は、インバータ２１３によってオン状態およびオフ状態が反転されてから、第２の双極双投スイッチ２２６の接続状態をも同時に切り替える。さらに、第１および第２のクロック信号スイッチ２２１、２２２と、第１および第２のキャリブレーションクロック信号スイッチ２２３、２２４と、第１および第２の比較結果スイッチ２２７、２２８とについても、それらの接続状態はセレクタ信号３１３に制御されて適宜に切り替えられるものとする。

比較回路部１０３、２００の接続状態が、セレクタ信号３１３によって切り替えられることについて説明する。まず、領域ｃ１の期間において、第１の双投双極スイッチ２２５では、セレクタ信号３１３に制御されて、第１の共通接点が、第３の端部に接続されて、第３の端部を介してさらに参照電圧入力部２０３に接続されて、第２の共通接点が、第４の端部に接続されて、第４の端部を介してさらに参照電圧入力部２０３に接続されて、第１および第２の端部は開放状態になる。

また、領域ｃ１の期間において、第２の双極双投スイッチ２２６では、セレクタ信号３１３に制御されて、第１の共通接点が、第１の端部に接続されて、第１の端部を介してさらに第１の比較信号入力部２０１に接続されて、第２の共通接点が、第２の端部に接続されて、第２の端部を介してさらに第２の比較信号入力部２０２に接続されて、第３および第４の端部は開放状態になる。

さらに、領域ｃ１の期間において、第２のクロック信号スイッチ２２２と、第１のキャリブレーションクロック信号スイッチ２２３と、第２の比較結果スイッチ２２８とが、セレクタ信号３１３に制御されて短絡状態になる。また、領域ｃ１の期間において、第２のクロック信号スイッチ２２２と、第２のキャリブレーションクロック信号スイッチ２２４と、第１の比較結果スイッチ２２７とが、セレクタ信号３１３に制御されて開放状態になる。

領域ｃ２の期間においては、セレクタ信号３１３に制御される全てのスイッチの接続状態が、上記の説明とは反転した状態となるので、さらなる詳細な説明を省略する。

ここで、キャリブレーションに係る動作について、詳細に説明する。各スイッチの接続状態が、上記のとおりに制御されることによって、キャリブレーション中の比較器は、ＡＤ変換に影響を与えないように第１および第２の比較信号入力部から隔離され、かつ、第１および第２の入力部に同じ参照電圧が印加されたゼロ入力状態で、キャリブレーションクロック信号およびキャリブレーション制御信号３１１、３１２を受信する。

以下、第１の比較器２１１をキャリブレーションする場合について説明する。キャリブレーションでは、ゼロ入力状態の第１の比較器２１１が出力する信号２３１を、キャリブレーション論理回路部３００で処理する。キャリブレーション論理回路部３００は、第１の比較器２１１が出力する信号２３１が、ゼロ入力付近で判定閾値を持つように、第１のキャリブレーション制御信号３１１に適切な値を設定する。

キャリブレーション論理回路部３００が、第１のキャリブレーション制御信号３１１の適切な値を選択するためのアルゴリズムとしては、例えば、２分探索法などの集束アルゴリズムを用いれば良い。２分探索法では、第１のキャリブレーション制御信号３１１が任意の値を示すときに、キャリブレーション対象の比較器の出力信号を、任意の整数ｋ回サンプリングして累積する。ここで、比較器の出力信号は０または１である。この累積値がｋ／２よりも高い場合は、第１の比較器２１１のコンパレータオフセットが小さくなる方向に、第１のキャリブレーション制御信号３１１の値を調整する。このような調整を任意の整数ｉステップ繰り返すことで、ｉビットの２分探索で得られる精度でキャリブレーションを行うことが出来る。

以上の説明を図２Ｃの第５のタイムチャートｇに当てはめると、以下のとおりとなる。領域ｇ１は、第１ステップの第１サンプリングの出力信号を示す。領域ｇ２は、第１ステップの第ｋサンプリングの出力信号を示す。領域ｇ３は、第２ステップの第１サンプリングの出力信号を示す。領域ｇ４は、第ｉステップの第ｋ−１サンプリング出力信号を示す。領域ｇ５は、第ｉステップの第ｋサンプリング出力信号を示す。領域ｇ６は、キャリブレーション対象である比較器の休止状態を示す。なお、領域ｇ７〜ｇ１２は、第２の比較器２１２がキャリブレーション対象である場合の、領域ｇ１〜ｇ６と同じ内容を示す。

同様に、以上の説明を図２Ｃの第７のタイムチャートｉに当てはめると、以下のとおりとなる。領域ｉ１は、第１ステップの第１のキャリブレーション制御信号３１１を示す。領域ｉ２は、第２ステップの第１のキャリブレーション制御信号３１１を示す。領域ｉ３は、第ｉステップの第１のキャリブレーション制御信号３１１を示す。

同様に、以上の説明を図２Ｃの第６のタイムチャートｈに当てはめると、以下のとおりとなる。領域ｉ１は、第１ステップの第２のキャリブレーション制御信号３１２を示す。領域ｉ２は、第２ステップの第２のキャリブレーション制御信号３１２を示す。領域ｉ３は、第ｉステップの第２のキャリブレーション制御信号３１２を示す。

以上に説明したようなキャリブレーションを実施することで、ＡＤＣ１００の特性が劣化することなく、比較器のオフセットを調整することが可能となる。実際に実装される比較器およびオフセットキャンセル機能にもよるが、典型的な例では、数ｍＶ以下のオフセットまで調整することが可能である。

また、ＰＧＡの利得変更が頻発する場合などでは、利得更新信号ＧＵを利得設定信号ＧＳが変化する度に必ずしも生成する必要は無い。例えば、連続する利得更新信号ＧＵを生成する条件として、所定のインターバルを設けても良い。これは、温度や電源電圧などの環境変動が、１秒に１回以下程度の少ない頻度で発生するのが一般的であって、数百マイクロ秒程度毎に行われる利得制御の頻度に比べると十分に少なく、インターバルを設けても内部回路の追従速度としては十分であるからである。

（第２の実施形態）
本発明の第１の実施形態として、ＡＤＣ内の比較器を対象としたキャリブレーションの例を示した。この他の応用例として、ＡＤＣの変換速度や精度を最適化する手法を、本発明の第２の実施形態に示す。

一般的に、製造プロセスや使用時温度などの変動により、半導体集積回路に用いている各種素子の動作速度が変動する。そこで、従来の設計では、回路設計の段階で十分な動作マージンを確保する手法が主に用いられていた。これは、最悪な条件でも確実に動作するように、標準的な動作条件では無駄となる余計な電力を消費することに繋がり、また、回路面積の増大にも繋がっていた。

回路の動作速度や、信号の変換精度などを調整するためには、オペアンプなどのアナログ回路においてはバイアス電流を変化させる方法があり、ロジック回路においては内部レギュレータなどから生成される電源電圧を変化させる方法がある。しかし、これらの変化は、その応答速度がＡＤＣの動作速度よりも遥かに遅いため、回路動作中に変動させようとすれば、ＡＤＣ変換の精度の劣化を招くことになってしまう。

そこで、本実施形態では、本発明の第１の実施形態の場合と同様に、利得の切り替えと同じタイミングで電源電圧やバイアス電流の変更を実行する。こうすることで、事実上、変換精度の劣化が受信精度に影響を与えることなく、その動作による精度劣化などの副作用を隠蔽することが出来る。

図３は、本発明の第２の実施形態によるＡＤＣ５００の構成を示すブロック回路図である。図３に示したＡＤＣ５００の構成要素について説明する。図３に示したＡＤＣ５００は、ＡＤＣ入力部５０１と、参照電圧制御回路部５１０と、レギュレータ回路部５２０と、内部ＡＤＣ回路部５３０と、ＡＤＣ出力部５０６とを含んでいる。

レギュレータ回路部５２０は、増幅器５２１と、トランジスタ５２２とを含んでいる。この例では、トランジスタ５２２としてＰチャネル型ＦＥＴ（ＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ：電界効果トランジスタ）を用いるものとする。内部ＡＤＣ回路部５３０は、増幅器５３１と、第１のバイアス電流源５３２と、比較器５３３と、第２のバイアス電流源５３４と、内部論理回路部５３５とを含んでいる。

図３に示したＡＤＣ５００の構成要素の接続関係について説明する。まず、ＡＤＣ５００の外部において、モニタ回路部４１０の出力部が、制御論理回路部４２０の第１の入力部に接続されている。制御論理回路部４２０の第２の入力部は、図１に示した本発明の第１の実施形態の利得更新信号生成論理回路部６４の出力部などに接続されているものとする。次に、制御論理回路部４２０の第１の出力部は、参照電圧制御回路部５１０の入力部に接続されている。制御論理回路部４２０の第２の出力部は、第１のバイアス電流源５３２の制御信号入力部に接続されている。制御論理回路部４２０の第３の出力部は、第２のバイアス電流源５３４の制御信号入力部に接続されている。参照電圧制御回路部５１０の出力部は、増幅器５２１の反転側入力部に接続されている。増幅器５２１の第１の電源入力部は、第１の電源５０３に接続されている。増幅器５２１の図示されない第２の電源入力部は、第２の電源５０５に接続されているものとする。トランジスタ５２２のソースは、第１の電源５０３に接続されている。トランジスタ５２２のゲートは、増幅器５２１の出力部に接続されている。トランジスタ５２２のドレインは、増幅器５２１の非反転側入力部と、増幅器５３１の第１の電源入力部と、比較器５３３の第１の電源入力部と、内部論理回路部５３５の第１の電源入力部とに共通接続されている。増幅器５３１の第２の電源入力部は、第１のバイアス電流源５３２を介して、第２の電源５０５に接続されている。比較器５３３の第２の電源入力部は、第２のバイアス電流源５３４を介して、第２の電源５０５に接続されている。内部論理回路部５３５の第２の電源入力部は、第２の電源５０５に接続されている。増幅器５３１の入力部には、ＡＤＣ入力部５０１が接続されている。増幅器５３１の出力部後段には、比較器５３３の入力部が接続されている。比較器５３３の出力部は、内部論理回路部５３５の入力部に接続されている。内部論理回路部５３５の出力部は、ＡＤＣ出力部５０６に接続されている。

図３に示したＡＤＣ５００、モニタ回路部４１０および制御論理回路部４２０の動作について説明する。モニタ回路部４１０は、製造プロセス、電源電圧、温度などの特性を検出して、その検出結果を表す特性信号４１１を生成して、制御論理回路部４２０に向けて出力する。制御論理回路部４２０は、特性信号４１１と、利得更新信号４２１とに基づいて、参照電圧制御信号４２２と、第１および第２のバイアス電流制御信号４２３、４２４とを生成する。制御論理回路部４２０は、参照電圧制御信号４２２を参照電圧制御回路部５１０に向けて出力することで、参照電圧制御回路部５１０の動作を制御する。制御論理回路部４２０は、第１のバイアス電流制御信号４２３を第１のバイアス電流源５３２に向けて出力することで、第１のバイアス電流源５３２の動作を制御する。制御論理回路部４２０は、第２のバイアス電流制御信号４２４を第２のバイアス電流源５３３に向けて出力することで、第２のバイアス電流源５３３の動作を制御する。参照電圧制御回路部５１０は、参照電圧５０２を生成して、レギュレータ回路部５２０に向けて出力することで、レギュレータ回路部５２０の動作を制御する。レギュレータ回路部５２０は、参照電圧５０２に基づいて、内部電源電圧５０４を生成する。内部ＡＤＣ回路部５３０は、内部電源電圧５０４を受けて、ＡＤ変換を行う。

図４は、本発明の第２の実施形態によるＡＤＣ５００の構成要素の動作の一例を示すタイムチャートである。図４は、第１〜第５のタイムチャートｊ〜ｎを含んでいる。第１のタイムチャートｊは、利得設定信号ＧＳの時間変化の一例を示している。第２のタイムチャートｋは、利得更新信号４２１の時間変化の一例を示している。第３のタイムチャートｌは、ＡＤＣ入力信号の時間変化の一例を示している。第４のタイムチャートｍは、内部電源電圧５０４の時間変化の一例を示している。第５のタイムチャートｎは、第１または第２のバイアス電流源５３２、５３４を流れるバイアス電流の時間変化の一例を示している。第１〜第５のタイムチャートｊ〜ｎにおいて、横軸は時間経過を表し、縦軸は各種信号の強度を表している。

説明のために、図４のタイムチャートにおいて、時間が経過する方向に向かって、第１〜第３の時刻Ｔ１〜Ｔ３を設定する。また、第１の時刻Ｔ１以前の期間を第１の期間Ｄ１と呼び、第１の時刻Ｔ１から第２の時刻Ｔ２までの期間を第２の期間Ｄ２と呼び、第２の時刻Ｔ２から第３の時刻Ｔ３までの期間を第３の期間Ｄ３と呼び、第３の時刻Ｔ３以降の期間を第４の期間Ｄ４と呼ぶ。

本発明の第１の実施形態の場合と同様に、第１の期間Ｄ１において、ＡＤＣ入力信号の振幅が小さすぎることが検出されると、第１の時刻Ｔ１に利得設定信号ＧＳが変更されて、利得更新信号４２１が生成される。その結果、遷移時間ＴＴの間に、ＡＤＣ入力信号の振幅が所望範囲内に調整される。本実施形態ではさらに、第１の時刻Ｔ１において、内部電源電圧５０４およびバイアス電流が適宜に調整される。

第２の期間Ｄ２の後半で、ＡＤＣ入力信号の振幅が大きくなり過ぎたことが検出されると、第２の時刻Ｔ２に利得設定信号ＧＳが変更されて、利得更新信号４２１が生成される。その結果、遷移時間ＴＴの間に、ＡＤＣ入力信号の振幅が所望範囲内に調整される。さらに、バイアス電流が適宜に調整されるが、内部電源電圧５０４は必ずしも変更されなくても良い。

第３の時刻Ｔ３以降も、内部電源電圧５０４やバイアス電流の調整が続くが、いずれの場合も、これらの調整は、本発明の第１の実施形態の場合と同様に、ＰＧＡの利得が更新されるタイミングに合わせて行われる。

使用されるＡＤＣの方式に拠るものの、一般的なＡＤＣは、内部にアナログ増幅器、比較器、内部論理回路部などを含んで構成されている。これらの構成要素は、製造プロセスや動作時周辺温度などにばらつきが発生しても十分に動作できるように、内部電源電圧５０４やバイアス電流に余裕を持たせて設計される。

ＡＤＣの消費電力や占有面積を最小化するためには、製造プロセスや周辺温度のばらつきに応じて、内部電源電圧５０４やバイアス電流を適宜に調整する機構が必要である。これらの調整には、回路構成に応じた所定の遷移時間を要する。したがって、本発明の第１の実施形態と同様に、ＰＧＡの利得を切り替えるタイミングに合わせてこれらの調整を行うことで、その応答を隠蔽することが可能である。

（第３の実施形態）
本発明の機構は、ＡＤＣのキャリブレーションや性能調整に限らず、連続受信動作が必要とされるＲＦＩＣの内部回路におけるキャリブレーションや特性調整にも用いることが出来る。これらの内部回路におけるキャリブレーション対象の具体例としては、ＬＮＡの利得、ミキサの歪み、ＰＧＡのＤＣ（ＤｉｒｅｃｔＣｕｒｒｅｎｔ：直流）オフセット、フィルタのカットオフ周波数、ＡＤＣ後段のデジタルフィルタのフィルタリング特性、などが挙げられる。

特に、ダイレクトコンバージョン方式の受信回路では、ＤＣオフセットが存在すると、ＰＧＡやデジタルフィルタなどで信号が増幅された場合に、回路のダイナミックレンジを超過する可能性があり、ＤＣオフセットを除去する必要がある。このとき、ＤＣオフセットの除去は、設定された利得に応じて行われるため、各サブブロックでＤＣオフセットのキャリブレーションを実施する場合がある。このような場合でも、利得更新信号ＧＵをトリガーとして用いてキャリブレーション動作を開始することで、受信制度の劣化を回避することが可能となる。

（第４の実施形態）
本発明の第４の実施形態として、携帯電話などの無線通信システムへの応用について説明する。現在の無線通信システムは、通信方式の多様化や、広帯域通信の実現などのために、非常に大規模かつ複雑になっている。これらの変化に対応するために、ＲＦＩＣの内部でも高集積化や高機能化が進んでいる。本実施形態では、実装面積の削減のために、従来は外付けされていた素子の機能を内部に取り込んだＲＦＩＣを例に挙げる。具体的には、バランやインダクタなどの受動素子、ＳＡＷ（ＳｕｒｆａｃｅＡｃｏｕｓｔｉｃＷａｖｅ：表面弾性波）フィルタなどが機能的にＲＦＩＣに内蔵されている。本実施形態による無線通信システムは、このようなＲＦＩＣと、その外部に接続されたフロントエンドモジュール、送信用電力増幅器、デュプレクサー、ＲＦＩＣ、電源管理ＩＣおよびデジタルベースバンドプロセッサを含むものとする。

図５は、本発明の第４の実施形態による無線通信システムの構成を示すブロック回路図である。図５に示した無線通信システムの構成要素について説明する。図５に示した無線通信システムは、フロントエンドモジュール６００と、送信用電力増幅器６１０と、アンテナ６２０と、半導体装置７００と、デジタルベースバンドプロセッサ８００と、電力管理ＩＣ９００とを含んでいる。

半導体装置７００は、ＬＮＡ７１１と、受信側ローカル周波数生成部７１２と、受信側分周器７１３と、受信側ミキサ７１４と、Ｎステージ７２０と、ＡＤＣ７３１と、デジタルフィルタ７３２と、インタフェース部７４０と、送信側論理回路部７５１と、ＤＡＣ７５３と、送信側フィルタ７５３と、送信側ローカル周波数生成部７５４と、送信側分周器７５５と、送信側ミキサ７５６と、送信側ＰＧＡ７５７と、バラン７５８とを含んでいる。なお、ここではデュプレクサーを図示しない。

Ｎステージ７２０は、受信側ＰＧＡ７２１と、受信側フィルタ７２２とを含んでいる。

図５に示した無線通信システムの構成要素の接続関係について説明する。アンテナ６２０は、フロントエンドモジュール６００の入出力部に接続されている。フロントエンドモジュール６００の出力部は、ＬＮＡ７１１の入力部に接続されている。ＬＮＡ７１１の出力部は、受信側ミキサ７１４の第１の入力部に接続されている。受信側ローカル周波数生成部７１２の出力部は、受信側分周器７１３の入力部に接続されている。受信側分周器７１３の出力部は、受信側ミキサ７１４の第２の入力部に接続されている。受信側ミキサ７１４の出力部は、受信側ＰＧＡ７２１の入力部に接続されている。受信側ＰＧＡ７２１の出力部は、受信側フィルタ７２２の入力部に接続されている。受信側フィルタ７２２の出力部は、ＡＤＣ７３１の入力部に接続されている。ＡＤＣ７３１の出力部は、デジタルフィルタ７３２の入力部に接続されている。デジタルフィルタ７３２の出力部は、インタフェース部７４０の入力部に接続されている。インタフェース部７４０の入出力部は、デジタルベースバンドプロセッサ８００の入出力部に接続されている。インタフェース部７４０の出力部は、送信側論理回路部７５１の入力部に接続されている。送信側論理回路部７５１の出力部は、ＤＡＣ７５２の入力部に接続されている。ＤＡＣ７５２の出力部は、送信側フィルタ７５３の入力部に接続されている。送信側フィルタ７５３の出力部は、送信側ミキサ７５６の第１の入力部に接続されている。送信側ローカル周波数生成部７５４の出力部は、送信側分周器７５５の入力部に接続されている。送信側分周器７５５の出力部は、送信側ミキサ７５６の第２の入力部に接続されている。送信側ミキサ７５６の出力部は、送信側ＰＧＡの入力部に接続されている。送信側ＰＧＡの出力部は、バラン７５８の入力部に接続されている。バラン７５８の出力部は、送信用電力増幅器６１０の入力部に接続されている。送信用電力増幅器６１０の出力部は、フロントエンドモジュール６００の入力部に接続されている。電源管理９００は、半導体装置７００およびデジタルベースバンドプロセッサ８００に接続されている。

図５に示した無線通信システムは、１つのアンテナ６２０と、１系統の受信系と、１系統の送信系とを含んでいる。１つのアンテナと、１系統の受信系とを含む本発明の第１の実施形態の場合と同様に、本発明は、送信系の動作についても適用可能である。さらに、複数のアンテナおよび複数の送受信系を含むＭＩＭＯ（ＭｕｌｔｉＩｎｐｕｔＭｕｌｔｉＯｕｔｐｕｔ：多入力多出力）型の無線通信システムなどの、一般的な無線通信システムについても同様に適用可能である。

（第５の実施形態）
本発明の第５の実施形態として、図１のＡＤＣ４１，４２を、フラッシュＡＤＣを用いて構成した場合への適用について説明する。通常のフラッシュＡＤＣでは、ｎレベルのＡＤＣ出力を得るために、ｎ−１個の比較器を用いる。これらｎ−１個の比較器は、入力電圧Ｖ_ＩＮと、ｎ−１個の比較電圧Ｖ_０〜Ｖ_ｎ−２との比較動作を行って、ｎ−１個の出力信号ＣＯ_０〜ＣＯ_ｎ−２を得る。これらｎ−１個の出力信号ＣＯ_０〜ＣＯ_ｎ−２は、温度計符合とも呼ばれる。

これらｎ−１個の比較器に、余分な比較器を１個以上追加することで、比較器のバックグランドキャリブレーションを、交代で実施することが出来る。このとき、比較動作とキャリブレーション動作との切り替えを一定周期で行うと、本発明の第１の実施形態でも説明したとおり、その周期に対応する周波数を有する不要信号成分が発生してしまう。

本実施形態では、利得更新信号ＧＵを用いて、キャリブレーション対象となる比較器の切り替えを利得の変更が発生するタイミングに合わせて行うことで、このような不要信号成分の発生を回避することが可能となる。すなわち、連続動作を行う受信方式にフラッシュＡＤＣを利用することが好ましくなる。

図６Ａは、本発明の第５の実施形態によるフラッシュＡＤＣの構成を示すブロック回路図である。図６Ａに示したフラッシュＡＤＣの構成要素について説明する。図６Ａに示したフラッシュＡＤＣは、Ｎ＋１個の比較器Ｃ_０〜Ｃ_Ｎと、Ｎ−１個のノードＮ_０〜Ｎ_ｎ−１と、Ｎ−２個の抵抗Ｒ_１〜Ｒ_ｎ−２と、スイッチ群Ｓとを含んでいる。

図６Ａに示したフラッシュＡＤＣの構成要素流説族関係について説明する。Ｎ−１の抵抗Ｒ_１〜Ｒ_ｎ−２は、直列に接続されている。これらＮ−１の抵抗Ｒ_１〜Ｒ_ｎ−２の端部および接続部を、Ｎ−１個のノードＮ_０〜Ｎ_ｎ−１と呼ぶ。Ｎ個の比較器Ｃ_０〜Ｃ_Ｎのそれぞれは、一方の入力部に入力電圧ＶＩＮの入力部が接続されており、他方の入力部には、スイッチ群Ｓを介して、Ｎ−１個のノードＮ_０〜Ｎ_ｎ−１のいずれかが接続されている。

図６Ａに示したフラッシュＡＤＣの動作について説明する。直列に接続されたＮ−２個の抵抗Ｒ_１〜Ｒ_ｎ−２は、その両端部に第１および第２の参照電圧Ｖｒｅｆ＿ｐおよびＶｒｅｆ＿ｍを印加されて、その電位差を分圧してＮ−１個のノードＮ_０〜Ｎ_ｎ−１から出力する。比較器は、２個余分に用意されており、そのうちＮ−１個が、オフセット制御信号ＯＣ_０〜ＯＣ_ｎに基づいて入力信号のＡＤ変換動作を行い、１個がバックグランドキャリブレーションを行う。このバックグランドキャリブレーションは、本発明の第１の実施形態と同様に、利得変更のタイミングに合わせて行われる。比較器Ｃ_０は、比較器Ｃ_１がキャリブレーション中の場合にのみＡＤ変換に使用されて、その他の比較器Ｃ_２〜Ｃ_Ｎがキャリブレーション中の場合は使用されないものとする。

なお、比較器の切り替え順序については、特に制限は無く、本発明を限定するものではない。一例として、昇順に切り替える場合について説明する。図６Ｂは、本発明の第５の実施形態によるフラッシュＡＤＣにおいてキャリブレーション対象となる比較器の切り替え動作の一例を示すタイムチャートである。図６Ｂのタイムチャートは、第１のタイムチャートｏと、第２のタイムチャートｐとを含んでいる。第１のタイムチャートｏは、キャリブレーション対象の比較器の時間変化を表している。第２のタイムチャートｐは、利得更新信号ＧＵの時間変化を表している。図６Ｂにおいて、横軸は時間の経過を表している。

図６Ｂの例では、まず、第１の時刻Ｔ１において、第０の比較器Ｃ_０のキャリブレーションが開始している。このとき、利得更新信号ＧＵは生成されていないが、これは回路の初期動作に含まれるキャリブレーションである。次に、第２の時刻Ｔ２において、利得更新信号ＧＵの生成に伴い、第１の比較器Ｃ_１のキャリブレーションが開始している。次に、第３の時刻Ｔ３において、同じく利得更新信号ＧＵの生成に伴い、第２の比較器Ｃ_２のキャリブレーションが開始している。同様に、利得更新信号ＧＵの生成に伴ってキャリブレーション対象となる比較器が切り替わり続けるものとする。その後、第４の時刻Ｔ４において、最後の比較器Ｃ_ｎの次には第０の比較器Ｃ_０がキャリブレーションされて、以下繰り返しとなる。

（第６の実施形態）
本発明の第１〜第５の実施形態では、ＰＧＡの利得切り替えに同期して、他の回路部のキャリブレーションを実施する手法について説明した。本発明の第６の実施形態では、ＰＧＡの利得切り替えと同様に、受信チャンネルの切り替えに同期した場合にも、同様の効果が得られることを説明する。

本発明の第１の実施形態では、復調する所望のチャンネルに合わせてローカル信号の周波数を変化させた上で、図１に示したミキサ２０が、アンテナ部８０から受信したＲＦ信号と、このローカル信号との乗算を行う。このローカル信号は、ＲＦＩＣに内蔵された、図示されないＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ：位相同期）回路で生成されるものとする。ローカル信号の周波数を切り替えるにあたって、切り替え前の周波数から切り替え後の周波数に遷移するまでには、一般的に数十〜数百マイクロ秒などの、比較的長い時間を要する。この遷移時間は、ＰＬＬ回路のロックアップを伴うので、その間の通信状態は正常とは言えず、有意な情報伝送は行われない。したがって、ローカル信号の周波数を遷移する間に、本発明の第１〜第５の実施形態で説明したようなキャリブレーション対象回路部の入れ替えを実施しても、連続受信に係る問題は発生しない。

図７Ａは、本発明の第６の実施形態による半導体装置の構成要素の動作の一例を示すタイミングチャートである。図７Ａのタイミングチャートは、第１〜第３のタイミングチャートｑ〜ｓを含んでいる。第１のタイミングチャートｑは、受信チャンネルの切り替えを表している。第２のタイミングチャートｒは、ＰＬＬ回路の状態を表している。第３のタイミングチャートｓは、キャリブレーションの状態を表している。図７Ａにおいて、横軸は時間の経過を表しており、この順番に第１〜第６の時刻Ｔ１〜Ｔ６が配置されている。

第１のタイミングチャートｑにおいて、第１の時刻Ｔ１から第４の時刻Ｔ４までの領域ｑ１は、第１の受信チャンネルが選択されていることを表している。また、第４の時刻Ｔ４以降の領域ｑ２は、第２の受信チャンネルが選択されていることを表している。第２のタイミングチャートｒにおいて、第１の時刻Ｔ１から第３の時刻Ｔ３までの期間Ｒ１と、第４の時刻Ｔ４から第６の時刻Ｔ６までの期間Ｒ２とは、それぞれ、ＰＬＬ回路がロックアップ状態であることを表している。また、第３の時刻Ｔ３から第４の時刻Ｔ４までの領域ｒ１は、ＰＬＬ回路がロック状態であることを表している。第３のタイミングチャートｓにおいて、第１の時刻Ｔ１から第２の時刻Ｔ３までの期間Ｓ１と、第４の時刻Ｔ４から第５の時刻Ｔ５までの期間Ｓ２とは、それぞれ、受信チャンネルが切り替え中であり、かつ、所望の回路部がキャリブレーション状態であることを表している。

また、通常、受信チャンネルの切り替え後には、利得の制御も合わせて実施される場合が多い。この場合は、本発明の第１〜第５の実施形態で用いた利得更新信号ＧＵをトリガーとして用いることで、受信動作に影響しないキャリブレーションを行うことが出来る。

図７Ｂは、本発明の第６の実施形態による半導体の構成要素の動作の他の一例を示すタイミングチャートである。図７Ｂのタイミングチャートは、第１〜第４のタイミングチャートｔ〜ｗを含んでいる。第１のタイミングチャートｔは、受信チャンネルの切り替えを表している。第２のタイミングチャートｕは、ＰＬＬ回路の状態を表している。第３のタイミングチャートｖは、利得更新信号ＧＵの時間変化を表している。第４のタイミングチャートｗは、キャリブレーションの状態を表している。図７Ｂにおいて、横軸は時間の経過を表しており、この順番に第１〜第８の時刻Ｔ１〜Ｔ８が配置されている。

第１のタイミングチャートｔにおいて、第１の時刻Ｔ１から第５の時刻Ｔ５までの領域ｔ１は、第１の受信チャンネルが選択されていることを表している。また、第５の時刻Ｔ５以降の領域ｔ２は、第２の受信チャンネルが選択されていることを表している。第２のタイミングチャートｕにおいて、第１の時刻Ｔ１から第２の時刻Ｔ２までの期間Ｕ１と、第５の時刻Ｔ５から第６の時刻Ｔ６までの領域Ｕ２とは、それぞれ、ＰＬＬ回路がロックアップ状態であることを表している。また、第２の時刻Ｔ２から第５の時刻Ｔ５までの領域ｕ１は、ＰＬＬ回路がロック状態であることを表している。第３のタイミングチャートｖにおいて、第２の時刻Ｔ２から第３の時刻Ｔ３までの期間と、第６の時刻Ｔ６から第７の時刻Ｔ７までの期間とは、利得更新信号ＧＵが生成出力されていることを表している。第４のタイミングチャートｗにおいて、第３の時刻Ｔ３から第４の時刻Ｔ４までの期間Ｗ１と、第７の時刻Ｔ７から第８の時刻Ｔ８までの期間Ｗ２とは、所望の回路部がキャリブレーション状態であることを表している。

以上に説明した本発明の第１〜第６の実施形態によるそれぞれの回路部は、技術的に矛盾しない範囲内において、自由に組み合わせることが可能である。

１半導体装置
１０ＬＮＡ部
１１第１のＬＮＡ
１２第２のＬＮＡ
２０ミキサ
３０フィルタ部
３１第１のフィルタ回路
３２第２のフィルタ回路
３３第１のＰＧＡ
３４第１のＰＧＡ
３５第１のフィルタ
３６第１のフィルタ
４０ＡＤＣ部
４１第１のＡＤＣ
４２第２のＡＤＣ
５０バックエンド論理回路部
６０制御論理回路部
６１振幅検出器
６２セレクタ
６３利得制御論理回路部
６４利得更新信号生成論理回路部
７０インタフェース部
７１デジタルインタフェース
８０アンテナ部
８１第１のアンテナ
８２第２のアンテナ
９０ベースバンドＬＳＩ
１００ＡＤＣ
１０１入力部
１０２サンプルホールド回路部
１０３比較回路部
１０４制御論理回路部
１０５ＤＡＣ
１０６出力部
２００比較回路部
２０１第１の比較信号入力部
２０２第２の比較信号入力部
２０３参照電圧入力部
２０４クロック信号入力部
２０５キャリブレーションクロック信号入力部
２１１第１の比較器
２１２第２の比較器
２１３インバータ
２２１第１のクロック信号スイッチ
２２２第２のクロック信号スイッチ
２２３第１のキャリブレーションクロック信号スイッチ
２２４第２のキャリブレーションクロック信号スイッチ
２２５第１の双極双投スイッチ
２２６第２の双極双投スイッチ
２２７第１の比較結果スイッチ
２２８第２の比較結果スイッチ
２３１第１の比較結果信号
２３２第２の比較結果信号
２４１比較結果出力部
３００キャリブレーション論理回路部
３０１利得更新信号入力部
３１１第１のキャリブレーション制御信号
３１２第２のキャリブレーション制御信号
３１３セレクタ信号
４１０モニタ回路部
４１１特性信号
４２０制御論理回路部
４２１利得更新信号
４２２参照電圧制御信号
４２３第１のバイアス電流制御信号
４２４第２のバイアス電流制御信号
５００ＡＤＣ
５０１ＡＤＣ入力部
５０２参照電圧
５０３第１の電源電圧
５０４内部電源電圧
５０５第２の電源電圧
５０６ＡＤＣ出力部
５１０参照電圧制御回路部
５２０レギュレータ回路部
５２１増幅器
５２２トランジスタ
５３０内部ＡＤＣ回路部
５３１増幅器
５３２第１のバイアス電流源
５３３比較器
５３４第２のバイアス電流源
５３５内部論理回路部
６００フロントエンドモジュール
６１０送信用電力増幅器
６２０アンテナ
７００半導体装置
７１１ＬＮＡ
７１２受信側ローカル周波数生成部
７１３受信側分周器
７１４受信側ミキサ
７２０Ｎステージ
７２１受信側ＰＧＡ
７２２受信側フィルタ
７３１ＡＤＣ
７３２デジタルフィルタ
７４０インタフェース部
７５１送信側論理回路部
７５２ＤＡＣ
７５３送信側フィルタ
７５４送信側ローカル周波数生成部
７５５送信側分周器
７５６送信側ミキサ
７５７送信側ＰＧＡ
７５８バラン
８００デジタルベースバンドプロセッサ
９００電力管理ＩＣ

Claims

受信動作を行う通信回路部と、
前記受信動作の最中における無効受信信号の発生を検出する検出回路部と、
前記通信回路部の特性を調整する調整回路部と
を具備し、
前記調整回路部は、
前記調整を、前記無効受信信号が発生するタイミングに合わせて行い、
前記通信回路部は、
受信利得設定信号により受信利得が設定される可変利得増幅器
を具備し、
前記検出回路部は、前記無効受信信号の発生を、前記可変利得増幅器の受信利得の変更から検出して前記調整回路部に伝達する
半導体装置。
受信動作を行う通信回路部と、
前記受信動作の最中における無効受信信号の発生を検出する検出回路部と、
前記通信回路部の特性を調整する調整回路部と
を具備し、
前記調整回路部は、
前記調整を、前記無効受信信号が発生するタイミングに合わせて行い、
前記通信回路部は、
受信チャンネルに応じて発振周波数を変更する可変周波数発振器
を具備し、
前記検出回路部は、前記無効受信信号の発生を、前記可変周波数発振器の発振周波数の変更から検出して前記調整回路部に伝達する
半導体装置。
請求項１または２に記載の半導体装置において、
前記通信回路部は、
前記特性を調整される第１の比較器と、
前記受信動作を行う第２の比較器と、
前記第１および前記第２の比較器を前記発生のタイミングに合わせて切り替える制御回路部と
を具備し、
前記調整回路部は、
前記特性の調整として前記第１または前記第２の比較器のオフセットキャリブレーションを行うキャリブレーション論理回路
を具備する
半導体装置。
請求項３に記載の半導体装置において、
前記通信回路部は、
前記第１および前記第２の比較器を含むチャージシェア型逐次比較ＡＤＣ（ＡｎａｌｏｇＤｉｇｉｔａｌＣｏｎｖｅｒｔｅｒ：アナログデジタル変換器）
を具備する
半導体装置。
請求項３に記載の半導体装置において、
前記通信回路部は、
前記第１および前記第２の比較器を含むフラッシュ型ＡＤＣ
を具備する
半導体装置。
請求項１または２に記載の半導体装置において、
前記通信回路部は、
バイアス電流を供給するバイアス電流源
を具備し、
前記調整回路部は、
前記バイアス電流を調整する制御回路部
を具備する
半導体装置。
請求項１または２に記載の半導体装置において、
前記通信回路部は、
内部電源電圧を供給するレギュレータ回路部
を具備し、
前記調整回路部は、
前記内部電源電圧を調整する制御回路部
を具備する
半導体装置。
請求項１または２に記載の半導体装置において、
前記通信回路部は、
受信信号の利得調整処理を行うフィルタ部
を具備し、
前記調整回路部は、
前記利得調整処理に影響するＤＣ（ＤｉｒｅｃｔＣｕｒｒｅｎｔ：直流）オフセットのキャリブレーションを行う制御回路部
を具備する
半導体装置。
請求項１または２に記載の半導体装置において、
前記通信回路部は、
受信信号のフィルタリングを行うフィルタ部
を具備し、
前記調整回路部は、
前記フィルタ部のカットオフ周波数のキャリブレーションを行う制御回路部
を具備する
半導体装置。
請求項１または２に記載の半導体装置において、
前記通信回路部は、
受信信号と、所望周波数を有するローカル信号とを合成するミキサ
を具備し、
前記調整回路部は、
前記ミキサの歪みを抑制するキャリブレーションを行う制御回路部
を具備する
半導体装置。
請求項１または２に記載の半導体装置において、
前記通信回路部は、
受信信号を増幅するＬＮＡ（ＬｏｗＮｏｉｓｅＡｍｐｌｉｆｉｅｒ：低雑音増幅回路）
を具備し、
前記調整回路部は、
前記ＬＮＡの利得を調整するキャリブレーションを行う制御回路部
を具備する
半導体装置。
通信回路部で受信動作を行うステップと、
前記受信の最中における無効受信信号の発生を検出するステップと、
前記通信回路部の特性を調整するステップと
を具備し、
前記調整するステップは、
前記調整を、前記無効受信信号が発生するタイミングに合わせて実行するステップ
を具備し、
前記検出するステップは、
前記無効受信信号の発生を、受信利得の変更から検出するステップ
を具備する
半導体装置の調整方法。
通信回路部で受信動作を行うステップと、
前記受信の最中における無効受信信号の発生を検出するステップと、
前記通信回路部の特性を調整するステップと
を具備し、
前記調整するステップは、
前記調整を、前記無効受信信号が発生するタイミングに合わせて実行するステップを具備し、
前記検出するステップは、
前記無効受信信号の発生を、受信チャンネルの変更から検出するステップ
を具備する
半導体装置の調整方法。