[go: up one dir, main page]

JP5572622B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5572622B2
JP5572622B2 JP2011513371A JP2011513371A JP5572622B2 JP 5572622 B2 JP5572622 B2 JP 5572622B2 JP 2011513371 A JP2011513371 A JP 2011513371A JP 2011513371 A JP2011513371 A JP 2011513371A JP 5572622 B2 JP5572622 B2 JP 5572622B2
Authority
JP
Japan
Prior art keywords
lead
resin package
semiconductor chip
semiconductor device
pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011513371A
Other languages
English (en)
Other versions
JPWO2010131706A1 (ja
Inventor
明宏 古賀
斗一 永原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2011513371A priority Critical patent/JP5572622B2/ja
Publication of JPWO2010131706A1 publication Critical patent/JPWO2010131706A1/ja
Application granted granted Critical
Publication of JP5572622B2 publication Critical patent/JP5572622B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/1016—Shape being a cuboid
    • H01L2924/10162—Shape being a cuboid with a square active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/171—Frame
    • H01L2924/176—Material
    • H01L2924/177—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/17738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/17747—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Die Bonding (AREA)
  • Wire Bonding (AREA)

Description

本発明は、表面実装型の半導体装置に関する。
表面実装型パッケージとして、樹脂パッケージからのリードの延伸をなくし、樹脂パッケージの下面にリード（アウターリード）を露出させた、いわゆるノンリードパッケージが知られている。
図７は、ノンリードパッケージを採用した半導体装置の平面図であり、樹脂パッケージに封止されている各部材を透過して実線で示す。
ノンリードパッケージを採用した半導体装置１０１は、リードフレーム１０２に半導体チップ１０３を接合し、これらを樹脂パッケージ１０４で封止した構造を有している。樹脂パッケージ１０４は、平面視正方形状に形成されている。
リードフレーム１０２は、アイランド１０５と、アイランド１０５から分離した４つのリード１０６とを備えている。アイランド１０５は、平面視において、その中心が樹脂パッケージ１０４の中心と重なり、各辺が樹脂パッケージ１０４の各辺とが平行をなす正方形状に形成されている。４つのリード１０６は、それぞれアイランド１０５の各角部に対してアイランド１０５の対角線に沿う方向に対向するように配置されている。各リード１０６は、平面視において、その各辺が樹脂パッケージ１０４の辺と平行をなす正方形状に形成されている。アイランド１０５および各リード１０６の下面は、半導体装置１０１が実装される基板との電気接続のための端子として、樹脂パッケージ１０４の裏面において露出している。
半導体チップ１０３は、平面視略正方形状をなし、アイランド１０５上に、その各辺がアイランド１０５の各辺と平行をなすように配置されている。半導体チップ１０３の裏面は、導電性接合材を介して、アイランド１０５に接合されている。半導体チップ１０３の表面の各角部には、内部配線の一部を露出させることにより、パッド１０７が形成されている。各パッド１０７とそのパッド１０７が形成されている半導体チップ１０３の角部に対向するリード１０６との間には、ワイヤ１０８が架設されている。
特開２００７−９５７８８号公報
リード１０６とパッド１０７との間にワイヤ１０８を良好に架設するためには、それらの間に一定間隔（たとえば、３１０μｍ）以上の間隔を空けなければならない。そのため、アイランド１０５に対してリード１０６を一定以上に近づけることができず、樹脂パッケージ１０４の平面積（半導体装置１０１の実装面積）が比較的大きい。
そこで、図８に示すように、平面視において、アイランド１０５の対角線が樹脂パッケージ１０４の対角線と直交するように、アイランド１０５を図７に示す状態から４５°回転した状態に形成し、アイランド１０５の４辺とそれぞれ対向する部分に、２辺が樹脂パッケージ１０４の２辺と平行をなす略三角形状のリード１０６を配置する構成が考えられる。
しかしながら、その構成では、ワイヤ１０８の形成のためのパッド１０７の認識の精度が低下するという別の問題が生じる。通常、半導体チップ１０３のパッド１０７の位置は、半導体チップ１０３の表面における図中左上部分および右下部分に設けられた２つのアライメントマークＭを結ぶ直線と樹脂パッケージ１０４の１辺に平行な方向とがなす角度に基づいて認識される。したがって、アイランド１０５を図７に示す状態から４５°回転した状態に形成した場合、２つのアライメントマークＭは、半導体チップ１０３の１辺に平行な方向に離間して形成される。そのため、２つのアライメントマークＭの間の間隔を大きくとることができず、半導体チップ１０３上のパッド１０７の位置の認識の精度が低下する。その結果、アイランド１０５上での半導体チップ１０３のワイヤボンディングの歩留まりが低下してしまう。
本発明の目的は、パッドとリードとの間にワイヤを良好に架設することができながら、樹脂パッケージの平面積（実装面積）の低減を図ることができる、半導体装置を提供することである。
前記の目的を達成するための本発明の一の局面にかかる半導体装置は、樹脂パッケージと、前記樹脂パッケージに封止され、第１および第２のパッドを表面に有する半導体チップと、前記樹脂パッケージに封止され、一方面に前記半導体チップの裏面が接合され、その一方面と反対側の他方面が、前記第１のパッドと外部とを電気接続できる第１のパッド接続端子および前記半導体チップの裏面と外部とを電気接続できる裏面接続端子として互いに分離して、前記樹脂パッケージの底面から部分的に露出するリード一体型アイランドと、前記リード一体型アイランドと分離して形成されており、前記樹脂パッケージに封止され、一方面が、前記第２のパッドとワイヤにより接続され、その一方面と反対側の他方面が、前記第２のパッドと外部とを電気接続できる第２のパッド接続端子として、前記樹脂パッケージの底面から露出するリードとを含み、前記半導体チップは、前記リード一体型アイランドの前記一方面上において、前記第１のパッド接続端子側に片寄った位置に配置され、前記第１のパッドと前記リード一体型アイランドの前記一方面とがワイヤにより接続されている。
リード一体型アイランドの一方面上において、半導体チップが第１のパッド接続端子側に片寄った位置に配置されることにより、半導体チップの表面の第１のパッドとリード一体型アイランドの一方面上におけるワイヤの接合位置との間に、ワイヤを良好に架設可能な間隔（ワイヤループを正常に描くことが可能な間隔）が確保される。そのため、その接合位置と第１のパッドとの間にワイヤを良好に架設することができる。第１のパッドとリード一体型アイランドの一方面とがワイヤで接続されることにより、第１のパッドと第１のパッド接続端子との電気接続を達成することができる。
また、リード一体型アイランドの一方面上において、半導体チップが第１のパッド接続端子側に片寄った位置に配置されているので、リードがリード一体型アイランドに近づけて配置されても、半導体チップの表面の第２のパッドとリードとの間に、ワイヤを良好に架設可能な間隔が確保される。そのため、第２のパッドとリードとの間にワイヤを良好に架設することができる。第２のパッドとリードとがワイヤで接続されることにより、第２のパッドと第２のパッド接続端子との電気接続を達成することができる。
よって、第１および第２のパッドと第１および第２のパッド接続端子との各電気接続を達成することができながら、リードがリード一体型アイランドに近づけて配置されることにより、樹脂パッケージの平面積（実装面積）の低減を図ることができる。
通常、半導体チップをリード一体型アイランドに対して固定するために、半導体チップの裏面とリード一体型アイランドの一方面との間には、ペースト状の導電性接合剤が介在される。導電性接合剤がペースト状であるので、半導体チップの裏面をリード一体型アイランドの一方面に接合したときに、半導体チップの裏面とリード一体型アイランドの一方面との間から導電性接合剤がはみ出すおそれがある。
そのため、リード一体型アイランドの一方面において、半導体チップの接合位置とワイヤの接続位置との間に、溝が形成されていることが好ましい。
これにより、半導体チップの裏面とリード一体型アイランドの一方面との間から導電性接合剤がはみ出しても、その接合剤のはみ出しを溝で食い止めることができる。よって、導電性接合剤がリード一体型アイランドの一方面上のワイヤの接続位置に達するのを防止することができ、導電性接合剤とワイヤとの接触による短絡を防止することができる。
また、第１および第２のパッドは、半導体チップの表面において、第１のパッド接続端子側と反対側に片寄った位置に配置されていることが好ましい。
これにより、半導体チップがリード一体型アイランドの一方面上で第１のパッド接続端子側に片寄った位置に配置されていても、第１および第２のパッドとリードとの間の間隔が大きくなりすぎるのを防止することができる。したがって、それらの間に架設されるワイヤが長くなりすぎるのを防止することができる。その結果、ワイヤを良好に架設することができ、また、ワイヤにかかるコスト（材料費）の増大を抑制することができる。
半導体チップは、平面視でその一部が第１のパッド接続端子と重なるように配置されていてもよい。言い換えれば、平面視で半導体チップの一部が第１のパッド接続端子と重なる程度にまで、半導体チップのサイズが第１のパッド接続端子側に大きくされてもよい。
半導体チップのサイズが第１のパッド接続端子側に大きくされても、半導体チップとリードとの間隔は不変であるので、リード一体型アイランドからリードを遠ざける必要がない。そのため、樹脂パッケージの平面積を増大させることなく、半導体チップのサイズを大型化することができ、また、第２のパッドとリードとの間にワイヤを良好に架設することができる。
樹脂パッケージは、平面視四角形状に形成されていてもよい。そして、リードが３つ設けられてもよく、この場合、第１のパッド接続端子は、前記樹脂パッケージの底面の１つの角部に配置され、第２のパッド接続端子は、樹脂パッケージの底面の残りの各角部に１つずつ配置されてもよい。
また、半導体チップは、平面視でリード一体型アイランドからはみ出しているはみ出し部分を有していてもよい。この場合、はみ出し部分と最も近接したリードの一方面には、はみ出し部分と対向する部分が一段下がる段差が形成されていることが好ましい。
これにより、はみ出し部分がリードの一方面と接触するのを確実に防止することができる。
また、樹脂パッケージが平面視四角形状に形成される場合、半導体チップは、平面視四角形状に形成され、その側面が樹脂パッケージの側面と平行をなすように配置されていることが好ましい。
リード一体型アイランド上での半導体チップのパッドの位置を認識するための２つのアライメントマークを、半導体チップの表面における対角線上に形成することができる。そのため、２つのアライメントマークの間の間隔を大きくとることができ、半導体チップのパッドの位置を高精度で認識することができる。その結果、リード一体型アイランド上での半導体チップのパッドの位置を高精度で位置決めすることができる。
また、半導体チップが平面視四角形状に形成される場合、リード一体型アイランドに、リード一体型アイランドをその側面から切り欠くことにより、半導体チップをリード一体型アイランドに対して位置決めする際の基準となる直線部分を有する切欠部が形成されていることが好ましい。
リード一体型アイランドに形成された直線部分を基準として、リード一体型アイランドの一方面上において、半導体チップを直線部分と直交する方向に容易に位置決めすることができる。
さらに、前記半導体装置では、リード一体型アイランドに、２つの切欠部が形成され、各切欠部が有する直線部分が互いに直交する方向に延びていることがより好ましい。
互いに直交する方向に延びる２つの直線部分を基準として、リード一体型アイランドの一方面上において、半導体チップを各直線部分と直交する２方向に容易に位置決めすることができる。
さらにまた、前記半導体装置では、半導体チップの端縁が直線部分と重なるように、半導体チップがリード一体型アイランドの一方面上に配置されることにより、半導体チップを一層容易に位置決めすることができる。
また、前記半導体装置では、リードに、他方面側から窪み、その側面において開放される凹部が形成され、凹部に、樹脂パッケージが入り込んでいることが好ましい。
凹部に樹脂パッケージが入り込むことにより、リードの凹部が形成されている部分は、その厚さ方向の両側から樹脂パッケージに挟持される。そのため、樹脂パッケージからのリードの脱落を防止することができる。
また、前記樹脂パッケージの外形は、平面視正方形状の６面体であってよく、その場合、前記リード一体型アイランドは、平面視で前記樹脂パッケージの各辺のいずれかの辺に対して４５°傾斜する辺を有するアイランド部分を含んでいることが好ましい。
また、前記リード一体型アイランドは、前記アイランド部分から前記樹脂パッケージの側面に向けて延びる吊り部を有していてもよく、その場合、前記吊り部の端面は、前記樹脂パッケージの側面において、その側面と面一をなして露出していることが好ましい。
また、前記リード一体型アイランドは、前記アイランド部分の１辺に結合されたリード部分を含み、前記アイランド部分の中央部および前記リード部分の角部は、それら以外の残余の部分よりも厚く形成されていることが好ましい。
前記裏面接続端子は、前記樹脂パッケージの各辺に対して４５°傾斜する４辺を有する四角形状をなしていてもよい。
また、前記段差は、前記リードの前記一方面より０．０３〜０．０５ｍｍ低く形成されていてもよい。
本発明の他の局面にかかる半導体装置は、樹脂パッケージと、前記樹脂パッケージに封止され、パッドを表面に有する半導体チップと、前記樹脂パッケージに封止され、一方面に前記半導体チップの裏面が接合され、その一方面と反対側の他方面が、接続端子および前記半導体チップの裏面と外部とを電気接続できる裏面接続端子として互いに分離して、前記樹脂パッケージの底面から部分的に露出するリード一体型アイランドと、前記リード一体型アイランドと分離して形成されており、前記樹脂パッケージに封止され、一方面が、前記パッドとワイヤにより接続され、その一方面と反対側の他方面が、前記パッドと外部とを電気接続できるパッド接続端子として、前記樹脂パッケージの底面から露出するリードとを含み、前記半導体チップは、前記リード一体型アイランドの前記一方面上において、前記接続端子側に片寄った位置に配置されている。
リード一体型アイランドの一方面上において、半導体チップが接続端子側に片寄った位置に配置されているので、リードがリード一体型アイランドに近づけて配置されても、半導体チップの表面のパッドとリードとの間に、ワイヤを良好に架設可能な間隔（ワイヤループを正常に描くことが可能な間隔）が確保される。そのため、パッドとリードとの間にワイヤを良好に架設することができながら、リードがリード一体型アイランドに近づけて配置されることにより、樹脂パッケージの平面積（実装面積）の低減を図ることができる。
図１は、本発明の一実施形態に係る半導体装置の平面図であり、樹脂パッケージに封止されている各部材を透過して実線で示すとともに、リードフレームにおける樹脂パッケージの底面から露出する部分を透過して破線で示す。 図２は、図１に示す半導体装置の平面図であり、リードフレームにおける樹脂パッケージの底面から露出する部分を透過して実線で示す。 図３は、図１に示す矢印Ａ方向から見たときの半導体装置の側面図である。 図４は、図１に示す矢印Ｂ方向から見たときの半導体装置の側面図である。 図５は、図１に示す半導体装置の切断線Ｖ−Ｖにおける断面図である。 図６は、図１に示す半導体装置の切断線VI−VIにおける断面図である。 図７は、従来の半導体装置の平面図であり、樹脂パッケージに封止されている各部材を透過して実線で示す。 図８は、他の従来の半導体装置の平面図であり、樹脂パッケージに封止されている各部材を透過して実線で示す。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１，２は、本発明の一実施形態に係る半導体装置の平面図である。図１では、樹脂パッケージに封止されている各部材が透過して実線で示されている。また、図１では、リードフレームにおける樹脂パッケージの底面から露出する部分が透過して破線で示されている。図２では、リードフレームにおける樹脂パッケージの底面から露出する部分のみが透過して実線で示されている。図３は、図１に示す矢印Ａ方向から見たときの半導体装置の側面図である。図４は、図１に示す矢印Ｂ方向から見たときの半導体装置の側面図である。図５は、図１に示す半導体装置の切断線Ｖ−Ｖにおける断面図である。図６は、図１に示す半導体装置の切断線VI−VIにおける断面図である。
半導体装置１は、リードフレーム２に半導体チップ３を接合し、これらを樹脂パッケージ４で封止した構造を有している。半導体装置１（樹脂パッケージ４）の外形は、扁平な直方体形状（この実施形態では、平面視正方形状の６面体）をなしている。
リードフレーム２は、金属薄板（たとえば、銅薄板）を打ち抜くことにより形成され、リード一体型アイランド５と、リード一体型アイランド５の周囲に配置される３つのリード６とを備えている。
リード一体型アイランド５は、平面視で樹脂パッケージ４の各辺に対して４５°傾斜する４辺を有する四角形状のアイランド部分７の１辺に、平面視略三角形状のリード部分８を結合した形状を有している。
アイランド部分７は、平面視で樹脂パッケージ４の中央部に配置されている。アイランド部分７の各角部から当該角部が対向する樹脂パッケージ４の側面に向けて、平面視四角形状の吊り部９が延びている。各吊り部９の端面は、樹脂パッケージ４の側面において、その側面と面一をなして露出している。
リード部分８は、平面視で樹脂パッケージ４の１つの角部に配置されている。リード部分８は、樹脂パッケージ４の１つの側面（以下、この側面を「第１側面１０」という。）において、その第１側面１０と面一をなして露出する側面と、第１側面１０に直交する樹脂パッケージ４の他の１つの側面（以下、この側面を「第２側面１１」という。）と間隔を空けて平行をなす側面とを有している。リード部分８には、第１側面１０において露出する側面から四角形状に切り欠くことにより、第１側面１０において端面が露出する吊り部９に隣接して、第１側面１０と平行な直線部分１２を有する第１の切欠部１３が形成されている。また、リード部分８には、第２側面１１と平行な側面から四角形状に切り欠くことにより、第２側面１１において端面が露出する吊り部９に隣接して、第２側面１１と平行な直線部分１４を有する第２の切欠部１５が形成されている。さらに、リード部分８の第２側面１１と平行な側面から第２側面１１に向けて、平面視四角形状の吊り部１６が延びている。吊り部１６の端面は、第２側面１１において、第２側面１１と面一をなして露出している。
なお、以下では、樹脂パッケージ４の４つの側面のうち、第１側面１０と平行かつ第２側面に直交する側面を「第３側面１７」といい、第２側面１１と平行かつ第１側面１０および第３側面１７に直交する側面を「第４側面１８」という。
リード一体型アイランド５において、アイランド部分７の中央部およびリード部分８の角部は、それら以外の残余の部分よりも厚く形成されている。そして、その厚く形成されたアイランド部分７の中央部の下面は、樹脂パッケージ４の各辺に対して４５°傾斜する４辺を有する四角形状をなし、樹脂パッケージ４の裏面において、裏面接続端子１９として露出している。厚く形成されたリード部分８の角部の下面は、平面視で、アイランド部分７の中央部の下面の１辺とほぼ平行に延びる辺２０と、辺２０の両端部からそれぞれ第１側面１０および第２側面１１と平行に延びる辺２１，２２と、辺２１の端部から第２側面１１と平行に延びる辺２３と、第１側面１０上を延びる辺２４とを有する形状から、辺２０において開放される半円形状を切り欠いた形状を有している。半円形状を切り欠いた部分は、リード部分８の角部の下面から窪む凹部２６として形成されている。凹部２６には、樹脂パッケージ４が入り込んでいる。そして、リード部分８の角部の下面は、樹脂パッケージ４の裏面において、パッド接続端子２７として露出している。
３つのリード６は、平面視で、樹脂パッケージ４の４つの角部のうちのリード部分８が配置されている角部を除いた３つの角部に配置されている。
樹脂パッケージ４の第１側面１０と第４側面１８とがなす角部に配置されているリード６（以下、３つのリード６を総称する場合を除いて「第１リード６」という。）は、平面視で、アイランド部分７の中央部の下面の１辺とほぼ平行に延びる辺２８と、辺２８の両端部からそれぞれ第１側面１０および第４側面１８と平行に延びる辺２９，３０と、辺２９の端部から第４側面１８と平行に延びる辺３１と、第１側面１０上を延びる辺３２と、辺３０の途中部から辺２８とほぼ平行な方向に延びる辺３３と、辺３３の端部から第４側面１８と平行に延びる辺３４とを有する形状をなしている。
第１リード６の辺３２をなす側面は、樹脂パッケージ４の第１側面１０において、第１側面１０と面一をなして露出している。また、第１リード６の辺３１をなす側面は、樹脂パッケージ４の第４側面１８に対して間隔を空けて平行に延びている。この側面から第４側面１８に向けて、平面視四角形状の吊り部３５が延びている。吊り部３５の端面は、第４側面１８において、第４側面１８と面一をなして露出している。
第１リード６において、辺３０，３２〜３４により囲まれる台形状部分３６および辺２８に沿った所定幅の部分３７は、それら以外の残余の部分３８よりも薄く形成されている。また、台形状部分３６の上面は、部分３７，３８の上面よりも一段低く（たとえば、０．０３〜０．０５ｍｍ低く）形成されている。これにより、台形状部分３６は、第１リード６において最も薄く形成されている。最も厚く形成された部分３８は、辺３３と同一直線上に配置される側面３９を有しており、その部分３８の下面には、側面３９において開放される半円形状の凹部４０が形成されている。凹部４０には、樹脂パッケージ４が入り込んでいる。そして、部分３８の下面は、樹脂パッケージ４の裏面において、パッド接続端子４１として露出している。
樹脂パッケージ４の第２側面１１と第３側面１７とがなす角部に配置されているリード６（以下、３つのリード６を総称する場合を除いて「第２リード６」という。）は、平面視で、アイランド部分７の中央部の下面の１辺とほぼ平行に延びる辺４２と、辺４２の両端部からそれぞれ第２側面１１および第３側面１７と平行に延びる辺４３，４４と、辺４４の端部から第２側面１１と平行に延びる辺４５と、第３側面１７上を延びる辺４６とを有する形状をなしている。
第２リード６の辺４６をなす側面は、樹脂パッケージ４の第３側面１７において、第３側面１７と面一をなして露出している。また、第２リード６の辺４５をなす側面は、樹脂パッケージ４の第２側面１１に対して間隔を空けて平行に延びている。この側面から第２側面１１に向けて、平面視四角形状の吊り部４７が延びている。吊り部４７の端面は、第２側面１１において、第２側面１１と面一をなして露出している。
第２リード６において、辺４２，４３に沿った所定幅の部分４８は、それ以外の残余の部分４９よりも薄く形成されている。相対的に厚く形成された部分４９は、辺４２とほぼ平行な直線上に配置される側面５０を有しており、その部分４９の下面には、側面５０において開放される半円形状の凹部５１が形成されている。凹部５１には、樹脂パッケージ４が入り込んでいる。そして、部分４９の下面は、樹脂パッケージ４の裏面において、パッド接続端子５２として露出している。
樹脂パッケージ４の第３側面１７と第４側面１８とがなす角部に配置されているリード６（以下、３つのリード６を総称する場合を除いて「第３リード６」という。）は、平面視で、アイランド部分７の中央部の下面の１辺とほぼ平行な辺５３と、辺５３の両端部からそれぞれ第３側面１７および第４側面１８と平行に延びる辺５４，５５と、辺５４の端部から第４側面１８と平行に延びる辺５６と、第３側面１７上を延びる辺５７とを有する形状をなしている。
第３リード６の辺５７をなす側面は、樹脂パッケージ４の第３側面１７において、第３側面１７と面一をなして露出している。また、第３リード６の辺４５をなす側面は、樹脂パッケージ４の第４側面１８に対して間隔を空けて平行に延びている。この側面から第４側面１８に向けて、平面視四角形状の吊り部５８が延びている。吊り部５８の端面は、第４側面１８において、第４側面１８と面一をなして露出している。
第３リード６において、辺５３〜５５に沿った所定幅の部分５９は、それ以外の残余の部分６０よりも薄く形成されている。相対的に厚く形成された部分６０は、辺５３とほぼ平行な直線上に配置される側面６１を有しており、その部分６０の下面には、側面６１において開放される半円形状の凹部６２が形成されている。そして、部分６０の下面は、樹脂パッケージ４の裏面において、パッド接続端子６３として露出している。
なお、リード一体型アイランド５および各リード６における厚さの大小は、ケミカルエッチングまたは潰し加工により形成することができる。
半導体チップ３は、機能素子が形成されている側の表面（デバイス形成面）を上方に向けた状態で、その裏面がペースト状の導電性接合剤を介してリード一体型アイランド５の上面に接合（ダイボンディング）されている。半導体チップ３は、扁平な直方体形状（この実施形態では、平面視正方形状の６面体）に形成され、平面視で、その直交する２辺が第１の切欠部１３の直線部分１２および第２の切欠部１５の直線部分１４に沿うような状態で、リード一体型アイランド５の上面において、パッド接続端子２７側に片寄った位置に配置されている。半導体チップ３は、第２リード６および第３リード６とそれぞれ最も近接する２つの角部６４Ａ，６４Ｂがリード一体型アイランド５からはみ出している。
半導体チップ３の表面には、第３リード６側に片寄った位置に、配線層の一部を表面保護膜から露出させることにより、４つの第１〜第４パッド６５〜６８が形成されている。この実施形態では、第１パッド６５は、半導体チップ３の表面の第３リード６に最も近い角部に配置されている。第２パッド６６は、第１パッド６５に対して第４側面１８と平行をなす方向に間隔を空けた位置に配置されている。第３パッド６７は、第１パッド６５に対して第３側面１７と平行をなす方向に間隔を空けた位置に配置されている。第４パッド６８は、第１パッド６５と第２パッド６６との間に、それらとの間に間隔を空けて配置されている。
第１パッド６５と第２リード６および第３リード６間に配置されるリード一体型アイランド５の吊り部９の上面との間には、金細線からなるワイヤ６９が架設されている。これにより、第１パッド６５は、リード一体型アイランド５と電気的に接続され、その下面がなすパッド接続端子２７と電気的に接続されている。
第２パッド６６と第１リード６の部分３８の上面との間には、金細線からなるワイヤ７０が架設されている。これにより、第２パッド６６は、第１リード６と電気的に接続され、その下面がなすパッド接続端子４１と電気的に接続されている。
第３パッド６７と第２リード６の部分４９の上面との間には、金細線からなるワイヤ７１が架設されている。これにより、第３パッド６７は、第２リード６と電気的に接続され、その下面がなすパッド接続端子５２と電気的に接続されている。
第４パッド６８と第３リード６の部分６０の上面との間には、金細線からなるワイヤ７２が架設されている。これにより、第４パッド６８は、第３リード６と電気的に接続され、その下面がなすパッド接続端子６３と電気的に接続されている。
この実施形態では図１に示すように、３つのリード６が、平面視で、樹脂パッケージ４の４つの角部のうちのリード部分８が配置されている角部を除いた３つの角部に配置されている。そして、樹脂パッケージ４の残りの角部に片寄って配置された半導体チップ３の第１〜第４パッド６５〜６８から、これら３つのリード６および、第２および第３リード６間の吊り部９に対して、ワイヤ６９〜７２が延びている。これにより、樹脂パッケージ４内では、第１リード６と第２リード６との対向方向に延びる対角線により樹脂パッケージ４を２つの二等辺三角形に分けた場合、第３リード６が配置される側（リード部分８が配置される側の反対側）に片寄ってボンディングが施されている。
また、リード一体型アイランド５のアイランド部分７の上面には、半導体チップ３の接合位置とワイヤ６９の接続位置との間に、樹脂パッケージ４の第１側面１０と平行に延びる直線状の溝７３が形成されている。
以上のように、樹脂パッケージ４の裏面において、裏面接続端子１９およびパッド接続端子２７，４１，５２，６３が露出している。そのため、半導体装置１は、配線基板への表面実装が可能である。
リード一体型アイランド５の上面において、半導体チップ３がパッド接続端子２７側に片寄った位置に配置されることにより、半導体チップ３の表面の第１パッド６５とリード一体型アイランド５の吊り部９の上面との間に、ワイヤ６９を良好に架設可能な間隔（ワイヤループを正常に描くことが可能な間隔）が確保される。そのため、第１パッド６５と吊り部９との間にワイヤ６９を良好に架設することができる。第１パッド６５とリード一体型アイランド５の上面とがワイヤ６９で接続されることにより、第１パッド６５とパッド接続端子２７との電気接続を達成することができる。
また、リード一体型アイランド５の一方面上において、半導体チップ３がパッド接続端子２７側に片寄った位置に配置されているので、リード６がリード一体型アイランド５に近づけて配置されても、半導体チップの表面の第２〜第４パッド６６〜６８とリード６との各間に、ワイヤ７０〜７２を良好に架設可能な間隔が確保される。そのため、第２〜第４パッド６６〜６８とリード６との各間に、ワイヤ７０〜７２を良好に架設することができる。第２〜第４パッド６６〜６８とリード６とがそれぞれワイヤ７０〜７２で接続されることにより、第２〜第４パッド６６〜６８とリード６の下面のパッド接続端子４１，５２，６３との電気接続を達成することができる。
よって、第１〜第４パッド６５〜６８とパッド接続端子２７，４１，５２，６３との電気接続を達成することができながら、リード６がリード一体型アイランド５に近づけて配置されることにより、樹脂パッケージ４の平面積（実装面積）の低減を図ることができる。
また、リード一体型アイランド５の上面において、半導体チップ３の接合位置とワイヤ６９の接続位置との間に、溝７３が形成されているので、半導体チップ３の裏面とリード一体型アイランド５の上面との間から導電性接合剤がはみ出しても、その接合剤のはみ出しを溝７３で食い止めることができる。よって、導電性接合剤がリード一体型アイランド５の上面におけるワイヤ６９の接続位置に達するのを防止することができ、導電性接合剤とワイヤ６９との接触による短絡を防止することができる。
また、第１〜第４パッド６５〜６８は、半導体チップ３の表面において、パッド接続端子２７側と反対側、つまりパッド接続端子６３側に片寄った位置に配置されている。これにより、半導体チップ３がリード一体型アイランド５の上面においてパッド接続端子２７側に片寄った位置に配置されていても、第２〜第４パッド６６〜６８とリード６との各間の間隔が大きくなりすぎるのを防止することができる。したがって、それらの間に架設されるワイヤ７０〜７２が長くなりすぎるのを防止することができる。その結果、ワイヤ７０〜７２を良好に架設することができ、また、ワイヤ７０〜７２にかかるコスト（材料費）の増大を抑制することができる。
図１に示すように、半導体チップ３は、平面視でその一部がパッド接続端子２７と重なるように配置されている。これにより、半導体チップ３のサイズをパッド接続端子２７側に大きくすることができる。半導体チップ３のサイズがパッド接続端子２７側に大きくされても、半導体チップ３と各リード６との間隔は不変であるので、リード一体型アイランド５からリード６を遠ざける必要がない。そのため、樹脂パッケージ４の平面積を増大させることなく、半導体チップ３のサイズを大型化することができ、また、第２〜４パッド６６〜６８とリード６との各間にワイヤ７０〜７２を良好に架設することができる。
また、半導体チップ３は、平面視でリード一体型アイランド５からはみ出している部分６４Ａ，６４Ｂを有している。そして、第１リード６において、そのはみ出し部分６４Ａと対向する台形状部分３６の上面は、他の部分３７，３８の上面よりも一段低く形成されている。これにより、はみ出し部分６４Ａが第１リード６の上面と接触するのを確実に防止することができる。
なお、第２リード６において、半導体チップ３のリード一体型アイランド５からはみ出している部分６４Ｂと対向する部分の上面が他の部分の上面よりも低く形成されてもよい。この場合、そのはみ出し部分６４Ｂが第２リード６の上面と接触するのを確実に防止することができる。
また、半導体チップ３は、平面視四角形状に形成され、その側面が樹脂パッケージ４の側面と平行をなすように配置されている。これにより、リード一体型アイランド５上での半導体チップ３のパッド６５〜６８の位置を認識するための２つのアライメントマーク（図示せず）を、半導体チップ３の表面における対角線上に形成することができる。そのため、２つのアライメントマークの間の間隔を大きくとることができ、半導体チップ３のパッド６５〜６８の位置を高精度で認識することができる。その結果、リード一体型アイランド５上での半導体チップのパッド６５〜６８の位置を高精度で位置決めすることができる。
また、リード一体型アイランド５には、直線部分１２を有する切欠部１３と、直線部分１２と直交する方向に延びる直線部分１４を有する切欠部１５とが形成されている。そのため、２つの直線部分１２，１４を基準として、半導体チップ３の端縁が直線部分１２，１４と重なるように、半導体チップ３がリード一体型アイランド５の上面に配置されることにより、そのリード一体型アイランド５上において、半導体チップ３を各直線部分１２，１４と直交する２方向に容易に位置決めすることができる。
また、３つのリード６にそれぞれ凹部４０，５１，６２が形成され、それらの凹部４０，５１，６２に樹脂パッケージ４が入り込んでいる。そのため、リード６の凹部４０，５１，６２が形成されている部分は、その厚さ方向の両側から樹脂パッケージ４に挟持される。そのため、樹脂パッケージ４からのリード６の脱落を防止することができる。
以上、本発明の一実施形態について説明したが、本発明は、他の形態で実施することもできる。
たとえば、第１パッド６５とリード一体型アイランド５との間に、ワイヤ６９が必ずしも架設されなくてもよい。この場合、第１パッド６５とパッド接続端子２７との電気接続が達成されないので、パッド接続端子２７は、第１パッド６５との電気接続に寄与しないダミー端子となる。
また、凹部４０，５１，６２の形状は、平面視半円形状に限らず、たとえば、平面視Ｎ角形状（Ｎ≧３）であってもよい。
本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の精神および範囲は添付の請求の範囲によってのみ限定される。
また、本発明の各実施形態において表した構成要素は、本発明の範囲で組み合わせることができる。
本出願は、２００９年５月１５日に日本国特許庁に提出された特願２００９−１１８８３３号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。
１・・・半導体装置、３・・・半導体チップ、４・・・樹脂パッケージ、５・・・リード一体型アイランド、６・・・リード、１２・・・直線部分、１３・・・切欠部、１４・・・直線部分、１５・・・切欠部、１９・・・裏面接続端子、２６・・・凹部、２７・・・パッド接続端子（第１のパッド接続端子）、３６・・・台形状部分、４０・・・凹部、４１・・・パッド接続端子（第２のパッド接続端子）、５１・・・凹部、５２・・・パッド接続端子（第２のパッド接続端子）、６２・・・凹部、６３・・・パッド接続端子（第２のパッド接続端子）、６４Ａ・・・角部（はみ出し部分）、６４Ｂ・・・角部（はみ出し部分）、６５・・・第１パッド（第１のパッド）、６６・・・第２パッド（第２のパッド）、６７・・・第３パッド（第２のパッド）、６８・・・第４パッド（第２のパッド）、６９・・・ワイヤ、７０・・・ワイヤ、７１・・・ワイヤ、７２・・・ワイヤ、７３・・・溝

Claims (19)

  1. 樹脂パッケージと、
    前記樹脂パッケージに封止され、第１および第２のパッドを表面に有する半導体チップと、
    前記樹脂パッケージに封止され、一方面に前記半導体チップの裏面が接合され、その一方面と反対側の他方面が、前記第１のパッドと外部とを電気接続できる第１のパッド接続端子および前記半導体チップの裏面と外部とを電気接続できる裏面接続端子として互いに分離して、前記樹脂パッケージの底面から部分的に露出するリード一体型アイランドと、
    前記リード一体型アイランドと分離して形成されており、前記樹脂パッケージに封止され、一方面が、前記第２のパッドとワイヤにより接続され、その一方面と反対側の他方面が、前記第２のパッドと外部とを電気接続できる第２のパッド接続端子として、前記樹脂パッケージの底面から露出するリードとを含み、
    前記半導体チップは、前記リード一体型アイランドの前記一方面上において、前記第１のパッド接続端子側に片寄った位置に配置され、
    前記第１のパッドと前記リード一体型アイランドの前記一方面とがワイヤにより接続されている、半導体装置。
  2. 前記リード一体型アイランドの前記一方面において、前記半導体チップの接合位置と前記ワイヤの接続位置との間に、溝が形成されている、請求項１に記載の半導体装置。
  3. 前記第１および第２のパッドは、前記半導体チップの表面において、前記第１のパッド接続端子側と反対側に片寄った位置に配置されている、請求項１または２に記載の半導体装置。
  4. 前記半導体チップは、平面視でその一部が前記第１のパッド接続端子と重なるように配置されている、請求項１〜３のいずれか一項に記載の半導体装置。
  5. 前記樹脂パッケージは、平面視四角形状に形成され、
    前記リードは、３つ設けられ、
    前記第１のパッド接続端子は、前記樹脂パッケージの底面の１つの角部に配置され、
    前記第２のパッド接続端子は、前記樹脂パッケージの底面の残りの各角部に１つずつ配置されている、請求項１〜４のいずれか一項に記載の半導体装置。
  6. 前記半導体チップは、平面視で前記リード一体型アイランドからはみ出しているはみ出し部分を有しており、
    前記はみ出し部分と最も近接した前記リードの前記一方面に、前記はみ出し部分と対向する部分が一段下がる段差が形成されている、請求項５に記載の半導体装置。
  7. 前記樹脂パッケージは、平面視四角形状に形成され、
    前記半導体チップは、平面視四角形状に形成され、その側面が前記樹脂パッケージの側面と平行をなすように配置されている、請求項１〜６のいずれか一項に記載の半導体装置。
  8. 前記半導体チップは、平面視四角形状に形成され、
    前記リード一体型アイランドに、前記リード一体型アイランドをその側面から切り欠くことにより、前記半導体チップを前記リード一体型アイランドに対して位置決めする際の基準となる直線部分を有する切欠部が形成されている、請求項１〜７のいずれか一項に記載の半導体装置。
  9. 前記リード一体型アイランドに、２つの前記切欠部が形成され、
    各切欠部が有する前記直線部分が互いに直交する方向に延びている、請求項８に記載の半導体装置。
  10. 前記半導体チップは、その端縁が前記直線部分と重なるように配置されている、請求項８または９に記載の半導体装置。
  11. 前記リードに、前記他方面側から窪み、その側面において開放される凹部が形成され、
    前記凹部に、前記樹脂パッケージが入り込んでいる、請求項１〜１０のいずれか一項に記載の半導体装置。
  12. 前記樹脂パッケージの外形が、平面視正方形状の６面体である、請求項１〜１１のいずれか一項に記載の半導体装置。
  13. 前記リード一体型アイランドは、平面視で前記樹脂パッケージの各辺のいずれかの辺に対して４５°傾斜する辺を有するアイランド部分を含む、請求項１２に記載の半導体装置。
  14. 前記リード一体型アイランドは、前記アイランド部分から前記樹脂パッケージの側面に向けて延びる吊り部を有している、請求項１３に記載の半導体装置。
  15. 前記吊り部の端面は、前記樹脂パッケージの側面において、その側面と面一をなして露出している、請求項１４に記載の半導体装置。
  16. 前記リード一体型アイランドは、前記アイランド部分の１辺に結合されたリード部分を含み、
    前記アイランド部分の中央部および前記リード部分の角部は、それら以外の残余の部分よりも厚く形成されている、請求項１３〜１５のいずれか一項に記載の半導体装置。
  17. 前記裏面接続端子は、前記樹脂パッケージの各辺に対して４５°傾斜する４辺を有する四角形状をなしている、請求項１〜１６のいずれか一項に記載の半導体装置。
  18. 前記段差は、前記リードの前記一方面より０．０３〜０．０５ｍｍ低く形成されている、請求項６に記載の半導体装置。
  19. 樹脂パッケージと、
    前記樹脂パッケージに封止され、パッドを表面に有する半導体チップと、
    前記樹脂パッケージに封止され、一方面に前記半導体チップの裏面が接合され、その一方面と反対側の他方面が、接続端子および前記半導体チップの裏面と外部とを電気接続できる裏面接続端子として互いに分離して、前記樹脂パッケージの底面から部分的に露出するリード一体型アイランドと、
    前記リード一体型アイランドと分離して形成されており、前記樹脂パッケージに封止され、一方面が、前記パッドとワイヤにより接続され、その一方面と反対側の他方面が、前記パッドと外部とを電気接続できるパッド接続端子として、前記樹脂パッケージの底面から露出するリードとを含み、
    前記半導体チップは、前記リード一体型アイランドの前記一方面上において、前記接続端子側に片寄った位置に配置されている、半導体装置。
JP2011513371A 2009-05-15 2010-05-13 半導体装置 Active JP5572622B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011513371A JP5572622B2 (ja) 2009-05-15 2010-05-13 半導体装置

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2009118833 2009-05-15
JP2009118833 2009-05-15
JP2011513371A JP5572622B2 (ja) 2009-05-15 2010-05-13 半導体装置
PCT/JP2010/058101 WO2010131706A1 (ja) 2009-05-15 2010-05-13 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2014134743A Division JP5908031B2 (ja) 2009-05-15 2014-06-30 半導体装置

Publications (2)

Publication Number Publication Date
JPWO2010131706A1 JPWO2010131706A1 (ja) 2012-11-01
JP5572622B2 true JP5572622B2 (ja) 2014-08-13

Family

ID=43085079

Family Applications (4)

Application Number Title Priority Date Filing Date
JP2011513371A Active JP5572622B2 (ja) 2009-05-15 2010-05-13 半導体装置
JP2014134743A Active JP5908031B2 (ja) 2009-05-15 2014-06-30 半導体装置
JP2016057037A Active JP6185107B2 (ja) 2009-05-15 2016-03-22 半導体装置
JP2017142894A Active JP6607887B2 (ja) 2009-05-15 2017-07-24 半導体装置

Family Applications After (3)

Application Number Title Priority Date Filing Date
JP2014134743A Active JP5908031B2 (ja) 2009-05-15 2014-06-30 半導体装置
JP2016057037A Active JP6185107B2 (ja) 2009-05-15 2016-03-22 半導体装置
JP2017142894A Active JP6607887B2 (ja) 2009-05-15 2017-07-24 半導体装置

Country Status (6)

Country Link
US (9) US8680659B2 (ja)
JP (4) JP5572622B2 (ja)
KR (1) KR101657330B1 (ja)
CN (1) CN102428558B (ja)
TW (1) TWI525772B (ja)
WO (1) WO2010131706A1 (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010131706A1 (ja) * 2009-05-15 2010-11-18 ローム株式会社 半導体装置
US9035435B2 (en) 2012-11-14 2015-05-19 Power Integrations, Inc. Magnetically coupled galvanically isolated communication using lead frame
JP6634117B2 (ja) * 2013-04-16 2020-01-22 ローム株式会社 半導体装置
JP6352009B2 (ja) 2013-04-16 2018-07-04 ローム株式会社 半導体装置
JP6825660B2 (ja) * 2013-07-31 2021-02-03 日亜化学工業株式会社 リードフレーム、樹脂付きリードフレーム、樹脂パッケージ、発光装置及び樹脂パッケージの製造方法
US9269690B2 (en) 2013-12-06 2016-02-23 Nxp B.V. Packaged semiconductor device with interior polygonal pads
US10431532B2 (en) * 2014-05-12 2019-10-01 Rohm Co., Ltd. Semiconductor device with notched main lead
JP6483498B2 (ja) * 2014-07-07 2019-03-13 ローム株式会社 電子装置およびその実装構造
JP6085726B2 (ja) * 2014-10-03 2017-02-22 旭化成エレクトロニクス株式会社 ホールセンサの製造方法及びホールセンサ並びにレンズモジュール
JP6986385B2 (ja) * 2016-08-22 2021-12-22 ローム株式会社 半導体装置、半導体装置の実装構造
JP6928463B2 (ja) * 2016-12-09 2021-09-01 ローム株式会社 ホール素子モジュール
JP7208725B2 (ja) * 2017-09-04 2023-01-19 ローム株式会社 半導体装置
JP7265502B2 (ja) * 2020-03-19 2023-04-26 株式会社東芝 半導体装置
JP7450576B2 (ja) 2021-03-22 2024-03-15 株式会社東芝 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05102205A (ja) * 1991-10-04 1993-04-23 Seiko Epson Corp リードフレーム
JP2001326314A (ja) * 2000-05-15 2001-11-22 Rohm Co Ltd 半導体装置
WO2006112332A1 (ja) * 2005-04-13 2006-10-26 Rohm Co., Ltd. 半導体装置及びリードフレーム

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS479444U (ja) 1971-02-23 1972-10-04
JPS6252328A (ja) 1985-08-29 1987-03-07 Matsushita Electric Ind Co Ltd 複合加熱調理器
JPH0479444U (ja) * 1990-11-21 1992-07-10
JPH05291450A (ja) * 1992-04-14 1993-11-05 Rohm Co Ltd 半導体装置
JP3154579B2 (ja) 1993-02-23 2001-04-09 三菱電機株式会社 半導体素子搭載用のリードフレーム
JP2600447Y2 (ja) 1993-07-22 1999-10-12 株式会社イナックス 生ごみ脱水機
JPH0736463U (ja) * 1993-12-17 1995-07-04 昭和電工株式会社 ホール素子
KR0152558B1 (ko) * 1995-10-12 1998-10-01 김광호 부식 방지용 리드 프레임 및 그 제조방법
JP3209696B2 (ja) * 1996-03-07 2001-09-17 松下電器産業株式会社 電子部品の製造方法
JP3334864B2 (ja) * 1998-11-19 2002-10-15 松下電器産業株式会社 電子装置
JP4390317B2 (ja) * 1999-07-02 2009-12-24 株式会社ルネサステクノロジ 樹脂封止型半導体パッケージ
JP3686287B2 (ja) * 1999-07-14 2005-08-24 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2001313363A (ja) 2000-05-01 2001-11-09 Rohm Co Ltd 樹脂封止型半導体装置
JP2002050929A (ja) * 2000-08-02 2002-02-15 Nippon Dempa Kogyo Co Ltd 表面実装用の水晶発振器
JP4417541B2 (ja) * 2000-10-23 2010-02-17 ローム株式会社 半導体装置およびその製造方法
CN1321455C (zh) * 2001-04-13 2007-06-13 雅马哈株式会社 半导体器件和封装及其制造方法
ITMI20011965A1 (it) 2001-09-21 2003-03-21 St Microelectronics Srl Conduttori di un contenitore del tipo no-lead di un dispositivo semiconduttore
CN100380651C (zh) * 2002-04-30 2008-04-09 株式会社瑞萨科技 半导体器件和电子设备
JP2005057067A (ja) 2003-08-05 2005-03-03 Renesas Technology Corp 半導体装置およびその製造方法
KR100536404B1 (ko) 2003-09-25 2005-12-12 주식회사 스카이텔레텍 이동통신단말기에서 에스에이알값에 따른 안테나의 각도를조절하는 방법과 에스에이알값을 사용자에게 표시하는 방법
JP3913228B2 (ja) 2004-04-12 2007-05-09 松下電器産業株式会社 樹脂封止型半導体装置及びその製造方法
US20060185452A1 (en) 2005-02-22 2006-08-24 Yamaha Corporation Lead frame, sensor including lead frame, resin composition to be used for resin mold in the sensor, and sensor including the resin mold
JP4345685B2 (ja) * 2005-02-22 2009-10-14 ヤマハ株式会社 物理量センサ、これに使用するリードフレーム、及び、リードフレームの製造方法
JP2006287073A (ja) 2005-04-04 2006-10-19 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP4255934B2 (ja) 2005-08-26 2009-04-22 シャープ株式会社 半導体素子、および、この半導体素子を用いた電子機器
US7262491B2 (en) * 2005-09-06 2007-08-28 Advanced Interconnect Technologies Limited Die pad for semiconductor packages and methods of making and using same
JP4980600B2 (ja) 2005-09-27 2012-07-18 旭化成エレクトロニクス株式会社 磁気センサ
JP4514224B2 (ja) 2005-09-28 2010-07-28 東京エレクトロン株式会社 リンス処理方法、現像処理方法及び現像装置
JP4086202B2 (ja) * 2005-10-25 2008-05-14 日本テキサス・インスツルメンツ株式会社 半導体装置の製造方法
JP4652281B2 (ja) * 2006-05-29 2011-03-16 パナソニック株式会社 樹脂封止型半導体装置
JP4288277B2 (ja) * 2006-10-19 2009-07-01 アオイ電子株式会社 半導体装置
US7608482B1 (en) * 2006-12-21 2009-10-27 National Semiconductor Corporation Integrated circuit package with molded insulation
US7687893B2 (en) * 2006-12-27 2010-03-30 Amkor Technology, Inc. Semiconductor package having leadframe with exposed anchor pads
JP2008270302A (ja) 2007-04-16 2008-11-06 Sanyo Electric Co Ltd 半導体装置
WO2010131706A1 (ja) * 2009-05-15 2010-11-18 ローム株式会社 半導体装置
JP6252328B2 (ja) 2014-04-11 2017-12-27 Jsr株式会社 化合物および硬化物

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05102205A (ja) * 1991-10-04 1993-04-23 Seiko Epson Corp リードフレーム
JP2001326314A (ja) * 2000-05-15 2001-11-22 Rohm Co Ltd 半導体装置
WO2006112332A1 (ja) * 2005-04-13 2006-10-26 Rohm Co., Ltd. 半導体装置及びリードフレーム

Also Published As

Publication number Publication date
US9613890B2 (en) 2017-04-04
JP5908031B2 (ja) 2016-04-26
US20150228565A1 (en) 2015-08-13
WO2010131706A1 (ja) 2010-11-18
US9343394B2 (en) 2016-05-17
CN102428558A (zh) 2012-04-25
US8680659B2 (en) 2014-03-25
JP2017188705A (ja) 2017-10-12
US20140138810A1 (en) 2014-05-22
US20150228564A1 (en) 2015-08-13
US20190385937A1 (en) 2019-12-19
US9379047B2 (en) 2016-06-28
JP2014207470A (ja) 2014-10-30
US20160307827A1 (en) 2016-10-20
US10431527B2 (en) 2019-10-01
JP6185107B2 (ja) 2017-08-23
JP6607887B2 (ja) 2019-11-20
TW201133750A (en) 2011-10-01
US9899299B2 (en) 2018-02-20
US20120091571A1 (en) 2012-04-19
TWI525772B (zh) 2016-03-11
US20180138108A1 (en) 2018-05-17
CN102428558B (zh) 2014-06-25
US20170162480A1 (en) 2017-06-08
US9035441B2 (en) 2015-05-19
JP2016106439A (ja) 2016-06-16
KR101657330B1 (ko) 2016-09-13
US9847282B2 (en) 2017-12-19
KR20120018800A (ko) 2012-03-05
US10978379B2 (en) 2021-04-13
JPWO2010131706A1 (ja) 2012-11-01
US20170294368A1 (en) 2017-10-12

Similar Documents

Publication Publication Date Title
JP6607887B2 (ja) 半導体装置
US9793195B1 (en) Semiconductor device
KR20140100904A (ko) 반도체 장치
JP4435074B2 (ja) 半導体装置およびその製造方法
JPH1197580A (ja) 半導体装置および集積半導体装置
JP5283946B2 (ja) 半導体装置およびそれに用いる複合リードフレーム

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130502

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140502

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140529

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140630

R150 Certificate of patent or registration of utility model

Ref document number: 5572622

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250