[go: up one dir, main page]

CN102428558B - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN102428558B
CN102428558B CN201080021177.XA CN201080021177A CN102428558B CN 102428558 B CN102428558 B CN 102428558B CN 201080021177 A CN201080021177 A CN 201080021177A CN 102428558 B CN102428558 B CN 102428558B
Authority
CN
China
Prior art keywords
lead
wire
encapsulated
pad
resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201080021177.XA
Other languages
English (en)
Other versions
CN102428558A (zh
Inventor
古贺明宏
永原斗一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Publication of CN102428558A publication Critical patent/CN102428558A/zh
Application granted granted Critical
Publication of CN102428558B publication Critical patent/CN102428558B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/1016—Shape being a cuboid
    • H01L2924/10162—Shape being a cuboid with a square active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/171—Frame
    • H01L2924/176—Material
    • H01L2924/177—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/17738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/17747—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Die Bonding (AREA)
  • Wire Bonding (AREA)

Abstract

本发明的半导体装置，包含：树脂封装；被上述树脂封装密封，且在表面具有第一和第二垫片的半导体芯片；引线一体型岛，其被上述树脂封装密封，在一个面上接合有上述半导体芯片的背面，与该一个面相反侧的另一个面作为第一垫片连接端子和背面连接端子而互相分离，并从上述树脂封装的底面部分地露出，所述第一垫片连接端子用于上述第一垫片与外部的电连接，所述背面连接端子用于上述半导体芯片的背面与外部的电连接；引线，其与上述引线一体型岛分离地形成，被上述树脂封装密封，一个面通过布线与上述第二垫片连接，与该一个面相反侧的另一个面作为用于上述第二垫片与外部的电连接的第二垫片连接端子而从上述树脂封装的底面露出，上述半导体芯片在上述引线一体型岛的上述一个面上，被配置于偏上述第一垫片连接端子一侧的位置上，上述第一垫片和上述引线一体型岛的上述一个面通过布线连接。

Description

半导体装置
技术领域
本发明涉和表面安装型的半导体装置。
背景技术
作为表面安装型封装，已知没有来自树脂封装的引线的延伸，且使引线(外部引线)在树脂封装的下表面露出的、所谓的非引线封装。
图7为采用非引线封装的半导体装置的平面图，透过被树脂封装密封的各部件并用实线表示。
采用非引线封装的半导体装置101具有在引线框102上接合半导体芯片103，并将它们用树脂封装104密封的构造。树脂封装104形成为俯视时呈正方形。
引线框102具备岛105、从岛105分离的四根引线106。岛105形成为在俯视时，其中心与树脂封装104的中心重叠，且各边与树脂封装104的各边呈平行的正方形。四根引线106分别以相对于岛105的各角部与沿岛105的对角线的方向相对的方式进行配置。各引线106形成为在俯视时，其各边与树脂封装104的边呈平行的正方形。岛105和各引线106的下表面作为用于与安装半导体装置101的基板的电连接的端子，在树脂封装104的背面露出。
半导体芯片103俯视呈大致正方形，在岛105上，以其各边与岛105的各边呈平行的方式进行配置。半导体芯片103的背面通过导电性接合材料与岛105接合。在半导体芯片103的表面的各角部，通过使内部配线的一部分露出而形成垫片(pad)107。在各垫片107和与形成有该垫片107的半导体芯片103的角部相对的引线106之间，架设布线108。
现有技术文献
专利文献
专利文献1：(日本)特开2007-95888号公报
发明内容
发明要解决的问题
为了在引线106与垫片107之间良好地架设布线108，在它们之间必须空出一定间隔(例如，310μm)以上的间隔。因此，相对于岛105不能使引线106靠近一定间隔以上，树脂封装104的平面面积(半导体装置101的安装面积)比较大。
因此，如图8所示，考虑如下结构，即：在俯视时，将岛105形成为从图7所示的状态旋转45°的状态，以使岛105的对角线与树脂封装104的对角线正交，在与岛105的四边分别相对的部分，配置两边与树脂封装104的两边呈平行的大致三角形状的引线106。
然而，在该结构中，产生用于布线108的形成的垫片107的识别精度降低这样的另外的问题。通常，根据连结设于半导体芯片103的表面上的图中左上部分和右下部分的两个对准标记(alignment mark)M的直线和与树脂封装104的一边平行的方向所成的角度来识别半导体芯片103的垫片107的位置。因此，在将岛105形成为从图7所示的状态旋转45°的状态时，两个对准标记M在与半导体芯片103的一边平行的方向上分离地形成。因此，不能增大两个对准标记M之间的间隔，半导体芯片103上的垫片107的位置的识别精度降低。其结果是，使得在岛105上的半导体芯片103的引线接合的成品率降低。
本发明的目的是提供一种半导体装置，其能够在垫片与引线之间良好地架设布线，同时能够实现减小树脂封装的平面面积(安装面积)。
解决问题的方法
用于完成上述目的的本发明的一方面的半导体装置包含：树脂封装；半导体芯片，其被上述树脂封装密封，表面上具有第一和第二垫片；引线一体型岛，其被上述树脂封装密封，在一个面上接合上述半导体芯片的背面，与该一个面相反侧的另一个面作为第一垫片连接端子和背面连接端子而互相分离，并从上述树脂封装的底面部分地露出，所述第一垫片连接端子能够将上述第一垫片与外部电连接，所述背面连接端子能够将上述半导体芯片的背面与外部电连接；和引线，其与上述引线一体型岛分离地形成，被上述树脂封装密封，一个面通过布线与上述第二垫片连接，与该一个面相反侧的另一个面作为能够将上述第二垫片与外部电连接的第二垫片连接端子而从上述树脂封装的底面露出，其中，上述半导体芯片在上述引线一体型岛的上述一个面上，被配置于偏上述第一垫片连接端子一侧的位置上，上述第一垫片与上述引线一体型岛的上述一个面通过布线连接。
在引线一体型岛的一个面上，通过将半导体芯片配置于偏第一垫片连接端子一侧的位置上，在半导体芯片表面的第一垫片与引线一体型岛的一个面上的布线的接合位置之间，能确保可良好地架设布线的间隔(可正常描绘布线回路的间隔)。因此，能够在其接合位置与第一垫片之间良好地架设布线。第一垫片与引线一体型岛的一个面用布线连接，由此能够完成第一垫片与第一垫片连接端子的电连接。
此外，在引线一体型岛的一个面上，半导体芯片配置于偏第一垫片连接端子一侧的位置上，因此即使靠近引线一体型岛地配置引线，也能够在半导体芯片表面的第二垫片与引线之间确保可良好地架设布线的间隔。因此，能够在第二垫片与引线之间良好地架设布线。通过第二垫片与引线用布线连接，能够完成第二垫片与第二垫片连接端子的电连接。
由此，能够完成第一和第二垫片与第一和第二垫片连接端子的各电连接，并且通过靠近引线一体型岛地配置引线，能够实现减小树脂封装的平面面积(安装面积)。
通常，为了将半导体芯片相对引线一体型岛进行固定，在半导体芯片的背面与引线一体型岛的一个面之间，有糊状的导电性接合剂。由于导电性接合剂为糊状，所以在将半导体芯片的背面接合于引线一体型岛的一个面时，导电性接合剂有可能从半导体芯片的背面与引线一体型岛的一个面之间溢出。
因此，优选在引线一体型岛的一个面上，在半导体芯片的接合位置与布线的连接位置之间形成有槽。
由此，即使导电性接合剂从半导体芯片的背面与引线一体型岛的一个面之间溢出，也能够用槽阻止该接合剂的溢出。由此，能够防止导电性接合剂到达引线一体型岛的一个面上的布线的连接位置，从而能够防止导电性接合剂与布线的接触引起的短路。
此外，优选第一和第二垫片配置于半导体芯片的表面上偏向和第一垫片连接端子一侧相反侧的位置上。
由此，即使半导体芯片配置于引线一体型岛的一个面上偏第一垫片连接端子一侧的位置上，也能够防止第一和第二垫片与引线之间的间隔变得过大。从而，能够防止在它们之间所架设的布线变得过长。其结果是，能够良好地架设布线，此外，能够抑制布线花费的成本(材料费)的增加。
半导体芯片也可以配置为俯视时其一部分与第一垫片连接端子重叠。换言之，半导体芯片的尺寸也可以向第一垫片连接端子一侧增大到俯视时半导体芯片的一部分与第一垫片连接端子重叠的程度，。
即使半导体芯片的尺寸向第一垫片连接端子一侧增大，半导体芯片与引线的间隔也不变，因此不需要使引线远离引线一体型岛。因此，不使树脂封装的平面面积增大，能够将半导体芯片的尺寸大型化，此外，能够在第二垫片与引线之间良好地架设布线。
树脂封装也可以形成为俯视时为四边形。而且，也可以设置三根引线，该情况下，也可以为第一垫片连接端子配置于上述树脂封装底面的一个角部，并且第二垫片连接端子一个一个地配置于树脂封装底面的剩余的各角部。
此外，半导体芯片也可以具有俯视时从引线一体型岛伸出的伸出部分。该情况下，优选在与伸出部分最接近的引线的一个面上，形成与伸出部分相对的部分下降一级的台阶。
由此，能够可靠地防止伸出部分与引线的一个面接触。
此外，优选树脂封装形成为俯视时为四边形情况下，半导体芯片形成为俯视时为四边形，并以其侧面与树脂封装的侧面呈平行的方式进行配置。
能够在半导体芯片的表面上的对角线上形成两个用于识别在引线一体型岛上的半导体芯片的垫片位置的对准标记。因此，能够增大两个对准标记之间的间隔，能够以高精度识别半导体芯片的垫片位置。其结果是，能够以高精度对在引线一体型岛上的半导体芯片的垫片位置进行定位。
此外，优选半导体芯片形成为俯视时为四边形时，通过在引线一体型岛上将引线一体型岛从其侧面进行切口，形成具有成为将上述半导体芯片相对于上述引线一体型岛进行定位时的基准的直线部分的切口部。
将形成于引线一体型岛上的直线部分作为基准，在引线一体型岛的一个面上，能够在与直线部分正交的方向上对半导体芯片容易地进行定位。
并且，在上述半导体装置中，更优选在引线一体型岛上形成两个切口部，且各切口部具有的直线部分在互相正交的方向上延伸。
将在互相正交的方向上延伸的两个直线部分作为基准，在引线一体型岛的一个面上，能够对半导体芯片在与各直线部分正交的两个方向上容易地进行定位。
此外，在上述半导体装置中，通过以半导体芯片的边缘与直线部分重叠的方式，在引线一体型岛的一个面上配置半导体芯片，能够更容易地对半导体芯片进行定位。
此外，在上述半导体装置中，优选在引线上形成从另一个面一侧凹进，在其侧面敞开的凹部，树脂封装进入凹部。
通过树脂封装进入凹部，引线的形成有凹部的部分从其厚度方向的两侧被树脂封装夹持。因此，能够防止引线自树脂封装的脱落。
此外，上述树脂封装的外形可以为俯视时为正方形的六面体，该情况下，优选上述引线一体型岛包含具有在俯视时相对于上述树脂封装的各边中的任意边倾斜45°的边的岛部分。
此外，上述引线一体型岛也可以具有从上述岛部分朝向上述树脂封装的侧面延伸的悬吊部，该情况下，优选上述悬吊部的端面在上述树脂封装的侧面上与该侧面呈一个面而露出。
此外，优选上述引线一体型岛包含结合于上述岛部分的一边的引线部分，上述岛部分的中央部和上述引线部分的角部形成得比它们以外的剩余部分更厚。
上述背面连接端子也可以呈具有相对于上述树脂封装的各边倾斜45°的四边的四边形。
此外，上述台阶也可以形成得比上述引线的上述一个面低0.03～0.05mm。
本发明的另一方面的半导体装置包含：树脂封装；半导体芯片，其被上述树脂封装密封，表面上具有垫片；引线一体型岛，其被上述树脂封装密封，在一个面上接合上述半导体芯片的背面，与该一个面相反侧的另一个面作为背面连接端子而互相分离，并从上述树脂封装的底面部分地露出，所述背面连接端子能够将连接端子和上述半导体芯片的背面与外部电连接；引线，其与上述引线一体型岛分离地形成，被上述树脂封装密封，一个面通过布线与上述垫片连接，与该一个面相反侧的另一个面作为能够将上述垫片与外部电连接的垫片连接端子，从上述树脂封装的底面露出，其中，上述半导体芯片在上述引线一体型岛的上述一个面上，配置于偏上述连接端子一侧的位置上。
在引线一体型岛的一个面上，半导体芯片配置于偏连接端子侧的位置上，因此即使引线靠近引线一体型岛进行配置，也能够在半导体芯片表面的垫片与引线之间确保可良好地架设布线的间隔(可正常描绘布线回路的间隔)。因此，能够在垫片与引线之间良好地架设布线，并且通过靠近引线一体型岛而配置引线，能够实现减小树脂封装的平面面积(安装面积)。
附图说明
图1是本发明的一实施方式的半导体装置的平面图，透过被树脂封装(package)密封的各部件用实线表示，并且透过从引线框中的树脂封装的底面露出的部分用虚线表示。
图2是图1所示的半导体装置的平面图，透过从引线框中的树脂封装的底面露出的部分并用实线表示。
图3是从图1所示的箭头A方向观察时的半导体装置的侧面图。
图4是从图1所示的箭头B方向观察时的半导体装置的侧面图。
图5是在图1所示的半导体装置的剖面线V-V的剖面图。
图6是在图1所示的半导体装置的剖面线VI-VI的剖面图。
图7是现有技术的半导体装置的平面图，透过被树脂封装密封的各部件并用实线表示。
图8是其他现有技术的半导体装置的平面图，透过被树脂封装密封的各部件并用实线表示。
具体实施方式
以下，参照附图对本发明的实施方式详细地进行说明。
图1，2为本发明的一实施方式的半导体装置的平面图。在图1中，透过被树脂封装密封的各部件并用实线表示。此外，在图1中，透过从引线框中的树脂封装的底面露出的部分并用虚线表示。在图2中，仅透过从引线框中的树脂封装的底面露出的部分并用实线表示。图3为从图1所示的箭头A方向观察时的半导体装置的侧面图。图4为从图1所示的箭头B方向观察时的半导体装置的侧面图。图5为在图1所示的半导体装置的剖面线V-V的剖面图。图6为在图1所示的半导体装置的剖面线VI-VI的剖面图。
半导体装置1具有在引线框2上接合半导体芯片(半导体chip)3、并将它们用树脂封装4密封的构造。半导体装置1(树脂封装4)的外形为扁平的长方体形状(在该实施方式中，俯视呈正方形的六面体)。
引线框2通过对金属薄板(例如，铜薄板)冲裁而形成，具备引线一体型岛5、配置于引线一体型岛5的周围的三根引线6。
引线一体型岛5具有在岛部分7的一边上结合了俯视为大致三角形状的引线部分8的形状，所述岛部分7俯视时具有相对于树脂封装4的各边倾斜45°的四边的四边形。
岛部分7俯视时配置于树脂封装4的中央部。从岛部分7的各角部朝向该角部相对的树脂封装4的侧面，延伸有俯视为四边形的悬吊部9。各悬吊部9的端面在树脂封装4的侧面上与该侧面呈一个面而露出。
引线部分8俯视时配置于树脂封装4的一个角部。引线部分8具有在树脂封装4的一个侧面(以下，将该侧面称为“第一侧面10”。)上与其第一侧面10呈一个面而露出的侧面、和与正交于第一侧面10的树脂封装4的另一个侧面(以下，将该侧面称为“第二侧面11”。)空出间隔并呈平行的侧面。在引线部分8上，通过从在第一侧面10上露出的侧面切成四边形，形成与端面在第一侧面10露出的悬吊部9邻接、并具有与第一侧面10平行的直线部分12的第一切口部13。此外，在引线部分8上，通过从与第二侧面11平行的侧面切成四边形，形成与端面在第二侧面11露出的悬吊部9邻接、并具有与第二侧面11平行的直线部分14的第二切口部15。而且，从引线部分8的与第二侧面11平行的侧面朝向第二侧面11，延伸有俯视为四边形的悬吊部16。悬吊部16的端面在第二侧面11上与第二侧面11呈一个面而露出。
而且，下表面，将树脂封装4的四个侧面中，与第一侧面10平行且与第二侧面正交的侧面称为“第三侧面17”，将与第二侧面11平行且与第一侧面10和第三侧面17正交的侧面称为“第四侧面18”。
在引线一体型岛5中，岛部分7的中央部和引线部分8的角部形成得比它们以外的剩余部分还厚。而且，该形成得较厚的岛部分7的中央部的下表面，呈具有相对于树脂封装4的各边倾斜45°的四边的四边形，且在树脂封装4的背面，作为背面连接端子19而露出。形成得较厚的引线部分8的角部的下表面，俯视具有从含有与岛部分7的中央部下表面的一边基本平行地延伸的边20、从边20的两端部分别与第一侧面10和第二侧面11平行地延伸的边21，22、从边21的端部与第二侧面11平行地延伸的边23、和在第一侧面10上延伸的边24的形状，在边20上切去敞开的半圆形状后的形状。切去半圆形状的部分作为从引线部分8的角部的下表面凹进的凹部26而形成。树脂封装4进入凹部26。而且，引线部分8的角部的下表面在树脂封装4的背面，作为垫片连接端子27而露出。
俯视时，三根导线6配置于树脂封装4的四个角部中的除了配置引线部分8的角部的三个角部。
配置于树脂封装4的第一侧面10与第四侧面18所成的角部的引线6(以下，除去总称三根导线6的情况称为“第一引线6”。)，俯视时，呈具有与岛部分7的中央部的下表面的一边基本平行地延伸的边28、从边28的两端部分别与第一侧面10和第四侧面18平行地延伸的边29，30、从边29的端部与第四侧面18平行地延伸的边31、在第一侧面10上延伸的边32、从边30的中途部向与边28基本平行的方向延伸的边33、和从边33的端部与第四侧面18平行地延伸的边34的形状。
形成第一引线6的边32的侧面在树脂封装4的第一侧面10上与第一侧面10呈一个面而露出。此外，形成第一引线6的边31的侧面相对于树脂封装4的第四侧面18空出间隔并平行地延伸。从该侧面朝向第四侧面18延伸有俯视为四边形的悬吊部35。悬吊部35的端面在第四侧面18上与第四侧面18呈一个面而露出。
在第一引线6上，沿着由边30，32～34所包围的梯形部分36和边28的规定宽度的部分37，形成得比它们以外的剩余部分38更薄。此外，梯形部分36的上表面形成得比部分37，38的上表面还低(例如，低0.03～0.05mm)一级。由此，梯形部分36在第一引线6上形成得最薄。形成得最厚的部分38具有与边33配置于同一直线上的侧面39，在该部分38的下表面形成在侧面39上敞开的半圆形状的凹部40。树脂封装4进入凹部40。而且，部分38的下表面在树脂封装4的背面，作为垫片连接端子41而露出。
配置于树脂封装4的第二侧面11与第三侧面17所成的角部的引线6(以下，除去总称三根导线6的情况称为“第二引线6”。)，俯视时，呈具有与岛部分7的中央部下表面的一边基本平行地延伸的边42、从边42的两端部分别与第二侧面11和第三侧面17平行地延伸的边43，44、从边44的端部与第二侧面11平行地延伸的边45、和在第三侧面17上延伸的边46的形状。
形成第二引线6的边46的侧面在树脂封装4的第三侧面17上与第三侧面17呈一个面而露出。此外，形成第二引线6的边45的侧面相对于树脂封装4的第二侧面11空出间隔并平行地延伸。从该侧面朝向第二侧面11延伸有俯视为四边形的悬吊部47。悬吊部47的端面在第二侧面11上与第二侧面11呈一个面而露出。
在第二引线6上，沿着边42，43的规定宽度的部分48形成得比除其以外的剩余部分49更薄。形成得相对较厚的部分49具有配置于与边42基本平行的直线上的侧面50，在该部分49的下表面形成在侧面50上敞开的半圆形状的凹部51。树脂封装4进入凹部51。而且，部分49的下表面在树脂封装4的背面，作为垫片连接端子52而露出。
配置于树脂封装4的第三侧面17与第四侧面18所成的角部的引线6(以下，除去总称三根导线6的情况称为“第三引线6”。)，俯视时，呈具有与岛部分7的中央部下表面的一边基本平行的边53、从边53的两端部分别与第三侧面17和第四侧面18平行地延伸的边54，55、从边54的端部与第四侧面18平行地延伸的边56、和在第三侧面17上延伸的边57的形状。
形成第三引线6的边57的侧面在树脂封装4的第三侧面17上，与第三侧面17呈一个面而露出。此外，形成第三引线6的边45的侧面，相对于树脂封装4的第四侧面18空出间隔并平行地延伸。从该侧面朝向第四侧面18延伸有俯视为四边形的悬吊部58。悬吊部58的端面在第四侧面18上与第四侧面18呈一个面而露出。
在第三引线6上，沿着边53～55的规定宽度的部分59形成得比除其以外的剩余部分60更薄。形成得相对较厚的部分60具有配置于与边53基本平行的直线上的侧面61，在该部分60的下表面，形成有在侧面61敞开的半圆形状的凹部62。而且，部分60的下表面在树脂封装4的背面作为垫片连接端子63而露出。
此外，在引线一体型岛5和各引线6中的厚度的大小，能够通过化学蚀刻或破碎加工而形成。
半导体芯片3在将形成有功能元件的一侧的表面(器件形成面)朝向上方的状态下，其背面经由糊状的导电性接合剂与引线一体型岛5的上表面接合(管芯接合(die bonding))。半导体芯片3形成为扁平的长方体形状(在该实施方式中，俯视为正方形的六面体)，俯视时，其正交的两边以沿着第一切口部13的直线部分12和第二切口部15的直线部分14那样的状态，在引线一体型岛5的上表面，配置于偏垫片连接端子27一侧的位置上。半导体芯片3的分别与第二引线6和第三引线6最接近的两个角部64A，64B从引线一体型岛5露出。
在半导体芯片3的表面上，在偏第三引线6一侧的位置，通过使配线层的一部分从表面保护膜露出，而形成四个第一～第四垫片65～68。在该实施方式中，第一垫片65配置于与半导体芯片3的表面的第三引线6最近的角部。第二垫片66配置于相对于第一垫片65在与第四侧面18呈平行的方向上空出间隔的位置上。第三垫片67配置于相对于第一垫片65在与第三侧面17呈平行的方向上空出间隔的位置上。第四垫片68配置于第一垫片65与第二垫片66之间，并在它们之间空出间隔。
在第一垫片65与配置于第二引线6和第三引线6之间的引线一体型岛5的悬吊部9的上表面之间，架设由金细线构成的布线69。由此，第一垫片65与引线一体型岛5电连接，与形成其下表面的垫片连接端子27电连接。
在第二垫片66与第一引线6的部分38的上表面之间，架设由金细线构成的布线70。由此，第二垫片66与第一引线6电连接，与形成其下表面的垫片连接端子41电连接。
在第三垫片67与第二引线6的部分49的上表面之间，架设由金细线构成的布线71。由此，第三垫片67与第二引线6电连接，与形成其下表面的垫片连接端子52电连接。
在第四垫片68与第三引线6的部分60的上表面之间，架设由金细线构成的布线72。由此，第四垫片68与第三引线6电连接，与形成其下表面的垫片连接端子63电连接。
在该实施方式中，如图1所示，俯视时，三根导线6配置于树脂封装4的四个角部中的除了配置引线部分8的角部的三个角部。而且，布线69～72从偏树脂封装4剩余的角部而配置的半导体芯片3的第一～第四垫片65～68，相对于这三根导线6、第二和第三引线6之间的悬吊部9而延伸。由此，在树脂封装4内，由在第一引线6和第二引线6的相对方向延伸的对角线将树脂封装4分为两个等腰三角形时，偏向配置第三引线6的一侧(配置引线部分8一侧的相反侧)实施接合(bonding)。
此外，在引线一体型岛5的岛部分7的上表面，在半导体芯片3的接合位置与布线69的连接位置之间形成与树脂封装4的第一侧面10平行地延伸的直线状的槽73。
如上所述，在树脂封装4的背面，露出有背面连接端子19和垫片连接端子27，41，52，63。因此，半导体装置1可进行向配线基板的表面安装。
在引线一体型岛5的上表面上，通过半导体芯片3配置于偏垫片连接端子27一侧的位置上，能在半导体芯片3的表面的第一垫片65和引线一体型岛5的悬吊部9的上表面之间确保可良好地架设布线69的间隔(可正常描绘布线回路的间隔)。因此，能够在第一垫片65与悬吊部9之间良好地架设布线69。通过用布线69连接第一垫片65和引线一体型岛5的上表面，能够完成第一垫片65和垫片连接端子27的电连接。
此外，在引线一体型岛5的一个面上，半导体芯片3配置于偏垫片连接端子27一侧的位置上，因此即使引线6靠近引线一体型岛5而配置，也能够在半导体芯片表面的各个第二～第四垫片66～68与引线6之间确保可良好地架设布线70～72的间隔。因此，能够在各个第二～第四垫片66～68与引线6之间良好地架设布线70～72。通过分别用布线70～72连接第二～第四垫片66～68和引线6，能够完成第二～第四垫片66～68与引线6下表面的垫片连接端子41，52，63的电连接。
由此，能够完成第一～第四垫片65～68与垫片连接端子27，41，52，63的电连接，并且通过靠近引线一体型岛5地配置引线6，能够实现减小树脂封装4的平面面积(安装面积)。
此外，在引线一体型岛5的上表面，在半导体芯片3的接合位置与布线69的连接位置之间形成有槽73，因此即使导电性接合剂从半导体芯片3的背面与引线一体型岛5的上表面之间溢出，也能够用槽73阻止该接合剂的溢出。由此，能够防止导电性接合剂到达引线一体型岛5的上表面中的布线69的连接位置，从而能够防止由导电性接合剂与布线69的接触引起的短路。
此外，第一～第四垫片65～68在半导体芯片3的表面上，配置于垫片连接端子27一侧的相反侧，即偏垫片连接端子63一侧的位置上。由此，即使半导体芯片3在引线一体型岛5的上表面配置于偏垫片连接端子27一侧的位置上，也能够防止各个第二～第四垫片66～68与引线6之间的间隔变得过大。因此，能够防止架设于它们之间的布线70～72变得过长。其结果是，能够良好地架设布线70～72，此外，能够抑制布线70～72花费的成本(材料费)的增加。
如图1所示，半导体芯片3以俯视时其一部分与垫片连接端子27重叠的方式进行配置。由此，能够在垫片连接端子27一侧增大半导体芯片3的尺寸。即使半导体芯片3的尺寸在垫片连接端子27一侧增大，半导体芯片3与各引线6的间隔也不变，因此不需要使引线6远离引线一体型岛5。因此，不使树脂封装4的平面面积增大，能够将半导体芯片3的尺寸大型化，此外，能够在各个第二～第四垫片66～68与引线6之间良好地架设布线70～72。
此外，半导体芯片3具有俯视时从引线一体型岛5伸出的部分64A，64B。而且，在第一引线6上，与其伸出部分64A相对的梯形部分36的上表面形成得比其它部分37，38的上表面更低一级。由此，能够可靠地防止伸出部分64A与第一引线6的上表面接触。
而且，在第二引线6上，与从半导体芯片3的引线一体型岛5伸出的部分64B相对的部分的上表面也可以形成得比其它部分的上表面更低。该情况下，能够可靠地防止其伸出部分64B与第二引线6的上表面接触。
此外，半导体芯片3形成为俯视时呈四边形，以其侧面与树脂封装4的侧面呈平行的方式进行配置。由此，能够在半导体芯片3的表面中的对角线上形成两个用于识别引线一体型岛5上的半导体芯片3的垫片65～68的位置的对准标记(alignment mark)(未图示)。因此，能够增大两个对准标记之间的间隔，能够以高精度识别半导体芯片3的垫片65～68的位置。其结果是，能够以高精度对在引线一体型岛5上的半导体芯片的垫片65～68的位置进行定位。
此外，在引线一体型岛5上，形成具有直线部分12的切口部13、和具有在与直线部分12正交的方向上延伸的直线部分14的切口部15。因此，以两个直线部分12，14为基准，以半导体芯片3的边缘与直线部分12，14重叠的方式，在引线一体型岛5的上表面配置半导体芯片3，由此在该引线一体型岛5上，能够容易地将半导体芯片3在与各直线部分12，14正交的两个方向上定位。
此外，在三根导线6上分别形成有凹部40，51，62，有树脂封装4进入这些凹部40，51，62。因此，形成有引线6的凹部40，51，62的部分从其厚度方向的两侧被树脂封装4夹持。因此，能够防止引线6从树脂封装4的脱落。
以上，对本发明的一实施方式进行了说明，但本发明也能够以其它方式实施。
例如，在第一垫片65与引线一体型岛5之间，不一定架设布线69也可以。此时，由于未完成第一垫片65与垫片连接端子27的电连接，因此垫片连接端子27成为无助于与第一垫片65的电连接的仿真(dummy)端子。
此外，凹部40，51，62的形状不限于俯视为半圆形状，例如，俯视为N角形状(N≥3)也可以。
虽然对本发明的实施方式详细地进行了说明，但这些只不过是明确本发明的技术内容的具体例子，本发明不限定于这些具体例来解释，本发明的精神和范围仅由附加的权利要求的范围来限定。
此外，在本发明的各实施方式中表示的构成要素，在本发明的范围内能够进行组合。
本申请与2009年5月15日向日本专利厅所提出的专利2009-118833号对应，该申请的全部的公布在此通过引用而被编入。
符号说明
1：半导体装置、3：半导体芯片、4：树脂封装、5：引线一体型岛、6：引线、12：直线部分、13：切口部、14：直线部分、15：切口部、19：背面连接端子、26：凹部、27：垫片连接端子(第一垫片连接端子)、36：梯形部分、40：凹部、41：垫片连接端子(第二垫片连接端子)、51：凹部、52：垫片连接端子(第二垫片连接端子)、62：凹部、63：垫片连接端子(第二垫片连接端子)、64A：角部(伸出部分)、64B：角部(伸出部分)、65：第一垫片(第一垫片)、66：第二垫片(第二垫片)、67：第三垫片(第二垫片)、68：第四垫片(第二垫片)、69：布线、70：布线、71：布线、72：布线、73：槽

Claims (19)

1.一种半导体装置，包含：
树脂封装；
半导体芯片，其被所述树脂封装密封，表面上具有第一和第二垫片；
引线一体型岛，其被所述树脂封装密封，在一个面上接合所述半导体芯片的背面，与该一个面相反侧的另一个面作为第一垫片连接端子和背面连接端子而互相分离，并从所述树脂封装的底面部分地露出，所述第一垫片连接端子能够将所述第一垫片与外部电连接，所述背面连接端子能够将所述半导体芯片的背面与外部电连接；和
引线，其与所述引线一体型岛分离地形成，被所述树脂封装密封，一个面通过布线与所述第二垫片连接，与该一个面相反侧的另一个面作为能够将所述第二垫片与外部电连接的第二垫片连接端子而从所述树脂封装的底面露出，
其中，所述半导体芯片在所述引线一体型岛的所述一个面上，以所述半导体芯片的重心与所述引线一体型岛的重心错开的方式配置于偏向所述第一垫片连接端子一侧的位置，
所述第一垫片和所述引线一体型岛的所述一个面由布线连接。
2.如权利要求1所述的半导体装置，其特征在于：
在所述引线一体型岛的所述一个面上，在所述半导体芯片的接合位置与所述布线的连接位置之间形成有槽。
3.如权利要求1或2所述的半导体装置，其特征在于：
所述第一和第二垫片在所述半导体芯片的表面上被配置于偏向与所述第一垫片连接端子一侧相反侧的位置。
4.如权利要求1或2所述的半导体装置，其特征在于：
所述半导体芯片被配置为俯视时其一部分与所述第一垫片连接端子重叠。
5.如权利要求1或2所述的半导体装置，其特征在于：
所述树脂封装形成为俯视时呈四边形，
所述引线设置有三个，
所述第一垫片连接端子被配置于所述树脂封装的底面的一个角部，
所述第二垫片连接端子逐个地被配置于所述树脂封装底面的剩余的各角部。
6.如权利要求5所述的半导体装置，其特征在于：
所述半导体芯片具有俯视时从所述引线一体型岛伸出的伸出部分，
在与所述伸出部分最接近的所述引线的所述一个面上，形成有与所述伸出部分相对的部分下降一级的台阶。
7.如权利要求1或2所述的半导体装置，其特征在于：
所述树脂封装形成为俯视时呈四边形，
所述半导体芯片形成为俯视时呈四边形，且被配置为其侧面与所述树脂封装的侧面平行。
8.如权利要求1或2所述的半导体装置，其特征在于：
所述半导体芯片形成为俯视时呈四边形，
在所述引线一体型岛上，通过将所述引线一体型岛从其侧面进行切口，而形成具有作为将所述半导体芯片相对于所述引线一体型岛进行定位时的基准的直线部分的切口部。
9.如权利要求8所述的半导体装置，其特征在于：
在所述引线一体型岛上形成两个所述切口部，
各切口部所具有的所述直线部分在互相正交的方向上延伸。
10.如权利要求8所述的半导体装置，其特征在于：
所述半导体芯片被配置为其边缘与所述直线部分重叠。
11.如权利要求1或2所述的半导体装置，其特征在于：
在所述引线上形成从所述另一个面侧凹进、并且在其侧面敞开的凹部，
所述树脂封装进入所述凹部。
12.如权利要求1或2所述的半导体装置，其特征在于：
所述树脂封装的外形为俯视呈正方形的六面体。
13.如权利要求12所述的半导体装置，其特征在于：
所述引线一体型岛包含岛部分，所述岛部分具有俯视时相对于所述树脂封装的各边中的任意边倾斜45°的边。
14.如权利要求13所述的半导体装置，其特征在于：
所述引线一体型岛具有从所述岛部分朝向所述树脂封装的侧面延伸的悬吊部。
15.如权利要求14所述的半导体装置，其特征在于：
所述悬吊部的端面在所述树脂封装的侧面与该侧面呈一个面而露出。
16.如权利要求13～15中任一项所述的半导体装置，其特征在于：
所述引线一体型岛包含与所述岛部分的一边结合的引线部分，
所述岛部分的中央部和所述引线部分的角部形成得比它们以外的剩余部分更厚。
17.如权利要求1或2所述的半导体装置，其特征在于：
所述背面连接端子呈具有相对于所述树脂封装的各边倾斜45°的四边的四边形。
18.如权利要求6所述的半导体装置，其特征在于：
所述台阶形成得比所述引线的所述一个面低0.03～0.05mm。
19.一种半导体装置，包含：
树脂封装；
半导体芯片，其被所述树脂封装密封，表面上具有垫片；
引线一体型岛，其被所述树脂封装密封，在一个面上接合所述半导体芯片的背面，与该一个面相反侧的另一个面作为背面连接端子而互相分离，并从所述树脂封装的底面部分地露出，所述背面连接端子能够将连接端子和所述半导体芯片的背面与外部电连接；和
引线，其与所述引线一体型岛分离地形成，被所述树脂封装密封，一个面通过布线与所述垫片连接，与该一个面相反侧的另一个面作为能够将所述垫片与外部电连接的垫片连接端子而从所述树脂封装的底面露出，
其中，所述半导体芯片在所述引线一体型岛的所述一个面上，以所述半导体芯片的重心与所述引线一体型岛的重心错开的方式配置于偏向所述连接端子一侧的位置上。
CN201080021177.XA 2009-05-15 2010-05-13 半导体装置 Active CN102428558B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2009-118833 2009-05-15
JP2009118833 2009-05-15
PCT/JP2010/058101 WO2010131706A1 (ja) 2009-05-15 2010-05-13 半導体装置

Publications (2)

Publication Number Publication Date
CN102428558A CN102428558A (zh) 2012-04-25
CN102428558B true CN102428558B (zh) 2014-06-25

Family

ID=43085079

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201080021177.XA Active CN102428558B (zh) 2009-05-15 2010-05-13 半导体装置

Country Status (6)

Country Link
US (9) US8680659B2 (zh)
JP (4) JP5572622B2 (zh)
KR (1) KR101657330B1 (zh)
CN (1) CN102428558B (zh)
TW (1) TWI525772B (zh)
WO (1) WO2010131706A1 (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5572622B2 (ja) * 2009-05-15 2014-08-13 ローム株式会社 半導体装置
US9035435B2 (en) 2012-11-14 2015-05-19 Power Integrations, Inc. Magnetically coupled galvanically isolated communication using lead frame
JP6352009B2 (ja) 2013-04-16 2018-07-04 ローム株式会社 半導体装置
JP6634117B2 (ja) * 2013-04-16 2020-01-22 ローム株式会社 半導体装置
JP6825660B2 (ja) * 2013-07-31 2021-02-03 日亜化学工業株式会社 リードフレーム、樹脂付きリードフレーム、樹脂パッケージ、発光装置及び樹脂パッケージの製造方法
US9269690B2 (en) 2013-12-06 2016-02-23 Nxp B.V. Packaged semiconductor device with interior polygonal pads
JP6535509B2 (ja) * 2014-05-12 2019-06-26 ローム株式会社 半導体装置
JP6483498B2 (ja) * 2014-07-07 2019-03-13 ローム株式会社 電子装置およびその実装構造
CN206558553U (zh) * 2014-10-03 2017-10-13 旭化成微电子株式会社 霍尔传感器以及镜头模块
JP6986385B2 (ja) * 2016-08-22 2021-12-22 ローム株式会社 半導体装置、半導体装置の実装構造
JP6928463B2 (ja) * 2016-12-09 2021-09-01 ローム株式会社 ホール素子モジュール
JP7208725B2 (ja) * 2017-09-04 2023-01-19 ローム株式会社 半導体装置
JP7265502B2 (ja) * 2020-03-19 2023-04-26 株式会社東芝 半導体装置
JP7450576B2 (ja) * 2021-03-22 2024-03-15 株式会社東芝 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1650425A (zh) * 2002-04-30 2005-08-03 株式会社瑞萨科技 半导体器件和电子设备
CN1832158A (zh) * 2005-02-22 2006-09-13 雅马哈株式会社 引线框架、传感器、树脂合成物和包含树脂模型的传感器
US7170149B2 (en) * 2001-04-13 2007-01-30 Yamaha Corporation Semiconductor device and package, and method of manufacture therefor

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS479444U (zh) 1971-02-23 1972-10-04
JPS6252328A (ja) 1985-08-29 1987-03-07 Matsushita Electric Ind Co Ltd 複合加熱調理器
JPH0479444U (zh) * 1990-11-21 1992-07-10
JPH05102205A (ja) 1991-10-04 1993-04-23 Seiko Epson Corp リードフレーム
JPH05291450A (ja) * 1992-04-14 1993-11-05 Rohm Co Ltd 半導体装置
JP3154579B2 (ja) 1993-02-23 2001-04-09 三菱電機株式会社 半導体素子搭載用のリードフレーム
JP2600447Y2 (ja) 1993-07-22 1999-10-12 株式会社イナックス 生ごみ脱水機
JPH0736463U (ja) * 1993-12-17 1995-07-04 昭和電工株式会社 ホール素子
KR0152558B1 (ko) * 1995-10-12 1998-10-01 김광호 부식 방지용 리드 프레임 및 그 제조방법
JP3209696B2 (ja) * 1996-03-07 2001-09-17 松下電器産業株式会社 電子部品の製造方法
JP3334864B2 (ja) * 1998-11-19 2002-10-15 松下電器産業株式会社 電子装置
JP4390317B2 (ja) * 1999-07-02 2009-12-24 株式会社ルネサステクノロジ 樹脂封止型半導体パッケージ
JP3686287B2 (ja) * 1999-07-14 2005-08-24 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2001313363A (ja) 2000-05-01 2001-11-09 Rohm Co Ltd 樹脂封止型半導体装置
JP2001326314A (ja) 2000-05-15 2001-11-22 Rohm Co Ltd 半導体装置
JP2002050929A (ja) * 2000-08-02 2002-02-15 Nippon Dempa Kogyo Co Ltd 表面実装用の水晶発振器
JP4417541B2 (ja) * 2000-10-23 2010-02-17 ローム株式会社 半導体装置およびその製造方法
ITMI20011965A1 (it) 2001-09-21 2003-03-21 St Microelectronics Srl Conduttori di un contenitore del tipo no-lead di un dispositivo semiconduttore
JP2005057067A (ja) 2003-08-05 2005-03-03 Renesas Technology Corp 半導体装置およびその製造方法
KR100536404B1 (ko) 2003-09-25 2005-12-12 주식회사 스카이텔레텍 이동통신단말기에서 에스에이알값에 따른 안테나의 각도를조절하는 방법과 에스에이알값을 사용자에게 표시하는 방법
JP3913228B2 (ja) 2004-04-12 2007-05-09 松下電器産業株式会社 樹脂封止型半導体装置及びその製造方法
US20060185452A1 (en) 2005-02-22 2006-08-24 Yamaha Corporation Lead frame, sensor including lead frame, resin composition to be used for resin mold in the sensor, and sensor including the resin mold
JP2006287073A (ja) 2005-04-04 2006-10-19 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2006294998A (ja) 2005-04-13 2006-10-26 Rohm Co Ltd 半導体装置及びリードフレーム
JP4255934B2 (ja) 2005-08-26 2009-04-22 シャープ株式会社 半導体素子、および、この半導体素子を用いた電子機器
US7262491B2 (en) * 2005-09-06 2007-08-28 Advanced Interconnect Technologies Limited Die pad for semiconductor packages and methods of making and using same
JP4980600B2 (ja) 2005-09-27 2012-07-18 旭化成エレクトロニクス株式会社 磁気センサ
JP4514224B2 (ja) 2005-09-28 2010-07-28 東京エレクトロン株式会社 リンス処理方法、現像処理方法及び現像装置
JP4086202B2 (ja) * 2005-10-25 2008-05-14 日本テキサス・インスツルメンツ株式会社 半導体装置の製造方法
JP4652281B2 (ja) * 2006-05-29 2011-03-16 パナソニック株式会社 樹脂封止型半導体装置
JP4288277B2 (ja) * 2006-10-19 2009-07-01 アオイ電子株式会社 半導体装置
US7608482B1 (en) * 2006-12-21 2009-10-27 National Semiconductor Corporation Integrated circuit package with molded insulation
US7687893B2 (en) * 2006-12-27 2010-03-30 Amkor Technology, Inc. Semiconductor package having leadframe with exposed anchor pads
JP2008270302A (ja) 2007-04-16 2008-11-06 Sanyo Electric Co Ltd 半導体装置
JP5572622B2 (ja) * 2009-05-15 2014-08-13 ローム株式会社 半導体装置
JP6252328B2 (ja) 2014-04-11 2017-12-27 Jsr株式会社 化合物および硬化物

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7170149B2 (en) * 2001-04-13 2007-01-30 Yamaha Corporation Semiconductor device and package, and method of manufacture therefor
CN1650425A (zh) * 2002-04-30 2005-08-03 株式会社瑞萨科技 半导体器件和电子设备
CN1832158A (zh) * 2005-02-22 2006-09-13 雅马哈株式会社 引线框架、传感器、树脂合成物和包含树脂模型的传感器

Also Published As

Publication number Publication date
JP2017188705A (ja) 2017-10-12
US10978379B2 (en) 2021-04-13
US20170294368A1 (en) 2017-10-12
US9899299B2 (en) 2018-02-20
US9613890B2 (en) 2017-04-04
US9847282B2 (en) 2017-12-19
JPWO2010131706A1 (ja) 2012-11-01
US9343394B2 (en) 2016-05-17
US20160307827A1 (en) 2016-10-20
US20150228564A1 (en) 2015-08-13
KR20120018800A (ko) 2012-03-05
JP5572622B2 (ja) 2014-08-13
JP6607887B2 (ja) 2019-11-20
JP2016106439A (ja) 2016-06-16
US20140138810A1 (en) 2014-05-22
JP5908031B2 (ja) 2016-04-26
US20150228565A1 (en) 2015-08-13
US20120091571A1 (en) 2012-04-19
US9035441B2 (en) 2015-05-19
US20190385937A1 (en) 2019-12-19
US8680659B2 (en) 2014-03-25
JP6185107B2 (ja) 2017-08-23
US10431527B2 (en) 2019-10-01
US9379047B2 (en) 2016-06-28
WO2010131706A1 (ja) 2010-11-18
TWI525772B (zh) 2016-03-11
TW201133750A (en) 2011-10-01
JP2014207470A (ja) 2014-10-30
CN102428558A (zh) 2012-04-25
US20180138108A1 (en) 2018-05-17
KR101657330B1 (ko) 2016-09-13
US20170162480A1 (en) 2017-06-08

Similar Documents

Publication Publication Date Title
CN102428558B (zh) 半导体装置
US8791492B2 (en) Semiconductor laser chip package with encapsulated recess molded on substrate and method for forming same
CN103137592B (zh) 半导体器件
US10090229B2 (en) Semiconductor device and method for manufacturing the same
US9093358B2 (en) Semiconductor light-emitting device
JP2009059923A (ja) 半導体装置
JP5232394B2 (ja) 半導体装置の製造方法
US20090032977A1 (en) Semiconductor device
CN103824847A (zh) 发光装置
JP6842246B2 (ja) Ｌｅｄモジュール
CN101261942A (zh) 感测式半导体装置及其制法
JP3881658B2 (ja) 中継部材、中継部材を用いたマルチチップパッケージ、及びその製造方法
JP2008177424A (ja) 半導体装置
JP5990438B2 (ja) 半導体装置の製造方法
JP2006186282A (ja) 半導体装置およびその製造方法
EP3584830A1 (en) Electronic device and connector
JP4086016B2 (ja) 熱電モジュール搭載パッケージ
JP5048627B2 (ja) リードフレーム及び半導体装置
TW200929481A (en) Semiconductor package with wire-bonding on multi-zigzag fingers
JP2009099946A (ja) 半導体装置
JP7147173B2 (ja) 半導体装置
CN100463156C (zh) 晶片封装结构及其制造方法
JP2007149981A (ja) 半導体装置およびその製造方法
JP2016189499A (ja) 半導体装置
JP2007317808A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant