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KR20140100904A - 반도체 장치 - Google Patents

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KR20140100904A
KR20140100904A KR1020140013452A KR20140013452A KR20140100904A KR 20140100904 A KR20140100904 A KR 20140100904A KR 1020140013452 A KR1020140013452 A KR 1020140013452A KR 20140013452 A KR20140013452 A KR 20140013452A KR 20140100904 A KR20140100904 A KR 20140100904A
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KR
South Korea
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lead
island
insulating resin
concave portion
semiconductor chip
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도모유키 요시노
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세이코 인스트루 가부시키가이샤
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Abstract

(과제) 반도체 패키지의 실장성을 향상시킨다.
(해결 수단) 반도체 칩을 탑재하는 아일랜드와 대향하는 리드 사이의 절연성 수지에 오목부를 형성함으로써, 회로 기판에 인쇄한 땜납과 절연성 수지의 접촉을 방지하여, 땜납 용융시의 셀프 얼라이먼트성이 향상되고, 실효 접합 면적이 증가한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 수지 봉지된 반도체 장치에 관한 것이다. 보다 상세하게는, 몰드 수지로부터 회로 기판에 접속하기 위한 리드 및 반도체 칩을 탑재하는 아일랜드를 노출시킨 구조의 반도체 장치에 관한 것이다.
휴대기기를 비롯하여, 각종 전자기기는 박형화·소형화·경량화가 진행되고 있다. 그들 전자기기에 실장되는 반도체 패키지에 있어서도 박형·소형이 요구되고 있다. 반도체 패키지를 얇고, 작게 하려면, 종래의 걸윙 타입의 반도체 패키지로는 대응할 수 없기 때문에, 리드 단면이 플랫이고 반도체 패키지의 바닥면과 리드 바닥면이 동일면에 있는, 이른바 플랫 패키지가 유효하다.
플랫 패키지의 기본적인 구조는, 회로 기판에 실장되는 면인 패키지의 이면으로부터 회로 기판과 접속하기 위한 리드를 노출시키고 있다. 또, 아일랜드는 패키지의 이면으로부터 노출시키고 있는 것과, 노출시키고 있지 않는 것이 있다. 리드 바닥면과 패키지 바닥면이 플랫이기 때문에 회로 기판에 납땜 실장할 때에는, 땜납이 리드 바닥면과 패키지 바닥면의 몰드 수지에 접촉된다.
도 18 은 종래의 반도체 패키지를 나타내고 있다. 리드 (1) 의 바닥면과 몰드 수지 (6) 바닥면 및 아일랜드 (3) 바닥면이 동일면 상에 존재하고 있다.
플랫 패키지의 기본적인 구조가 특허문헌 1, 2 에 기재되어 있다.
일본 공개특허공보 2000-299400호 일본 공개특허공보 2009-060093호
그러나, 종래의 구조에서는 회로 기판에 실장할 때 회로 기판 상에 인쇄된 땜납과 몰드 수지 바닥면이 접촉되어, 땜납이 용융될 때 반도체 패키지의 위치의 어긋남을 자동적으로 보정해 준다는 셀프 얼라이먼트성을 저감시킨다는 문제가 있다. 회로 기판과 반도체 패키지의 접합 얼라이먼트가 어긋나면, 반도체 패키지의 리드와 회로 기판 상의 땜납의 실효 접합 면적이 줄어, 실장 강도가 저하된다.
본 발명은 이와 같은 종래의 구조가 가지고 있었던 문제를 해결하고자 하는 것으로, 회로 기판에 대한 셀프 얼라이먼트성을 향상시키고, 나아가서는 땜납 접합력을 향상시키는 것을 목적으로 한다.
상기 과제인 셀프 얼라이먼트성을 향상시키기 위해, 반도체 패키지 이면에 노출시킨 리드를 반도체 패키지의 몰드 수지 바닥면보다 일단 낮춰, 땜납과 몰드 수지가 접촉되는 것을 피하도록 한다.
또, 리드와 몰드 수지 바닥면에 단차를 형성할 수 없는 경우에는, 반도체 패키지 바닥면으로부터 노출시킨 리드 주위의 몰드 수지에 오목부를 형성한다.
또한 아일랜드를 반도체 패키지 이면으로부터 노출시킨 타입의 패키지에서는, 아일랜드 노출부 주위의 몰드 수지에도 오목부를 형성함으로써 셀프 얼라이먼트성을 더욱 향상시킨다.
반도체 패키지 이면 방열판에 오목부를 형성하여, 땜납과의 접합 면적을 확장함으로써, 반도체 패키지와 회로 기판의 땜납 실장 강도를 향상시킨다.
본 발명을 실시함으로써, 반도체 패키지를 회로 기판에 실장할 때 셀프 얼라이먼트 효과가 잘 나타나게 되어, 반도체 패키지의 탑재 위치 어긋남에 의한 실장 불량을 저감시킬 수 있다. 특히, 반도체 패키지의 아일랜드를 노출시킨 타입에서는, 방열판 주변의 몰드 수지에 오목부를 형성함으로써, 셀프 얼라이먼트성은 더욱 향상된다. 또, 방열판에도 오목부를 형성함으로써 땜납과의 접합 면적을 증가시켜, 실장 강도를 향상시킬 수 있다.
도 1 은 본 발명의 제 1 실시예에 관련된 반도체 장치의 단면도.
도 2 는 본 발명의 제 1 실시예에 관련된 반도체 장치의 이면도.
도 3 은 본 발명의 제 2 실시예에 관련된 반도체 장치의 단면도.
도 4 는 본 발명의 제 2 실시예에 관련된 반도체 장치의 이면도.
도 5 는 본 발명의 제 3 실시예에 관련된 반도체 장치의 단면도.
도 6 은 본 발명의 제 3 실시예에 관련된 반도체 장치의 이면도.
도 7 은 본 발명의 제 4 실시예에 관련된 반도체 장치의 이면도.
도 8 은 본 발명의 제 5 실시예에 관련된 반도체 장치의 단면도.
도 9 는 본 발명의 제 5 실시예에 관련된 반도체 장치의 이면도.
도 10 은 본 발명의 제 6 실시예에 관련된 반도체 장치의 단면도.
도 11 은 본 발명의 제 7 실시예에 관련된 반도체 장치의 단면도.
도 12 는 본 발명의 제 7 실시예에 관련된 반도체 장치의 이면도.
도 13 은 본 발명의 제 8 실시예에 관련된 반도체 장치의 단면도.
도 14 는 본 발명의 제 9 실시예에 관련된 반도체 장치의 단면도.
도 15 는 본 발명의 제 10 실시예에 관련된 반도체 장치의 이면도.
도 16 은 본 발명의 제 11 실시예에 관련된 반도체 장치의 이면도.
도 17 은 본 발명의 제 12 실시예에 관련된 반도체 장치의 이면도.
도 18 은 종래의 반도체 장치의 단면도.
이하에서는 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.
실시예 1
도 1 은 본 발명의 제 1 실시예에 관련된 반도체 장치 단면도이다. 아일랜드 (3) 상에는 접착제 등을 사용하여 반도체 칩 (4) 이 탑재되고, 반도체 칩 (4) 표면의 전극과 복수의 리드 (1) 는 와이어 (5) 로 접속되고, 반도체 칩 (4) 과 와이어 (5) 와 아일랜드 (3) 와 리드 (1) 는 절연성 수지인 몰드 수지 (6) 로 봉지 되어 있다. 리드 (1) 와 아일랜드 (3) 는 이간되어 몰드 수지 (6) 에 의해 절연되어 있다. 여기서, 아일랜드 (3) 의 바닥면, 리드 (1) 의 바닥면과 몰드 수지 (6) 의 측면보다 외측에 위치하는 리드 (1) 의 측면인 외측면 (11) 과 몰드 수지 (6) 의 바닥면 아래에 위치하는 리드 (1) 의 측면인 내측면 (12) 의 하측 일부는 몰드 수지 (6) 로부터 노출되어 있다. 리드 (1) 의 바닥면과 아일랜드 (3) 의 바닥면은 동일면이 아니라, 리드 (1) 의 바닥면이 아일랜드 (3) 의 바닥면보다 회로 기판과의 실장면측에 일단 낮아지도록 단차 (스탠드 오프) 가 형성되어 있다. 이 때문에, 리드 (1) 의 내측면의 일부가 몰드 수지로부터 노출되게 된다.
이와 같이 단차를 형성함으로서, 회로 기판에 인쇄한 땜납과 반도체 패키지를 접합했을 때 리드 (1) 는 회로 기판과 접합되지만, 아일랜드 (3) 와 아일랜드 주위의 몰드 수지는 회로 기판과 이간되게 되어, 땜납이 반도체 장치의 리드 (1) 이외의 영역으로 돌아 들어가지 않아, 셀프 얼라인성이 향상되고, 실효 접합 면적이 증가하여, 실장 강도를 향상시킬 수 있다. 이 단차량은 0.01 ∼ 0.05 ㎜ 정도에서 효과가 있다.
도 2 는 도 1 에 나타낸 반도체 장치를 리드 바닥면측에서 본 도면이다. 아일랜드 (3) 와 아일랜드 주위의 몰드 수지 (6) 는 동일면이지만, 이에 반해 리드 (1) 가 지면 (紙面) 앞방향으로 튀어나오는 볼록 구조로 되어 있다. 바꿔 말하면, 아일랜드 (3) 및 몰드 수지 (6) 의 바닥면이 지면 안쪽 방향으로 오목 구조로 되어 있다.
실시예 2
도 3 은 본 발명의 제 2 실시예에 관련된 반도체 장치의 단면도로서, 리드 플랫 타입의 실시예이다. 도 1 과 마찬가지로 아일랜드 (3) 를 노출시킨 타입의 반도체 패키지이다. 도 3 에 나타낸 바와 같이 리드 (1) 와 인접하는 부분의 몰드 수지 (6) 에 오목부 (7) 를 형성하고, 몰드 수지 (6) 의 바닥면 아래에 위치하는 리드 (1) 의 측면인 내측면의 하측 일부가 노출되도록 되어 있다. 아일랜드 (3) 및 아일랜드 근방의 몰드 수지 (6) 의 바닥면은 리드 (1) 의 바닥면과 동일면으로 하였다. 이와 같이 함으로써, 셀프 얼라인성을 확보하면서, 아일랜드 (3) 로부터 회로 기판으로의 방열성도 확보할 수 있게 된다. 이 오목부의 단차량은 0.01 ∼ 0.05 ㎜ 정도에서 효과가 있다.
도 3 의 반도체 패키지를 바닥면측에서 본 것이 도 4 이다.
도 4 에 나타내는 바와 같이, 리드 (1) 의 주변을 따라 「コ 자형」으로 몰드 수지 (6) 에 오목부 (7) 를 형성함으로써, 회로 기판에 인쇄한 땜납의 평면적인 어긋남 (X 방향, Y 방향) 에 대해 셀프 얼라이먼트 효과를 나타낼 수 있다.
실시예 3
도 5 는 본 발명의 제 3 실시예에 관련된 반도체 장치의 단면도로서, 도 3 에 나타낸 오목부 (7) 를 아일랜드 (3) 까지 확장한 것이다. 도 6 은 도 5 에 나타낸 반도체 패키지를 이면에서 본 도면이다. 몰드 수지 (6) 의 오목부 (7) 가 리드 (1) 의 내측면의 주위뿐만 아니라, 아일랜드 (3) 의 주위에까지 연속하여 확장되어 있어, 아일랜드 (3) 의 측면의 일부도 몰드 수지로부터 노출되어 있다. 도 6 에서는 도면의 상하에 있는, 반도체 패키지의 상하의 가장자리를 따라 몰드 수지 (6) 의 바닥면이 지면 앞방향으로 튀어나온 부분이 있고, 튀어나온 부분은 아일랜드 (3) 나 리드 (1) 의 바닥면과 동일한 바닥면을 형성하고 있다.
실시예 4
도 7 은 본 발명의 제 4 실시예에 관련된 반도체 장치의 이면도로서, 오목부를 리드 (1) 의 내측면의 주위와 아일랜드 (3) 의 주위에 각각 형성한 것이다. 도 7 에 나타낸 반도체 패키지 쪽이 소형화에 유리하다. 반도체 패키지를 소형화하면, 리드 (1) 와 아일랜드 (3) 의 거리는 작아지기 때문에, 리드와 아일랜드 사이에 몰드 수지를 볼록상으로 남김으로써, 회로 기판 실장시의 땜납 쇼트를 방지할 수 있기 때문이다.
실시예 5
도 8 은 본 발명의 제 5 실시예에 관련된 반도체 장치의 단면도로서, 도 3 에 나타낸 반도체 장치의 아일랜드 (3) 의 이면 (바닥면) 내부에 오목부 (2) 를 형성한 것이다. 이와 같이 오목부 (2) 를 형성함으로써, 아일랜드 (3) 의 이면의 표면적이 증가하기 때문에, 땜납과의 실효 접촉 면적이 증가하여, 땜납 접합 강도가 향상된다. 이 오목부의 단차량은 0.01 ∼ 0.05 ㎜ 정도에서 효과가 있다.
도 9 는 도 8 에 나타낸 반도체 패키지를 이면에서 본 도면이다.
실시예 6
도 10 은 본 발명의 제 6 실시예에 관련된 반도체 장치의 단면도로서, 도 8 의 몰드 수지에 대한 오목부 (7) 를 아일랜드 (3) 까지 확장한 타입이다.
실시예 7
도 11 은 본 발명의 제 7 실시예에 관련된 반도체 장치의 단면도로서, 아일랜드 (3) 가 반도체 패키지 이면으로부터 노출되어 있지 않은 타입으로, 리드 (1) 에 인접한 부분의 몰드 수지 (6) 에 오목부 (7) 를 형성한 구성이다.
도 12 는 도 11 에 나타낸 반도체 장치의 이면도이다.
실시예 8
도 13 은 본 발명의 제 8 실시예에 관련된 반도체 장치의 단면도로서, 미리 연신시켜 둔 아우터 리드의 중간부를 접어 구부려 상단 리드와 하단 리드 (8) 를 중첩하여 이단 리드로 한 것이다. 따라서, 이단 리드는 외단부에 있어서 상하가 접합되는 구조로 되어 있다. 이와 같은 구조를 형성함으로써, 하단 리드 (8) 의 바닥면과 아일랜드 (3) 의 바닥면에 리드의 두께에 상당하는 단차 (스탠드 오프) 가 생겨, 셀프 얼라인성이 향상되고, 실효 접합 면적이 증가하여, 실장 강도를 향상시킬 수 있다. 하단 리드의 측면은 모두 노출되어 있다. 이 경우의 단차량은 리드의 두께로 결정되지만 0.01 ∼ 0.1 ㎜ 정도이다. 또, 여기서는 이단 리드의 예를 도시했지만, 삼단 이상 중첩된 리드 구조여도 된다.
실시예 9
도 14 는 본 발명의 제 9 실시예에 관련된 반도체 장치의 단면도로서, 도 13 에 나타낸 반도체 패키지와 유사한 것으로, 아일랜드 (3) 를 몰드 수지 (6) 로부터 노출시키지 않는 타입이다.
실시예 10
도 15 는 본 발명의 제 10 실시예에 관련된 반도체 장치의 이면도로서, 도 4 를 변형시킨 것으로, 리드 주변의 오목부 (7) 를 리드 사이에는 형성하지 않고, 아일랜드를 향한 방향에만 형성한 것이다. 이것은 리드가 협피치인 경우에 대응되는 구조이다.
실시예 11
도 16 은 본 발명의 제 11 실시예에 관련된 반도체 장치의 이면도로서, 도 15 에 도시한 실시예에 대해 아일랜드의 외주에 인접하여 오목부 (7) 를 형성한 것이다.
실시예 12
도 17 은 본 발명의 제 12 실시예에 관련된 반도체 장치의 이면도로서, 도 12 에 도시한 실시예를 베이스로, 오목부를 리드 사이에는 형성하지 않고, 몰드 수지에 의해 덮인 아일랜드를 향한 방향에만 오목부 (7) 를 형성한 구성이다.
1 : 리드
2 : 아일랜드 이면 오목부
3 : 아일랜드
4 : 반도체 칩
5 : 와이어
6 : 몰드 수지
7 : 몰드 수지 오목부
8 : 하단 리드
11 : 리드의 외측면
12 : 리드의 내측면

Claims (12)

  1. 아일랜드에 탑재된 반도체 칩과,
    상기 아일랜드와 이간되어 배치되고, 상기 반도체 칩과 와이어를 개재하여 접속된 리드와,
    상기 아일랜드와 상기 반도체 칩과 상기 와이어와 상기 리드를 봉지한 절연성 수지로 이루어지는,
    상기 리드의 바닥면을 상기 절연성 수지로부터 노출시킨 리드 플랫 타입의 반도체 장치로서,
    상기 절연성 수지의 상기 리드에 인접하는 부분에 형성된 제 1 오목부에 의해, 상기 리드의 측면으로서, 상기 절연성 수지의 바닥면 아래에 위치하는 내측면을 노출시킨 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 오목부는, 상기 리드가 상기 아일랜드와 대향하는 영역에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제 1 오목부는, 인접하는 리드 사이에도 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제 1 오목부는, 상기 아일랜드의 주위에 인접하는 절연성 수지에도 형성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 리드에 인접하는 부분에 형성된 제 1 오목부와 상기 아일랜드의 주위에 인접하는 절연성 수지에 형성된 제 1 오목부는 연속된 오목부에 의해 형성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제 4 항에 있어서,
    상기 리드에 인접하는 부분에 형성된 제 1 오목부와 상기 아일랜드의 주위에 인접하는 절연성 수지에 형성된 제 1 오목부는 분리된 오목부에 의해 형성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 절연성 수지로부터 노출되는 상기 아일랜드 이면에 제 2 오목부를 형성한 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 1 오목부 또는 상기 제 2 오목부의 깊이는, 0.01 내지 0.05 ㎜ 인 것을 특징으로 하는 반도체 장치.
  9. 아일랜드에 탑재된 반도체 칩과,
    상기 아일랜드와 이간되어 배치되고, 상기 반도체 칩과 와이어를 개재하여 접속된 리드와,
    상기 아일랜드와 상기 반도체 칩과 상기 와이어와 상기 리드를 봉지한 절연성 수지로 이루어지는,
    상기 리드의 바닥면을 상기 절연성 수지로부터 노출시킨 리드 플랫 타입의 반도체 장치로서,
    상기 리드는 접어 구부러져 상단 리드 및 상기 상단 리드 아래에 중첩된 하단 리드를 가지며, 상기 하단 리드의 측면은 절연성 수지로부터 노출되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 하단 리드가 복수 단 중첩되어 있는 것을 특징으로 하는 반도체 장치.
  11. 아일랜드에 탑재된 반도체 칩과,
    상기 아일랜드와 이간되어 배치되고, 상기 반도체 칩과 와이어를 개재하여 접속된 리드와,
    상기 아일랜드와 상기 반도체 칩과 상기 와이어와 상기 리드를 봉지한 절연성 수지로 이루어지는,
    상기 리드의 바닥면을 상기 절연성 수지로부터 노출시킨 리드 플랫 타입의 반도체 장치로서,
    상기 리드는 상기 아일랜드보다 실장하는 회로 기판측으로 볼록상으로 되어 있는 것을 특징으로 하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 볼록부의 단차는, 0.01 내지 0.05 ㎜ 인 것을 특징으로 하는 반도체 장치.
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