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JP5474272B2 - メモリ装置及びその製造方法 - Google Patents

メモリ装置及びその製造方法 Download PDF

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Description

本発明は、メモリ装置及びその製造方法に関し、更に詳しくは、ＤＲＡＭとＰＣＲＡＭとを混載したメモリ装置の構造及びその製造方法に関する。
ＤＲＡＭは、セル面積、アクセス速度、書き換え耐性の点で優れたメモリであるが、データが揮発性であることが使用上の大きな制約になる。従来からＤＲＡＭに代わる種々の不揮発性メモリが提案されている。しかし、下記表１に示すように、セル面積、アクセス速度、書き換え耐性の点で、ＤＲＡＭの性能を凌駕するメモリは知られていなかった。
Figure 0005474272
特許文献１には、動作速度が高いＳＤＲＡＭと、不揮発性メモリであるフラッシュメモリとを混載したメモリ装置が記載されている。該公報に記載のメモリ装置では、ホスト装置からメモリ装置に送られる書込みデータは、一旦ＳＤＲＡＭに記憶され、その後、ホスト装置からのストア命令、或いは、電源停止に際して、ＳＤＲＡＭからフラッシュメモリに転送される。フラッシュメモリに転送されたデータは、電源供給開始に際してＳＤＲＡＭに転送され、ホスト装置によってＳＤＲＡＭとの間でデータが高速に読み書きされる。
特許文献２には、相変化型メモリセルを用いた相変化ＲＡＭ（ＰＣＲＡＭ）が記載されている。該公報に記載のＰＣＲＡＭは、メモリセルの専有面積が小さいこと、アクセス速度が速いことなどの利点があり、特に最近になって注目されている。
特開２００３−９１４６３号公報（図２４） 特開２００３−２２９５３７号公報（図２４）
揮発メモリであるＤＲＡＭは電源を切るとデータが消失するため、これを補う目的で不揮発メモリとの混載が効果的である。しかし、上記公報に記載のように、ＤＲＡＭとフラッシュメモリなどの不揮発メモリとを混載する際には、双方のメモリでのデータ構造の相違により、混載された双方のメモリ間でデータを転送するための回路構成が複雑化するという問題がある。また、フラッシュメモリのアクセス速度（書込み及び消去速度）が遅いという問題もある。
ＤＲＡＭとフラッシュメモリ以外の不揮発性のメモリとの混載において、例えば、ＤＲＡＭとＭＪＴ−ＲＡＭやＦｅＲＡＭとの混載では、セル構造の複雑さやセル面積の増大などが問題となる。このように、従来から提案されているＤＲＡＭと不揮発メモリとの混載では、ＤＲＡＭとの整合性に優れた混載チップを構築する不揮発メモリの選定が困難である。そこで、特許文献２に記載のＰＣＲＡＭとＤＲＡＭとの混載が検討されている。しかし、このＰＣＲＡＭをＤＲＡＭと混載するにあたっては、その回路構成や構造などの点について考慮すべき点が少なからず存在する。
本発明は、上記従来技術の問題点に鑑み、ＤＲＡＭとの整合性に優れた不揮発メモリであるＰＣＲＡＭを用い、回路構成を複雑化することなく、専有面積の増大を抑え、且つ、アクセス速度が高い混載チップを構成するメモリ装置及びその製造方法を提供することを目的とする。
上記目的を達成するために、本発明の一側面によるメモリ装置は、ＤＲＡＭと相変化型メモリ（ＰＣＲＡＭ）とを混載したメモリ装置であって、ＤＲＡＭ用ビット線と、前記ＤＲＡＭ用ビット線と共通の導電層に形成されたＰＣＲＡＭ用ビット線又はＰＣＲＡＭ用ソース線と、前記ＤＲＡＭ用ビット線と前記ＰＣＲＡＭのビット線との間に接続されたセンスアンプとを備えることを特徴とする。
また、本発明の他の側面によるメモリ装置は、ＤＲＡＭアレイ領域とＰＣＲＡＭアレイ領域とを備え、前記ＤＲＡＭアレイ領域は、容量下部電極、容量絶縁膜及び容量上部電極を含むセルキャパシタと、前記セルキャパシタの前記容量下部電極に接続されたＤＲＡＭ用選択トランジスタとを有し、前記ＰＣＲＡＭアレイ領域は、容量下部電極、容量絶縁膜及び容量上部電極を含むキャパシタ構造体と、前記キャパシタ構造体の前記容量下部電極を介して相互に接続されたＰＣＲＡＭ用選択トランジスタ及び相変化素子とを有し、前記セルキャパシタと前記キャパシタ構造体とが同じ層に形成されていることを特徴とする。
また、本発明の一側面によるメモリ装置の製造方法は、ＤＲＡＭと相変化型メモリ（ＰＣＲＡＭ）とを混載したメモリ装置の製造方法であって、ＤＲＡＭ用ビット線とＰＣＲＡＭ用ビット線又はＰＣＲＡＭ用ソース線とを共通の導電層に形成する工程と、センスアンプを介して前記ＤＲＡＭ用ビット線と前記ＰＣＲＡＭ用ビット線とを接続する工程とを備えることを特徴とする。
また、本発明の他の側面によるメモリ装置の製造方法は、ＤＲＡＭと相変化型メモリ（ＰＣＲＡＭ）とを混載したメモリ装置の製造方法であって、ＤＲＡＭアレイ領域とＰＣＲＡＭアレイ領域の両方にトランジスタ層を略同一の工程にて形成するトランジスタ層形成工程と、前記トランジスタ層の上層であって前記ＤＲＡＭアレイ領域と前記ＰＣＲＡＭアレイ領域の両方に容量下部電極、容量絶縁膜及び容量上部電極が順に積層された構造を有する容量層を略同一の工程にて形成する容量層形成工程と、少なくとも前記ＰＣＲＡＭアレイ領域内の前記容量上部電極を部分的に除去する相変化材料形成領域確保工程と、少なくとも前記容量上部電極が除去された領域に相変化材料を形成する相変化材料形成工程を備えることを特徴とする。
本発明のメモリ装置及び本発明の製造方法により得られるメモリ装置によると、ＤＲＡＭの相補ビット線とＰＣＲＡＭのビット線とを共通の導電層で構成し且つ双方の間にセンスアンプを接続するので、メモリ装置の構成が簡素になる。
また、ＰＣＲＡＭアレイ領域の構造をＤＲＡＭアレイ領域の構造とほぼ同一とすることができることから、製造プロセスの複雑化を招くことがない。これにより、従来のＤＲＡＭプロセスに多少のプロセスを追加するだけで、ＤＲＡＭとＰＣＲＡＭを混載したメモリ装置を作製することが可能となる。特に、ＰＣＲＡＭ形成プロセスはＤＲＡＭの容量層形成プロセスよりも低温で行われることから、ＰＣＲＡＭを形成した後にＤＲＡＭ容量層を形成するとその高温プロセスでＰＣＲＡＭの結晶制御が不可能となるが、プロセス温度のより低いＰＣＲＡＭをＤＲＡＭ容量層の形成後に形成することで、特性劣化のないＰＣＲＡＭを形成することができる。
本発明のメモリ装置は、ＤＲＡＭプロセスとの互換性の点で最も優れ、セル面積、アクセス速度の点でＤＲＡＭに最も近い不揮発メモリであるＰＣ(Phase Change)ＲＡＭと、ＤＲＡＭとの混載チップである。通常、本発明によるメモリ装置はＤＲＡＭとして動作するが、データを不揮発メモリであるＰＣＲＡＭに定期的に転送することにより、電源停止の際にも情報の保持を可能とする。また、ＰＣＲＡＭに対するデータの書き替えが指示された場合、直ちにＰＣＲＡＭに対して書き換えを行うのではなく、一旦ＤＲＡＭに対して書き換えを行い、その後ＰＣＲＡＭに対して書き替えを行うことで、書換え耐性に限界（〜1E12回）があるＰＣＲＡＭ単体の欠点を補うことができる。
メモリ装置における回路構成としては、ＤＲＡＭとＰＣＲＡＭとの間で、ビット線及びセンスアンプ部を共有した構成を有している。これにより、回路構成を簡素化し、小面積の混載チップをより少ないプロセス工程数により実現できる。また、デバイス構造の点では、ＤＲＡＭとＰＣＲＡＭの両方にほぼ同一構造を有するキャパシタを作成し、ＤＲＡＭ領域についてはこれをセルキャパシタとして使用し、ＰＣＲＡＭ領域についてはキャパシタ下部電極をＰＣＲＡＭの下部電極として使用する。これにより、ＤＲＡＭセルとＰＣＲＡＭセルの製造工程を共通化できる。
図１は、本発明の第１の実施形態に係るメモリ装置１００の主要部の構成を示す等価回路図であり、センスアンプＳＡおよびビット線ＢＬについての配線構成を示している。ＤＲＡＭのメモリアレイ（ＤＲＡＭ_Array）は、マトリクス状に配置された複数のワード線WL_D(WL_D0、WL_D1、WL_D2、WL_D3)と、複数のビット線BL_D(BL_D0、/BL_D0、BL_D1、/BL_D1)と、ワード線とビット線との交点に配置された複数のメモリセルＤＲＡＭ_Cellとによって構成されている。１ビットの情報を記憶する１個のメモリセルは、１個のキャパシタＣ１とこれに直列に接続された１個の選択トランジスタ（MISFET）Ｔ１とで構成されている。この選択トランジスタＴ１のソースはキャパシタＣ１と電気的に接続され、ドレインはビット線BL_Dと電気的に接続されている。ワード線WL_Dの一端はワードドライバWDに、ビット線BL_Dの一端はセンスアンプSAに接続されている。
また、ＰＣＲＡＭのメモリアレイ（ＰＣＲＡＭ_Array）も同様に、マトリクス状に配置された複数のワード線WL_P(WL_P0、WL_P1、WL_P2、WL_P3)と、複数のビット線BL_P(BL_P0、BL_P1)と、ワード線とビット線との交点に配置された複数のメモリセル（ＰＣＲＡＭ_Cell）とによって構成されている。ＰＣＲＡＭの１個のメモリセルは、１個のカルコゲナイド素子（相変化型素子）ＣＮＤとこれに直列に接続された１個の選択トランジスタ（MISFET）Ｔ２とで構成されている。この選択トランジスタＴ２のソースはカルコゲナイド素子ＣＮＤの一端と電気的に接続され、ドレインはビット線BL_Pと電気的に接続されている。ＰＣＲＡＭのビット線BL_PはセンスアンプＳＡに接続され、このセンスアンプＳＡはＤＲＡＭアレイと共有している。ＰＣＲＡＭのワード線WL_Pの一端は、ワードドライバWDに接続されている。第１の実施形態では、ソース線SLPからビット線BL_Pへと電流が流れる。
本実施形態では、センスアンプＳＡに接続された一対の相補ビット線BL_D0及び/BL_D0に接続されているＤＲＡＭのメモリセルと、センスアンプＳＡに接続された１本のビット線BL_P0に接続されているＰＣＲＡＭのメモリセルとの間でデータの転送が行われる。例えば、ＤＲＡＭからＰＣＲＡＭにデータを転送する場合には、ＤＲＡＭのワード線WD_Dとこれに対応するＰＣＲＡＭのワード線WD_Pとを同時に立ち上げる。このとき、センスアンプＳＡは図示しない内部スイッチでＤＲＡＭ側と接続し、ＰＣＲＡＭ側とは図示しない内部スイッチで切り離しておく。ＤＲＡＭのメモリセルからの信号をセンスアンプＳＡで増幅したのち、センスアンプＳＡ内の書込みトランジスタでＰＣＲＡＭ側のメモリセルにデータの書き込みを行う。
上記書き込みは次のように行う。ＰＣＲＡＭは、高抵抗であるReset状態（相変化型素子はアモルファス状態）と低抵抗であるSet状態（相変化型素子は結晶化している状態）の２つの状態を制御することにより、データを保持する素子である。このReset状態とSet状態との間で相変化型素子を遷移させるためには、個別に必要とされる電流を一定時間相変化型素子に流して発熱させる必要がある。一般的にはReset状態にするためには大電流を短時間、Set状態にするためにはReset状態とする時よりも少ない電流を長時間流す必要がある。このため、書き込みデータに応じたWrite電流の大きさ及び時間を個別に制御する。この制御を実現するため、図示していないが、相変化型素子に対してSet電流を供給する第１のドライバ素子とReset電流を供給する第２のドライバ素子をそれぞれ用意し、ＤＲＡＭの相補ビット線対の信号を各ドライバ素子の駆動信号としている。相補ビット線対のデータ信号によってドライバ素子のどちらか一方のみが動作することにより、所望の電流を相変化型素子に流すことができる。
書き込み時間は、センスアンプＳＡ内に配置された書込みトランジスタ（図示せず）のゲートを必要な時間開くことにより制御する。かかる構成により、ＰＣＲＡＭのそれぞれのメモリセルに対して、転送データに応じた必要な量の電流を必要な時間だけ流すことができる。こうして、ＤＲＡＭの各メモリセルに記録されたデータをＰＣＲＡＭの対応するメモリセルに転送する場合に、ワード線単位での一括転送が可能となる。
図２（ａ）は、図１のＰＣＲＡＭアレイ（ＰＣＲＡＭ_Array）の一部を拡大した平面図である。なお、図２（ａ）の平面図および以下に説明する図２（ｂ）の平面図は、部材を構成するパターンの形状を示し、実際の部材の形状を表すものではない。つまり、図示するパターンは正方形あるいは長方形によって描画されているが、実際の部材では、頂角が丸くあるいは鈍角に形成されている。ＰＣＲＡＭアレイには、ワード線WL_PがY方向に延び、X方向にビット線BL_Pが延びている。ワード線WL_Pとビット線BL_Pとが重なる領域の近傍には、カルコゲナイド素子GSTが配置される。このカルコゲナイド素子GSTは、後に詳しく述べるが、相変化材料（＝カルコゲナイド）を上下２層のメタル電極で積層したものである。その下部電極は、選択MOSFET（＝ワード線WL_P）に接続され、選択トランジスタＴ２を介してビット線BL_Pに接続されている。また、下部電極は次に述べるＤＲＡＭアレイの容量下部電極と同じパターンを用いる。なお、以下に図示する第１の実施形態ほかの断面構造図は、ＰＣＲＡＭアレイの図２（ａ）のＡ-Ａ'線に沿った断面とする。
図２（ｂ）は、図１のＤＲＡＭアレイ（ＤＲＡＭ_Array）の一部を拡大した平面図である。ＤＲＡＭアレイには、活性領域Lが配置され、ワード線WL_DがY方向に配置され、X方向にビット線BL_Dが形成されている。ワード線WL_Dと活性領域Lとが重なる部分では、ワード線WL_Dは、選択トランジスタＴ２のゲート電極として機能する。ワード線WL_Dのゲート電極として機能する領域に挟まれた活性領域Lの中央部分には、ビット線BL_D線に接続するための接続孔BL_D_contactが形成され、活性領域Lとビット線BL_Dとは、この接続孔BL_D_contactを介して電気的に接続されている。活性領域Lの両端部の領域は、容量コンタクトSN_contactを介して容量下部電極SNに接続されている。なお、以下に図示する第１の実施形態ほかの断面構造図は、ＤＲＡＭアレイを、図２（ｂ）に示すＢ-Ｂ'線に沿った断面とする。
図３は、本実施形態によるメモリ装置１００の主要部を示す部分断面図であり、向かって左にＰＣＲＡＭのメモリセル断面、右にＤＲＡＭのメモリセル断面を示す。各断面は、図２（ａ）、（ｂ）に示したＡ-Ａ'、Ｂ-Ｂ'線に沿った断面である。両者の中間に配置された部分は周辺回路領域であり、共有されるセンスアンプＳＡを代表して示している。
図４以降の図面を参照し、本発明の第１の実施形態に係るメモリ装置の製造方法について説明する。まず、図４（ａ）に示すように、たとえば１０Ωｃｍの抵抗率を有するｐ型シリコン単結晶からなる半導体基板１の主面に、素子分離領域６を形成する。素子分離領域６は、半導体基板１の主面に浅溝７を形成し、シリコン酸化膜を埋設することで形成される。たとえば、浅溝７は、０.３μｍの深さを有し、内壁には熱酸化により形成されたシリコン酸化膜が形成されてもよい。さらにシリコン酸化膜を全面に堆積した後、CMP(Chemical Mechanical Polishing)法により研磨して浅溝７内にのみシリコン酸化膜を残し、素子分離領域６を形成する。なお、このとき素子分離領域６により囲まれる活性領域Ｌのパターンは、図２（ａ）及び（ｂ）に示されるように、直線状の平面パターンである。
次に、フォトレジストをマスクにして、リン（Ｐ）をイオン注入してディープｎ型ウェル５を形成し、次のフォトレジストをマスクにして、リン（Ｐ）をイオン注入してｎ型ウェル４を形成する。さらに次のフォトレジストをマスクにしてボロン（Ｂ）をイオン注入し、ｐ型ウェル２、３を形成する。
次に、図４（ｂ）に示すように、ｐ型ウェル２、３、ｎ型ウェル４が形成された活性領域に、熱酸化法によりゲート絶縁膜９を形成し、さらに、ＤＲＡＭメモリセル領域に、選択トランジスタＴ１の閾値電圧を調整する目的でボロン（Ｂ）をイオン注入し、閾値電圧調整層８を形成する。
次に、半導体基板１の全面に、たとえば不純物としてリン（Ｐ）を３×１０12 atoms/cm3 の濃度で導入された多結晶シリコン膜１０ａを５０ｎｍの膜厚で堆積し、次いで、たとえば１００ｎｍの膜厚のタングステン膜１０ｂを堆積する。このとき、タングステン膜１０bと多結晶シリコン膜１０ａとの界面には、両者の反応を防止する目的で、ここでは図示していないが、たとえば、窒化タングステン（ＷＮ）膜を挿入する。多結晶シリコン膜１０ａはCVD(Chemical Vapor Deposition)法により形成することができ、タングステン膜１０ｂおよび窒化タングステン膜はスパッタ法により形成することができる。
その後、シリコン窒化膜１２を、たとえば２００ｎｍ厚みに堆積する。さらに、フォトリソグラフィ技術およびドライエッチング技術を用いてこれら積層した膜をパターニングし、ゲート電極（ワード線WL_D、WL_P）１１とキャップ絶縁膜１２とを形成する。このときのワード線のパターンを図２（ａ）及び（ｂ）に示す。ＤＲＡＭ、ＰＣＲＡＭ共々、ワード線は直線状にパターニングされており、フォトリソグラフィの加工限界においても容易に行なうことができる。
ＰＣＲＡＭアレイ領域は、ＤＲＡＭアレイ領域と同様に構築され、ＰＣＲＡＭアレイ領域におけるワード線１１が、ＤＲＡＭアレイ領域のワード線と同一プロセスにより形成される。特にＰＣＲＡＭアレイ領域では、後に説明するＰＣＲＡＭ_メモリセルのビット線コンタクトの接触抵抗と、ＰＣＲＡＭ_下部電極のメモリセルコンタクトの接触抵抗を低減するとともに、選択トランジスタＴ２の電流を確保する目的で、浅く高濃度の半導体領域１３ｂを形成することが望ましい。
次に、キャップ絶縁膜１２およびゲート電極とフォトレジスト（図示せず）をマスクとして、ＤＲＡＭメモリセル領域および周辺回路領域のｎチャネルＭＩＳＦＥＴが形成される領域に、たとえばヒ素（Ａｓ）またはリン（Ｐ）を不純物としてイオン注入し、半導体領域１３およびｎチャネルＭＩＳＦＥＴの低濃度不純物領域１４ａを形成する。その後、周辺回路領域のｐチャネルトランジスタが形成される領域にたとえば不純物としてボロン（Ｂ）をイオン注入して、ｐチャネルトランジスタの低濃度不純物領域１４ａを形成する。
次に、半導体基板１の全面に、シリコン窒化膜１５をたとえば３０ｎｍ堆積する。その後、シリコン窒化膜１５を異方性ドライエッチングし、キャップ絶縁膜１２およびゲート電極の側壁に残す。次に、ＤＲＡＭメモリセル領域と周辺回路領域のｎチャネルＭＩＳＦＥＴQnが形成される領域とにフォトレジスト膜を形成し、このフォトレジスト膜とシリコン窒化膜１５とをマスクにして、不純物としてたとえばボロン（Ｂ）をイオン注入し、ｐチャネルＭＩＳＦＥＴQpの高濃度不純物領域１４ｂを形成する。さらに、ＤＲＡＭメモリセル領域と周辺回路領域のｐチャネルMISFETQｐが形成される領域とにフォトレジスト膜を形成し、このフォトレジスト膜とシリコン窒化膜１５とをマスクにして、不純物としてたとえばリン（Ｐ）をイオン注入し、ｎチャネルMISFETQnの高濃度不純物領域１４ｂを形成する（図５（ａ））。
次に、図５（ｂ）に示すように、たとえば膜厚が４００ｎｍのシリコン酸化膜をCVD法により形成し、さらにこの表面をCMP(Chemical Mechanical Polishing)法により研磨して平坦化し、絶縁膜１７を形成する。このとき、たとえば、シリコン酸化膜としては、TEOS(Tetra Methoxy Silane) を原料ガスとしたCVD法により形成されたシリコン酸化膜(以下、TEOS酸化膜)を用いてもよい。また、これを堆積する際に、所定量のボロン（Ｂ）およびリン（Ｐ）をシリコン酸化膜中に導入したのち、熱処理を加えることでシリコン酸化膜をリフローさせることも可能である。しかるのちに、CMP法を併用して平坦性を向上させて絶縁膜１７を形成することができる。
その後、図６（ａ）に示すように、ＤＲＡＭアレイ領域のメモリセルコンタクト１８（１８ａ、１８ｂ）をフォトリソグラフィ技術とドライエッチング技術とを用いて開口する。図２（ｂ）中のビット線コンタクトBL_D_contactが図６（ａ）中のメモリセルコンタクト１８ａに対応し、図２（ｂ）中の容量コンタクトSN_contactが図６（ａ）中のメモリセルコンタクト１８ｂに対応する。なお、このドライエッチングでは、シリコン絶縁膜とシリコン窒化膜とのエッチング速度差を活用し、ゲート電極の側壁を被っているシリコン窒化膜１５がエッチングされ難い条件の下で行なわれ、ゲート電極に対して自己整合的に形成される。開口されたメモリセルコンタクト１８の中には、たとえばリン（Ｐ）を２×１０20 atoms/cm3 導入した多結晶シリコン膜を形成した後、たとえば、CMP法により研磨することでプラグ１９を形成する。
その後、半導体基板１全面に絶縁膜２０を形成する。絶縁膜２０には、先に述べたTEOS酸化膜を用い、たとえば、膜厚は５０ｎｍとする（図６（ａ）に図示）。
次に、図６（ｂ）に示すように、ＰＣＲＡＭアレイ領域において、メモリセルコンタクト２１（２１ａ、２１ｂ）をフォトリソグラフィ技術とドライエッチング技術とを用いて開口する。図２（ａ）中のビット線コンタクトBL_P_contactが図６（ｂ）中のメモリセルコンタクト２１ａに対応し、図２（ａ）中の容量コンタクトSN_contactがメモリセルコンタクト２１ｂに対応する。なお、このドライエッチングでは、シリコン絶縁膜とシリコン窒化膜とのエッチング速度差を活用し、ゲート電極の側壁を被っているシリコン窒化膜１５がエッチングされ難い条件の下で行なわれ、ゲート電極に対して自己整合的に形成される。開口されたメモリセルコンタクト２１の中には、たとえばタングステン膜を、たとえばCVD法により形成した後、たとえば、CMP法により研磨することでプラグ２２を形成する。
次に、図７に示すように、ＰＣＲＡＭとＤＲＡＭとが共有するビット線２５を形成する。まず、ＰＣＲＡＭアレイ領域のメモリセルコンタクト２１ａに形成されたメモリセルプラグ２２と接続するための接続孔２４ｃと、ＤＲＡＭアレイ領域のメモリセルコンタクト１８ａに形成された多結晶シリコンプラグ１９とを接続するための接続孔２４ａと、周辺回路領域の半導体基板１に形成された高濃度不純物領域１４ｂと接続するための接続孔２４ｂとを、フォトレジストをマスクにしたドライエッチング技術により開口する。このとき、深さと開口する下地材料が異なるため、オーバーエッチングによる下地材料の過度なエッチングを最小限にするためには、先に説明した３種類の接続孔２４ａ、２４ｂ、および２４ｃを、各々のフォトリソグラフィ技術とドライエッチング技術の組み合わせにより、別々に開口してもよい。
次に、ビット線２５を形成するために、半導体基板１の全面に、たとえばタングステン膜をCVD法により接続孔２４（２４ａ〜２４ｃ）の直径の２倍以上の膜厚で堆積する。これにより、接続孔２４はタングステン膜によって埋められ、埋められたタングステン膜はメタルプラグとなる。次に、フォトリソグラフィ技術及びドライエッチング技術により、所望のビット線をパターニングする。この配線は、ＤＲＡＭアレイ領域およびＰＣＲＡＭアレイ領域ではビット線２５ａ、２５ｃとして、周辺回路領域では局所配線２５ｂとなる。
ここで、メタルプラグが接触する各種下地、すなわち、ＤＲＡＭアレイ領域における多結晶シリコンプラグ１９、および、周辺回路領域におけるMISFETのソース、ドレイン領域である高濃度不純物領域１４ｂとの良好な電気的導通を確保するため、ビット線２５を形成する前に、予め、コバルト（Ｃｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）等のシリサイド膜を形成することが好ましい。
また、接続孔２４内を埋設するのに必要なメタルの膜厚と、ビット線２５として要求される膜厚とに差がある場合、まず、プラグ部分を接続孔２４内に埋設してから、ビット線部分を形成してもよい。その場合には、貫通孔２４を埋め込むメタルプラグの材料として、ビット線となるメタル材料とは異なるい。例えば、ビット線となるメタル材料としてタングステンを選択した場合、貫通孔２４を埋め込むメタルプラグの材料として、他の金属膜、たとえば、銅膜などを用いてもよい。ただし、半導体基板１への金属原子の熱拡散による信頼性の低下を考慮すれば、メタルプラグの材料は高融点金属であることが好ましい。たとえば、モリブデン（Ｍｏ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）等を例示できる。
このようにして、ＤＲＡＭアレイ領域のビット線２５ａ及びＰＣＲＡＭアレイ領域のビット線２５ｃは、同じ導電層に同時に形成される。
次に、図８に示すように、ビット線２５の上層に絶縁膜２６を形成する。絶縁膜２６としては、たとえばプラズマTEOS酸化膜を用いることができ、その膜厚は５００ｎｍとすることができる。
その後、ＤＲＡＭアレイ領域においては、後に説明する容量下部電極３４ａとプラグ１８ｂとを接続するための接続孔２８ａを、ＰＣＲＡＭアレイ領域においては、後に説明するカルコゲナイド素子の下部電極３４ｂとプラグ２１ｂとを接続するための接続孔２８ｂを、フォトリソグラフィ技術及びドライエッチング技術を適用してそれぞれ同時に開口する。しかし、接続孔２８ａおよび２８ｂは、図２（ａ）、（ｂ）に示すように、ビット線BL_D、BL_Pの間に配置されることから、ビット線BL_DおよびBL_Pとの短絡を避ける必要がある。したがって、一旦、半導体基板１の全面に形成したハードマスク２７ａに図２（ａ）、（ｂ）に示す接続孔SN_contactを開口し、その後、さらに半導体基板１の全面に同様の膜を形成し、これを異方性ドライエッチングして開口部の側壁にサイドウォールスペーサー２７ｂを形成する。これにより、前述のフォトリソグラフィ技術で得られた接続孔２８ａ、２８ｂの開口径を縮小することが可能となり、図２（ａ）、（ｂ）に示すビット線BL_D、BL_Pと接続孔SN_contactとの間に合わせずれが生じたとしても、両層の短絡を防止することができる。
次に、前記パターンをマスクにして絶縁膜２６、２３、２０をドライエッチングすることで、接続孔２９ａおよび２９ｂが同時に開口される。
その後、図９に示すように、半導体基板１の全面にプラグ３１（３１ａ、３１ｂ）となる膜、たとえば、タングステン膜３０を接続孔２９（２９ａ、２９ｂ）の開口径の２倍以上の膜厚で堆積する。このとき、プラグ３１が接触する各下地との良好な電気的導通を確保するために、タングステン膜３０を形成する前に、あらかじめ、コバルト（Ｃｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）等のシリサイド膜を形成することが好ましい。
次に、図１０に示すように、たとえばCMP法により接続孔２９を埋設するために堆積した導電膜３０を研磨することで、接続孔２９の内部にのみ埋設されたプラグ３１（３１ａ、３１ｂ）が形成される。
前記のように、プラグ３１を形成する工程の流れより、図８に示した接続孔２９をフォトリソグラフィ技術により開口される寸法よりも縮小して開口するために形成されたハードマスク２７ａ、およびサイドウォールスペーサー２７ｂは、接続孔２９を埋設する膜３０と同一材料であることが好ましい。すなわち、図１０において説明したCMP法による研磨の工程において、埋設するタングステン膜３０と一緒に研磨されることから、新たにハードマスク２７ａ、およびサイドウォールスペーサー２７ｂを除去する工程を省略することができる。
次に、図１１に示すように、ＤＲＡＭアレイ領域においては容量下部電極３４ａを、ＰＣＲＡＭアレイ領域においてはカルコゲナイド素子の下部電極３４ｂとなる部分を構築する。両者とも同一プロセスにて同時に構築されることから、ここでは、ＤＲＡＭ部分につき説明する。
容量下部電極３４ａの形成では、絶縁膜３２にシリンダー３３ａを開口してその内側に容量下部電極３４ａを形成する手法を採用する。この方法によれば、容量下部電極３４ａの高さに起因するＤＲＡＭアレイ領域と周辺回路領域との段差の発生を防止することができ、フォトリソグラフィの焦点深度に余裕をもたせることができ、特に上層部配線工程を安定にして微細加工に対応することが可能となる。
まず、容量下部電極３４ａに必要とされる高さよりも厚い膜厚の絶縁膜３２（３２ａ，３２ｂ，３２ｃ）を形成し、下部電極形成用シリンダー３３ａを開口する。絶縁膜３２のうち、中間の厚い絶縁膜３２ｂとしては、たとえばプラズマTEOS酸化膜を用いることが好ましく、上下の薄い絶縁膜３２ａ及び３２ｃとしてはシリコン窒化膜を用いることが好ましい。下部電極形成用シリンダー３３ａを開口する工程では、TEOS酸化膜３２ｂをストッパーとしてシリコン窒化膜３２ｃをエッチングする第１のエッチングと、シリコン窒化膜３２ａをストッパーとしてTEOS酸化膜３２ｂをエッチングする第２のエッチングと、シリコン窒化膜３２ａをエッチングする第３のエッチングからなる３段階のエッチングを行なうことが好ましい。これにより、下部電極形成用シリンダー３３ａの下に形成された絶縁膜２６の過剰なエッチングを防止することができる。
次に、容量下部電極３４ａを形成する。容量下部電極３４ａには、たとえば窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタンアルミ（ＴｉＡｌＮ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、白金（Ｐｔ）等をCVD法あるいはALD(Atomic Layer Deposition)法により、下部電極シリンダー３７の短辺の３分の１ほどの膜厚で堆積する。その後、隣接するセルの下部電極を分離するため、一旦、たとえばフォトレジストで埋め込み、シリンダー内部の下部電極部分を保護した状態で、たとえばドライエッチングによりエッチバックすることで、シリコン窒化膜３２ａの上面に形成された容量下部電極３４ａを除去する。これにより、容量下部電極３４ａは、シリンダー内部にのみ残った状態となる。不要な容量下部電極３４ａの除去方法としては、エッチバックの代わりに、CMP法による研磨を用いてもよい。エッチバック後、あらかじめ埋設していたフォトレジストを除去する。これにより、容量下部電極３４ａの形成が完了する。
その後、図１２に示すように、容量絶縁膜３５、容量上部電極３６を形成する。容量絶縁膜３５としては、酸化アルミニウム（Ａｌ2Ｏ3）、酸化ハフニウム（ＨｆＯ）、五酸化タンタル（Ｔａ2Ｏ5）、ＢＳＴ（ＢａＳｒＴｉＯx）、ＳＴＯ（ＳｒＴｉＯx）等を、CVD法あるいはALD法により形成する。これら膜は、成膜直後には膜内に酸素欠損を多く含むため、そのままではリーク電流を所望の設計値以下、たとえば、１×１０-8 A/cm2 以下に抑えることはできない。そこで、成膜後に酸素あるいはオゾン雰囲気中において熱処理することが望ましい。容量上部電極３６については、容量下部電極３４と同様の方法により作成することができる。
以上の説明は、ＤＲＡＭ容量としてMIM（Metal Insulator Metal）構造キャパシタを想定した場合であるが、この他に、下部電極として、たとえば多結晶シリコン膜を用いるMIS（Metal Insulator Semiconductor）構造を用いてもよい。その場合、下部電極の上に容量絶縁膜を成膜するに先立ち、下部電極となる多結晶シリコン膜をあらかじめ熱窒化して、界面での低誘電率層の形成を最小限に抑えることが望ましい。
以上の工程は、ＰＣＲＡＭアレイ領域に対しても同時に行われることから、図１２に示すように、ＰＣＲＡＭアレイ領域にも、ＤＲＡＭアレイ領域と同じ構造を有するキャパシタが形成されることになる。
次に、図１３に示すように、カルコゲナイド素子を形成する。まず、ＤＲＡＭ容量部の上部電極３６を形成した後、半導体基板１の全面にシリコン酸化膜３８を堆積する。次に、ＰＣＲＡＭアレイ領域を開口するためにフォトリソグラフィ技術とドライエッチング技術とを適用して、ＰＣＲＡＭアレイ領域に形成されたシリコン酸化膜３８を除去する。このとき、あらかじめＤＲＡＭ容量部の上部電極３６の下に形成したシリコン窒化膜３２ｃをストッパーとすることで、下地の層間絶縁膜３２ｂが過度に削れることを防ぐことができる。
次に、露出されたＰＣＲＡＭアレイ領域の上部電極３６およびその下の容量絶縁膜３５を、ドライエッチング技術により除去することで、先にＤＲＡＭ容量下部電極３４ａと同時に形成したカルコゲナイド素子の下部電極３４ｂを露出させる。
この後、半導体基板１の全面にカルコゲナイド膜３９として、たとえばＧｅ2Ｓｂ2Ｔｅ5を膜厚５０ｎｍから２００ｎｍの範囲で、さらに、上部電極４０として、たとえばタングステン膜を膜厚１００ｎｍ、各々、たとえばスパッタ法により堆積する。次に、フォトリソグラフィ技術とドライエッチング技術とを用いこれら２層の膜をパターニングすることで、図２（ａ）に示したようなカルコゲナイド素子CDNが形成される。カルコゲナイド膜３９には、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、セレン（Ｓｅ）等の元素のうちいずれか２つ以上を含む材料を用いてもよい。
次に、図１４に示すように、半導体基板１の全面に層間絶縁膜４１として、たとえばプラズマ成膜によるシリコン酸化膜を堆積する。このとき、図１３に示したシリコン酸化膜３８を加工した段差を解消するために、たとえば、CMP法により研磨することで表面を平坦化することができる。
さらに、第２層配線４３が形成され、第２層配線４３と容量上部電極３６あるいは第１層配線（ビット線）２５ｂとの間は接続孔４２を介して接続される。第２層配線４３は、たとえば窒化チタン（ＴｉＮ）、アルミニウム（Ａｌ）および窒化チタンの積層体を用いることができ、接続孔４２は、チタン（Ｔｉ）、窒化チタンおよびタングステンの積層体を用いることができる。なお、第２層配線４３の上にはさらに層間絶縁膜を介して第３層配線あるいはそれ以上の配線層を有してもよいが、ここでは説明を省略する。
図１５は、ＰＣＲＡＭのワード線方向に沿った断面図であり、図１３に示した工程に対応している。カルコゲナイド膜３９とＰＣＲＡＭ_上部電極４０とがワード線と直交する方向に配置されている。このとき、ＰＣＲＡＭ_下部電極３４ｂとカルコゲナイド膜３９とはできる限り小面積で接触することが望ましく、ここでは、シリンダー形状のＰＣＲＡＭ_下部電極３４ｂの一端でのみ接触している。これにより、効率的に発熱させることが可能となり、カルコゲナイド膜３９の相変化（結晶からアモルファス、およびその逆）速やかに行われる。
図１６は、本発明の第２の実施形態に係るメモリ装置の主要部を示す部分断面図である。本実施形態では、ＤＲＡＭ容量下部電極の製法および構造が、先に説明した第１の実施形態と異なる。すなわち、本実施形態では、ＤＲＡＭの容量下部電極３４ｃが支柱状であり、ＤＲＡＭの容量上部電極３６が支柱状の下部電極３４ｃの底面とほぼ同じ位置（つまり、層間絶縁膜３２ａの表面）にも形成される。したがって、図１３を用いて説明した方法により、ＰＣＲＡＭアレイ領域において上部電極３６を除去し、露出されたＤＲＡＭ下部電極３４ｃの表面にカルコゲナイド膜３９を形成したとしても、上部電極３６による電気的短絡によりビット毎の分離ができない。つまり、ＤＲＡＭの容量下部電極３４ｃをＰＣＲＡＭ下部電極として活用することができない。そこで、本実施形態では、ＰＣＲＡＭアレイ領域において、下部電極３４ｃをプラグ３４ｄとして用い、その上部のＤＲＡＭ容量絶縁膜３５およびＤＲＡＭ上部電極３６の一部を除去することでカルコゲナイド素子下部電極４６との接続を行うものである。
まず、本発明の第１の実施形態の図１０までと同様な工程によってビット線２５およびその上層の層間絶縁膜２６が形成される。次に、第１の実施形態の図１１に示した手順と同様の手順により、容量シリンダーを開口する。しかる後、容量下部電極３４ｃを形成する。容量下部電極３４ｃにはたとえば窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタンアルミ（ＴｉＡｌＮ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、白金（Ｐｔ）等を、容量シリンダーを埋設できる厚さだけ、たとえばCVD法により堆積する。次に、たとえば、CMP法により埋設した下部電極材料を研磨する。次に、容量シリンダー形成用のシリコン絶縁膜３２ｂを、たとえばウエットエッチング法により除去し、容量下部電極３４ｃの側面を露出させる。このとき、シリコン絶縁膜３２ｂの下にあらかじめ設けられたシリコン窒化膜３２ａがウエットエッチングのストッパーの役目を果たし、下部の層間絶縁膜２６が過度にエッチングされることを防ぐ。
その後、ＤＲＡＭ容量絶縁膜３５およびＤＲＡＭ容量上部電極３６を、第１の実施形態と同様な材料、方法により形成する。さらに、これらの上に、新たな層間絶縁膜３８を堆積し、ＤＲＡＭ容量部の段差を平坦化する。
これにより、ＤＲＡＭアレイ領域及びＰＣＲＡＭアレイ領域には、互いに同じ構造を有するキャパシタが形成されることになる。
次に、ＰＣＲＡＭアレイ領域において、層間絶縁膜３８にフォトリソグラフィ技術とドライエッチング技術とを用い、接続孔４４を開口する。通常、下部電極３４ｃの短辺方向は最小加工寸法に等しいことから、図１６には示していないが、これと直交する方向では接続孔４４と下部電極３４ｃの短辺の寸法とは同等となる。したがって、接続孔４４の内部に側壁４５を設けることで、接続孔４４を確実に下部電極３４ｃの上部に開口させる。
次に、側壁４５を形成した接続孔４４の内部にＰＣＲＡＭ下部電極４６となるメタル、あるいはその窒化物を、たとえばCVD法により堆積し、さらに、たとえばCMP法により研磨することでプラグ形状のＰＣＲＡＭ下部電極４６を構築する。
次に、カルコゲナイド膜３９、および上部電極４０（ソース線）を、たとえばスパッタ法により夫々所望の膜厚だけ堆積し、フォトリソグラフィ技術とドライエッチング技術とを用いてパターニングする。
なお、ＰＣＲＡＭ下部電極４６、カルコゲナイド膜３９、および上部電極４０については、第１の実施形態と同じであることから、ここでは説明を省略する。
図１７は、本発明の第３の実施形態に係るメモリ装置の主要部を示す部分断面図である。本実施形態においては、ＤＲＡＭ容量の形成方法として、CUB(Capacitor Under Bit-line)構造を採用している。したがって、ＤＲＡＭとＰＣＲＡＭとで共用するビット線５０は、容量部分を構築した後に形成される。また、ＰＣＲＡＭアレイ領域におけるカルコデナイド素子の形成方法については、第１の実施形態に同じである。本実施形態では、ＰＣＲＡＭの選択トランジスタＴ２から見たビット線とソース線の関係が逆になる。つまり、ＰＣＲＡＭ上部電極がセンスアンプＳＡを介してＤＲＡＭのビット線に接続される。また、ＰＣＲＡＭの相変化型素子の下部に、ビット線ではなくソース線が配置されることになる。
次に、図１８乃至図２１を参照しながら、本発明の第４の実施形態について詳細に説明する。
まず、本発明の第１の実施形態の図１から図１２までと同様な工程によってトランジスタ層ＬＴ及び容量層ＬＣを順次構築する。次に、図１８に示すように、容量層ＬＴが形成された半導体基板１の全面に層間絶縁膜５１としてシリコン酸化膜（TEOS酸化膜）をCVD法により形成し、さらにこの表面をCMP法により研磨して平坦化する。層間絶縁膜５１の膜厚は、たとえば２００ｎｍ程度にすることができる。
次に、図１９に示すように、ＰＣＲＡＭアレイ領域において、層間絶縁膜５１にカルコゲナイド素子形成用の開口５２をフォトリソグラフィ技術とドライエッチング技術とを用いて形成する。この開口５２は上部電極３６を貫通しているが、容量絶縁膜３５を貫通してはいない。その後、開口５２の内部に側壁５３を形成する。これにより、カルコゲナイド素子と容量上部電極３６との接触を防ぐことができ、前述のフォトリソグラフィ技術で得られた開口径をさらに縮小することも可能となる。
次に、図２０に示すように、側壁５３が形成された開口５２の内部にカルコゲナイド膜５４として、たとえばＧｅ２Ｓｂ２Ｔｅ５をスパッタ法により形成する。カルコゲナイド膜５４は開口５２の内部にのみ残し、層間絶縁膜５１の表面に堆積した余分なカルコゲナイド膜５４は、たとえばCMP法により研磨して除去される。
次に、図２１に示すように、カルコゲナイド膜５４の上面を含む層間絶縁膜５１の表面にカルコゲナイド素子の上部電極５５として、たとえば膜厚が１００ｎｍ程度のタングステン膜をスパッタ法により堆積する。次に、フォトリソグラフィ技術とドライエッチング技術を用いて上部電極５５をパターニングすることで、図２（ａ）に示したようなカルコゲナイド素子CNDが形成される。
次に、半導体基板１の全面に層間絶縁膜４１としてシリコン酸化膜をたとえばプラズマ成膜により堆積し、さらにシリコン酸化膜の段差を解消するために、シリコン酸化膜の表面をCMP法により研磨して平坦化する。さらに、接続孔４２及び第２配線層４３を形成し、第２配線層４３と容量上部電極３６との間、あるいは第２配線層４３と第１配線層（ビット線）２５ｂとの間を接続孔４２で接続する。
こうして製造されたＰＣＲＡＭは、カルコゲナイド膜５４と下部電極３４ｂとの間に容量絶縁膜３５が介在しているため、電流が流れず、カルコゲナイド膜５４の相状態を変化させることはできない。しかし、容量絶縁膜３５に所定の電界を印加することで容量絶縁膜３５が絶縁破壊し、超微細穴（ピンホール）が形成されることから、容量絶縁膜３５の電気的導通を得ることができ、カルコゲナイド素子の相変化が可能となる。この場合、カルコゲナイド膜５４内の電流経路が分散せず、電流がピンホールに集中することから、カルコゲナイド膜５４の相変化を効率的に実現させることが可能となる。なお、容量絶縁膜の材料の選択によっては、ピンホールを形成するための特別な工程を不要にすることも可能である。
図２２は、本発明の第５の実施形態に係るメモリ装置の主要部を示す部分断面図である。本実施形態が上述した第４の実施形態と異なる点は、カルコゲナイド素子形成用の開口５２の内部のみならず、層間絶縁膜５１の表面にもカルコゲナイド膜５４が形成されている点にある。そして、カルコゲナイド膜５４が上部電極５４と共にフォトリソグラフィ技術とドライエッチング技術を用いてパターニングされることで、図２（ａ）に示したようなカルコゲナイド素子CNDが形成される。
このように、本実施形態によれば、上述した第４の実施形態による発明の効果に加えて、カルコゲナイド膜５４を埋設する工程、たとえば、CMP法により余分なカルコゲナイド膜を除去する工程を省略することが可能となる。また、カルコゲナイド膜５４を直接加工しないことから、カルコゲナイド膜５４に加わるダメージを低減することも可能となる。
図２３は、本発明の第６の実施形態に係るメモリ装置の主要部を示す部分断面図である。本実施形態は、上述した第２の実施形態の変形例であり、第２の実施形態と異なる点は、接続孔４４が容量絶縁膜３５を貫通しておらず、下部電極３４ｄとの間に容量絶縁膜３５が介在している点にある。容量絶縁膜３５に所定の電流を流し電界を印加することで容量絶縁膜３５が絶縁破壊し、超微細穴（ピンホール）が形成されることから、容量絶縁膜３５の電気的導通を得ることができ、カルコゲナイド素子を相変化させることが可能となる。つまり、第４及び第５の実施形態と同様、容量絶縁膜に形成されたピンホールを利用してカルコゲナイド素子に流れる電流を集中させる方式を採用するものである。
本実施形態によるメモリ装置の製造方法は次の通りである。まず、図２３に示すように、層間絶縁膜３８に開口５２を形成する。この開口５２は容量上部電極３６を貫通してはいるが、容量絶縁膜３５を貫通してはいない。その後、開口５２の内部に側壁５３を形成し、さらにその内部にカルコゲナイド膜５４を埋設する。このとき層間絶縁膜３８の表面に堆積した余分なカルコゲナイド膜５４は、たとえばCMP法により研磨して除去される。次に、カルコゲナイド膜５４の上面を含む層間絶縁膜３８の表面に上部電極５５として、たとえば膜厚が１００ｎｍのタングステン膜をスパッタ法により堆積する。次に、フォトリソグラフィ技術とドライエッチング技術を用いて上部電極５５をパターニングすることで、図２（ａ）に示したようなカルコゲナイド素子CNDが形成される。その後の工程は、第４の実施形態において図２１を参照しながら説明した通りであるため、ここでの説明は省略する。
図２４は、本発明の第７の実施形態に係るメモリ装置の主要部を示す部分断面図である。本実施形態は、上述した第６の実施形態の変形例であり、接続孔５１の内部のみならず、層間絶縁膜３８の表面にもカルコゲナイド膜５４が形成されている点にある。カルコゲナイド膜５４が上部電極５４と共にフォトリソグラフィ技術とドライエッチング技術を用いてパターニングされることで、図２（ａ）に示したようなカルコゲナイド素子CNDが形成される。本実施形態においても、カルコゲナイド膜５４を直接加工する必要がないことから、カルコゲナイド膜５４に加わるダメージを低減することが可能となる。
本発明は、以上の実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲内で種々の変更を加えることが可能であり、それらも本発明の範囲に包含されるものであることは言うまでもない。
本発明は、ＤＲＡＭとＰＣＲＡＭ（不揮発メモリ）とを同一チップ上に平面的に混載する場合に用いる半導体装置に特に好適に用いられる。
本発明の第１の実施形態に係るメモリ装置の構成を示す配線図。 （ａ）及び（ｂ）はそれぞれ、図１のメモリ装置のＰＣＲＡＭ及びＤＲＡＭのメモリセルを示す平面図。 図２のメモリ装置のＡ−Ａ'及びＢ−Ｂ'断面図。 （ａ）及び（ｂ）はそれぞれ、図１のメモリ装置の製造における工程段階を示す断面図。 （ａ）及び（ｂ）はそれぞれ、図１のメモリ装置の製造における工程段階を示す断面図。 （ａ）及び（ｂ）はそれぞれ、図１のメモリ装置の製造における工程段階を示す断面図。 図１のメモリ装置の製造における工程段階を示す断面図。 図１のメモリ装置の製造における工程段階を示す断面図。 図１のメモリ装置の製造における工程段階を示す断面図。 図１のメモリ装置の製造における工程段階を示す断面図。 図１のメモリ装置の製造における工程段階を示す断面図。 図１のメモリ装置の製造における工程段階を示す断面図。 図１のメモリ装置の製造における工程段階を示す断面図。 図１のメモリ装置の製造における工程段階を示す断面図。 図１３の工程段階と同じ工程段階における別の断面図。 本発明の第２の実施形態に係るメモリ装置の主要部を示す部分断面図。 本発明の第３の実施形態に係るメモリ装置の主要部を示す部分断面図。 本発明の第４の実施形態に係るメモリ装置の主要部を示す部分断面図。 本発明の第４の実施形態に係るメモリ装置の主要部を示す部分断面図。 本発明の第４の実施形態に係るメモリ装置の主要部を示す部分断面図。 本発明の第４の実施形態に係るメモリ装置の主要部を示す部分断面図。 本発明の第５の実施形態に係るメモリ装置の主要部を示す部分断面図。 本発明の第６の実施形態に係るメモリ装置の主要部を示す部分断面図。 本発明の第７の実施形態に係るメモリ装置の主要部を示す部分断面図。
符号の説明
１：半導体基板
２、３：ｐ型ウェル
４：ｎ型ウェル
５：ディープウェル
６：素子分離領域
７：浅溝
８：閾値電圧調整層
９：ゲート絶縁膜
１０ａ：多結晶シリコン膜
１０ｂ：タングステン膜
１１：ゲート電極（ワード線）
１２：シリコン窒化膜
１３：半導体領域
１３ｂ：高濃度の半導体領域
１４ａ：低濃度不純物領域
１４ｂ：高濃度不純物領域
１５：シリコン窒化膜
１７：絶縁膜
１８：メモリセルコンタクト
１９：プラグ
２０：絶縁膜
２１：メモリセルコンタクト
２２：プラグ
２３：絶縁膜
２４：接続孔
２５：ビット線
２６：絶縁膜
２７：ハードマスク
２８：接続孔
２９：接続孔
３０：タングステン膜
３１：プラグ
３２：絶縁膜
３３：シリンダー
３４：容量下部電極
３５：容量絶縁膜
３６：容量上部電極
３７：下部電極シリンダー
３８：シリコン酸化膜
３９：カルコゲナイド膜
４０：上部電極
４１：層間絶縁膜
４２：接続孔
４３：第２層配線
４４：接続孔
４５：側壁
４６：カルコゲナイド素子下部電極
５０：ビット線
５１：層間絶縁膜
５２：カルコゲナイド素子形成用の開口
５３：側壁
５４：カルコゲナイド膜
５５：カルコゲナイド素子の上部電極

Claims (13)

  1. ＤＲＡＭと相変化型メモリ（ＰＣＲＡＭ）とを混載したメモリ装置であって、
    ＤＲＡＭ用ビット線と、前記ＤＲＡＭ用ビット線と共通の導電層に形成されたＰＣＲＡＭ用ビット線と、前記ＤＲＡＭ用ビット線と前記ＰＣＲＡＭのビット線との間に接続されたセンスアンプと、
    前記ＤＲＡＭ用ビット線の上層に設けられた容量素子と、前記ＰＣＲＡＭ用ビット線の上層に設けられた相変化型素子とをさらに備え、前記容量素子の下部電極と前記相変化型メモリ素子の下部電極とが共通の導電層に形成されており、
    前記相変化型素子の前記下部電極は、前記容量素子の前記下部電極と共通のパターン形状に形成されており、少なくとも前記容量素子の上部電極に対応する導電層の一部が除去されて相変化材料が形成されているメモリ装置。
  2. ＤＲＡＭと相変化型メモリ（ＰＣＲＡＭ）とを混載したメモリ装置であって、
    ＤＲＡＭ用ビット線と、前記ＤＲＡＭ用ビット線と共通の導電層に形成されたＰＣＲＡＭ用ビット線と、前記ＤＲＡＭ用ビット線と前記ＰＣＲＡＭのビット線との間に接続されたセンスアンプと、
    前記ＤＲＡＭ用ビット線の上層に設けられた容量素子と、前記ＰＣＲＡＭ用ビット線の上層に設けられた相変化型素子とをさらに備え、前記容量素子の下部電極と前記相変化型メモリ素子の下部電極とが共通の導電層に形成されており、
    前記相変化型素子の前記下部電極は、前記容量素子の前記下部電極と共通のプラグ状の電極として形成されており、少なくとも前記容量素子の上部電極に対応する導電層の一部が除去されて相変化材料が形成されているメモリ装置。
  3. 前記ＰＣＲＡＭの相変化型素子の上層に設けられたＰＣＲＡＭ用ソース線をさらに備える、請求項１又は２に記載のメモリ装置。
  4. ＤＲＡＭと相変化型メモリ（ＰＣＲＡＭ）とを混載したメモリ装置を製造する方法であって、
    ＤＲＡＭ用ビット線とＰＣＲＡＭ用ビット線とを共通の導電層に形成する工程と、センスアンプを介して前記ＤＲＡＭ用ビット線と前記ＰＣＲＡＭ用ビット線とを接続する工程と、
    前記ＤＲＡＭ用ビット線の上層に容量素子を形成するとともに、前記ＰＣＲＡＭ用ビット線の上層に相変化型素子を形成する工程とを備え、前記容量素子の下部電極と前記相変化型素子の下部電極とを共通の導電層に形成し、
    前記相変化型素子の前記下部電極を、前記容量素子の前記下部電極と共通のパターン形状に形成し、少なくとも前記容量素子の上部電極に対応する導電層の一部を除去して、相変化材料を堆積するメモリ装置の製造方法。
  5. ＤＲＡＭと相変化型メモリ（ＰＣＲＡＭ）とを混載したメモリ装置を製造する方法であって、
    ＤＲＡＭ用ビット線とＰＣＲＡＭ用ビット線とを共通の導電層に形成する工程と、センスアンプを介して前記ＤＲＡＭ用ビット線と前記ＰＣＲＡＭ用ビット線とを接続する工程と、
    前記ＤＲＡＭ用ビット線の上層に容量素子を形成するとともに、前記ＰＣＲＡＭ用ビット線の上層に相変化型素子を形成する工程とを備え、前記容量素子の下部電極と前記相変化型素子の下部電極とを共通の導電層に形成し、
    前記相変化型素子の前記下部電極と、前記容量素子の前記下部電極と共通のプラグ状の電極として形成し、少なくとも前記容量素子の上部電極に対応する導電層の一部を除去して相変化材料を堆積するメモリ装置の製造方法。
  6. ＤＲＡＭと相変化型メモリ（ＰＣＲＡＭ）とを混載したメモリ装置の製造方法であって、
    ＤＲＡＭアレイ領域とＰＣＲＡＭアレイ領域の両方にトランジスタ層を略同一の工程にて形成するトランジスタ層形成工程と、
    前記トランジスタ層の上層であって前記ＤＲＡＭアレイ領域と前記ＰＣＲＡＭアレイ領域の両方に容量下部電極、容量絶縁膜及び容量上部電極が順に積層された構造を有する容量層を略同一の工程にて形成する容量層形成工程と、
    少なくとも前記ＰＣＲＡＭアレイ領域内の前記容量上部電極を部分的に除去する相変化材料形成領域確保工程と、
    少なくとも前記容量上部電極が除去された領域に相変化材料を形成する相変化材料形成工程を備えるメモリ装置の製造方法。
  7. 前記相変化材料形成領域確保工程の前に、前記容量層の上層に層間絶縁膜を形成する層間絶縁膜形成工程をさらに備え、
    前記相変化材料形成領域確保工程は、少なくとも前記ＰＣＲＡＭアレイ領域内の前記容量上部電極を前記層間絶縁膜と共に部分的に除去して前記下部電極を埋設するための開口を形成する工程であり、
    前記相変化材料形成工程は、少なくとも前記開口の内部に前記相変化材料を埋設する工程である、請求項６に記載のメモリ装置の製造方法。
  8. 前記相変化材料形成工程の前に、前記開口の内部に側壁を形成する側壁形成工程をさらに備える、請求項７に記載のメモリ装置の製造方法。
  9. 前記相変化材料形成工程は、前記開口の内部のみならず前記層間絶縁膜の表面にも前記相変化材料を形成する工程である、請求項７又は８に記載のメモリ装置の製造方法。
  10. 前記相変化材料の表面に前記ＰＣＲＡＭの上部電極を形成する上部電極形成工程と、
    前記ＰＣＲＡＭの上部電極を前記容量絶縁膜と共に所定の形状にパターニングするパターニング工程をさらに備える、請求項９に記載のメモリ装置の製造方法。
  11. 前記相変化材料形成領域確保工程は、前記ＰＣＲＡＭアレイ領域内の前記容量上部電極と共に前記容量絶縁膜を部分的に除去して前記容量下部電極を露出させる工程を含み、
    前記相変化材料形成工程は、少なくとも前記容量下部電極の露出部分に前記相変化材料を形成する工程を含む、請求項６乃至１０のいずれか一項に記載のメモリ装置の製造方法。
  12. 前記相変化材料形成領域確保工程は、前記ＰＣＲＡＭアレイ領域内の前記容量上部電極を部分的に除去して前記容量絶縁膜を露出させる工程を含み、
    前記相変化材料形成工程は、少なくとも前記容量絶縁膜の露出部分に前記相変化材料を形成する工程を含む、請求項６乃至１０のいずれか一項に記載のメモリ装置の製造方法。
  13. 前記相変化材料と前記容量下部電極との間に位置する前記容量絶縁膜に、ピンホールを形成するピンホール形成工程をさらに備える、請求項１２に記載のメモリ装置の製造方法。
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