[go: up one dir, main page]

KR102702995B1 - 이종의 메모리 소자들을 포함하는 집적회로 소자 및 그 제조 방법 - Google Patents

이종의 메모리 소자들을 포함하는 집적회로 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR102702995B1
KR102702995B1 KR1020160162915A KR20160162915A KR102702995B1 KR 102702995 B1 KR102702995 B1 KR 102702995B1 KR 1020160162915 A KR1020160162915 A KR 1020160162915A KR 20160162915 A KR20160162915 A KR 20160162915A KR 102702995 B1 KR102702995 B1 KR 102702995B1
Authority
KR
South Korea
Prior art keywords
region
substrate
memory cell
integrated circuit
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020160162915A
Other languages
English (en)
Other versions
KR20180062812A (ko
Inventor
김성우
서기석
이재규
고관협
홍형선
황유상
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020160162915A priority Critical patent/KR102702995B1/ko
Priority to US15/826,031 priority patent/US10468103B2/en
Priority to CN201711234913.XA priority patent/CN108133936B/zh
Publication of KR20180062812A publication Critical patent/KR20180062812A/ko
Priority to US16/533,143 priority patent/US10777276B2/en
Priority to US16/936,917 priority patent/US11482285B2/en
Application granted granted Critical
Publication of KR102702995B1 publication Critical patent/KR102702995B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0009—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a DRAM cell
    • G11C14/0036—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a DRAM cell and the nonvolatile element is a magnetic RAM [MRAM] element or ferromagnetic cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0009—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a DRAM cell
    • G11C14/0045—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a DRAM cell and the nonvolatile element is a resistive RAM element, i.e. programmable resistors, e.g. formed of phase change or chalcogenide material
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • G11C14/0081—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell and the nonvolatile element is a magnetic RAM [MRAM] element or ferromagnetic cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • G11C14/009—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell and the nonvolatile element is a resistive RAM element, i.e. programmable resistors, e.g. formed of phase change or chalcogenide material
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Layout of the interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/10—Integrated device layouts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • General Engineering & Computer Science (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Abstract

집적회로 소자는 싱글 칩을 구성하는 하나의 기판과, 기판 상의 서로 이격된 영역에 배치되고 서로 다른 구조를 가지는 복수의 메모리 셀을 포함한다. 집적회로 소자를 제조하기 위하여, 기판 중 제1 영역에서 기판 내에 배치되는 복수의 제1 워드 라인과, 기판 중 제2 영역에서 기판 내에 또는 기판 상에 배치되는 복수의 제2 워드 라인을 형성한다. 제1 영역에서 복수의 제1 워드 라인 상에 복수의 커패시터를 형성한다. 제2 영역에서 복수의 제2 워드 라인 위에 복수의 소스 라인을 형성한다. 제1 영역 및 제2 영역에서 복수의 커패시터 및 복수의 소스 라인을 덮는 절연막을 형성한다. 제2 영역에서 기판의 상면으로부터 제1 수직 거리만큼 이격된 위치에 가변 저항 구조체를 형성한다.

Description

이종의 메모리 소자들을 포함하는 집적회로 소자 및 그 제조 방법 {Integrated circuit device including different kind of memory devices and method of manufacturing the same}
본 발명의 기술적 사상은 집적회로 소자 및 그 제조 방법에 관한 것으로, 특히 하나의 칩에 서로 다른 종류의 메모리 소자들을 포함하는 집적회로 소자 및 그 제조 방법에 관한 것이다.
최근, 스마트 폰과 같은 전자 장치들의 보급이 급속화되고, 상기 전자 장치와 연동되어 다양한 기능을 수행하는 복수 개의 개별 반도체 칩들을 하나의 패키지로 집적한 SiP (system in package) 모듈 및 이를 활용한 웨어러블(wearable) 디바이스의 개발 및 보급이 증가하고 있다. 이에 따라, 서로 다른 제품의 기능을 상호 보완하거나 강화하기 위하여 CoC (chip on chip) 본딩 방식, CoW (chip on wafer) 본딩 방식, WoW (wafer on wafer) 본딩 방식 등과 같이 반도체 칩을 3 차원으로 적층하는 기존의 3 차원 패키징 방식이 이용되어 왔다. 그러나, 융합 기술이 다양한 분야에 보편적으로 활용되면서 IT (intelligent technology)의 융복합화, 지능화, 네트워크화, 및 기기들의 소형화가 더욱 요구되고, 이와 더불어 기존의 3 차원 패키징 방식으로는 대응할 수 없는 다양한 기능을 가지는 반도체 칩의 개발이 요구되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 IT 기술의 융복합화, 지능화, 네트워크화, 및 기기들의 소형화 요구에 부응하는 다양한 기능의 디바이스를 패키징 기술 없이 구현할 수 있는 구조를 가지는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 기존의 패키징 기술을 이용하지 않고 IT 기술의 융복합화, 지능화, 네트워크화, 및 기기들의 소형화 요구에 부응하는 다양한 기능의 디바이스를 구현할 수 있는 집적회로 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 싱글 칩을 구성하는 하나의 기판과, 상기 기판 상의 서로 이격된 영역에 배치되고 서로 다른 구조를 가지는 복수의 메모리 셀을 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 기판의 제1 영역 상에 배치되고 제1 타입의 제1 메모리 셀을 포함하는 제1 메모리 셀 어레이 영역을 가지는 제1 메모리 소자와, 상기 기판의 상기 제1 영역으로부터 이격된 제2 영역 상에 배치되고 상기 제1 타입과 다른 제2 타입의 제2 메모리 셀을 포함하는 제2 메모리 셀 어레이 영역을 가지는 제2 메모리 소자와, 상기 기판의 상기 제1 영역 및 상기 제2 영역으로부터 이격된 제3 영역 상에 배치되고 상기 제1 메모리 셀 어레이 영역과 상기 제2 메모리 셀 어레이 영역과의 사이의 전기적 연결이 가능하도록 구성된 복수의 도전 라인을 포함하는 인터페이스 영역을 포함한다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서는 제1 영역 및 제2 영역을 가지는 기판 중 상기 제1 영역에서 상기 기판 내에 배치되는 복수의 제1 워드 라인과, 상기 제2 영역에서 상기 기판 내에 또는 상기 기판 상에 배치되는 복수의 제2 워드 라인을 형성한다. 상기 제1 영역에서 상기 복수의 제1 워드 라인 상에 복수의 커패시터를 형성한다. 상기 제2 영역에서 상기 복수의 제2 워드 라인 위에 복수의 소스 라인을 형성한다. 상기 제1 영역 및 상기 제2 영역에서 상기 복수의 커패시터 및 상기 복수의 소스 라인을 덮는 절연막을 형성한다. 상기 제2 영역에서 상기 기판의 상면으로부터 제1 수직 거리만큼 이격된 위치에 배치되는 가변 저항 구조체를 형성한다.
본 발명의 기술적 사상에 의한 집적회로 소자에 의하면, 하나의 칩을 이용하여 대량의 데이터를 효율적으로 전송할 수 있는 시스템을 제공할 수 있다.
본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법에 따르면, 기존의 패키징 기술을 이용하지 않고 IT 기술의 융복합화, 지능화, 네트워크화, 및 기기들의 소형화 요구에 부응하는 다양한 기능의 디바이스를 구현할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 개략적인 구성을 예시한 평면도이다.
도 2는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제1 메모리 소자의 예시적인 구성을 설명하기 위한 블록도이다.
도 3 내지 도 8은 각각 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 메모리 셀 어레이를 구성할 수 있는 예시적인 단위 메모리 셀의 등가 회로도이다.
도 9는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 10은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 구성하는 가변 저항 구조체의 예시적인 구조를 설명하기 위한 단면도이다.
도 11은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 12는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 13은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 14a 내지 도 14c는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
이하, 첨부 도면을 참조하여 본 발명의 기술적 사상에 의한 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(10)의 개략적인 구성을 예시한 평면도이다.
집적회로 소자(10)는 싱글 칩을 구성하는 하나의 기판(12)과, 각각 기판(12) 상의 서로 이격된 영역에 배치되는 복수의 메모리 셀 영역(24A, 24B, 24C, 24D)을 포함한다. 복수의 메모리 셀 영역(24A, 24B, 24C, 24D) 중 적어도 2 개의 메모리 셀 영역은 서로 다른 구조를 가지는 단위 메모리 셀로 이루어질 수 있다.
일부 실시예들에서, 복수의 메모리 셀 영역(24A, 24B, 24C, 24D)은 각각 DRAM (dynamic random access memory)의 메모리 셀 영역, MRAM (magnetic RAM) 메모리 셀 영역, SRAM (static RAM) 메모리 셀 영역, PRAM (phase change RAM) 메모리 셀 영역, RRAM (resistance RAM) 메모리 셀 영역, 및 FRAM (ferroelectric RAM) 메모리 셀 영역 중에서 선택되는 어느 하나의 영역일 수 있다. 복수의 메모리 셀 영역(24A, 24B, 24C, 24D)은 각각 DRAM 메모리 셀, MRAM 메모리 셀, SRAM 메모리 셀, PRAM 메모리 셀, RRAM 메모리 셀, 및 FRAM 메모리 셀 중에서 선택되는 어느 한 종류의 메모리 셀로 이루어지는 영역일 수 있다.
복수의 메모리 셀 영역(24A, 24B, 24C, 24D) 중 적어도 2 개의 메모리 셀 영역(24A, 24B, 24C, 24D)은 서로 다른 종류의 메모리 셀 영역일 수 있다. 일부 실시예들에서, 복수의 메모리 셀 영역(24A, 24B, 24C, 24D) 중 어느 하나의 메모리 셀 영역은 휘발성 메모리 소자를 구성하고, 복수의 메모리 셀 영역(24A, 24B, 24C, 24D) 중 다른 하나의 메모리 셀 영역은 비휘발성 메모리 소자를 구성할 수 있다. 다른 일부 실시예들에서, 복수의 메모리 셀 영역(24A, 24B, 24C, 24D) 중 어느 하나의 메모리 셀 영역은 트랜지스터 및 커패시터를 가지는 단위 메모리 셀을 포함하고, 복수의 메모리 셀 영역(24A, 24B, 24C, 24D) 중 다른 하나의 메모리 셀 영역은 스위칭 소자 및 가변 저항을 가지는 단위 메모리 셀을 포함할 수 있다.
예를 들면, 복수의 메모리 셀 영역(24A, 24B, 24C, 24D) 중 어느 하나의 메모리 셀 영역은 복수의 DRAM 메모리 셀을 포함하는 DRAM 소자를 구성하고, 복수의 메모리 셀 영역(24A, 24B, 24C, 24D) 중 다른 하나의 메모리 셀 영역은 복수의 MRAM 메모리 셀을 포함하는 MRAM 소자를 구성할 수 있다.
복수의 메모리 셀 영역(24A, 24B, 24C, 24D)의 주위에는 복수의 주변회로 영역(40)이 배치될 수 있다. 복수의 주변회로 영역(40)은 서로 이격된 복수의 국부 주변 회로 영역(42A, 42B, 42C, 42D)을 포함할 수 있다. 복수의 국부 주변 회로 영역(42A, 42B, 42C, 42D)은 복수의 메모리 셀 영역(24A, 24B, 24C, 24D)을 구동하는 데 필요한 주변 회로들, 예를 들면 복수의 메모리 셀 영역(24A, 24B, 24C, 24D)에 정보를 입력하거나 복수의 메모리 셀 영역(24A, 24B, 24C, 24D)으로부터의 출력을 제어하기 위한 다양한 회로들이 배치되는 코어 영역 또는 주변회로 영역 (이하, 단지 "주변회로 영역"이라 함)일 수 있다.
메모리 셀 영역(24A) 및 국부 주변회로 영역(42A)은 제1 메모리 소자(ME1)를 구성하고, 메모리 셀 영역(24B) 및 국부 주변회로 영역(42B)은 제2 메모리 소자(ME2)를 구성하고, 메모리 셀 영역(24C) 및 국부 주변회로 영역(42C)은 제3 메모리 소자(ME3)를 구성하고, 메모리 셀 영역(24D) 및 국부 주변회로 영역(42D)은 제4 메모리 소자(ME4)를 구성할 수 있다. 제1 내지 제4 메모리 소자(ME1, ME2, ME3, ME4) 중 적어도 2 개의 메모리 소자는 서로 다른 타입의 메모리 셀을 포함하는 서로 다른 종류의 메모리 소자일 수 있다. 예를 들면, 제1 내지 제4 메모리 소자(ME1, ME2, ME3, ME4)는 각각 DRAM 소자, MRAM 소자, SRAM 소자, PRAM 소자, RRAM 소자, 및 FRAM 소자 중에서 선택되는 어느 한 종류의 소자이고, 제1 내지 제4 메모리 소자(ME1, ME2, ME3, ME4) 중 적어도 2 개의 메모리 소자는 DRAM 소자, MRAM 소자, SRAM 소자, PRAM 소자, RRAM 소자, 및 FRAM 소자 중에서 선택되는 서로 다른 소자를 구성할 수 있다.
제1 내지 제4 메모리 소자(ME1, ME2, ME3, ME4) 각각의 사이에는 이들 각각의 사이의 전기적 연결이 가능하도록 구성된 복수의 도전 라인(32)을 포함하는 인터페이스 영역(30)이 배치될 수 있다. 인터페이스 영역(30)에서 복수의 도전 라인(32)은 복수의 메모리 셀 영역(24A, 24B, 24C, 24D) 각각의 사이의 전기적 연결 및/또는 복수의 국부 주변 회로 영역(42A, 42B, 42C, 42D) 각각의 사이의 전기적 연결이 가능하도록 구성될 수 있다.
도 1에는 집적회로 소자(10)가 제1 내지 제4 메모리 소자(ME1, ME2, ME3, ME4)를 포함하고 인터페이스 영역(30)이 제1 내지 제4 메모리 소자(ME1, ME2, ME3, ME4) 각각의 사이에 위치하도록 배치된 예를 도시하였으나, 본 발명의 기술적 사상은 도 1에 예시한 바에 한정되지 않는다. 예를 들면, 집적회로 소자(10)는 2 개 이상의 메모리 소자들을 포함할 수 있으며, 메모리 소자들의 수는 특별히 제한되지 않는다. 또한, 도 1에는 제1 내지 제4 메모리 소자(ME1, ME2, ME3, ME4) 각각의 사이에 배치되는 인터페이스 영역(30)이 하나의 영역으로 연결된 구조를 가지는 것으로 도시하였으나, 본 발명의 기술적 사상은 도 1에 예시한 바에 한정되지 않는다. 예를 들면, 기판(12) 상에는 서로 이격되어 분리된 복수의 인터페이스 영역이 배치되고, 상기 복수의 인터페이스 영역에는 각각 적어도 하나의 도전 라인(32)이 포함될 수 있으며, 상기 복수의 인터페이스 영역은 제1 내지 제4 메모리 소자(ME1, ME2, ME3, ME4) 각각의 사이의 소정의 위치에 적절히 분포될 수 있다.
도 1에서, 복수의 국부 주변 회로 영역(42A, 42B, 42C, 42D)이 기판(12) 상의 복수의 메모리 셀 영역(24A, 24B, 24C, 24D) 각각의 주위에 배치되고, 복수의 국부 주변 회로 영역(42A, 42B, 42C, 42D)이 복수의 주변회로 영역(40) 내에서 서로 이격되어 배치된 예를 도시하였으나, 본 발명의 기술적 사상은 도 1에 예시한 바에 한정되지 않는다. 예를 들면, 제1 내지 제4 메모리 소자(ME1, ME2, ME3, ME4) 중 적어도 2 개의 메모리 소자에 포함되는 국부 주변회로들이 복수의 주변회로 영역(40) 내에서 선택되는 어느 하나의 국부 영역 내에 혼재되어 있을 수도 있다.
일부 실시예들에서, 제1 내지 제4 메모리 소자(ME1, ME2, ME3, ME4) 중 적어도 하나의 메모리 소자는 DRAM 소자일 수 있다.
도 2는 제1 메모리 소자(ME1)의 예시적인 구성을 설명하기 위한 블록도이다. 도 2에서는 제1 메모리 소자(ME1)가 DRAM 소자인 경우를 예로 들어 설명한다.
도 2를 참조하면, 제1 메모리 소자(ME1)는 메모리 셀 영역(24A)과 국부 주변 회로 영역(42A)을 포함할 수 있다. 메모리 셀 영역(24A)은 메모리 셀 어레이(26)를 포함할 수 있다. 국부 주변 회로 영역(42A)은 로우 디코더(52), 센스 앰프(54), 칼럼 디코더(56), 셀프 리프레쉬 제어 회로(58), 커맨드 디코더(60), MRS/EMRS (Mode Register Set/Extended Mode Register Set) 회로(62), 어드레스 버퍼(64), 및 데이터 입출력 회로(66)를 구비한다.
메모리 셀 어레이(26)에는 데이터를 저장하기 위한 복수의 메모리 셀이 로우(row) 방향과 칼럼(column) 방향으로 배열될 수 있다. 복수의 메모리 셀은 각각 셀 커패시터와 억세스 트랜지스터로 구성될 수 있다. 억세스 트랜지스터의 게이트는 로우 방향으로 배열된 복수의 워드 라인들 중 해당 워드 라인에 연결되고, 그 소스 및 드레인 중 하나는 칼럼 방향으로 배열되어 있는 비트 라인 또는 상보 비트 라인(/BL)에 연결되며, 그 소스 및 드레인 중 다른 하나는 셀 커패시터에 연결될 수 있다.
센스 앰프(54)는 메모리 셀의 데이터를 감지 증폭하고 메모리 셀로 데이터를 저장할 수 있다. 센스 앰프(54)는 메모리 셀 어레이(26)에 포함되는 비트 라인과 상보 비트 라인 사이에 연결되는 크로스-커플드(cross-coupled) 증폭기로 구현될 수 있다.
데이터 입출력 회로(66)를 통하여 입력된 데이터(DQ)는 어드레스 신호(ADD)에 기초하여 메모리 셀 어레이(26)에 기입되고, 어드레스 신호(ADD)에 기초하여 메모리 셀 어레이(26)로부터 독출된 데이터(DQ)는 데이터 입출력 회로(66)를 통하여 외부로 출력될 수 있다. 데이터가 기입 또는 독출될 메모리 셀을 지정하기 위하여 어드레스 신호(ADD)가 어드레스 버퍼(64)로 입력될 수 있다. 어드레스 버퍼(64)는 외부에서 입력되는 어드레스 신호(ADD)를 일시적으로 저장할 수 있다.
로우 디코더(52)는 데이터가 입력 또는 혹은 출력될 메모리 셀과 연결된 워드 라인을 지정하기 위하여 어드레스 버퍼(64)로부터 출력된 어드레스 신호(ADD) 중 로우 어드레스(row address)를 디코딩할 수 있다. 즉, 로우 디코더(52)는 데이터 기입 또는 독출 모드에서는 어드레스 버퍼(64)로부터 출력된 로우 어드레스를 디코딩하여 해당 워드 라인을 인에이블할 수 있다. 또한, 로우 디코더(52)는 셀프 리프레쉬 모드에서는 어드레스 카운터로부터 발생되는 로우 어드레스를 디코딩하여 해당 워드 라인을 인에이블할 수 있다.
칼럼 디코더(56)는 데이터가 입력 또는 출력될 메모리 셀과 연결된 비트 라인을 지정하기 위하여, 어드레스 버퍼(64)로부터 출력된 어드레스 신호(ADD) 중 칼럼 어드레스(column address)를 디코딩할 수 있다.
메모리 셀 어레이(26)는 로우 및 칼럼 어드레스에 의해 지정된 메모리 셀로부터 데이터를 출력하거나 메모리 셀로 데이터를 기입할 수 있다.
커맨드 디코더(60)는 외부로부터 인가되는 명령 신호(CMD)를 수신하고, 이 신호들을 디코딩하여 디코딩된 명령 신호, 예를 들면 셀프 리프레쉬 진입 명령, 셀프 리프레쉬 종료 명령을 내부적으로 발생할 수 있다.
MRS/EMRS 회로(62)는 제1 메모리 소자(ME1)의 동작 모드를 지정하기 위한 MRS/EMRS 명령 및 어드레스 신호(ADD)에 응답하여 내부의 모드 레지스터를 설정할 수 있다.
도 2에 도시되지는 않았지만, 제1 메모리 소자(ME1)는 클럭 신호를 발생하기 위한 클럭 회로, 외부로부터 인가되는 전원 전압을 수신하여 내부 전압을 생성하거나 분배하는 전원 회로 등을 더 구비할 수 있다.
셀프 리프레쉬 제어 회로(58)는 커맨드 디코더(60)에서 출력되는 명령에 응답하여 제1 메모리 소자(ME1)의 셀프 리프레쉬 동작을 제어할 수 있다.
커맨드 디코더(60)는 어드레스 카운터, 타이머 및 코어 전압 발생부를 구비할 수 있다. 상기 어드레스 카운터는 커맨드 디코더(60)로부터 출력되는 셀프 리프레쉬 진입 명령에 응답하여 셀프 리프레쉬 대상이 되는 로우 어드레스를 지정하기 위한 로우 어드레스를 발생하여 로우 디코더(52)로 인가할 수 있다. 상기 어드레스 카운터는 커맨드 디코더(60)로부터 출력되는 셀프 리프레쉬 종료 (self refresh exit) 명령에 응답하여 카운팅 동작을 중단할 수 있다.
도 3은 도 2에 메모리 셀 어레이(26)를 구성할 수 있는 예시적인 단위 메모리 셀(MC1)의 등가 회로도이다.
도 3을 참조하면, 단위 메모리 셀(MC1)은 하나의 트랜지스터(TR) 및 하나의 커패시터(CP)를 포함한다. 커패시터(CP)에 저장된 전하 유무에 따라 서로 판별 가능한 두 상태가 결정되며 커패시터(CP)가 메모리 엘리먼트(element)로 작용한다. 트랜지스터(TR)의 게이트는 워드 라인(WL)에 연결되고, 트랜지스터(TR)의 드레인은 커패시터(CP)의 한쪽 단자에 연결되고 트랜지스터(TR)의 소스는 비트 라인(BL)에 연결된다. 커패시터(CP)의 다른 쪽 단자는 플레이트 라인(PL)에 연결된다.
다시 도 1을 참조하면, 일부 실시예들에서, 제1 내지 제4 메모리 소자(ME1, ME2, ME3, ME4) 중 적어도 하나의 메모리 소자는 MRAM 소자일 수 있다.
도 4는 제2 메모리 소자(ME2)가 MRAM 소자인 경우 제2 메모리 소자(ME2)의 메모리 셀 영역(24B)에 포함되는 메모리 셀 어레이를 구성할 수 있는 예시적인 단위 메모리 셀(MC2)의 등가 회로도이다.
도 4를 참조하면, 단위 메모리 셀(MC2)은 소스 라인(SL), 스위칭 소자(SW), 워드 라인(WL), 가변 저항(Rv), 및 비트 라인(BL)을 포함할 수 있다. 스위칭 소자(SW)는 트랜지스터를 포함할 수 있다. 워드 라인(WL)에 전압이 인가되어 스위칭 소자(SW)가 턴 온 (turn on)되면, 소스 라인(SL)으로부터 가변 저항(Rv)을 통해 비트 라인(BL)으로 전류가 공급될 수 있다. 가변 저항(Rv)의 저항 값에 따라 비트 라인(BL)에 공급되는 전류의 양이 달라질 수 있다.
다시 도 1을 참조하면, 일부 실시예들에서, 제1 내지 제4 메모리 소자(ME1, ME2, ME3, ME4) 중 어느 하나의 메모리 소자는 RRAM 소자일 수 있다.
도 5는 제1 내지 제4 메모리 소자(ME1, ME2, ME3, ME4) 중 적어도 하나의 메모리 소자를 구성할 수 있는 RRAM 소자의 메모리 셀 어레이의 예시적인 단위 메모리 셀(MC3)의 등가 회로도이다.
도 5를 참조하면, 단위 메모리 셀(MC3)은 워드 라인(WL), 스위칭 소자(SW), 가변 저항(Rv), 및 비트 라인(BL)을 포함할 수 있다. 스위칭 소자(SW)는 다이오드를 포함할 수 있다. 가변 저항(Rv)은 메모리 엘리먼트로 작용한다.
도 6은 제1 내지 제4 메모리 소자(ME1, ME2, ME3, ME4) 중 적어도 하나의 메모리 소자를 구성할 수 있는 FRAM 소자의 메모리 셀 어레이의 예시적인 단위 메모리 셀(MC4)의 등가 회로도이다.
도 6을 참조하면, 단위 메모리 셀(MC4)은 도 3에 예시한 DRAM 소자의 단위 메모리 셀(MC1)과 유사한 구조를 가질 수 있다. 단, 단위 메모리 셀(MC4)은 단위 메모리 셀(MC1)과 달리, 전원이 중단되어도 유전 분극 특성을 유지할 수 있는 강유전 물질 (ferroelectric material)로 이루어지는 메모리 엘리먼트(ME)를 포함할 수 있다.
도 7은 제1 내지 제4 메모리 소자(ME1, ME2, ME3, ME4) 중 적어도 하나의 메모리 소자를 구성할 수 있는 SRAM 소자의 메모리 셀 어레이의 예시적인 단위 메모리 셀(MC5)의 등가 회로도이다.
도 7을 참조하면, 단위 메모리 셀(MC5)은 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL) 및 상보 비트 라인(/BL)과 연결될 수 있다. 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)의 게이트는 각각 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PMOS 트랜지스터로 이루어지고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NMOS 트랜지스터로 이루어질 수 있다. 제1 인버터(INV1) 및 제2 인버터(INV2)가 하나의 래치 회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결된다.
도 8은 제1 내지 제4 메모리 소자(ME1, ME2, ME3, ME4) 중 적어도 하나의 메모리 소자를 구성할 수 있는 비휘발성 메모리 소자의 메모리 셀 어레이의 예시적인 단위 메모리 셀(MC6)의 등가 회로도이다.
도 8을 참조하면, 단위 메모리 셀(MC6)은 메모리 트랜지스터(MTR)를 포함한다. 메모리 트랜지스터(MTR)는 소노스(SONOS) 같은 부유 트랩형(floating trap type) 또는 플래시 메모리 같은 부유 게이트형(floating gate type) 트랜지스터일 수 있다. 메모리 트랜지스터(MTR)의 제어 게이트는 워드 라인(WL)에 연결되고, 메모리 트랜지스터(MTR)의 소스는 접지되고, 메모리 트랜지스터(MTR)의 드레인은 비트 라인(BL)에 연결될 수 있다.
도 1에 예시한 제1 내지 제4 메모리 소자(ME1, ME2, ME3, ME4)를 구성하는 단위 메모리 셀의 구성은 도 3 내지 도 8에 예시한 등가 회로 구성들에만 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위 내에서 다양한 타입의 등가 회로 구성을 가지는 메모리 소자로 이루어질 수 있다.
일 예에서, 도 1에 예시한 제1 내지 제4 메모리 소자(ME1, ME2, ME3, ME4) 중 어느 하나의 메모리 소자는 도 3에 예시한 단위 메모리 셀(MC1)의 등가 회로 구성을 가지는 DRAM 소자이고, 제1 내지 제4 메모리 소자(ME1, ME2, ME3, ME4) 중 다른 하나의 메모리 소자는 도 4에 예시한 단위 메모리 셀(MC2)의 등가 회로 구성을 가지는 MRAM 소자일 수 있다.
도 9는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다. 도 9에 있어서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타낸다.
도 9를 참조하면, 집적회로 소자(100)의 기판(12)은 서로 이격된 제1 영역(I) 및 제2 영역(II)을 포함한다. 집적회로 소자(100)는 기판(12)의 제1 영역(I) 상에 배치된 제1 메모리 소자(ME1)와, 기판(12)의 제2 영역(II) 상에 배치된 제2 메모리 소자(ME2)를 포함한다. 제1 메모리 소자(ME1)는 DRAM 소자이고 제2 메모리 소자(ME2)는 MRAM 소자일 수 있다. 이에 따라, 기판(12)의 제1 영역(I) 상에는 DRAM 소자의 메모리 셀 영역(24A)이 배치되고, 기판(12)의 제2 영역(II) 상에는 MRAM 소자의 메모리 셀 영역(24B)이 배치될 수 있다. 그러나, 본 발명의 기술적 사상은 도 9에 예시한 바에 한정되는 것은 아니다. 예를 들면, 제1 영역(I) 및 제2 영역(II)은 도 1에 예시한 복수의 메모리 셀 영역(24A, 24B, 24C, 24D) 중에서 선택되는 서로 다른 2 개의 영역일 수 있다.
일부 실시예들에서, 기판(12)은 Si 또는 Ge과 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 기판(12)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
기판(12)은 소자분리막(112)을 사이에 두고 서로 이격된 복수의 제1 활성 영역(AC1) 및 복수의 제2 활성 영역(AC2)을 포함한다. 도 9에는 간략화를 위하여 복수의 제2 활성 영역(AC2) 중 1 개의 제2 활성 영역(AC2) 만 도시되어 있으나, 제2 영역(II)에서 X 방향을 따라 상호 평행하게 연장되는 복수의 제2 활성 영역(AC2)이 소자분리막(112)에 의해 정의될 수 있다.
제1 영역(I)에서 DRAM 소자의 메모리 셀 영역은 복수의 제1 활성 영역(AC1) 상에 형성되고, 제2 영역(II)에서 MRAM 소자의 메모리 셀 영역은 복수의 제2 활성 영역(AC2) 상에 형성된다. 제1 영역(I)에서 복수의 제1 활성 영역(AC1)은 각각 X 방향 및 Y 방향에 각각 교차하는 방향을 따르는 장축과, 상기 장축에 직교하는 방향을 따르는 단축을 가지는 아일랜드 형상의 평면 구조를 가질 수 있다.
제1 메모리 소자(ME1)는 제1 영역(I)에서 기판(12) 내에 매립된 복수의 제1 트랜지스터(TR1)를 포함할 수 있다. 이를 위하여, 기판(12)의 제1 영역(I)에 형성된 복수의 제1 워드 라인 트렌치(118) 내에는 복수의 제1 게이트 유전막(120), 복수의 제1 워드 라인(122), 및 복수의 제1 매몰 절연막(124)이 차례로 형성될 수 있다. 복수의 제1 워드 라인(122)은 복수의 제1 트랜지스터(TR1)의 제1 게이트 전극으로 이용될 수 있다. 복수의 제1 트랜지스터(TR1)는 복수의 제1 워드 라인(122) 각각의 양측으로부터 기판(12)의 상면까지 연장된 복수의 제1 소스/드레인 영역(132)을 포함한다. 복수의 제1 소스/드레인 영역(132)은 각각 불순물이 도핑된 불순물 영역으로 이루어질 수 있다.
제2 메모리 소자(ME2)는 제2 영역(II)에서 기판(12) 내에 매립된 복수의 제2 트랜지스터(TR2)를 포함할 수 있다. 이를 위하여, 기판(12)의 제2 영역(II)에 형성된 복수의 제2 워드 라인 트렌치(119) 내에는 복수의 제2 게이트 유전막(121), 복수의 제2 워드 라인(123), 및 복수의 제2 매몰 절연막(125)이 차례로 형성될 수 있다. 기판(12) 내에 매립된 복수의 제2 워드 라인(123)은 복수의 제2 트랜지스터(TR2)의 제2 게이트 전극으로 이용될 수 있다. 복수의 제2 트랜지스터(TR2)는 복수의 제2 워드 라인(123) 각각의 양 측에서 기판(12)의 상면까지 연장된 복수의 제2 소스/드레인 영역(133)을 포함한다. 복수의 제2 소스/드레인 영역(133)은 각각 불순물이 도핑된 불순물 영역으로 이루어질 수 있다. 일부 실시예들에서, 복수의 제2 소스/드레인 영역(133)에서의 불순물 도핑 농도는 제1 영역(I)에 형성된 복수의 제1 소스/드레인 영역(132)에서의 불순물 도핑 농도와 동일할 수 있다. 다른 일부 실시예들에서, 복수의 제2 소스/드레인 영역(133)에서의 불순물 도핑 농도는 제1 영역(I)에 형성된 복수의 제1 소스/드레인 영역(132)에서의 불순물 도핑 농도보다 더 클 수 있다.
복수의 제1 및 제2 게이트 유전막(120, 121)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO (oxide/nitride/oxide), 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막 (high-k dielectric film) 중에서 선택되는 적어도 하나로 이루어질 수 있다. 복수의 제1 및 제2 워드 라인(122, 123)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, 또는 WSiN 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 복수의 제1 및 제2 매몰 절연막(124, 125)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합으로 이루어질 수 있다.
제1 영역(I)에서, 기판(12)상에는 다이렉트 콘택(DC)을 통해 기판(12)의 제1 활성 영역(AC1)에 연결되는 비트 라인(140)이 형성될 수 있다. 비트 라인(140)은 다이렉트 콘택(DC)을 포위하는 버퍼 절연막(138)을 사이에 두고 기판(12)과 이격될 수 있다. 다이렉트 콘택(DC)은 폴리실리콘, 금속, 도전성 금속 질화물 또는 이들의 조합으로 이루어질 수 있다. 비트 라인(140)은 불순물이 도핑된 반도체, 금속, 도전성 금속 질화물, 또는 금속 실리사이드 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 예를 들면, 비트 라인(140)은 도핑된 폴리실리콘, TiN, TiSiN, W, 텅스텐 실리사이드, 또는 이들의 조합으로 이루어질 수 있다. 버퍼 절연막(138)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
비트 라인(140)을 덮는 제1 절연막(142) 위에는 복수의 베리드 콘택(BC)이 형성될 수 있다. 복수의 베리드 콘택(BC)은 도 9에서 보여주는 단면 부분이 아닌 다른 단면 부분에서 기판(12)의 제1 활성 영역(AC1)에 연결될 수 있다. 복수의 베리드 콘택(BC)은 제2 절연막(144)에 의해 상호 절연될 수 있다. 복수의 베리드 콘택(BC)은 불순물이 도핑된 반도체, 금속, 도전성 금속 질화물 또는 이들의 조합으로 이루어질 수 있다. 제1 절연막(142) 및 제2 절연막(144)은 각각 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
제2 영역(II)에서, 복수의 제2 소스/드레인 영역(133) 각각의 상면에는 금속 실리사이드막(135)이 형성될 수 있다. 금속 실리사이드막(135)은 제2 소스/드레인 영역(133)과 제2 소스/드레인 영역(133)에 연결되는 상부 도전층, 예를 들면 소스 라인 콘택 플러그(SC) 또는 베리드 콘택 플러그(BCP)와의 사이의 접촉 저항을 감소시키는 역할을 할 수 있다. 일부 실시예들에서, 금속 실리사이드막(135)은 생략 가능하다.
제2 영역(II)에서, 제2 소스/드레인 영역(133) 중 일부 소스/드레인 영역(133) 상에 복수의 소스 라인 콘택 플러그(SC)가 형성되어 있다. 소스 라인 콘택 플러그(SC)는 버퍼 절연막(138)에 의해 상호 절연될 수 있다.
제2 영역(II)에서 버퍼 절연막(138) 상에는 복수의 소스 라인(141)이 형성될 수 있다. 복수의 소스 라인(141)은 각각 소스 라인 콘택 플러그(SC)를 통해 한 쌍의 제2 워드 라인(123) 사이에 형성된 제2 소스/드레인 영역(133)에 연결될 수 있다. 도 9에는 복수의 소스 라인(141)이 기판(12) 상에 형성된 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 일부 실시예들에서, 집적회로 소자(100)의 제2 메모리 소자(ME2)는 기판(12) 상에 형성된 복수의 소스 라인(141) 대신 기판(12) 내에 매립된 복수의 소스 라인을 포함할 수도 있다. 예를 들면, 집적회로 소자(100)의 제2 메모리 소자(ME2)는 한 쌍의 제2 워드 라인(123)보다 높고 기판(12)의 상면보다 낮은 레벨에 위치되는 복수의 소스 라인을 포함할 수도 있다. 일 예에서, 복수의 소스 라인(141)은 복수의 제2 워드 라인(123)과 평행하게 연장될 수 있다. 다른 예에서, 복수의 소스 라인(141)은 복수의 제2 워드 라인(123)의 연장 방향과 교차하는 방향으로 연장될 수 있다.
복수의 소스 라인(141) 상에는 제1 절연막(142) 및 제2 절연막(144)이 차례로 형성될 수 있다. 복수의 소스 라인(141)은 제1 절연막(142)에 의해 상호 절연될 수 있다.
제1 영역(I)에서, 제2 절연막(144) 위에는 복수의 베리드 콘택(BC)에 연결되는 복수의 커패시터(150)가 형성되어 있다. 복수의 커패시터(150)는 각각 하부 전극(152), 상부 전극(154), 및 이들 사이에 개재된 유전막(156)을 포함한다. 복수의 커패시터(150) 각각의 하부 전극(150)은 절연 서포트(158)에 의해 지지될 수 있다.
하부 전극(152)은 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 하부 전극(152)은 TiN, Ru, TaN, WN, Pt, Ir, 또는 이들의 조합으로 이루어질 수 있다. 유전막(156)은 실리콘 산화막보다 더 큰 유전 상수를 가지는 금속 산화막으로 이루어질 수 있다. 예를 들면, 유전막(156)은 탄탈륨 산화물(Ta2O5), 알루미늄 산화물(Al2O3), 티타늄 산화물 (TiO2), 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 절연 서포트(158)는 SiO2, Si3N4, SiCN, SiOC, SiON, SiOCN, 또는 이들이 조합으로 이루어질 수 있다. 상부 전극(154)은 금속 또는 비금속 도전 물질로 이루어질 수 있다. 일부 실시예들에서, 상부 전극(154)은 SiGe, W, Ti, Ru, 도전성 금속 질화물, 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있다. 상부 전극(154)은 제1 도전층(154A) 및 제2 도전층(154B)을 포함하는 이중층으로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 상부 전극(154)은 단일층, 또는 적어도 2 개의 도전층이 적층된 다중층으로 이루어질 수 있다.
제1 영역(I)에서, 복수의 커패시터(150)는 제3 절연막(188)으로 덮일 수 있다. 제3 절연막(188) 위에는 다층 배선 구조(190)가 형성되어 있다. 다층 배선 구조(190)는 서로 다른 레벨에서 기판(12)의 주면 연장 방향과 평행하게 연장되는 복수의 도전 라인(MLA1, MLA2, MLA3)과, 복수의 도전 라인(MLA1, MLA2, MLA3) 중 서로 다른 레벨에 있는 배선들을 상호 연결시키기 위한 복수의 비아 콘택(VCA1, VCA2)을 포함한다. 복수의 비아 콘택(VCA1, VCA2)은 복수의 도전 라인(MLA1, MLA2, MLA3) 중 기판(12)에 가장 가까운 배선층 레벨에 배치된 도전 라인(MLA1)과 두 번째 가까운 배선층 레벨에 형성된 도전 라인(MLA2)을 상호 연결하는 비아 콘택(VA1)과, 복수의 도전 라인(MLA1, MLA2, MLA3) 중 기판(12)에 두 번째 가까운 배선층 레벨에 형성된 도전 라인(MLA2)과 세 번째 가까운 배선층 레벨에 형성된 도전 라인(MLA3)을 상호 연결하는 비아 콘택(VA2)을 포함할 수 있다. 다층 배선 구조(190)는 각각 제4 절연막(196)에 의해 서로 이웃하는 다른 배선들과 절연될 수 있다. 상기 제3 절연막(188) 및 제4 절연막(196)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 복수의 커패시터(150)와 다층 배선 구조(190) 사이에는 제3 절연막(188)을 관통하는 복수의 콘택 플러그(192)가 형성되어 있다.
다층 배선 구조(190)를 구성하는 복수의 도전 라인(MLA1, MLA2, MLA3) 및 복수의 비아 콘택(VCA1, VCA2)은 각각 금속, 도전성 금속 질화물, 금속-반도체 화합물, 및 도핑된 반도체 중 적어도 하나의 물질을 포함할 수 있다. 일부 실시예들에서, 복수의 도전 라인(MLA1, MLA2, MLA3) 및 복수의 비아 콘택(VCA1, VCA2)은 Ta, Ti, TaN, TiN, 또는 이들의 조합으로 이루어지는 배리어막과, 상기 배리어막 위에 형성된 금속막, 예를 들면 W, Al, 또는 Cu 막으로 이루어질 수 있다. 일부 실시예들에서, 복수의 도전 라인(MLA1, MLA2, MLA3) 및 복수의 비아 콘택(VCA1, VCA2)은 서로 동일한 재료로 구성될 수 있다. 다른 일부 실시예들에서, 복수의 도전 라인(MLA1, MLA2, MLA3) 및 복수의 비아 콘택(VCA1, VCA2)은 중 적어도 일부가 서로 다른 재료를 포함하도록 구성될 수도 있다.
제1 영역(I)에서 다층 배선 구조(190) 중 최상층의 배선에는 접속 패드(198)가 연결되어 있다. 도 9에는 1 개의 접속 패드(198)가 예시되어 있으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 제1 영역(I)에 형성된 제1 메모리 소자(ME1)는 복수의 접속 패드(198)를 포함할 수 있다. 일부 실시예들에서, 복수의 접속 패드(198)는 Al로 이루어질 수 있다.
제2 영역(II)에서, 기판(12) 상에는 버퍼 절연막(138)과 제1 내지 제3 절연막(142, 144, 188)을 관통하는 복수의 베리드 콘택 플러그(BCP)가 형성되어 있다. 복수의 베리드 콘택 플러그(BCP)는 각각 금속 실리사이드막(135)을 통해 복수의 제2 소스/드레인 영역(133) 중에서 선택되는 제2 소스/드레인 영역(133)에 연결될 수 있다. 복수의 베리드 콘택 플러그(BCP)는 금속, 도전성 금속 질화물, 금속-반도체 화합물, 및 도핑된 폴리실리콘 중 적어도 하나의 물질로 이루어질 수 있다.
제2 영역(II)에서 제3 절연막(188) 위에는 복수의 베리드 콘택 플러그(BCP)에 연결되는 복수의 가변 저항 구조체(160)가 형성되어 있다. 복수의 가변 저항 구조체(160)는 제5 절연막(170)을 사이에 두고 상호 절연될 수 있다. 제5 절연막(170)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 복수의 가변 저항 구조체(160)는 복수의 베리드 콘택 플러그(BCP)를 통해 복수의 제2 소스/드레인 영역(133)에 연결될 수 있다.
도 10은 도 9에 예시한 집적회로 소자(100)에서 기판(12)의 제2 영역(II) 상에 형성된 가변 저항 구조체(160)의 예시적인 구조를 설명하기 위한 단면도이다.
도 10을 참조하면, 가변 저항 구조체(160)는 하부 전극(164)과 상부 전극(165)과의 사이에 차례로 적층된 제1 자화층(166), 터널 배리어층(167), 및 제2 자화층(168)을 포함할 수 있다. 일부 실시예들에서, 제1 자화층(166) 및 제2 자화층(168) 중 어느 하나는 고정층을 포함하고, 다른 하나는 자유층을 포함할 수 있다. 다른 일부 실시예들에서, 제1 자화층(166) 또는 제2 자화층(168)은 적어도 하나의 고정층과 적어도 하나의 자유층을 포함할 수 있다. 상기 고정층은 막 면에 대하여 수직 방향으로 자화 용이축 (magnetization easy axis)을 가지고 자화 방향이 고정되어 있다. 상기 자유층은 막 면에 대하여 수직 방향으로 자화 용이축을 가지고 자화 방향이 조건에 따라 가변적이다. 도 10에는 1 개의 터널 배리어층(167)을 포함하는 구성이 예시되었으나, 하부 전극(164)과 상부 전극(165)과의 사이에 복수의 터널 배리어층이 포함될 수도 있다.
가변 저항 구조체(160)의 자기 터널 접합의 저항 값은 제1 자화층(166) 및 제2 자화층(168) 각각의 자화 방향에 따라 달라질 수 있다. 예를 들면, 제1 자화층(166) 및 제2 자화층(168)의 자화 방향이 서로 반평행(antiparallel)일 때, 가변 저항 구조체(160)는 상대적으로 높은 저항 값을 가지며, 데이터 '1'을 저장할 수 있다. 제1 자화층(166) 및 제2 자화층(168)의 자화 방향이 평행(parallel)인 경우, 가변 저항 구조체(160)는 상대적으로 낮은 저항 값을 가지며, 데이터 '0'을 저장할 수 있다. 이와 같은 저항 값들의 차이를 이용하여 제2 영역(II)에 형성된 제2 메모리 소자(ME2)에서 데이터를 기입/판독할 수 있다.
일부 실시예들에서, 가변 저항 구조체(160)는 수직 자화 방식의 MTJ (magnetic tunnel junction) 소자를 구현하는 데 사용될 수 있다. 일부 실시예들에서, 가변 저항 구조체(160)의 자유층에서의 자화 방향은 스핀 전달 토크 (STT: spin transfer torque)에 의해 변할 수 있다. 다른 일부 실시예들에서, 가변 저항 구조체(160)는 전류의 이동 방향과 자화 용이축(easy axis)이 실질적으로 수직한 수평 MTJ 구조를 포함할 수 있다.
가변 저항 구조체(160)의 하부 전극(164) 및 상부 전극(165)은 반응성이 비교적 낮은 도전 물질을 포함할 수 있다. 일부 실시예들에서, 하부 전극(164) 및 상부 전극(165)은 도전성 금속 질화물을 포함할 수 있다. 예를 들면, 하부 전극(164) 및 상부 전극(165)은 각각 Ti, Ta, Ru, TiN, TaN, 또는 W 중에서 선택되는 적어도 하나의 물질로 이루어지는 단일층, 또는 복수의 물질을 포함하는 다중층 구조를 가질 수 있다. 터널 배리어층(167)은 스핀 확산 길이 (spin diffusion distance)보다 얇은 두께를 가질 수 있다. 터널 배리어층(167)은 비자성 물질을 포함할 수 있다. 일부 실시예들에서, 터널 배리어층(167)은 Mg, Ti, Al, MgZn, 및 MgB 중에서 선택되는 어느 하나의 물질의 산화물로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 터널 배리어층(167)은 Ti 질화물 또는 V (vanadium) 질화물로 이루어질 수 있다. 가변 저항 구조체(160)에서, 제1 자화층(166) 및 제2 자화층(168) 중 적어도 하나는 각각 Fe, Co, Ni, Pd, 및 Pt 중에서 선택되는 적어도 하나를 포함할 수 있다. 다른 일부 실시예들에서, 제1 자화층(166) 및 제2 자화층(168) 중 적어도 하나는 B, C, Cu, Ag, Au, Ru, Ta, 및 Cr 중에서 선택되는 적어도 하나의 물질을 더 포함할 수 있다. 일부 실시예들에서, 제1 자화층(166) 및 제2 자화층(168) 중 적어도 하나는 PMA (perpendicular magnetic anisotropy) 물질을 포함할 수 있다. 일부 실시예들에서, 제1 자화층(166) 및 제2 자화층(168) 중 적어도 하나는 SAF (synthetic anti-ferromagnet) 구조를 포함할 수 있다. 예를 들면, 상기 SAF 구조는 CoFeB/Ta/(Co/Pt)m/Ru/(Co/Pd)n (여기서, m 및 n은 자연수)의 다층 구조를 가질 수 있으나, 본 발명의 기술적 사상이 상기 예시한 바에 한정되는 것은 아니다.
제2 영역(II)에서, 복수의 가변 저항 구조체(160)의 위에는 다층 배선 구조(191)가 형성되어 있다. 다층 배선 구조(191)는 복수의 콘택 플러그(193), 비트 라인(195), 도전 라인(MLB), 및 비아 콘택(VB)을 포함할 수 있다. 복수의 콘택 플러그(193)는 복수의 가변 저항 구조체(160)와 비트 라인(195)을 상호 연결하는 역할을 할 수 있다. 비아 콘택(VB)은 비트 라인(195)과 도전 라인(MLB)을 상호 연결하는 역할을 할 수 있다. 다층 배선 구조(191)는 각각 제6 절연막(197)에 의해 서로 이웃하는 다른 배선들과 절연될 수 있다.
제2 영역(II)에 배치된 비트 라인(195)은 제1 영역(I)에 배치된 다층 배선 구조(190)의 복수의 도전 라인(MLA1, MLA2, MLA3) 중 기판(12)에 두 번째 가까운 배선층 레벨에 배치되는 도전 라인(MLA2)과 동일 레벨에 형성될 수 있다. 비트 라인(195)은 복수의 워드 라인(123)의 연장 방향에 교차하는 방향으로 연장되고, 복수의 콘택 플러그(193)를 통해 복수의 가변 저항 구조체(160)와 전기적으로 연결될 수 있다. 비트 라인(195)은 콘택 플러그(193), 가변 저항 구조체(160), 및 베리드 콘택 플러그(BCP)를 통해 제2 소스/드레인 영역(133)에 연결될 수 있다.
일부 실시예들에서, 비트 라인(195)을 포함하는 다층 배선 구조(191)는 금속, 도전성 금속 질화물, 금속-반도체 화합물, 및 도핑된 반도체 중 적어도 하나의 물질을 포함할 수 있다. 예를 들면, 비트 라인(195)을 포함하는 다층 배선 구조(191)는 Ta, Ti, TaN, TiN, 또는 이들의 조합으로 이루어지는 배리어막과, 상기 배리어막 위에 형성된 금속막, 예를 들면 W, Al, 또는 Cu 막으로 이루어질 수 있다.
복수의 가변 저항 구조체(160)는 각각 비트 라인(195)과 베리드 콘택 플러그(BCP)와의 사이에서 그 저항 상태에 따라 데이터를 저장할 수 있다.
제2 영역(II)에서 다층 배선 구조(191) 중 최상층의 배선에는 접속 패드(199)가 연결되어 있다. 도 9에는 1 개의 접속 패드(199)를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 제2 영역(II)에 형성된 제2 메모리 소자(ME2)는 복수의 접속 패드(199)를 포함할 수 있다. 복수의 접속 패드(199)는 Al로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
제2 영역(II)에 배치된 복수의 가변 저항 구조체(160)는 제1 영역(I)에 배치된 다층 배선 구조(190)를 구성하는 서로 다른 레벨의 복수의 도전 라인(MLA1, MLA2, MLA3) 중 기판(12)에 가장 가까운 배선층 레벨에 배치된 도전 라인(MA1)과 동일 레벨에 배치될 수 있다.
제1 영역(I)에 형성된 복수의 커패시터(150)는 기판(12)의 상면으로부터 제1 수직 거리(VD1)만큼 이격된 위치에 배치될 수 있다. 제2 영역(II)에 형성된 복수의 가변 저항 구조체(160)는 기판(12)으로부터 제1 수직 거리(VD1)보다 더 큰 제2 수직 거리(VD2)만큼 이격된 위치에 배치될 수 있다. 본 명세서에서 사용되는 용어 "수직 거리"는 기판의 주면(main surface)에 직교하는 방향 (도 9에서 Z 방향)을 따르는 최단 거리를 의미한다.
제1 영역(I)에 형성된 복수의 커패시터(150)는 기판(12)의 상면으로부터 제3 수직 거리(VD3)만큼 이격된 최상면을 가질 수 있다. 커패시터(150)의 최상면은 상부 전극(154)의 최상면일 수 있다. 그리고, 제2 영역(II)에서 기판(12)과 복수의 가변 저항 구조체(160)와의 사이의 제2 수직 거리(VD2)는 제3 수직 거리(VD3)보다 더 클 수 있다.
도 9를 참조하여 설명한 집적회로 소자(100)에서, 제2 영역(II)에 배치된 복수의 가변 저항 구조체(160)는 제1 영역(I)에 배치된 다층 배선 구조(190)의 복수의 도전 라인(MLA1, MLA2, MLA3) 중 기판(12)에 가장 가까운 배선층 레벨에 배치된 도전 라인(MLA1)과 동일 레벨에 배치되어 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 제2 영역(II)에서 기판(12) 상의 다양한 레벨 상에 복수의 가변 저항 구조체(160)가 배치될 수 있다.
도 11은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다. 도 11에 있어서, 도 9에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 11에 예시한 집적회로 소자(200)는 도 9에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 제2 영역(II)에서 다층 배선 구조(291)는 서로 다른 레벨에서 기판(12)의 주면 연장 방향과 평행하게 연장되는 복수의 도전 라인(MLB1, MLB2, MLB3)과, 복수의 도전 라인(MLB1, MLB2, MLB3) 중 서로 다른 레벨에 있는 배선들을 상호 연결시키기 위한 복수의 비아 콘택(VB1_BE, VB1_TE, VB2)을 포함한다. 복수의 도전 라인(MLB1, MLB2, MLB3) 중 기판(12)에 두 번째 가까운 배선층 레벨에 형성된 도전 라인(MLB2)은 비트 라인(195)으로 기능할 수 있다.
제2 영역(II)에서 복수의 가변 저항 구조체(160)는 복수의 도전 라인(MLB1, MLB2, MLB3) 중 기판(12)에 가장 가까운 배선층 레벨에 형성된 도전 라인(MLB1)과 두 번째 가까운 배선층 레벨에 형성된 도전 라인(MLB2)과의 사이에 배치될 수 있다. 기판(12)에 가장 가까운 배선층 레벨에 형성된 도전 라인(MLB1)과 복수의 가변 저항 구조체(160)와의 사이에 비아 콘택(VB1_BE)이 연결되어 있고, 복수의 가변 저항 구조체(160)와 기판(12)에 두 번째 가까운 배선층 레벨에 형성된 도전 라인(MLB2)과의 사이에 비아 콘택(VB1_TE)이 연결되어 있다. 일부 실시예들에서, 비아 콘택(VB1_BE)은 가변 저항 구조체(160)의 하부 전극으로서 기능하고, 비아 콘택(VB1_TE)은 가변 저항 구조체(160)의 상부 전극으로서 기능할 수 있다.
제1 영역(I)에 배치된 다층 배선 구조(190) 중 기판(12)에 가장 가까운 배선층 레벨에 배치된 도전 라인(MLA1)은 제2 영역(II)에 배치된 다층 배선 구조(291) 중 기판(12)에 가장 가까운 배선층 레벨에 배치된 도전 라인(MLB1)과 동일 레벨 상에 형성될 수 있다. 제1 영역(I)에 배치된 다층 배선 구조(190) 중 기판(12)에 두 번째 가까운 배선층 레벨에 배치된 도전 라인(MLA2)은 제2 영역(II)에 배치된 다층 배선 구조(291) 중 기판(12)에 두 번째 가까운 배선층 레벨에 배치된 도전 라인(MLB2), 즉 비트 라인(195)과 동일 레벨 상에 형성될 수 있다. 제1 영역(I)에 배치된 다층 배선 구조(190) 중 기판(12)에 세 번째 가까운 배선층 레벨에 배치된 도전 라인(MLA3)은 제2 영역(II)에 배치된 다층 배선 구조(291) 중 기판(12)에 세 번째 가까운 배선층 레벨에 배치된 도전 라인(MLB3)과 동일 레벨 상에 형성될 수 있다. 다층 배선 구조(291)의 구성 재료들에 대한 상세한 사항은 도 9를 참조하여 다층 배선 구조(191)에 대하여 설명한 바와 같다.
제2 영역(II)에 형성된 복수의 가변 저항 구조체(160)는 기판(12)으로부터 제1 수직 거리(VD1)보다 더 크고 제3 수직 거리(VD3)보다 더 큰 제4 수직 거리(VD4)만큼 이격된 위치에 배치될 수 있다.
도 12는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다. 도 12에 있어서, 도 9 내지 도 11에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 12에 예시한 집적회로 소자(300)는 도 9에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 제2 영역(II)에서 다층 배선 구조(391)는 서로 다른 레벨에서 기판(12)의 주면 연장 방향과 평행하게 연장되는 복수의 도전 라인(MLB1, MLB2, MLB3)과, 복수의 도전 라인(MLB1, MLB2, MLB3) 중 서로 다른 레벨에 있는 배선들을 상호 연결시키기 위한 복수의 비아 콘택(VB1, VB2)을 포함한다. 복수의 도전 라인(MLB1, MLB2, MLB3) 중 기판(12)에 가장 가까운 배선층 레벨에 배치된 도전 라인(MLB1)은 비트 라인(195)으로 기능할 수 있다. 다층 배선 구조(391)는 층간절연막(370)으로 덮일 수 있다.
제1 영역(I)에 배치된 다층 배선 구조(190) 중 기판(12)에 가장 가까운 배선층 레벨에 배치된 도전 라인(MLA1)과, 제2 영역(II)에 배치된 다층 배선 구조(391) 중 기판(12)에 가장 가까운 배선층 레벨에 배치된 도전 라인(MLB1), 즉 비트 라인(195)은 동일 레벨 상에 형성될 수 있다. 다층 배선 구조(391)의 구성 재료들에 대한 상세한 사항은 도 9를 참조하여 다층 배선 구조(191)에 대하여 설명한 바와 같다.
제2 영역(II)에서 복수의 가변 저항 구조체(160)는 복수의 베리드 콘택 플러그(BCP)와 다층 배선 구조(391)와의 사이에 배치될 수 있다. 비트 라인(195)은 복수의 콘택 플러그(362)를 통해 복수의 가변 저항 구조체(160)와 전기적으로 연결될 수 있다. 복수의 가변 저항 구조체(160)는 제1 영역(I)에 배치된 다층 배선 구조(190) 중 기판(12)에 가장 가까운 배선층 레벨에 배치된 도전 라인(MLA1)보다 더 낮은 레벨, 즉 기판(12)으로부터 더 가까운 수직 거리의 레벨에 배치될 수 있다.
제1 영역(I)에 형성된 복수의 커패시터(150)는 기판(12)의 상면으로부터 제3 수직 거리(VD3)만큼 이격된 최상면을 가질 수 있으며, 제2 영역(II)에 형성된 복수의 가변 저항 구조체(160)는 기판(12)으로부터 제3 수직 거리(VD3)와 같거나 더 큰 제5 수직 거리(VD5)만큼 이격된 위치에 배치될 수 있다. 그러나, 본 발명의 기술적 사상은 도 12에 예시한 바에 한정되는 것은 아니다. 일부 실시예들에서, 가변 저항 구조체(160)는 기판(12)으로부터 제3 수직 거리(VD3)보다 작은 수직 거리만큼 이격된 위치에 배치될 수도 있다. 예를 들면, 가변 저항 구조체(160)는 제1 영역(I)에 있는 비트 라인(140)의 레벨보다 더 높고 커패시터(150)의 최상면의 레벨보다 더 낮은 레벨에 배치될 수도 있다.
도 13은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다. 도 13에 있어서, 도 9 내지 도 12에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 13에 예시한 집적회로 소자(400)는 도 9에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 기판(12) 내에 매립된 복수의 제2 트랜지스터(TR2)를 포함하는 도 9에 예시한 집적회로 소자(100)와는 달리, 제2 영역(II)에 형성된 제2 메모리 소자(ME2)는 기판(12) 상에 형성된 복수의 평면(planar) 트랜지스터(410)를 포함한다.
보다 구체적으로 설명하면, 제2 메모리 소자(ME2)에 포함된 평면 트랜지스터(410)는 게이트 절연막(412), 제2 워드 라인(414), 소스 영역(416), 및 드레인 영역(418)을 포함한다. 제2 워드 라인(414)은 절연 캡핑층(420) 및 절연 스페이서(422)로 덮일 수 있다.
일부 실시예들에서, 제2 영역(II)에 형성된 복수의 평면 트랜지스터(410)의 제2 워드 라인(414)은 제1 영역(I)에 형성된 비트 라인(140)에 포함된 도전 물질과 동일한 도전 물질을 포함할 수 있다.
소스 영역(416) 및 드레인 영역(418)은 불순물이 도핑된 불순물 영역으로 이루어질 수 있다. 일부 실시예들에서, 소스 영역(416) 및 드레인 영역(418)에서의 불순물 도핑 농도는 제1 영역(I)에 형성된 복수의 제1 소스/드레인 영역(132)에서의 불순물 도핑 농도와 동일할 수 있다. 다른 일부 실시예들에서, 소스 영역(416) 및 드레인 영역(418)에서의 불순물 도핑 농도는 제1 영역(I)에 형성된 복수의 제1 소스/드레인 영역(132)에서의 불순물 도핑 농도보다 더 클 수 있다.
복수의 평면 트랜지스터(410)는 평탄화된 제1 층간절연막(430)으로 덮일 수 있다. 소스 영역(416)에 전기적으로 연결되는 제1 콘택 플러그(432)와, 드레인 영역(418)에 전기적으로 연결되는 제2 콘택 플러그(434)가 제1 층간절연막(430)을 관통하도록 형성될 수 있다. 제1 층간절연막(430) 상에 소스 라인(436) 및 도전 패턴(438)이 형성될 수 있다. 소스 라인(436)은 제1 콘택 플러그(432)를 통해 소스 영역(416)에 전기적으로 연결되고, 도전 패턴(438)은 제2 콘택 플러그(434)를 통해 드레인 영역(418)에 전기적으로 연결될 수 있다. 소스 라인(436) 및 도전 패턴(438)은 제2 층간절연막(440)으로 덮일 수 있다. 하부 전극 콘택 플러그(442)가 제2 층간절연막(440)을 관통하여 도전 패턴(438)에 연결될 수 있다. 하부 전극 콘택 플러그(442)는 TiN, Ti, TaN, Ta, 또는 W 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
제2 층간절연막(440) 및 하부 전극 콘택 플러그(442) 위에 복수의 가변 저항 구조체(160)가 형성될 수 있다. 복수의 가변 저항 구조체(160)는 제1 영역(I)에 배치된 다층 배선 구조(190)의 복수의 도전 라인(MLA1, MLA2, MLA3) 중 기판(12)에 가장 가까운 배선층 레벨에 배치된 도전 라인(MLA1)과 동일 레벨에 배치된 것으로 예시되어 있으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 일 예에서, 집적회로 소자(400)는 도 13에 예시한 다층 배선 구조(191) 대신 도 11에 예시한 다층 배선 구조(291)를 포함할 수 있으며, 제2 영역(II)에서 복수의 가변 저항 구조체(160)는 복수의 도전 라인(MLB1, MLB2, MLB3) 중 기판(12)에 가장 가까운 배선층 레벨에 배치된 도전 라인(MLB1)과 두 번째 가까운 배선층 레벨에 배치된 도전 라인(MLB2)과의 사이에 배치될 수 있다. 다른 예에서, 집적회로 소자(400)는 도 13에 예시한 다층 배선 구조(191) 대신 도 12에 예시한 다층 배선 구조(391)를 포함할 수 있으며, 복수의 가변 저항 구조체(160)는 도전 패턴(438)과 다층 배선 구조(391)와의 사이에 배치될 수 있다.
본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자는 싱글 칩을 구성하는 하나의 기판 상의 서로 이격된 복수의 영역에 형성되고 서로 다른 구조를 가지는 서로 다른 타입의 단위 메모리 셀 구조를 가지는 복수의 메모리 소자를 포함한다. 특히, 도 9, 도 11, 도 12, 및 도 13에 예시된 집적회로 소자(100, 200, 300, 400)는 휘발성 메모리 소자인 DRAM과 비휘발성 메모리 소자인 MRAM의 양쪽의 이점을 포함한 메모리 시스템을 하나의 기판 상에 구현함으로써, 하나의 칩을 이용하여 휘발성 메모리와 비휘발성 메모리 사이에서 대량의 데이터를 효율적으로 전송할 수 있는 시스템을 제공할 수 있다. 본 발명의 기술적 사상에 의한 실시예들에 따르면, IT 기술의 융복합화, 지능화, 네트워크화, 및 기기들의 소형화 요구에 부응하는 다양한 기능의 디바이스를 패키징 기술 없이 구현할 수 있는 구조를 가지는 집적회로 소자를 제공할 수 있다.
도 14a 내지 도 14c는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 14a 내지 도 14c를 참조하여 도 9에 예시한 집적회로 소자(100)의 예시적인 제조 방법을 설명한다. 도 14a 내지 도 14c에 있어서, 도 9에서와 동일한 참조 부호는 동일한 부재를 나타내며, 여기서는 중복을 피하기 위하여 이들에 대한 상세한 설명을 생략한다.
도 14a를 참조하면, 기판(12)의 제1 영역(I) 및 제2 영역(II)에 소자분리막(112)을 형성하여, 제1 영역(I)에 복수의 제1 활성 영역(AC1)을 정의하고 제2 영역(II)에 복수의 제2 활성 영역(AC2)을 정의한다. 소자분리막(112)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
기판(12)의 제1 영역(I)에 복수의 제1 워드 라인 트렌치(118)를 형성하고, 기판(12)의 제2 영역(II)에 복수의 제2 워드 라인 트렌치(119)를 형성한다. 제1 영역(I) 및 제2 영역(II)에서 복수의 워드 라인 트렌치(118, 119)가 동시에 형성될 수 있다. 복수의 워드 라인 트렌치(118, 119)는 도 14a의 Y 방향을 따라 상호 평행하게 연장될 수 있다. 복수의 제1 워드 라인 트렌치(118)의 X 방향의 폭과, 복수의 제2 워드 라인 트렌치(119)의 X 방향의 폭은 서로 동일할 수도 있고 서로 다를 수도 있다.
제1 영역(I)에서 복수의 제1 워드 라인 트렌치(118)의 각각의 내부에 제1 게이트 유전막(120), 제1 워드 라인(122), 및 제1 매몰 절연막(124)을 차례로 형성하고, 제2 영역(II)에서 복수의 제2 워드 라인 트렌치(119) 각각의 내부에 제2 게이트 유전막(121), 제2 워드 라인(123), 및 제2 매몰 절연막(125)을 차례로 형성한다. 복수의 제1 매몰 절연막(124) 및 복수의 제2 매몰 절연막(125) 각각의 상면은 기판(12)의 상면과 대략 동일 레벨에 위치될 수 있다.
제1 영역(I) 및 제2 영역(II)에서 기판(12)에 불순물 이온을 주입하여 제1 활성 영역(AC1)의 상부에 제1 소스/드레인 영역(132)을 형성하고, 제2 활성 영역(AC2)의 상부에 제2 소스/드레인 영역(133)을 형성한다. 일부 실시예들에서, 제1 소스/드레인 영역(132) 및 제2 소스/드레인 영역(133)은 동시에 형성될 수 있다. 이 경우, 제1 소스/드레인 영역(132) 및 제2 소스/드레인 영역(133)에서의 불순물 도핑 농도는 대략 동일 또는 유사할 수 있다. 다른 일부 실시예들에서, 제1 소스/드레인 영역(132) 및 제2 소스/드레인 영역(133)은 별도의 이온 주입 공정을 이용하여 순차적으로 형성될 수 있다. 이 경우, 제1 소스/드레인 영역(132) 및 제2 소스/드레인 영역(133)에서의 불순물 도핑 농도는 서로 다를 수 있다. 예를 들면, 제2 소스/드레인 영역(133)에서의 불순물 도핑 농도가 제1 소스/드레인 영역(132)에서의 불순물 도핑 농도보다 더 클 수 있다. 다른 일부 실시예들에서, 제1 소스/드레인 영역(132) 및 제2 소스/드레인 영역(133)을 형성하기 위한 이온 주입 공정은 제1 워드 라인(122) 및 제2 워드 라인(123)을 형성하기 전에 수행될 수도 있다.
제2 영역(II)에서 제2 소스/드레인 영역(133)의 노출 표면에 금속 실리사이드막(135)을 형성한다. 금속 실리사이드막(133)은 코발트 실리사이드 또는 티타늄 실리사이드로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 14b를 참조하면, 제1 영역(I) 및 제2 영역(II)에서 기판(12) 상에 버퍼 절연막(138)을 형성한 후, 버퍼 절연막(138)을 관통하는 복수의 다이렉트 콘택(DC) 및 비트 라인(140)을 형성한다. 제1 영역(I)에서 다이렉트 콘택(DC) 및 비트 라인(140)을 형성하는 동안 제2 영역(II)에서 복수의 소스 라인 콘택 플러그(SC) 및 복수의 소스 라인(141)이 형성될 수 있다.
제1 영역(I)에 있는 비트 라인(140)과 제2 영역(II)에 있는 복수의 소스 라인(141)을 덮는 제1 절연막(142)을 형성한 후, 제1 영역(I)에서 제1 절연막(142) 위에 복수의 베리드 콘택(BC)을 형성한다. 복수의 베리드 콘택(BC)은 비트 라인(140)을 중심으로 Y 방향의 양측에서 Z 방향을 따라 연장되어 기판(12)의 제1 활성 영역(AC1)에 연결될 수 있다. 일부 실시예들에서, 복수의 베리드 콘택(BC)은 기판(12)의 제1 활성 영역(AC1)에 접하는 콘택 플러그와 상기 콘택 플러그 위에 형성되는 랜딩 패드를 포함하는 구조를 가질 수 있다. 복수의 베리드 콘택(BC)은 제2 절연막(144)에 의해 상호 절연되도록 형성될 수 있다.
제1 영역(I)에서 복수의 베리드 콘택(BC) 위에 복수의 하부 전극(152)을 형성한다. 복수의 하부 전극(152)은 서포트(158)에 의해 지지되도록 형성될 수 있다. 그 후, 복수의 하부 전극(152) 및 서포트(158) 표면에 유전막(156)을 형성하고, 유전막(156) 위에 상부 전극(154)을 형성한다.
제1 영역(I) 및 제2 영역(II)에 평탄화된 상면을 가지는 제3 절연막(188)을 형성한다. 제3 절연막(188)은 복수의 커패시터(150)를 덮기에 충분한 두께를 가지도록 형성될 수 있다.
제1 영역(I) 및 제2 영역(II)에서 제3 절연막(188)을 일부 식각하여 제1 영역(I)에는 상부 전극(154)을 노출시키는 복수의 제1 콘택홀(H1)을 형성하고, 제2 영역(II)에는 금속 실리사이드막(133)을 노출시키는 복수의 제2 콘택홀(H2)을 형성한다. 일부 실시예들에서, 복수의 제1 콘택홀(H1) 및 복수의 제2 콘택홀(H2)은 동시에 형성될 수 있다. 이 때, 복수의 제1 콘택홀(H1)의 깊이와 복수의 제2 콘택홀(H2)의 깊이와의 차이가 예를 들면 수 μm 정도로 비교적 클 수 있다. 이와 같이 큰 깊이 차이를 가지는 복수의 제1 콘택홀(H1) 및 복수의 제2 콘택홀(H2)을 형성하는 데 있어서, 제3 절연막(188)과 상부 전극(154)과의 식각 선택비 차이를 이용할 수 있다. 일부 실시예들에서, 제3 절연막(188)과 상부 전극(154)과의 충분한 식각 선택비를 확보하기 위하여, 상부 전극(154)의 제2 도전층(154B)을 SiGe 층으로 형성하고, 제3 절연막(188)을 산화막으로 형성할 수 있다.
복수의 제1 콘택홀(H1) 내에 복수의 콘택 플러그(192)을 형성하고, 복수의 제2 콘택홀(H2) 내에 복수의 베리드 콘택 플러그(BCP)를 형성한다. 제1 영역(I)에 배치되는 복수의 콘택 플러그(192)와 제2 영역(II)에 배치되는 복수의 베리드 콘택 플러그(BCP)는 동시에 형성될 수 있다. 복수의 콘택 플러그(192) 및 복수의 베리드 콘택 플러그(BCP)는 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 복수의 콘택 플러그(192) 및 복수의 베리드 콘택 플러그(BCP)는 TiN/W의 이중층 구조를 포함할 수 있다.
도 14c를 참조하면, 복수의 콘택 플러그(192) 및 복수의 베리드 콘택 플러그(BCP)가 형성된 결과물에 대하여 BEOL (Back End of Line) 공정을 수행하여, 제1 영역(I)에는 다층 배선 구조(190), 제4 절연막(196), 및 접속 패드(198)을 형성하고, 제2 영역(II)에는 복수의 가변 저항 구조체(160), 제5 절연막(170), 다층 배선 구조(191), 제6 절연막(197), 및 접속 패드(199)를 형성한다.
제2 영역(II)에 배치되는 복수의 가변 저항 구조체(160)는 제1 영역(I)에서 다층 배선 구조(190)의 복수의 도전 라인(MLA1, MLA2, MLA3) 중 기판(12)에 가장 가까운 배선층 레벨에 배치되는 도전 라인(MLA1)을 형성한 후, 두 번째 가까운 배선층 레벨에 배치되는 도전 라인(MLA2)을 형성하기 전에 형성될 수 있다. 제1 영역(I)에 배치되는 도전 라인(MLA2)과 제2 영역(II)에 배치되는 비트 라인(195)이 동시에 형성될 수 있다.
도 14a 내지 도 14c를 참조하여 도 9에 예시한 집적회로 소자(100)의 제조 방법에 대하여 설명하였으나, 도 14a 내지 도 14c를 참조하여 설명한 방법 및 이로부터 본 발명의 기술적 사상의 범위 내에서 다양하게 변형 및 변경된 방법들을 이용하여 본 발명의 기술적 사상에 의한 다양한 실시예들에 따른 집적회로 소자들을 제조할 수 있다.
예를 들면, 도 11에 예시한 집적회로 소자(200)를 제조하기 위하여 도 14a 내지 도 14c를 참조하여 설명한 공정들과 유사한 공정을 수행할 수 있다. 단, 도 14a 및 도 14b를 참조하여 설명한 바와 같은 방법에 따라 기판(12)의 제1 영역(I) 및 제2 영역(II)에서 복수의 콘택 플러그(192) 및 복수의 베리드 콘택 플러그(BCP)를 형성한 후, BEOL 공정을 수행할 수 있다. BEOL 공정을 수행하는 데 있어서, 기판(12)의 제1 영역(I)에는 도 14c를 참조하여 설명한 바와 같이 다층 배선 구조(190), 제4 절연막(196), 및 접속 패드(198)을 형성하지만, 기판(12)의 제2 영역(II)에서는 도 14c를 참조하여 설명한 공정과 달리, 복수의 가변 저항 구조체(160)를 다층 배선 구조(291)에 포함되도록 형성할 수 있다. 이를 위하여, 제1 영역(I)에 배치되는 복수의 도전 라인(MLB1, MLB2, MLB3) 중 기판(12)에 가장 가까운 배선층 레벨에 배치되는 도전 라인(MLB1)과, 제2 영역(II)에 배치되는 복수의 도전 라인(MLB1, MLB2, MLB3) 중 기판(12)에 가장 가까운 배선층 레벨에 배치되는 도전 라인(MLB1)을 동시에 형성한 후, 제2 영역(II)에서 도전 라인(MLB1) 위에 비아 콘택(VB1_BE), 가변 저항 구조체(160), 및 비아 콘택(VB1_TE)이 차례로 적층된 복수의 구조물을 형성할 수 있다. 기판(12)의 제2 영역(II)에서 복수의 비아 콘택(VB1_TE)을 형성하는 동안, 제1 영역(I)에서는 비아 콘택(VA1)이 형성될 수 있다. 그 후, 기판(12)의 제1 영역(I)에서 다층 배선 구조(190) 중 기판(12)에 두 번째 가까운 배선층 레벨에 배치되는 도전 라인(MLA2)과, 기판(12)의 제2 영역(II)에서 복수의 도전 라인(MLB1, MLB2, MLB3) 중 기판(12)에 두 번째 가까운 배선층 레벨에 배치되는 도전 라인(MLB2)인 비트 라인(195)을 동시에 형성할 수 있다.
그 후, 도 14c를 참조하여 설명한 바와 같은 공정들을 수행하여 도 11에 예시한 집적회로 소자(200)를 제조할 수 있다.
도 12에 예시한 집적회로 소자(300)를 제조하기 위한 일부 실시예들에서, 도 14a 내지 도 14c를 참조하여 설명한 공정들과 유사한 공정을 수행할 수 있다. 단, 도 14a 및 도 14b를 참조하여 설명한 바와 같은 방법에 따라 기판(12)의 제1 영역(I)에 복수의 커패시터(150)를 형성한 후, 복수의 콘택 플러그(192) 및 복수의 베리드 콘택 플러그(BCP)를 형성할 수 있다. 여기서, 기판(12)의 제2 영역(II)에 배치되는 복수의 베리드 콘택 플러그(BCP)의 상면들이 제1 영역(I)에 배치되는 복수의 콘택 플러그(192)의 상면들보다 더 낮은 레벨에 있도록 형성될 수 있다. 그 후, 제2 영역(II)에서 복수의 가변 저항 구조체(160) 및 복수의 콘택 플러그(362)를 형성할 수 있다.
그 후, BEOL 공정을 수행하여, 기판(12)의 제1 영역(I)에는 복수의 콘택 플러그(192)에 연결되는 다층 배선 구조(190)를 형성하고, 기판(12)의 제2 영역(II)에는 복수의 콘택 플러그(362)를 통해 복수의 가변 저항 구조체(160)에 연결되는 다층 배선 구조(391)를 형성할 수 있다.
도 12에 예시한 집적회로 소자(300)를 제조하기 위한 다른 일부 실시예들에서, 기판(12)의 제1 영역(I)에 복수의 커패시터(150)를 형성한 후, 기판(12)의 제1 영역(I) 및 제2 영역(II)에 평탄화된 상면을 가지는 제3 절연막(188)을 형성할 수 있다. 그 후, 기판(12)의 제2 영역(II)에서 제3 절연막(188)을 관통하도록 연장되는 복수의 베리드 콘택 플러그(BCP), 복수의 가변 저항 구조체(160), 및 복수의 콘택 플러그(362)를 형성한 후, 기판(12)의 제1 영역(I)에 배치되는 복수의 콘택 플러그(192)를 형성할 수 있다.
도 13에 예시한 집적회로 소자(400)를 제조하기 위하여 기판(12)의 제1 영역(I)에서는 도 14a 내지 도 14c를 참조하여 설명한 공정들과 유사한 공정을 수행할 수 있다. 단, 기판(12)의 제1 영역(I)에서 도 14a를 참조하여 설명한 방법에 따라 복수의 제1 워드 라인 트렌치(118)의 각각의 내부에 제1 게이트 유전막(120), 제1 워드 라인(122), 및 제1 매몰 절연막(124)을 차례로 형성하고 복수의 제1 소스/드레인 영역(132)을 형성하여 복수의 제1 트랜지스터(TR1)를 형성한 후에, 기판(12)의 제2 영역(II)에서 복수의 평면 트랜지스터(410)를 형성하는 공정을 수행할 수 있다. 일부 실시예들에서, 제1 영역(I)에 배치되는 비트 라인(140)의 적어도 일부와 제2 영역(II)에 배치되는 제2 워드 라인(414)의 적어도 일부는 동시에 형성될 수 있다.
그 후, 기판(12)의 제2 영역(II)에서는 기판(12) 상에 복수의 평면 트랜지스터(410)를 덮는 평탄화된 제1 층간절연막(430)을 형성하고, 제1 층간절연막(430)을 관통하여 소스 영역(416)에 전기적으로 연결되는 제1 콘택 플러그(432)와, 드레인 영역(418)에 전기적으로 연결되는 제2 콘택 플러그(434)를 형성할 수 있다. 제1 층간절연막(430) 위에 도전층을 형성한 후, 상기 도전층을 패터닝하여, 소스 라인(436) 및 도전 패턴(438)을 형성할 수 있다. 기판(12)의 제1 영역(I)에서는 도 14b를 참조하여 설명한 바와 유사한 방법으로, 버퍼 절연막(138), 버퍼 절연막(138)을 관통하는 복수의 다이렉트 콘택(DC), 비트 라인(140), 제1 절연막(142), 제2 절연막(144), 복수의 베리드 콘택(BC), 및 복수의 커패시터(150)를 형성할 수 있다.
그 후, 기판(12)의 제1 영역(I)에서는 복수의 커패시터(150)를 덮는 제3 절연막(188)을 형성하고, 제2 영역(II)에서는 제1 층간절연막(430) 위에서 소스 라인(436) 및 도전 패턴(438)을 덮는 제2 층간절연막(440)을 형성할 수 있다. 제2 층간절연막(440)을 형성하는 공정은 제1 영역(I)에 제3 절연막(188)을 형성하는 공정과 동시에 수행될 수 있다.
그 후, 도 14b를 참조하여 설명한 바와 유사한 방법으로, 기판(12)의 제1 영역(I) 및 제2 영역(II)에서 제3 절연막(188) 및 제2 층간절연막(440)을 일부 식각하여 제1 영역(I)에는 상부 전극(154)을 노출시키는 복수의 제1 콘택홀(H1)을 형성하고, 제2 영역(II)에는 도전 패턴(438)을 노출시키는 복수의 제3 콘택홀(H3)을 형성할 수 있다. 일부 실시예들에서, 복수의 제1 콘택홀(H1) 및 복수의 제3 콘택홀(H3)은 동시에 형성될 수 있다. 복수의 제1 콘택홀(H1) 내에 복수의 콘택 플러그(192)을 형성하고, 복수의 제3 콘택홀(H3) 내에 하부 전극 콘택 플러그(442)를 형성할 수 있다. 그 후, 도 14c를 참조하여 설명한 공정들을 수행하여 도 13에 예시한 집적회로 소자(400)를 제조할 수 있다.
본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법에 따르면, 기존의 패키징 기술을 이용하지 않고 IT 기술의 융복합화, 지능화, 네트워크화, 및 기기들의 소형화 요구에 부응하는 다양한 기능의 디바이스를 구현할 수 있도록 하나의 칩에 이종의 메모리 소자들을 형성할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
24A, 24B, 24C, 24D: 메모리 셀 영역, 42A, 42B, 42C, 42D: 국부 주변 회로 영역, ME1: 제1 메모리 소자, ME2: 제2 메모리 소자, ME3: 제3 메모리 소자, ME4: 제4 메모리 소자, 150: 커패시터, 160: 가변 저항 구조체.

Claims (20)

  1. 싱글 칩을 구성하는 하나의 기판과,
    상기 기판 상의 서로 이격된 영역에 배치되고 서로 다른 구조를 가지는 복수의 메모리 셀을 포함하고,
    상기 복수의 메모리 셀은 커패시터 및 제1 트랜지스터를 포함하는 제1 메모리 셀과, 가변 저항 구조체 및 제2 트랜지스터를 포함하는 제2 메모리 셀을 포함하고,
    상기 제1 트랜지스터는 제1 도핑 농도를 가지는 제1 소스/드레인 영역을 포함하고, 상기 제2 트랜지스터는 상기 제1 도핑 농도보다 더 큰 제2 도핑 농도를 가지는 제2 소스/드레인 영역을 포함하는 집적회로 소자.
  2. 제1항에 있어서,
    상기 복수의 메모리 셀은 DRAM (dynamic random access memory)의 메모리 셀, MRAM (magnetic RAM) 메모리 셀, SRAM (static RAM) 메모리 셀, PRAM (phase change RAM) 메모리 셀, RRAM (resistance RAM) 메모리 셀, 및 FRAM (ferroelectric RAM) 중에서 선택되는 서로 다른 2 종류의 메모리 셀을 포함하는 집적회로 소자.
  3. 제1항에 있어서,
    상기 복수의 메모리 셀은 DRAM 메모리 셀 및 MRAM 메모리 셀을 포함하는 집적회로 소자.
  4. 삭제
  5. 제1항에 있어서,
    상기 기판은 소자분리막을 사이에 두고 서로 이격된 적어도 하나의 제1 활성 영역 및 적어도 하나의 제2 활성 영역을 포함하고,
    상기 제1 메모리 셀은 상기 적어도 하나의 제1 활성 영역 상에 형성되고,
    상기 제2 메모리 셀은 상기 적어도 하나의 제2 활성 영역 상에 형성된 집적회로 소자.
  6. 제1항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 각각 상기 기판 내에 매립되어 있는 집적회로 소자.
  7. 삭제
  8. 제1항에 있어서,
    상기 커패시터는 상기 기판으로부터 제1 거리만큼 이격된 위치에 배치되고,
    상기 가변 저항 구조체는 상기 기판으로부터 상기 제1 거리와 다른 제2 거리만큼 이격된 위치에 배치된 집적회로 소자.
  9. 제8항에 있어서,
    상기 제1 거리는 상기 제2 거리보다 더 작은 집적회로 소자.
  10. 제1항에 있어서,
    상기 커패시터는 상기 기판으로부터 제3 거리만큼 이격된 최상면을 가지고,
    상기 가변 저항 구조체는 상기 기판으로부터 상기 제3 거리보다 더 큰 제4 거리만큼 이격된 위치에 배치된 집적회로 소자.
  11. 기판의 제1 영역 상에 배치되고 제1 타입의 제1 메모리 셀을 포함하는 제1 메모리 셀 어레이 영역을 가지는 제1 메모리 소자와,
    상기 기판의 상기 제1 영역으로부터 이격된 제2 영역 상에 배치되고 상기 제1 타입과 다른 제2 타입의 제2 메모리 셀을 포함하는 제2 메모리 셀 어레이 영역을 가지는 제2 메모리 소자와,
    상기 기판의 상기 제1 영역 및 상기 제2 영역으로부터 이격된 제3 영역 상에 배치되고 상기 제1 메모리 셀 어레이 영역과 상기 제2 메모리 셀 어레이 영역과의 사이의 전기적 연결이 가능하도록 구성된 복수의 도전 라인을 포함하는 인터페이스 영역을 포함하고,
    상기 제1 메모리 셀은 제1 도핑 농도를 가지는 제1 소스/드레인 영역을 포함하는 제1 트랜지스터를 구비하고,
    상기 제2 메모리 셀은 상기 제1 도핑 농도보다 더 큰 제2 도핑 농도를 가지는 제2 소스/드레인 영역을 포함하는 제2 트랜지스터를 구비하는 집적회로 소자.
  12. 제11항에 있어서,
    상기 제1 메모리 소자는 트랜지스터 및 커패시터를 가지는 단위 메모리 셀을 포함하고, 상기 제2 메모리 소자는 스위칭 소자 및 가변 저항을 가지는 단위 메모리 셀을 포함하는 집적회로 소자.
  13. 삭제
  14. 제11항에 있어서,
    상기 제1 메모리 셀은 상기 기판으로부터 제1 거리만큼 이격된 위치에 배치된 커패시터를 포함하고,
    상기 제2 메모리 셀은 상기 기판으로부터 상기 제1 거리와 다른 제2 거리만큼 이격된 위치에 배치된 가변 저항 구조체를 포함하는 집적회로 소자.
  15. 제11항에 있어서,
    상기 제1 메모리 셀은 상기 기판 상에 형성된 커패시터와, 상기 커패시터를 덮는 제1 다층 배선 구조를 포함하고, 상기 제2 메모리 셀은 상기 기판 상에서 상기 제1 다층 배선 구조와 동일 레벨에 형성되고 가변 저항 구조체를 포함하는 제2 다층 배선 구조를 포함하는 집적회로 소자.
  16. 기판 상의 서로 이격된 영역에 배치되고 서로 다른 구조를 가지는 복수의 메모리 셀을 포함하고, 상기 복수의 메모리 셀은 상기 기판의 제1 영역에 배치되고 제1 트랜지스터를 구비하는 제1 메모리 셀과, 상기 기판의 제2 영역에 배치되고 제2 트랜지스터를 구비하는 제2 메모리 셀을 포함하는 집적회로 소자의 제조 방법으로서,
    상기 집적회로 소자의 제조 방법은
    상기 제1 영역에서 상기 기판 내에 배치되는 복수의 제1 워드 라인과, 상기 제2 영역에서 상기 기판 내에 또는 상기 기판 상에 배치되는 복수의 제2 워드 라인을 형성하는 단계와,
    상기 제1 영역에서 상기 복수의 제1 워드 라인 상에 복수의 커패시터를 형성하는 단계와,
    상기 제2 영역에서 상기 복수의 제2 워드 라인 위에 복수의 소스 라인을 형성하는 단계와,
    상기 제1 영역 및 상기 제2 영역에서 상기 복수의 커패시터 및 상기 복수의 소스 라인을 덮는 절연막을 형성하는 단계와,
    상기 제2 영역에서 상기 기판의 상면으로부터 제1 수직 거리만큼 이격된 위치에 배치되는 가변 저항 구조체를 형성하는 단계를 포함하고,
    상기 제1 트랜지스터는 제1 도핑 농도를 가지는 제1 소스/드레인 영역을 포함하고, 상기 제2 트랜지스터는 상기 제1 도핑 농도보다 더 큰 제2 도핑 농도를 가지는 제2 소스/드레인 영역을 포함하는 집적회로 소자의 제조 방법.
  17. 제16항에 있어서,
    상기 복수의 제1 워드 라인과 상기 복수의 제2 워드 라인은 동시에 형성되는 집적회로 소자의 제조 방법.
  18. 제16항에 있어서,
    상기 제1 영역에서 상기 절연막 위에 배치되는 제1 다층 배선 구조를 형성하는 단계와, 상기 제2 영역에서 상기 절연막 위에 배치되는 제2 다층 배선 구조를 형성하는 단계를 더 포함하고, 상기 제1 다층 배선 구조 중 적어도 일부와 상기 제2 다층 배선 구조 중 적어도 일부는 동시에 형성되는 집적회로 소자의 제조 방법.
  19. 제18항에 있어서,
    상기 가변 저항 구조체를 형성하는 단계는 상기 제1 다층 배선 구조를 형성하는 단계 및 상기 제2 다층 배선 구조를 형성하는 단계보다 먼저 수행되는 집적회로 소자의 제조 방법.
  20. 제18항에 있어서,
    상기 가변 저항 구조체를 형성하는 단계는 상기 제2 다층 배선 구조를 형성하는 동안 수행되는 집적회로 소자의 제조 방법.
KR1020160162915A 2016-12-01 2016-12-01 이종의 메모리 소자들을 포함하는 집적회로 소자 및 그 제조 방법 Active KR102702995B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020160162915A KR102702995B1 (ko) 2016-12-01 2016-12-01 이종의 메모리 소자들을 포함하는 집적회로 소자 및 그 제조 방법
US15/826,031 US10468103B2 (en) 2016-12-01 2017-11-29 Integrated circuit devices including separate memory cells on separate regions of individual substrate
CN201711234913.XA CN108133936B (zh) 2016-12-01 2017-11-30 集成电路器件及其制造方法
US16/533,143 US10777276B2 (en) 2016-12-01 2019-08-06 Integrated circuit devices
US16/936,917 US11482285B2 (en) 2016-12-01 2020-07-23 Integrated circuit devices and methods of manufacturing same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160162915A KR102702995B1 (ko) 2016-12-01 2016-12-01 이종의 메모리 소자들을 포함하는 집적회로 소자 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20180062812A KR20180062812A (ko) 2018-06-11
KR102702995B1 true KR102702995B1 (ko) 2024-09-04

Family

ID=62243124

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160162915A Active KR102702995B1 (ko) 2016-12-01 2016-12-01 이종의 메모리 소자들을 포함하는 집적회로 소자 및 그 제조 방법

Country Status (3)

Country Link
US (3) US10468103B2 (ko)
KR (1) KR102702995B1 (ko)
CN (1) CN108133936B (ko)

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6820717B2 (ja) 2016-10-28 2021-01-27 株式会社日立ハイテク プラズマ処理装置
KR102293121B1 (ko) 2017-07-14 2021-08-26 삼성전자주식회사 반도체 소자
KR102368449B1 (ko) 2017-07-21 2022-03-02 삼성전자주식회사 반도체 소자
KR102293120B1 (ko) 2017-07-21 2021-08-26 삼성전자주식회사 반도체 소자
KR102573757B1 (ko) 2018-09-17 2023-09-05 삼성전자주식회사 자기 메모리 소자 및 그 제조 방법, 그리고 기판 처리 설비
KR102610557B1 (ko) * 2018-09-19 2023-12-07 에스케이하이닉스 주식회사 페리-언더-셀 구조의 메모리 장치
US20210366791A1 (en) * 2018-11-27 2021-11-25 Hitachi High-Technologies Corporation Plasma processing device and method for processing sample using same
US10937886B2 (en) * 2018-12-06 2021-03-02 Nanya Technology Corporation Semiconductor device with negative capacitance material in buried channel
KR102731931B1 (ko) 2018-12-21 2024-11-21 삼성전자주식회사 융합 메모리 소자 및 그 제조 방법
KR102749136B1 (ko) 2019-06-04 2025-01-03 삼성전자주식회사 메모리 장치
KR102757528B1 (ko) * 2019-10-28 2025-01-22 삼성전자주식회사 반도체 메모리 소자
KR102765864B1 (ko) * 2020-01-07 2025-02-12 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
KR102732102B1 (ko) 2020-02-18 2024-11-19 삼성전자주식회사 반도체 소자
US11723218B2 (en) * 2020-06-29 2023-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for forming the same
US11508436B2 (en) * 2020-09-29 2022-11-22 Sharp Semiconductor Innovation Corporation Memory device
KR102812357B1 (ko) 2020-10-16 2025-05-23 삼성전자주식회사 반도체 소자 및 그 동작방법
CN114695355A (zh) 2020-12-29 2022-07-01 长鑫存储技术有限公司 半导体结构以及半导体结构的形成方法
CN114695353B (zh) 2020-12-29 2023-10-13 长鑫存储技术有限公司 半导体结构及其形成方法
CN114695354A (zh) 2020-12-29 2022-07-01 长鑫存储技术有限公司 半导体结构及其形成方法
US11967531B2 (en) 2020-12-29 2024-04-23 Changxin Memory Technologies, Inc. Semiconductor structure and forming method thereof
US11901290B2 (en) * 2021-01-14 2024-02-13 Arm Limited Bitcell architecture using buried metal
CN112768490B (zh) * 2021-02-04 2023-01-20 长江先进存储产业创新中心有限责任公司 相变存储器及其制作方法
KR20220122891A (ko) 2021-02-26 2022-09-05 삼성전자주식회사 반도체 소자
JP2022133577A (ja) 2021-03-02 2022-09-14 キオクシア株式会社 メモリデバイス、メモリシステム、及びメモリデバイスの製造方法
CN113782672B (zh) * 2021-07-23 2023-08-15 北京时代全芯存储技术股份有限公司 制造相变化记忆体的方法与相变化记忆体组件
KR20230050126A (ko) 2021-10-07 2023-04-14 삼성전자주식회사 가변 저항 메모리 소자
TWI791324B (zh) * 2021-11-12 2023-02-01 鯨鏈科技股份有限公司 晶圓對晶圓技術之輸入及輸出電路與使用其之晶片裝置
US20230172072A1 (en) * 2021-11-30 2023-06-01 Changxin Memory Technologies, Inc. Layout and processing method thereof, storage medium, and program product
US20230171970A1 (en) * 2021-11-30 2023-06-01 Changxin Memory Technologies, Inc. Semiconductor structure and fabrication method thereof
US20230171971A1 (en) * 2021-11-30 2023-06-01 Changxin Memory Technologies, Inc. Semiconductor structure and method for fabricating semiconductor structure
US20230170224A1 (en) * 2021-11-30 2023-06-01 Changxin Memory Technologies, Inc. Method for fabricating semiconductor structure, and semiconductor structure
CN116209278B (zh) * 2021-11-30 2025-07-04 长鑫存储技术有限公司 半导体结构
CN116209243A (zh) * 2021-11-30 2023-06-02 长鑫存储技术有限公司 半导体结构及其制备方法
CN116209279A (zh) * 2021-11-30 2023-06-02 长鑫存储技术有限公司 半导体结构及半导体结构的制作方法
CN116207091B (zh) * 2021-11-30 2025-07-08 长鑫存储技术有限公司 版图及其处理方法、存储介质及程序产品
KR20230082375A (ko) 2021-12-01 2023-06-08 삼성전자주식회사 집적회로 소자
US20240006233A1 (en) * 2022-06-30 2024-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including a self-formed barrier metal layer

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040008542A1 (en) * 2002-07-15 2004-01-15 Manish Sharma Shared volatile and non-volatile memory
US20050226030A1 (en) * 2002-12-16 2005-10-13 Yoshihiro Kato Magnetic memory device

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5880991A (en) * 1997-04-14 1999-03-09 International Business Machines Corporation Structure for low cost mixed memory integration, new NVRAM structure, and process for forming the mixed memory and NVRAM structure
US6259126B1 (en) * 1999-11-23 2001-07-10 International Business Machines Corporation Low cost mixed memory integration with FERAM
FR2810446A1 (fr) * 2000-06-14 2001-12-21 Thomson Tubes & Displays Cathodes a oxyde amelioree et son procede de fabrication
US6358756B1 (en) * 2001-02-07 2002-03-19 Micron Technology, Inc. Self-aligned, magnetoresistive random-access memory (MRAM) structure utilizing a spacer containment scheme
AU2003211196A1 (en) * 2002-02-15 2003-09-04 Matsushita Electric Industrial Co., Ltd. Magnetic reluctance element and method for preparation thereof and nonvolatile memory comprising the element
US7477959B2 (en) * 2002-06-26 2009-01-13 Taiwan Semiconductor Manufacturing Co., Ltd. Photoresist system
DE112005003425T5 (de) 2005-01-25 2008-01-03 Chan, Chien-Chiang, Chung-ho Einzelchip mit magnetoresistivem Speicher
JP5474272B2 (ja) 2005-03-15 2014-04-16 ピーエスフォー ルクスコ エスエイアールエル メモリ装置及びその製造方法
US8159868B2 (en) 2008-08-22 2012-04-17 Zeno Semiconductor, Inc. Semiconductor memory having both volatile and non-volatile functionality including resistance change material and method of operating
US8450199B2 (en) * 2008-12-22 2013-05-28 Micron Technology, Inc. Integrating diverse transistors on the same wafer
JP5731341B2 (ja) 2011-09-26 2015-06-10 ルネサスエレクトロニクス株式会社 半導体記憶装置、半導体装置及び半導体記憶装置の製造方法
JP5728370B2 (ja) * 2011-11-21 2015-06-03 株式会社東芝 半導体記憶装置およびその駆動方法
US9041220B2 (en) 2013-02-13 2015-05-26 Qualcomm Incorporated Semiconductor device having stacked memory elements and method of stacking memory elements on a semiconductor device
WO2015099703A1 (en) 2013-12-24 2015-07-02 Intel Corporation Hybrid memory and mtj based mram bit-cell and array
KR102326547B1 (ko) * 2015-08-19 2021-11-15 삼성전자주식회사 자기 저항 메모리 장치 및 그 제조 방법
US9589620B1 (en) * 2015-09-24 2017-03-07 Intel Corporation Destructive reads from spin transfer torque memory under read-write conditions
KR102339780B1 (ko) * 2015-10-29 2021-12-15 삼성전자주식회사 칩 아이디(id) 발생 회로를 갖는 반도체 장치
US10250278B2 (en) * 2015-12-21 2019-04-02 Intel Corporation Compression of a set of integers
KR102476770B1 (ko) * 2016-04-08 2022-12-13 에스케이하이닉스 주식회사 전자 장치
US10678702B2 (en) * 2016-05-27 2020-06-09 Advanced Micro Devices, Inc. Using multiple memory elements in an input-output memory management unit for performing virtual address to physical address translations
US10628367B2 (en) * 2016-12-28 2020-04-21 Intel Corporation Techniques for dynamically modifying platform form factors of a mobile device
KR102434436B1 (ko) * 2017-05-31 2022-08-19 삼성전자주식회사 집적회로 소자 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040008542A1 (en) * 2002-07-15 2004-01-15 Manish Sharma Shared volatile and non-volatile memory
US20050226030A1 (en) * 2002-12-16 2005-10-13 Yoshihiro Kato Magnetic memory device

Also Published As

Publication number Publication date
US11482285B2 (en) 2022-10-25
CN108133936A (zh) 2018-06-08
US10468103B2 (en) 2019-11-05
US20180158526A1 (en) 2018-06-07
US20200357466A1 (en) 2020-11-12
US20190362791A1 (en) 2019-11-28
CN108133936B (zh) 2023-08-22
US10777276B2 (en) 2020-09-15
KR20180062812A (ko) 2018-06-11

Similar Documents

Publication Publication Date Title
KR102702995B1 (ko) 이종의 메모리 소자들을 포함하는 집적회로 소자 및 그 제조 방법
KR100753066B1 (ko) 자기반도체 기억장치 및 그 제조방법
US8283186B2 (en) Magnetic memory device and method for manufacturing the same
US9589616B2 (en) Energy efficient three-terminal voltage controlled memory cell
US10686011B2 (en) Semiconductor device integrated with memory device and fabrication method thereof
CN107017018B (zh) 用于交错字线方案的sram单元
TWI692770B (zh) 包含三元內容可定址記憶體陣列的電子電路、電子裝置及其方法
KR102266211B1 (ko) 자기 터널 접합(mtj) 메모리용 판독 회로
US10325651B2 (en) 3D semiconductor device with stacked memory
CN111052379A (zh) 带有后端晶体管的铁电电容器
US6798689B2 (en) Integrated memory with a configuration of non-volatile memory cells and method for fabricating and for operating the integrated memory
US12256529B2 (en) Memory device and method for forming thereof
US20050087785A1 (en) Magnetic random access memory cell
US20110180861A1 (en) Magnetic random access memory having magnetoresistive effect element
US20240387406A1 (en) Semiconductor memory devices and methods of manufacturing thereof
US11552052B2 (en) Static random access memory (SRAM) and method for fabricating the same
TWI881552B (zh) 靜態隨機存取記憶體單元及其製造方法
US20240130100A1 (en) Memory device, and method for forming thereof
US12213322B2 (en) Semiconductor memory device comprising magnetic tunnel junctions
KR20240152065A (ko) 자기 메모리 장치 및 그의 제조 방법
CN119967809A (zh) 存储器件及其制造方法

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20161201

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20211028

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20161201

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20240122

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20240722

PG1601 Publication of registration