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KR102749136B1 - 메모리 장치 - Google Patents

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KR102749136B1
KR102749136B1 KR1020190065763A KR20190065763A KR102749136B1 KR 102749136 B1 KR102749136 B1 KR 102749136B1 KR 1020190065763 A KR1020190065763 A KR 1020190065763A KR 20190065763 A KR20190065763 A KR 20190065763A KR 102749136 B1 KR102749136 B1 KR 102749136B1
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memory
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cell array
memory device
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조민희
송우빈
박현목
이상길
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삼성전자주식회사
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Priority to US17/330,828 priority patent/US11482267B2/en
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Abstract

본 발명의 일 실시예에 따른 메모리 장치는, 제1 워드라인들과 제1 비트라인들을 갖는 제1 영역, 및 제2 워드라인들과 제2 비트라인들을 갖는 제2 영역을 포함하는 기판, 상기 제1 영역에 배치되며 휘발성을 갖는 제1 메모리 셀들을 포함하고, 상기 제1 메모리 셀들 각각은 상기 제1 워드라인에 인접하는 제1 채널 영역을 갖는 셀 스위치, 및 상기 셀 스위치에 연결되는 커패시터를 갖는 제1 메모리 셀 어레이, 및 상기 제2 영역에 배치되며 비휘발성을 갖는 제2 메모리 셀들을 포함하고, 상기 제2 메모리 셀들 각각은 상기 제2 워드라인에 인접하는 제2 채널 영역, 및 상기 제2 워드라인과 상기 제2 채널 영역 사이에 배치되는 강유전체층을 갖는 제2 메모리 셀 어레이를 포함한다.

Description

메모리 장치{MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것이다.
메모리 장치는 데이터를 저장하고 출력할 수 있는 복수의 메모리 칩들을 포함하며, 휘발성 또는 비휘발성을 가질 수 있다. 동적 메모리 장치는 빠른 동작 속도로 인해 컴퓨터 장치의 메인 메모리에 주로 활용되고 있으나, 휘발성으로 인한 데이터 손실을 방지하기 위해 주기적으로 데이터를 새로고침하는 리프레쉬 동작이 필요할 수 있다. 동적 메모리 장치의 리프레쉬 동작은 동적 메모리 장치가 소모하는 전력에서 적지 않은 비중을 차지할 수 있다. 비휘발성을 갖는 메모리 장치를 메인 메모리로 채용할 경우, 동적 메모리와 같은 동작 속도를 확보하기가 어려울 수 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 빠른 동작 속도와 낮은 소모 전력을 갖는 메모리 장치를 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 제1 워드라인들과 제1 비트라인들을 갖는 제1 영역, 및 제2 워드라인들과 제2 비트라인들을 갖는 제2 영역을 포함하는 기판, 상기 제1 영역에 배치되며 휘발성을 갖는 제1 메모리 셀들을 포함하고, 상기 제1 메모리 셀들 각각은 상기 제1 워드라인에 인접하는 제1 채널 영역을 갖는 셀 스위치, 및 상기 셀 스위치에 연결되는 커패시터를 갖는 제1 메모리 셀 어레이, 및 상기 제2 영역에 배치되며 비휘발성을 갖는 제2 메모리 셀들을 포함하고, 상기 제2 메모리 셀들 각각은 상기 제2 워드라인에 인접하는 제2 채널 영역, 및 상기 제2 워드라인과 상기 제2 채널 영역 사이에 배치되는 강유전체층을 갖는 제2 메모리 셀 어레이를 포함한다.
본 발명의 일 실시예에 따른 메모리 장치는, 기판에 매립되는 제1 게이트 구조체, 상기 제1 게이트 구조체에 인접하며 제1 채널 영역을 제공하는 제1 활성 영역, 상기 제1 게이트 구조체와 상기 제1 채널 영역 사이에 배치되는 제1 게이트 절연층, 및 상기 제1 활성 영역에 연결되며 상기 기판의 상면에 수직하는 방향으로 연장되는 커패시터를 각각 포함하는 복수의 제1 메모리 셀들, 제2 게이트 구조체, 상기 제2 게이트 구조체에 인접하며 제2 채널 영역을 제공하는 제2 활성 영역, 및 상기 제2 게이트 구조체와 상기 제2 채널 영역 사이에 배치되며 상기 제1 게이트 절연층보다 높은 유전율의 강유전체 물질을 포함하는 제2 게이트 절연층을 각각 포함하며, 상기 제2 게이트 절연층의 분극 상태에 따라 데이터를 저장하거나 삭제하는 복수의 제2 메모리 셀들, 및 상기 복수의 제1 메모리 셀들과 상기 복수의 제2 메모리 셀들을 서로 연결하거나 분리하는 복수의 전송 스위치들을 포함한다.
본 발명의 일 실시예에 따른 메모리 장치는, 휘발성을 갖는 제1 메모리 셀들을 갖는 제1 메모리 셀 어레이, 비휘발성을 갖는 제2 메모리 셀들을 포함하며, 상기 제2 메모리 셀의 크기는 상기 제1 메모리 셀의 크기보다 작은 제2 메모리 셀 어레이, 상기 제1 메모리 셀들과 상기 제2 메모리 셀들 사이에 배치되는 전송 스위치들, 및 상기 전송 스위치들을 턴-온하고 상기 제1 메모리 셀들의 데이터들 중 적어도 하나의 데이터를 읽어와서 상기 제2 메모리 셀들 중 적어도 하나에 저장하는 컨트롤러를 포함한다.
본 발명의 일 실시예에 따른 메모리 장치의 제조 방법은, 기판의 제1 영역과 제2 영역에 소자 분리막을 형성하여 상기 제1 영역에 배치되는 제1 활성 영역들 및 상기 제2 영역에 배치되는 제2 활성 영역들을 형성하는 단계, 상기 제1 활성 영역들과 상기 제2 활성 영역들의 적어도 일부 영역을 제거하여 트렌치들을 형성하는 단계, 상기 제1 활성 영역들의 상기 트렌치들 내에 제1 게이트 절연층들을 형성하는 단계, 상기 제2 활성 영역들의 상기 트렌치들 내에 상기 제1 게이트 절연층들과 다른 물질로 제2 게이트 절연층들을 형성하는 단계, 및 상기 트렌치들 내에 게이트 구조체들을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따른 메모리 장치의 제조 방법은, 기판에 매립되는 제1 게이트 구조체, 상기 제1 게이트 구조체에 인접하는 제1 채널 영역을 제공하는 제1 활성 영역, 및 상기 제1 활성 영역에 연결되며 상기 기판의 상면에 수직하는 방향으로 연장되는 커패시터를 형성하는 단계, 상기 커패시터를 커버하는 층간 절연층을 형성하는 단계, 상기 층간 절연층 상에 제2 게이트 구조체를 형성하는 단계, 상기 제2 게이트 구조체를 커버하는 강유전체층을 형성하는 단계, 및 인듐-갈륨-아연 산화물을 갖는 제2 채널 영역, 및 상기 제2 채널 영역에 연결되는 제2 활성 영역을 상기 강유전체층 상에 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 메모리 장치가 휘발성을 갖는 제1 메모리 셀들과 비휘발성을 갖는 제2 메모리 셀들을 포함하며, 제1 메모리 셀들의 데이터를 제2 메모리 셀들에 저장하여 리프레쉬 동작을 최소화할 수 있다. 휘발성을 갖는 제1 메모리 셀들을 주로 사용하여 빠른 동작 속도를 확보하고, 제1 메모리 셀들의 데이터를 비휘발성의 제2 메모리 셀들에 백업하여 리프레쉬 동작으로 인한 소모 전력을 최소화할 수 있다. 따라서 동작 속도와 소모 전력이 모두 우수한 메모리 장치를 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 메모리 장치를 나타낸 도면들이다.
도 3은 본 발명의 일 실시예에 따른 메모리 칩을 간단하게 나타낸 블록도이다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이를 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이를 간단하게 나타낸 평면도이다.
도 6은 도 5에 도시한 메모리 셀 어레이의 A-A`, B-B`, C-C` 방향의 단면을 나타낸 단면도이다.
도 7 내지 도 13은 본 발명의 일 실시예에 따른 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도면들이다.
도 14 및 도 15는 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이를 간단하게 나타낸 평면도들이다.
도 16은 도 14 및 도 15에 도시한 메모리 셀 어레이의 D-D`, E-E` 방향의 단면을 나타낸 단면도이다.
도 17은 도 14 및 도 15에 도시한 메모리 셀 어레이의 F 영역을 확대 도시한 도면이다.
도 18은 도 14 및 도 15에 도시한 메모리 셀 어레이의 D-D`, E-E` 방향의 단면을 나타낸 단면도이다.
도 19 및 도 20은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 21은 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 메모리 장치를 나타낸 도면들이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 메모리 모듈(1)은 복수의 메모리 칩들(2), 복수의 메모리 칩들(2)이 실장되는 기판(3) 등을 포함할 수 있다. 기판(3)의 일단에는 데이터를 주고받기 위한 입출력핀들(4)이 마련될 수 있다. 복수의 메모리 칩들(2)은 입출력핀들(4)을 통해 데이터를 입력받아 저장하거나, 또는 입출력핀들(4)을 통해 데이터를 출력할 수 있다. 도 1에는 하나의 메모리 모듈(1)이 8개의 메모리 칩들(2)을 포함하는 것으로 도시하였으나, 메모리 칩들(2)의 개수는 메모리 모듈(1)이 제공하고자 하는 데이터 저장 용량 및 메모리 칩들(2) 각각의 데이터 저장 용량 등에 따라 달라질 수 있다.
기판(3)에는 메모리 칩들(2)과 입출력핀들(4)을 연결하는 입출력 버스가 마련될 수 있으며, 메모리 칩들(2)은 상기 입출력 버스를 공유할 수 있다. 입출력핀들(4)은 복수의 메모리 칩들(2) 각각의 데이터 입출력(DQ) 경로들과 연결될 수 있다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(10)는 메모리 뱅크(20) 및 로직 회로(30)를 포함할 수 있다. 메모리 뱅크(20)는 복수의 메모리 셀들을 갖는 뱅크 어레이(21)와, 로우 디코더(22), 센스 앰프(23) 및 칼럼 디코더(24) 등을 포함할 수 있다. 일 실시예에서 메모리 장치(10)는 메모리 뱅크(20)를 복수 개 포함할 수 있다.
메모리 장치(10)에 포함되는 복수의 메모리 뱅크들(20)은, 하나의 로직 회로(30)를 공유할 수 있다. 로직 회로(30)는 메모리 뱅크들(20)에서 데이터를 읽어오거나 메모리 뱅크들(20)에 데이터를 기록할 수 있다. 또한 로직 회로(30)는 데이터를 저장할 주소를 지정하거나, 메모리 장치(10)의 동작 모드를 결정할 수 있다. 또한, 로직 회로(30)는 복수의 메모리 뱅크들(20)에 저장하고자 하는 데이터 및 복수의 메모리 뱅크들(20)이 출력하는 데이터를 전송하기 위한 입출력 패드를 포함할 수 있다.
뱅크 어레이(21)는 복수의 메모리 셀들을 갖는 메모리 셀 어레이를 포함할 수 있다. 본 발명의 일 실시예에서, 메모리 셀 어레이는 휘발성을 갖는 제1 메모리 셀들을 갖는 제1 메모리 셀 어레이와, 비휘발성을 갖는 제2 메모리 셀들을 갖는 제2 메모리 셀 어레이를 포함할 수 있다. 메모리 장치(10)는, 제1 메모리 셀 어레이를 데이터의 주 저장소로 이용하고, 필요한 경우 제1 메모리 셀 어레이의 데이터를 제2 메모리 셀 어레이에 저장할 수 있다. 제1 메모리 셀 어레이를 주 저장소로 이용함으로써 빠른 동작 속도를 확보할 수 있으며, 제2 메모리 셀 어레이를 이용하여 제1 메모리 셀들의 데이터 손실을 방지하기 위한 리프레쉬 동작을 최소화함으로써 소모 전력을 개선할 수 있다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도이다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치(40)의 내부 구조를 간단하게 나타낸 블록도일 수 있다. 도 3을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(40)는 메모리 셀 어레이(50)와 컨트롤러(60)를 포함할 수 있다. 컨트롤러(60)는 로우 디코더(61), 센스 앰프(62), 칼럼 디코더(63), 및 컨트롤 로직(64) 등을 포함할 수 있다. 메모리 셀 어레이(50)는 복수의 메모리 셀들을 포함할 수 있다.
일 실시예에서, 로우 디코더(61)는 워드라인(WL)을 통해 메모리 셀들과 연결될 수 있으며, 센스 앰프(62)는 비트라인(BL)을 통해 메모리 셀들과 연결될 수 있다. 일 실시예에서, 로우 디코더(61)는 데이터를 기록하거나 데이터를 읽어올 메모리 셀을 선택할 수 있으며, 센스 앰프(62)는 비트라인을 통해 메모리 셀에 데이터를 기록하거나, 메모리 셀로부터 데이터를 읽어올 수 있다. 칼럼 디코더(63)는 기록하고자 하는 데이터를 센스 앰프(62)에 전달하거나, 또는 센스 앰프(62)가 메모리 셀 어레이(50)로부터 읽어온 데이터를 컨트롤 로직(64)에 전달할 수 있다. 컨트롤 로직(64)은 로우 디코더(61)와 센스 앰프(62), 및 칼럼 디코더(63) 등의 동작을 제어할 수 있다.
도 3을 참조하면, 메모리 셀 어레이(50)는 제1 메모리 셀 어레이(51)와 제2 메모리 셀 어레이(52), 및 전송 스위치 어레이(53) 등을 포함할 수 있다. 제1 메모리 셀 어레이(51)는 휘발성을 갖는 제1 메모리 셀들을 포함할 수 있으며, 제2 메모리 셀 어레이(52)는 비휘발성을 갖는 제2 메모리 셀들을 포함할 수 있다. 일례로, 제1 메모리 셀들은 동적 랜덤 액세스 메모리(Dynamic Random Access Memory, DRAM)셀들일 수 있으며, 제2 메모리 셀들은 강유전체 랜덤 액세스 메모리(Ferroelectric Random Access Memory, FeRAM) 셀들일 수 있다.
전송 스위치 어레이(53)는 제1 메모리 셀 어레이(51)와 제2 메모리 셀 어레이(52)를 연결하거나 분리할 수 있다. 도 3에 도시한 일 실시예에서는, 전송 스위치 어레이(53)가 제1 메모리 셀 어레이(51)와 제2 메모리 셀 어레이(52) 사이에 배치되는 것으로 도시하였으나, 반드시 이와 같은 형태로 한정되는 것은 아니다. 일례로 전송 스위치 어레이(53)가 턴-온되면 제1 메모리 셀 어레이(51)와 제2 메모리 셀 어레이(52)가 연결될 수 있으며, 컨트롤러(60)는 제1 메모리 셀 어레이(51)의 데이터를 제2 메모리 셀 어레이(52)에 저장하거나, 또는 제2 메모리 셀 어레이(52)의 데이터를 제1 메모리 셀 어레이(51)에 저장할 수 있다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이를 나타낸 도면이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이는, 제1 메모리 셀 어레이(70)와 제2 메모리 셀 어레이(80), 및 전송 스위치 어레이(90) 등을 포함할 수 있다. 제1 메모리 셀 어레이(70)는 제1 메모리 셀들(MC1)을 포함하며, 제1 메모리 셀들(MC1)은 제1 워드라인들(WL11-WL1N)과 제1 비트라인들(BL11-BL1M)에 연결될 수 있다. 제2 메모리 셀 어레이(80)는 제2 메모리 셀들(MC2)을 포함하며, 제2 메모리 셀들(MC2)은 제2 워드라인들(WL21-WL2N)과 제2 비트라인들(BL21-BL2M)에 연결될 수 있다.
제1 메모리 셀들(MC1) 각각은, 셀 스위치(CS)와 셀 커패시터(CC)를 포함할 수 있다. 제1 워드라인들(WL11-WL1N)에 입력되는 제어 전압에 의해 셀 스위치(CS)가 턴-온되면, 제1 비트라인들(BL11-BL1M)에 입력되는 전압에 의해 셀 커패시터(CC)가 충전 또는 방전되면서 데이터가 기록되거나 삭제될 수 있다. 제1 메모리 셀 어레이(70)에서는 셀 커패시터(CC)의 누설 전류에 따른 데이터 손실을 방지하기 위한 리프레쉬 동작이 실행될 수 있다.
제2 메모리 셀들(MC2) 각각은 강유전체층을 포함하는 셀 소자로 구현될 수 있다. 셀 소자는 채널 영역과 게이트 사이에 배치되는 강유전체층을 포함할 수 있다. 제2 워드라인들(WL21-WL2N)을 통해 셀 소자의 게이트에 입력되는 전압에 의해 강유전체층의 분극 상태가 변할 수 있으며, 강유전체층의 분극 상태에 따라 제2 메모리 셀들(MC2) 각각의 문턱 전압이 달라질 수 있다. 즉, 강유전체층의 분극 상태를 조절함으로써 제2 메모리 셀들(MC2)에 데이터를 기록하거나 제2 메모리 셀들(MC2)의 데이터를 삭제할 수 있다. 제2 메모리 셀들(MC2)은 커패시터없이 셀 소자 하나로 구현될 수 있으며, 따라서 셀 커패시터(CC)를 갖는 제1 메모리 셀들(MC1)보다 작은 크기를 가질 수 있다.
전송 스위치 어레이(90)는 복수의 전송 스위치들(TX1-TXN)을 포함할 수 있다. 복수의 전송 스위치들(TX1-TXN)의 게이트는 서로 연결될 수 있다. 따라서, 전송 스위치들(TX1-TXN)은 동시에 턴-온되거나 동시에 턴-오프될 수 있다. 전송 스위치들(TX1-TXN)에 의해 제1 워드라인들(WL11-WL1N)과 제2 워드라인들(WL21-WL2N)을 서로 연결되거나 분리될 수 있다.
전송 스위치들(TX1-TXN)이 턴-오프되면, 제1 워드라인들(WL11-WL1N)과 제2 워드라인들(WL21-WL2N)이 서로 분리될 수 있다. 전송 스위치들(TX1-TXN)이 턴-오프된 상태에서는, 제1 메모리 셀들(MC1)에 데이터가 저장되거나, 제1 메모리 셀들(MC1)에서 데이터를 읽어올 수 있다. 즉, 전송 스위치들(TX1-TXN)이 턴-오프되는 동안 제2 메모리 셀 어레이(80)는 비활성화될 수 있다.
전송 스위치들(TX1-TXN)이 턴-온되면, 제1 워드라인들(WL11-WL1N)과 제2 워드라인들(WL21-WL2N)이 서로 연결될 수 있다. 따라서, 제1 워드라인들(WL11-WL1N) 중 적어도 하나를 선택하기 위한 신호에 의해, 제2 워드라인들(WL21-WL2N) 중 적어도 하나가 함께 선택될 수 있다. 전송 스위치들(TX1-TXN)을 턴-온시키고, 제1 비트라인들(BL11-BL1M)을 통해 제1 메모리 셀들(MC1)로부터 읽어온 데이터를 제2 비트라인들(BL21-BL2M)을 통해 제2 메모리 셀들(MC2)에 저장할 수 있다. 또는, 제2 메모리 셀들(MC2)로부터 읽어온 데이터를 제1 메모리 셀들(MC1)에 저장할 수도 있다.
일례로, 제1 메모리 셀들(MC1)의 저장 용량은, 제2 메모리 셀들(MC2)의 저장 용량과 같을 수 있으며, 이 경우 제1 메모리 셀들(MC1)과 제2 메모리 셀들(MC2)의 개수가 서로 같을 수 있다. 또는, 제2 메모리 셀들(MC2)의 저장 용량이 제1 메모리 셀들(MC1)의 저장 용량보다 클 수 있다. 제2 메모리 셀들(MC2)의 저장 용량이 제1 메모리 셀들(MC1)의 저장 용량보다 작은 경우에는, 제1 메모리 셀들(MC1)에서 실제로 데이터가 저장된 일부 메모리 셀들의 데이터만이 제2 메모리 셀들(MC2)에 옮겨 저장될 수 있다.
본 발명의 일 실시예에서는, 전송 스위치들(TX1-TXN)을 턴-온하고 비휘발성을 갖는 제2 메모리 셀들(MC2)에 제1 메모리 셀들(MC1)의 데이터를 저장함으로써, 제1 메모리 셀들(MC1)에 대한 리프레쉬 동작 없이 데이터를 유지할 수 있다. 따라서, 리프레쉬 동작으로 소모되는 전력을 최소화할 수 있다. 제1 메모리 셀들(MC1)의 데이터를 제2 메모리 셀들(MC2)에 저장하는 동작은 소정의 주기에 따라 실행되거나, 또는 제1 메모리 셀들(MC1)에 대한 데이터 변경이 발생하지 않는 아이들(idle) 상태에서 실행될 수 있다.
아이들 상태에서는 제1 메모리 셀들(MC1)에 대한 리프레쉬 동작에 소모되는 전력이, 메모리 장치의 전체 소모 전력에서 차지하는 비중이 매우 높을 수 있다. 본 발명의 일 실시예에서는 아이들 상태에서 제1 메모리 셀들(MC1)의 데이터를 비휘발성의 제2 메모리 셀들(MC2)에 백업하여 리프레쉬 동작을 일시적으로 중단함으로써 소모 전력을 줄일 수 있다. 아이들 상태에서 벗어나면, 다시 전송 스위치들(TX1-TXN)을 턴-온하고 제2 메모리 셀들(MC2)의 데이터를 읽어와서 제1 메모리 셀들(MC1)에 저장할 수 있다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이를 간단하게 나타낸 평면도이다. 한편, 도 6은 도 5에 도시한 메모리 셀 어레이의 A-A`, B-B`, C-C` 방향의 단면을 나타낸 단면도이다.
도 5 및 도 6을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(100)는 기판(101)을 포함하며, 기판(101)은 제1 영역(200)과 제2 영역(300), 및 제3 영역(400) 등을 포함할 수 있다. 제1 영역(200)은 제1 메모리 셀들이 형성되는 제1 메모리 셀 어레이에 대응할 수 있으며, 제2 영역(300)은 제2 메모리 셀들이 형성되는 제2 메모리 셀 어레이에 대응할 수 있다. 한편, 제3 영역(400)은 전송 스위치들이 형성되는 전송 스위치 어레이에 대응할 수 있다. 제1 메모리 셀들과 제2 메모리 셀들 및 전송 스위치들은 기판(101)에 형성된 소자 분리막(102)을 제외한 영역들에 형성될 수 있다.
도 5 및 도 6에 도시한 일 실시예에서, 제3 영역(400)은 제1 영역(200)과 제2 영역(300) 사이에 배치될 수 있다. 다만, 전송 스위치들이 형성되는 제4 영역(400)의 위치는 실시예들에 따라 달라질 수 있다.
제1 영역(200)에는 소자 분리막(102) 사이에 정의되는 제1 활성 영역(203), 제1 워드라인을 제공하는 제1 게이트 구조체(210), 제1 활성 영역(203) 중 적어도 일부에 연결되는 제1 비트라인 구조체(220), 및 커패시터 구조체(250) 등이 형성될 수 있다. 제1 게이트 구조체(210)는 제1 활성 영역(203) 및 제1 비트라인 구조체(220)와 교차할 수 있으며, 기판(101) 내에 매립될 수 있다.
제1 게이트 구조체(210)는 제1 게이트 전극층(211) 및 제1 캡핑층(212) 등을 포함할 수 있다. 제1 게이트 전극층(211)은 금속, 금속 화합물과 같은 도전성 물질로 형성될 수 있으며, 제1 캡핑층(212)은 실리콘 질화물과 같은 절연 물질로 형성될 수 있다. 제1 게이트 전극층(211)과 기판(101) 사이에는 제1 게이트 절연층(205)이 배치될 수 있으며, 제1 게이트 절연층(205)은 실리콘 산화물 등으로 형성될 수 있다.
제1 활성 영역(203)은 불순물로 도핑될 수 있으며, 제1 메모리 셀에 포함되는 셀 스위치의 소스 영역 및 드레인 영역을 제공할 수 있다. 제1 게이트 구조체(210)와 소자 분리막(102) 사이에 위치하는 제1 활성 영역(203)은 제1 컨택(241)을 통해 커패시터 구조체(250)에 연결될 수 있다. 한편, 서로 인접한 한 쌍의 제1 게이트 구조체(210) 사이에 배치되는 제1 활성 영역(203)은, 제2 컨택(242)을 통해 제1 비트라인 구조체(220)에 연결될 수 있다.
제1 비트라인 구조체(220)는 제1 컨택(241) 및 제2 컨택(242)과 함께 중간 절연층(230)에 매립될 수 있다. 중간 절연층(230)은 제1 중간 절연층(231)과 제2 중간 절연층(232)을 포함할 수 있다. 제1 비트라인 구조체(220)는 제1 비트라인 도전층(221)과 제1 비트라인 캡핑층(222) 및 제1 스페이서층(223) 등을 포함할 수 있다.
커패시터 구조체(250)는 제1 컨택(241)을 통해 제1 활성 영역(203)에 연결될 수 있으며, 하부 전극층(251)과 유전체층(252) 및 상부 전극층(253) 등을 포함할 수 있다. 커패시터 구조체(250)는 기판(101)의 상면에 수직하는 방향으로 연장될 수 있다. 하부 전극층(251)은 도 5 및 도 6에 도시한 바와 같이 기둥 형상을 갖거나, 또는 가운데가 비어있는 실린더 형상을 가질 수도 있다.
제2 영역(300)에는 소자 분리막(102) 사이에 정의되는 제2 활성 영역(303), 제2 워드라인을 제공하는 제2 게이트 구조체(310), 제2 활성 영역(303) 중 적어도 일부에 연결되는 제1 비트라인 구조체(320) 등이 형성될 수 있다. 제2 영역(300)에서 제2 메모리 셀 어레이를 제공하는 제2 메모리 셀들은 커패시터없이 하나의 셀 소자만으로 구현될 수 있다. 따라서, 제2 메모리 셀은 제1 영역(200)에 형성되는 제1 메모리 셀보다 작은 크기를 가질 수 있다. 일례로, 제2 메모리 셀은 제1 메모리 셀보다 낮은 높이를 가질 수 있다.
제1 영역(200)과 유사하게, 제2 영역(300)에서 제2 게이트 구조체(310)는 제2 활성 영역(303) 및 제2 비트라인 구조체(320)와 교차할 수 있으며, 기판(101) 내에 매립될 수 있다. 일례로, 제1 영역(200)의 제1 활성 영역(203)과 제2 영역(300)의 제2 활성 영역(303)은 동시에 형성될 수 있다. 또한, 제1 영역(200)의 제1 게이트 구조체(210)와, 제2 영역 (300)의 제2 게이트 구조체(310)는 동시에 형성될 수 있다. 제2 게이트 구조체(310)는 제2 게이트 전극층(311) 및 제2 캡핑층(312) 등을 포함할 수 있으며, 제2 게이트 전극층(311) 및 제2 캡핑층(312)은 제1 게이트 전극층(211) 및 제1 캡핑층(212)과 같은 물질로 형성될 수 있다.
제2 게이트 전극층(311)과 기판(101) 사이에는 제2 게이트 절연층(305)이 형성될 수 있다. 제2 게이트 절연층(305)은 제1 게이트 절연층(205)과 다른 물질로 형성될 수 있으며, 일례로 하프늄 실리콘 산화물(HfSiOx), 하프늄 지르코늄 산화물(HfZrOx), 하프늄 알루미늄 산화물(HfAlOx) 등으로 제2 게이트 절연층(305)이 형성될 수 있다. 제2 게이트 구조체(310)에 입력되는 전압에 의해 제2 게이트 절연층(305)의 분극 상태가 달라질 수 있으며, 제2 게이트 절연층(305)의 분극 상태에 따라 제2 메모리 셀의 전압-전류 특성이 달라질 수 있다. 따라서, 제2 게이트 절연층(305)의 분극 상태를 조절하여 제2 메모리 셀에 데이터를 기록할 수 있다.
제2 활성 영역(303) 중 일부는 제1 컨택(341)에 연결될 수 있으며, 제2 활성 영역(303) 중 나머지는 제2 컨택(342)에 연결될 수 있다. 제2 컨택(342)은 제2 비트라인 구조체(320)와 연결될 수 있다. 제2 비트라인 구조체(320)는 제1 비트라인 구조체(220)와 유사한 구조를 가질 수 있다. 일례로 제2 비트라인 구조체(320)는 제2 비트라인 도전층(321)과 제2 비트라인 캡핑층(322) 및 제2 스페이서층(323) 등을 포함할 수 있다.
제3 영역(400)은 소자 분리막(102) 사이에 형성되는 복수의 전송 스위치들을 포함할 수 있다. 전송 스위치들은 하나의 전송 게이트 구조체(410)를 공유할 수 있으며, 전송 게이트 구조체(410)는 전송 게이트 전극층(411), 전송 게이트 캡핑층(412), 및 스페이서층(413) 등을 포함할 수 있다. 전송 게이트 전극층(411)과 기판(101) 사이에는 전송 게이트 절연층(405)이 형성되며, 전송 게이트 절연층(405)은 실리콘 산화물 등으로 형성될 수 있다.
전송 게이트 구조체(410)의 양측에는 불순물로 도핑되는 활성 영역(403)이 형성될 수 있다. 도 5 및 도 6에 도시한 일 실시예에서는, 전송 스위치들이 제1 메모리 셀의 셀 스위치 및 제2 메모리 셀과 다르게 기판(101)에 매립되지 않는 전송 게이트 구조체(410)를 갖는 것으로 도시하였으나, 반드시 이와 같은 형태로 한정되는 것은 아니다.
전송 스위치들은 제1 영역(200)의 제1 워드라인들과, 제2 영역(300)의 제2 워드라인들을 서로 연결하거나 분리할 수 있다. 일례로, 전송 스위치들 각각에서 전송 게이트 구조체(410) 양측의 활성 영역(403)은 각각 제1 게이트 구조체(210) 및 제2 게이트 구조체(310)와 연결될 수 있다. 따라서, 전송 게이트 구조체(410)에 입력되는 전압에 의해 전송 스위치들이 턴-온되면, 제1 게이트 구조체(210)와 제2 게이트 구조체(310)가 전기적으로 연결되어 제1 워드라인들과 제2 워드라인들이 연결되는 효과를 얻을 수 있다.
한편, 도 5 및 도 6에 도시한 일 실시예와 달리, 제2 영역(300)에서 제2 메모리 셀들을 제공하기 위한 제2 게이트 구조체(310)는 기판(101)에 매립되지 않을 수 있다. 예를 들어 제2 게이트 구조체(310)는, 제1 메모리 셀들의 제1 게이트 구조체(210)와 달리 기판(101)에 매립되지 않고, 전송 게이트 구조체(410)와 유사하게 기판(101)의 상면 위에 배치될 수도 있다. 이 경우 제2 게이트 구조체(310)는 제1 게이트 구조체(210)와 별개의 공정에서 형성될 수 있다.
도 7 내지 도 13은 본 발명의 일 실시예에 따른 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도면들이다.
도 7 내지 도 13은 도 5 및 도 6에 도시한 메모리 장치(100)의 제조 방법을 설명하기 위한 도면들일 수 있으며, 메모리 장치(100)의 제조 과정에서 A-A`, B-B`, C-C` 방향의 단면을 함께 나타낸 도면들일 수 있다. 앞서 설명한 바와 같이, 기판(101)은 제1 메모리 셀들이 형성되는 제1 영역(200)과, 제2 메모리 셀들이 형성되는 제2 영역(300), 및 전송 스위치들이 형성되는 제3 영역(400)을 포함할 수 있다.
먼저 도 7을 참조하면, 기판(101)의 적어도 일부 영역을 식각으로 제거하고 절연 물질을 채워 넣음으로써 소자 분리막(102)을 형성할 수 있다. 소자 분리막(102)은 기판(101)의 전체에 걸쳐서 형성될 수 있다. 일례로, 소자 분리막(102)은 제1 영역(200), 제2 영역(300) 및 제3 영역(400)에서 동시에 형성될 수 있다.
소자 분리막(102)이 형성되면, 제1 영역(200)과, 제2 영역(300)에 불순물을 주입하여 제1 활성 영역(203)과 제2 활성 영역(303)을 형성할 수 있다. 제1 활성 영역(203)과 제2 활성 영역(303)은 같은 도전형의 불순물로 도핑될 수 있으며, 일 실시예에서 N형 불순물로 도핑될 수 있다.
다음으로 도 8을 참조하면, 제1 활성 영역(203)과 제2 활성 영역(303)이 형성된 영역에서 기판(101)의 적어도 일부 영역을 식각하여 제1 트렌치들(T1)과 제2 트렌치들(T2)을 형성할 수 있다. 제1 트렌치들(T1)과 제2 트렌치들(T2)은 동시에 형성될 수 있으며, 기판(101)의 상면에 평행한 방향에서 같은 방향으로 연장될 수 있다. 도 8에 도시한 바와 같이, 하나의 제1 활성 영역(203)에 한 쌍의 제1 트렌치들(T1)이 형성되고, 하나의 제2 활성 영역(303)에 한 쌍의 제2 트렌치들(T2)이 형성될 수 있다.
도 9를 참조하면, 제1 트렌치들(T1) 내부에 제1 게이트 절연층(205)이 형성될 수 있다. 제1 게이트 절연층(205)은 실리콘 산화물 등의 절연 물질로 형성될 수 있다. 제1 게이트 절연층(205)을 형성하는 동안, 제2 트렌치들(T2)은 마스크층 등으로 가려질 수 있으며, 따라서 제2 트렌치들(T2) 내에는 제1 게이트 절연층(205)이 형성되지 않을 수 있다.
도 10을 참조하면, 제1 게이트 절연층(205)을 형성한 후 제2 트렌치들(T2) 내부에 제2 게이트 절연층(305)을 형성할 수 있다. 제2 게이트 절연층(305)은 제1 게이트 절연층(205)과 다른 절연 물질로 형성될 수 있으며, 하프늄 실리콘 산화물(HfSiOx), 하프늄 지르코늄 산화물(HfZrOx), 하프늄 알루미늄 산화물(HfAlOx) 등으로 형성될 수 있다. 제1 게이트 절연층(205)과 제2 게이트 절연층(305)은 제1 트렌치들(T1)과 제2 트렌치들(T2) 내부면을 따라 컨포멀(conformal)하게 형성될 수 있다. 제1 트렌치들(T1)과 제2 트렌치들(T2)은 제1 게이트 절연층(205)과 제2 게이트 절연층(305)에 의해 완전히 채워지지 않을 수 있다.
도 9 및 도 10에 도시한 일 실시예에서는 제1 게이트 절연층(205)을 먼저 형성하고 제2 게이트 절연층(305)을 나중에 형성하는 것으로 설명하였으나, 순서는 달라질 수 있다. 일례로, 제2 게이트 절연층(305)을 먼저 형성하고, 제1 게이트 절연층(205)을 나중에 형성할 수도 있다.
다음으로 도 11을 참조하면, 제1 영역(200)과 제2 영역(300)에서 제1 게이트 구조체(210)와 제2 게이트 구조체(310)가 동시에 형성될 수 있다. 제1 게이트 절연층(205)과 제2 게이트 절연층(305)에 의해 채워지지 않은 제1 트렌치들(T1) 및 제2 트렌치들(T2) 내에 텅스텐 등의 도전성 물질을 채워 넣어 제1 게이트 전극층(211) 및 제2 게이트 전극층(311)이 형성될 수 있다. 제1 게이트 전극층(211)과 제2 게이트 전극층(311)의 상부에 실리콘 질화물 등의 절연 물질로 제1 캡핑층(212) 및 제2 캡핑층(312)을 형성함으로써 제1 게이트 구조체(210)와 제2 게이트 구조체(310)가 형성될 수 있다.
일례로, 제1 게이트 전극층(211) 및 제2 게이트 전극층(311)은, 제1 게이트 절연층(205)과 제2 게이트 절연층(305) 내부 공간 중 일부에 텅스텐 등의 도전성 물질을 채워 넣음으로써 형성될 수 있다. 이후 식각 공정에 의해 제1 게이트 전극층(211)과 제2 게이트 전극층(311) 상부의 제1 게이트 절연층(205)과 제2 게이트 절연층(305)이 제거될 수 있다. 제1 게이트 절연층(205)과 제2 게이트 절연층(305)이 제거된 공간에 실리콘 질화물 등을 채워 넣음으로써 제1 캡핑층(212)과 제2 캡핑층(312)을 형성할 수 있다.
도 12를 참조하면, 제1 비트라인 구조체(220)와 제2 비트라인 구조체(320)가 형성될 수 있다. 제1 비트라인 구조체(220)와 제2 비트라인 구조체(320)를 형성하기에 앞서, 제1 영역(200)과 제2 영역(300)에서 기판(101) 상에 제1 절연층들(231, 331)이 형성될 수 있다. 제1 활성 영역(203)과 제2 활성 영역(303) 상에서 제1 절연층(231, 331)의 일부 영역을 식각하고 도전성 물질을 채워 넣음으로써 제1 컨택들(241, 341)이 형성될 수 있다.
제1 컨택들(241, 341)이 형성되면, 제1 비트라인 구조체(220)와 제2 비트라인 구조체(320)가 형성될 수 있다. 제1 비트라인 구조체(220)는 제1 비트라인 도전층(221)과 제1 비트라인 캡핑층(222) 및 제1 스페이서층(223) 등을 포함할 수 있으며, 제2 절연층(232)에 매립될 수 있다. 제2 비트라인 구조체(320)는 제1 비트라인 구조체(220)와 동시에 형성될 수 있으며, 제1 비트라인 구조체(220)와 같은 구조를 가질 수 있다.
일 실시예에서, 제3 영역(400)의 전송 게이트 구조체(410)는, 제1 비트라인 구조체(220) 및 제2 비트라인 구조체(320)와 동시에 형성될 수 있다. 전송 게이트 구조체(410)는 전송 게이트 전극층(411)과 전송 게이트 캡핑층(412), 및 스페이서층(413) 등을 포함할 수 있다. 전송 게이트 구조체(410)와 기판(101) 사이에는 전송 게이트 절연층(405)이 형성될 수 있다. 전송 게이트 구조체(410)를 형성한 후, 제3 영역(400)에 대한 불순물 주입 공정을 진행함으로써, 전송 게이트 구조체(410)의 양측에 전송 스위치의 활성 영역(403)이 형성될 수 있다.
다음으로 도 13을 참조하면, 제1 영역(200)에 커패시터 구조체(250)가 형성될 수 있다. 커패시터 구조체(250)는 하부 전극층(251)과 유전체층(252) 및 상부 전극층(253) 등을 포함할 수 있다. 본 발명의 일 실시예에서 제2 영역(300)에는 커패시터가 형성되지 않을 수 있으며, 따라서 제2 메모리 셀들은 커패시터리스(Capacitorless) 구조를 가질 수 있다. 커패시터 구조체(250)에서 하부 전극층(251)은 도 13에 도시한 바와 같이 가운데가 비어있는 실린더 구조를 가질 수도 있다. 이때, 유전체층(252)과 상부 전극층(253)은 실린더 구조를 갖는 하부 전극층(251)의 내부 공간에도 형성될 수 있다.
도 13에 도시한 단계의 후속 공정들에 의해, 제1 게이트 구조체(210)와 제2 게이트 구조체(310)가 제3 영역(400)에 형성된 활성 영역(403)에 연결될 수 있다. 따라서 전송 게이트 구조체(410)에 입력되는 전압에 의해 전송 스위치들이 턴-온되면, 제1 게이트 구조체(210)와 제2 게이트 구조체(310)가 서로 연결되며, 제1 영역(200)의 제1 워드라인들과 제2 영역(300)의 제2 워드라인들이 서로 연결될 수 있다. 메모리 장치(100)는 전송 스위치들을 턴-온하고 제1 메모리 셀들에 저장된 데이터를 제2 메모리 셀들에 옮겨 저장하거나, 제2 메모리 셀들의 데이터를 가져와서 제1 메모리 셀들에 저장할 수 있다.
도 14 및 도 15는 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이를 간단하게 나타낸 평면도들이다. 한편, 도 16은 도 14 및 도 15에 도시한 메모리 셀 어레이의 D-D`, E-E` 방향의 단면을 나타낸 단면도이다.
도 14 내지 도 16에 도시한 일 실시예에서 메모리 장치(500)는 제1 영역(600)과 제2 영역(700) 및 제3 영역(800)을 포함할 수 있다. 제1 영역(600)과 제2 영역(700)은 기판(501)의 상면에 수직하는 방향에서 서로 적층되는 영역들일 수 있으며, 제1 영역(600)에는 휘발성을 갖는 제1 메모리 셀들이 형성되고 제2 영역(700)에는 비휘발성을 갖는 제2 메모리 셀들이 형성될 수 있다. 제3 영역(800)은 기판(501)의 상면에 평행한 방향에서 제1 영역(600) 및 제2 영역(700)에 인접하는 영역으로, 전송 스위치들이 형성되는 영역일 수 있다.
먼저 도 14와 도 16을 함께 참조하면, 제1 영역(600)에는 소자 분리막(502) 사이에 정의되는 제1 활성 영역(603), 제1 워드라인을 제공하는 제1 게이트 구조체(610), 제1 활성 영역(603) 중 적어도 일부에 연결되는 제1 비트라인 구조체(620), 및 커패시터 구조체(650) 등이 형성될 수 있다. 제1 게이트 구조체(610)는 제1 활성 영역(603) 및 제1 비트라인 구조체(620)와 교차할 수 있으며, 기판(501) 내에 매립될 수 있다.
제1 게이트 구조체(610)는 도전성 물질로 형성되는 제1 게이트 전극층(611) 및 실리콘 질화물 등의 절연 물질로 형성되는 제1 캡핑층(612) 등을 포함할 수 있다. 제1 게이트 전극층(611)과 기판(501) 사이에는 실리콘 산화물 등으로 형성되는 제1 게이트 절연층(605)이 배치될 수 있다. 제1 활성 영역(603)은 불순물로 도핑될 수 있으며, 제1 메모리 셀에 포함되는 셀 스위치의 소스 영역 및 드레인 영역을 제공할 수 있다. 제1 게이트 구조체(610)와 소자 분리막(502) 사이에 위치하는 제1 활성 영역(603)은 제1 컨택(641)을 통해 커패시터 구조체(650)에 연결될 수 있다. 서로 인접한 한 쌍의 제1 게이트 구조체(610) 사이의 제1 활성 영역(603)은, 제2 컨택(642)을 통해 제1 비트라인 구조체(620)에 연결될 수 있다.
제1 비트라인 구조체(620)는 제1 컨택(641) 및 제2 컨택(642)과 함께 중간 절연층(630)에 매립될 수 있으며, 중간 절연층(630)은 제1 중간 절연층(631)과 제2 중간 절연층(632)을 포함할 수 있다. 제1 비트라인 구조체(620)는 제1 비트라인 도전층(621)과 제1 비트라인 캡핑층(622) 및 제1 스페이서층(623) 등을 포함할 수 있다. 제1 비트라인 구조체(620)는 제1 게이트 구조체(610)와 서로 교차할 수 있으며, 일례로 기판(501)의 상면에 평행하는 방향에서 수직으로 교차할 수 있다.
커패시터 구조체(650)는 제1 컨택(641)을 통해 제1 활성 영역(603)에 연결될 수 있으며, 하부 전극층(651)과 유전체층(652) 및 상부 전극층(653) 등을 포함할 수 있다. 하부 전극층(651)은 가운데가 비어있는 기둥 형상을 가질 수 있으며, 유전체층(652)은 하부 전극층(651)의 표면을 따라 컨포멀하게 형성될 수 있다. 상부 전극층(653)은 유전체층(652) 상에 형성될 수 있다.
제2 영역(700)은 제1 영역(600)의 상부에 배치되는 영역으로, 비휘발성을 갖는 제2 메모리 셀들을 포함할 수 있다. 도 16을 참조하면 제2 영역(700)은, 상부 전극층(653) 상에 형성되는 분리 절연층(701)을 포함하며, 분리 절연층(701) 상에 제2 메모리 셀들이 형성될 수 있다. 또한 제2 영역(700)은, 제1 게이트 구조체(610)와 같은 방향으로 연장되는 제2 게이트 구조체(710), 제2 게이트 구조체(710) 상부의 제2 게이트 절연층(705), 제2 게이트 절연층(705) 상의 제2 활성 영역(703, 720, 730) 등을 포함할 수 있다. 제2 활성 영역(703, 720, 730)은 채널 영역(703)과 소스 영역(720) 및 드레인 영역(730) 등을 포함할 수 있다. 제2 게이트 구조체(710)는 제2 영역(700)의 제2 워드라인을 제공할 수 있다.
일례로, 제2 메모리 셀은 커패시터를 포함하지 않을 수 있으며, 따라서 제1 메모리 셀보다 작은 크기를 가질 수 있다. 또한, 제2 메모리 셀들을 제1 메모리 셀들의 상부에 적층함으로써, 메모리 셀들이 차지하는 면적 증가없이 제1 메모리 셀들과 제2 메모리 셀들을 하나의 메모리 장치(500)에 집적할 수 있다. 제2 메모리 셀의 자세한 구조는 도 17을 참조하여 후술하기로 한다.
제3 영역(800)은 전송 스위치들이 형성되는 영역일 수 있다. 제3 영역(800)은 소자 분리막(502) 사이의 활성 영역(803), 및 전송 게이트 구조체(810) 등이 형성될 수 있다. 전송 게이트 구조체(810)는 전송 게이트 전극층(811)과 전송 게이트 캡핑층(812) 및 스페이서층(813) 등을 포함할 수 있으며, 전송 게이트 전극층(811)과 기판(501) 사이에는 전송 게이트 절연층(805)이 배치될 수 있다. 전송 게이트 절연층(805)은 실리콘 산화물 등으로 형성될 수 있다.
전송 게이트 구조체(810) 일측의 활성 영역(803)은, 제1 영역(600)에 형성된 제1 게이트 구조체(610)와 연결될 수 있다. 한편, 전송 게이트 구조체(810) 타측의 활성 영역(803)은 도전성 물질로 형성되며 기판(501)의 상면에 수직하는 컨택 구조체 등에 의해, 제2 영역(700)에 형성된 제2 게이트 구조체(710)와 연결될 수 있다. 따라서, 전송 게이트 구조체(810)에 입력되는 전압에 따라 제1 게이트 구조체(610)가 제2 게이트 구조체(710)와 연결될 수 있으며, 제1 영역(600)의 제1 워드라인들이 제2 영역(700)의 제2 워드라인들과 연결될 수 있다.
도 17은 도 14 및 도 15에 도시한 메모리 셀 어레이의 F 영역을 확대 도시한 도면이다.
제2 게이트 구조체(710)는 도전성 물질로 형성될 수 있으며, 일례로 제1 게이트 구조체(610)와 같은 위치에 형성될 수 있다. 도 14 및 도 15에 도시한 바와 같이, 기판(501)의 상면에 평행한 평면에서, 제1 게이트 구조체(610)와 제2 게이트 구조체(710)는 서로 중첩될 수 있다.
제2 게이트 절연층(705)은 제2 게이트 구조체(710)와 채널 영역(703) 사이에 형성될 수 있다. 제2 게이트 절연층(705)은 강유전체 물질로 형성되며, 예를 들어 하프늄 실리콘 산화물(HfSiOx), 하프늄 지르코늄 산화물(HfZrOx), 하프늄 알루미늄 산화물(HfAlOx) 등의 물질로 형성될 수 있다. 채널 영역(703)은 인듐-갈륨-아연 산화물(IGZO)로 형성될 수 있다. 채널 영역(703)과 제2 게이트 절연층(705) 상에는 도전성 물질로 소스 영역(720) 및 드레인 영역(730)이 형성될 수 있다.
도 18은 도 14 및 도 15에 도시한 메모리 셀 어레이의 D-D`, E-E` 방향의 단면을 나타낸 단면도이다.
도 18에 도시한 일 실시예에서, 메모리 장치(500A)에 포함되는 제1 영역(600)과 제3 영역(800)의 구성은, 앞서 도 14 내지 도 16을 참조하여 설명한 바와 유사할 수 있다. 다만 도 18에 도시한 일 실시예에서는, 제2 영역(700A)의 상부 절연층(701) 내에 메탈 배선들(702)이 형성될 수 있다. 메탈 배선들(702)은 제1 영역(600), 제2 영역(700A), 및 제3 영역(800) 중 적어도 하나에 형성된 구성 요소들과 연결되는 배선들일 수 있다.
한편, 도 18에 도시한 일 실시예와 달리, 제2 영역(700A)에 포함되는 제2 메모리 셀들이 메탈 배선들(702)과 같은 높이에 배치될 수도 있다. 이 경우, 제2 메모리 셀들과 메탈 배선들(702)이 상부 절연층(701A)에 함께 매립될 수 있으며, 메탈 배선들(702)은 제2 메모리 셀들 사이에 배치될 수 있다.
도 19 및 도 20은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 19 및 도 20에 도시한 일 실시예에 따른 메모리 장치(900)는, 메모리 셀 어레이(910)와 컨트롤러(920)를 포함할 수 있다. 메모리 셀 어레이(910)는 제1 메모리 셀 어레이(911)와 제2 메모리 셀 어레이(912) 및 전송 스위치 어레이(913)를 포함할 수 있다. 컨트롤러(920)는 로우 디코더(921), 센스 앰프(922), 칼럼 디코더(923) 및 컨트롤 로직(924) 등을 포함할 수 있다.
제1 메모리 셀 어레이(911)는 제1 메모리 셀들(MC1)을 포함하며, 제2 메모리 셀 어레이(912)는 제2 메모리 셀들(MC2)을 포함할 수 있다. 전송 스위치 어레이(913)는 전송 스위치들(TX1-TXN)을 포함할 수 있다. 제1 메모리 셀들(MC1)은 제1 워드라인들(WL11-WL1N) 및 제1 비트라인들(BL11-BL1M)에 연결되며, 제2 메모리 셀들(MC2)은 제2 워드라인들(WL21-WL2N) 및 제2 비트라인들(BL21-BL2M)에 연결될 수 있다. 전송 스위치들(TX1-TXN)은 제1 워드라인들(WL11-WL1N)과 제2 워드라인들(WL21-WL2N) 사이에 연결될 수 있다. 전송 스위치들(TX1-TXN)의 게이트는 서로 연결될 수 있으며, 로우 디코더(921)에 의해 전송 스위치들(TX1-TXN)이 턴-온 또는 턴-오프될 수 있다.
로우 디코더(921)는 제1 워드라인들(WL11-WL1N)을 통해 제1 메모리 셀 어레이(911)와 연결될 수 있다. 센스 앰프(922)는 제1 비트라인들(BL11-BL1M) 및 제2 비트라인들(BL21-BL2M)을 통해 제1 메모리 셀들(MC1)과 제2 메모리 셀들(MC2)에 연결될 수 있다. 칼럼 디코더(923)는 센스 앰프(922)가 제1 메모리 셀들(MC1) 및 제2 메모리 셀들(MC2)로부터 읽어온 데이터를 컨트롤 로직(924)에 전달하거나, 컨트롤 로직(924)이 전달한 데이터를 센스 앰프(922)에 입력할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치(900)는 서로 다른 제1 모드와 제2 모드에서 동작할 수 있다. 이하, 도 19를 참조하여 제1 모드에서의 동작을 설명하고, 도 20을 참조하여 제2 모드에서의 동작을 설명하기로 한다.
도 19를 참조하면, 제1 모드에서는 전송 스위치들(TX1-TXN)이 턴-오프될 수 있다. 따라서 제1 워드라인들(WL11-WL1N)과 제2 워드라인들(WL21-WL2N)이 서로 분리되며, 컨트롤러(920)가 제2 메모리 셀 어레이(912)를 제어하지 않을 수 있다. 다시 말해, 제2 메모리 셀 어레이(912)는 제1 모드에서 비활성화될 수 있다.
제1 모드에서 메모리 장치(900)는, 제1 메모리 셀 어레이(911)에 데이터를 기록하거나, 제1 메모리 셀 어레이(911)로부터 데이터를 읽어올 수 있다. 로우 디코더(921)는 컨트롤 로직(924)으로부터 수신한 어드레스 정보에 따라 제1 워드라인들(WL11-WL1N) 중 적어도 하나를 선택할 수 있다. 센스 앰프(BL11-BL1M)는 제1 워드라인들(WL11-WL1N) 중에서 로우 디코더(921)가 선택한 선택 워드라인에 연결된 제1 메모리 셀들(MC1)에 대해, 데이터를 저장하는 프로그램 동작이나 데이터를 읽어오는 읽기 동작을 실행할 수 있다.
일례로 메모리 장치(900)는, 컴퓨터 장치의 메인 메모리(Main Memory)로 동작할 수 있다. 제1 모드는 메모리 장치(900)에서 프로그램 동작 및 읽기 동작이 계속적으로 실행되는 모드일 수 있다. 제1 모드에서 메모리 장치(900)는 전송 스위치들(TX1-TXN)을 턴-오프시켜 제2 메모리 셀 어레이(912)를 비활성화하고, 제2 메모리 셀 어레이(912)보다 빠른 동작 속도를 갖는 제1 메모리 셀 어레이(911)를 이용하여 프로그램 동작 및 읽기 동작을 실행할 수 있다.
다음으로 도 20을 참조하면, 제2 모드에서는 전송 스위치들(TX1-TXN)이 턴-온될 수 있다. 따라서 제1 워드라인들(WL11-WL1N)과 제2 워드라인들(WL21-WL2N)이 전송 스위치들(TX1-TXN)에 의해 서로 연결될 수 있으며, 컨트롤러(920)가 제2 메모리 셀 어레이(912)를 제어할 수 있다. 다시 말해, 제2 모드에서는 제2 메모리 셀 어레이(912)가 활성화될 수 있다.
일 실시예로, 제2 모드에서 메모리 장치(900)는, 제1 메모리 셀 어레이(911)에 저장된 데이터를 읽어와서 제2 메모리 셀 어레이(912)에 저장할 수 있다. 일례로 제2 모드는 제1 메모리 셀 어레이(911)에 저장된 데이터 변경이 발생하지 않는 아이들 상태일 수 있다. 아이들 상태에서 메모리 장치(900)의 소모 전력 중 상당 부분은, 제1 메모리 셀들(MC1)에 저장된 데이터를 유지하기 위한 리프레쉬 동작에 의해 소모될 수 있다.
본 발명의 일 실시예에서는, 아이들 상태에 해당하는 제2 모드에서, 제1 메모리 셀들(MC1)에 저장된 데이터를 제2 메모리 셀들(MC2)에 저장할 수 있다. 도 20을 참조하면, 전송 스위치들(TX1-TXN)을 턴-온한고, 제1 비트라인들(BL11-BL1M)을 통해 센스 앰프(922)가 제1 메모리 셀들(MC1)로부터 데이터를 읽어올 수 있다. 센스 앰프(922)는, 제1 메모리 셀들(MC1)로부터 읽어온 데이터를, 제2 비트라인들(BL21-BL2M)을 통해 제2 메모리 셀들(MC2)에 저장할 수 있다.
제2 메모리 셀들(MC2)은 제1 메모리 셀들(MC1)과 달리 비휘발성을 가질 수 있다. 제1 메모리 셀들(MC1)의 데이터를 제2 메모리 셀들(MC2)에 옮겨 저장함으로써, 아이들 상태에서의 리프레쉬 동작을 줄이거나 생략할 수 있으며, 메모리 장치(900)의 소모 전력을 절감할 수 있다. 메모리 장치(900)가 제2 모드에서 벗어나 제1 모드로 진입하면, 컨트롤러(920)는 제2 메모리 셀들(MC2)의 데이터를 읽어와서 제1 메모리 셀들(MC1)에 저장하고, 전송 스위치들(TX1-TXN)을 턴-오프할 수 있다.
한편, 제1 메모리 셀들(MC1)의 데이터를 제2 메모리 셀들(MC2)에 옮겨 저장하는 동작은, 소정의 주기마다 실행될 수도 있다. 다시 말해, 컨트롤러(920)가 소정의 주기마다 제2 모드로 동작하여 제1 메모리 셀들(MC1)의 데이터를 제2 메모리 셀들(MC2)에 저장할 수 있다. 제1 메모리 셀들(MC1)의 데이터가 제2 메모리 셀들(MC2)에 옮겨 저장될 수 있도록, 제2 메모리 셀 어레이(912)의 저장 용량은 제1 메모리 셀 어레이(911)의 저장 용량과 같거나 그보다 클 수 있다.
도 21은 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
도 21에 도시한 실시예에 따른 전자 기기(1000)는 디스플레이(1010), 센서부(1020), 메모리(1030), 프로세서(1040), 및 입출력부(1050) 등을 포함할 수 있다. 디스플레이(1010), 센서부(1020), 메모리(1030), 프로세서(1040), 및 입출력부(1050) 등의 구성 요소들은 버스(1060)를 통해 서로 통신할 수 있다. 상기 도시한 구성 요소들 외에, 전자 기기(1000)는 전원 장치, 포트 등을 더 포함할 수 있다.
프로세서(1040)는 특정 연산이나 명령어 및 태스크 등을 수행할 수 있다. 프로세서(1040)는 중앙 처리 장치(CPU), 마이크로프로세서 유닛(MCU), 또는 애플리케이션 프로세서(AP) 등일 수 있으며, 버스(1060)를 통해 디스플레이(1010), 메모리(1020), 메모리(1030), 입출력부(1050) 등의 다른 구성 요소들과 통신할 수 있다.
도 21에 도시한 전자 기기(1000)가 포함하는 메모리(1030)는, 본 발명의 다양한 실시예들에 따른 메모리 장치를 포함할 수 있다. 일례로, 메모리(1030)는 도 1 내지 도 20을 참조하여 설명한 실시예들 중 하나에 따른 메모리 장치를 메인 메모리로 포함할 수 있다. 메모리(1030)는 프로세서(1040)에서 전달하는 명령에 응답하여 데이터를 저장하거나 출력하거나, 삭제할 수 있다. 메모리(1030)는 프로세서(1040)에 의한 프로그램 동작 및 읽기 동작이 실행되지 않는 아이들 상태에서 휘발성 메모리 셀들의 데이터를 비휘발성 메모리 셀들에 옮겨 저장함으로써, 리프레쉬 동작에 소모되는 전력을 줄일 수 있다. 또는, 메모리(1030)가 소정의 주기마다 휘발성 메모리 셀들의 데이터를 비휘발성 메모리 셀들에 옮겨 저장할 수도 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10, 40, 100, 500, 900: 메모리 장치
50, 910: 메모리 셀 어레이
51, 70, 911: 제1 메모리 셀 어레이
52, 80, 912: 제2 메모리 셀 어레이
53, 90, 913: 전송 스위치 어레이

Claims (20)

  1. 제1 워드라인들과 제1 비트라인들을 갖는 제1 영역, 및 제2 워드라인들과 제2 비트라인들을 갖는 제2 영역을 포함하는 기판;
    상기 제1 영역에 배치되며 휘발성을 갖는 제1 메모리 셀들을 포함하고, 상기 제1 메모리 셀들 각각은 상기 제1 워드라인에 인접하는 제1 채널 영역을 갖는 셀 스위치, 및 상기 셀 스위치에 연결되는 커패시터를 갖는 제1 메모리 셀 어레이;
    상기 제2 영역에 배치되며 비휘발성을 갖는 제2 메모리 셀들을 포함하고, 상기 제2 메모리 셀들 각각은 상기 제2 워드라인에 인접하는 제2 채널 영역, 및 상기 제2 워드라인과 상기 제2 채널 영역 사이에 배치되는 강유전체층을 갖는 제2 메모리 셀 어레이; 및
    상기 제1 메모리 셀 어레이 및 상기 제2 메모리 셀 어레이를 제어하는 컨트롤러; 를 포함하며,
    상기 컨트롤러는 제1 모드에서 상기 제1 메모리 셀 어레이를 활성화하고 상기 제2 메모리 셀 어레이를 비활성화하며, 상기 제1 모드와 다른 제2 모드에서 상기 제1 메모리 셀 어레이의 데이터를 상기 제2 메모리 셀 어레이에 저장하는 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 워드라인들과 상기 제2 워드라인들은 상기 기판에 매립되는 메모리 장치.
  3. 제1항에 있어서,
    상기 제1 워드라인들은 상기 기판에 매립되고, 상기 제2 워드라인들은 상기 기판 상에 배치되는 메모리 장치.
  4. 삭제
  5. 제1항에 있어서,
    상기 컨트롤러는 소정의 주기마다 상기 제2 모드로 동작하는 메모리 장치.
  6. 제1항에 있어서,
    상기 제1 영역과 상기 제2 영역 사이에 배치되며, 상기 제1 워드라인들과 상기 제2 워드라인들을 서로 연결하거나 분리하는 전송 스위치들; 을 더 포함하는 메모리 장치.
  7. 제6항에 있어서,
    상기 컨트롤러는 상기 제1 모드에서 상기 워드라인 스위치들을 턴-오프하고, 상기 제2 모드에서 상기 전송 스위치들을 턴-온하고 상기 제1 메모리 셀들의 데이터를 읽어와서 상기 제2 메모리 셀들에 저장하는 메모리 장치.
  8. 제1항에 있어서,
    상기 제1 메모리 셀들은 동적 랜덤 액세스 메모리 셀들이고, 상기 제2 메모리 셀들은 강유전체 랜덤 액세스 메모리 셀들인 메모리 장치.
  9. 제1항에 있어서,
    상기 제2 메모리 셀들은, 상기 제1 메모리 셀들의 상기 셀 스위치와 같은 높이에 배치되는 메모리 장치.
  10. 제1항에 있어서,
    상기 제2 메모리 셀들은 상기 제1 메모리 셀들의 상부에 배치되는 메모리 장치.
  11. 제10항에 있어서,
    상기 제1 채널 영역과 상기 제2 채널 영역은 서로 다른 물질을 포함하는 메모리 장치.
  12. 제11항에 있어서,
    상기 제2 채널 영역은 인듐-갈륨-아연 산화물(IGZO)을 포함하는 메모리 장치.
  13. 제10항에 있어서,
    상기 제2 메모리 셀들 각각에서 상기 제2 워드라인은 상기 제2 채널 영역의 하부에 배치되는 메모리 장치.
  14. 기판에 매립되는 제1 게이트 구조체, 상기 제1 게이트 구조체에 인접하며 제1 채널 영역을 제공하는 제1 활성 영역, 상기 제1 게이트 구조체와 상기 제1 채널 영역 사이에 배치되는 제1 게이트 절연층, 및 상기 제1 활성 영역에 연결되며 상기 기판의 상면에 수직하는 방향으로 연장되는 커패시터를 각각 포함하는 복수의 제1 메모리 셀들;
    제2 게이트 구조체, 상기 제2 게이트 구조체에 인접하며 제2 채널 영역을 제공하는 제2 활성 영역, 및 상기 제2 게이트 구조체와 상기 제2 채널 영역 사이에 배치되며 상기 제1 게이트 절연층보다 높은 유전율의 강유전체 물질을 포함하는 제2 게이트 절연층을 각각 포함하며, 상기 제2 게이트 절연층의 분극 상태에 따라 데이터를 저장하거나 삭제하는 복수의 제2 메모리 셀들; 및
    상기 제1 게이트 구조체 및 상기 제2 게이트 구조체와 연결되는 활성 영역들을 각각 포함하는 복수의 전송 스위치들; 을 포함하는 메모리 장치.
  15. 제14항에 있어서,
    상기 복수의 전송 스위치들은, 하나의 전송 게이트 구조체를 공유하는 메모리 장치.
  16. 제14항에 있어서,
    상기 복수의 전송 스위치들을 턴-온하고, 상기 복수의 제1 메모리 셀들에 저장된 데이터를 상기 복수의 제2 메모리 셀들에 저장하는 컨트롤러; 를 더 포함하는 메모리 장치.
  17. 제14항에 있어서,
    상기 제2 게이트 구조체는 상기 기판에 매립되며, 상기 제1 게이트 구조체와 같은 구조를 갖는 메모리 장치.
  18. 제14항에 있어서,
    상기 제1 게이트 절연층은 상기 제1 게이트 구조체 하부에 배치되고, 상기 제2 게이트 절연층은 상기 제2 게이트 구조체 상부에 배치되는 메모리 장치.
  19. 휘발성을 갖는 제1 메모리 셀들을 갖는 제1 메모리 셀 어레이;
    비휘발성을 갖는 제2 메모리 셀들을 포함하며, 상기 제2 메모리 셀의 크기는 상기 제1 메모리 셀의 크기보다 작은 제2 메모리 셀 어레이;
    상기 제1 메모리 셀들과 상기 제2 메모리 셀들 사이에 배치되는 전송 스위치들; 및
    상기 전송 스위치들을 턴-온하고 상기 제1 메모리 셀들의 데이터들 중 적어도 하나의 데이터를 읽어와서 상기 제2 메모리 셀들 중 적어도 하나에 저장하는 컨트롤러; 를 포함하며,
    상기 컨트롤러는 상기 제2 메모리 셀에 포함되는 강유전체층의 분극 상태를 조절하여 상기 제2 메모리 셀에 데이터를 저장하는 메모리 장치.
  20. 제19항에 있어서,
    상기 제1 메모리 셀들과 상기 제2 메모리 셀들이 배치되는 기판의 상면에 수직하는 방향에서, 상기 제1 메모리 셀들의 높이는 상기 제2 메모리 셀들의 높이보다 큰 메모리 장치.


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