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KR20230067339A - 집적회로 소자 - Google Patents

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KR20230067339A
KR20230067339A KR1020210153342A KR20210153342A KR20230067339A KR 20230067339 A KR20230067339 A KR 20230067339A KR 1020210153342 A KR1020210153342 A KR 1020210153342A KR 20210153342 A KR20210153342 A KR 20210153342A KR 20230067339 A KR20230067339 A KR 20230067339A
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KR
South Korea
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layer
bit line
integrated circuit
line electrode
electrode layer
Prior art date
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Pending
Application number
KR1020210153342A
Other languages
English (en)
Inventor
이장은
이민주
이은영
김민식
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210153342A priority Critical patent/KR20230067339A/ko
Priority to US18/052,726 priority patent/US12237324B2/en
Priority to TW111142150A priority patent/TWI831456B/zh
Priority to CN202211400479.9A priority patent/CN116113235A/zh
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Abstract

본 발명의 기술적 사상에 따른 집적회로 소자는, 기판 내에 매립되는 복수의 게이트 구조체, 기판에 형성되고 복수의 게이트 구조체 사이에 배치되는 다이렉트 컨택, 및 다이렉트 컨택 상에 형성되는 비트 라인 전극층을 포함하고, 비트 라인 전극층은 약 10㎚ 내지 30㎚의 두께를 가지고 몰리브덴(Mo)이 약 25at% 내지 75at%를 차지하는 몰리텅스텐(MoW) 합금으로 구성된다.

Description

집적회로 소자{INTEGRATED CIRCUIT DEVICE}
본 발명의 기술분야는 집적회로 소자에 관한 것으로, 더욱 상세하게는, 워드 라인 및 비트 라인을 포함하는 집적회로 소자에 관한 것이다.
최근 집적회로 소자의 집적도가 점차 증가하면서, 복수의 워드 라인이 기판 내에 매립된 형태의 매립 채널 어레이 트랜지스터(buried channel array transistor, BCAT)를 가지는 집적회로 소자의 구조가 제안되었다. 이에 따라, 매립 채널 어레이 트랜지스터의 동작 및 신뢰성을 개선하고 안정화시키기 위한 다양한 연구가 진행되고 있다. 특히, 집적회로 소자의 디자인 룰(design rule)이 급격하게 감소함에 따라, 비트 라인을 구성하는 금속 배선의 선폭 또한 급격하게 감소하고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 매립 채널 어레이 트랜지스터를 포함하는 집적회로 소자에서, 비트 라인 전극층을 구성하는 금속 물질의 성분을 조절하여 전기적 특성 및 제품 신뢰성을 향상시키는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상에 따른 집적회로 소자는, 기판 내에 매립되는 복수의 게이트 구조체; 상기 기판에 형성되고 상기 복수의 게이트 구조체 사이에 배치되는 다이렉트 컨택; 및 상기 다이렉트 컨택 상에 형성되는 비트 라인 전극층;을 포함하고, 상기 비트 라인 전극층은 약 10㎚ 내지 30㎚의 두께를 가지고, 몰리브덴(Mo)이 약 25at% 내지 75at%를 차지하는 몰리텅스텐(MoW) 합금으로 구성된다.
본 발명의 기술적 사상에 따른 집적회로 소자는, 기판 내에 매립되는 복수의 게이트 구조체; 상기 기판에 형성되고 상기 복수의 게이트 구조체 사이에 배치되는 다이렉트 컨택; 및 상기 다이렉트 컨택 상에 형성되는 비트 라인 전극층;을 포함하고, 상기 비트 라인 전극층은 복수의 몰리브덴(Mo) 층 및 복수의 텅스텐(W) 층을 교대로 포함하는 초격자 합금(superlattice alloy)이고, 상기 초격자 합금에서 몰리브덴(Mo)이 약 25at% 내지 75at%를 차지한다.
본 발명의 기술적 사상에 따른 집적회로 소자는, 기판 내에 매립되는 복수의 게이트 구조체; 상기 복수의 게이트 구조체 사이의 상기 기판과 수직으로 정렬되도록 상기 기판 상에 형성되는 다이렉트 컨택; 및 상기 다이렉트 컨택 상에 형성되고, 비트 라인 배리어층, 비트 라인 전극층, 및 비트 라인 캡핑층으로 구성되는 비트 라인 구조체;를 포함하고, 상기 복수의 게이트 구조체는 각각, 상기 기판 내에 형성된 게이트 트렌치; 상기 게이트 트렌치의 내벽 상에 컨포멀하게 형성된 게이트 절연층; 상기 게이트 절연층 상에 형성되고, 상기 게이트 트렌치의 하부 영역을 채우는 게이트 전극 패턴; 및 상기 게이트 절연층 상에 형성되고, 상기 게이트 트렌치의 상부 영역을 채우는 게이트 캡핑층;을 포함하고, 상기 비트 라인 전극층은, 약 10㎚ 내지 30㎚의 두께를 가지고, 몰리브덴(Mo)이 약 25at% 내지 75at%를 차지하는 몰리텅스텐(MoW) 합금으로 구성된다.
본 발명의 기술적 사상에 따르면, 매립 채널 어레이 트랜지스터를 포함하는 집적회로 소자에서, 비트 라인 전극층을 구성하는 금속 물질의 성분을 조절함으로써, 전기적 특성 및 제품 신뢰성을 향상시키는 효과가 있다.
도 1은 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자의 주요 구성을 나타내는 평면도이다.
도 2는 도 1의 A-A' 선 및 B-B' 선을 따라 절단하여 주요 구성을 나타내는 단면도이다.
도 3은 도 2의 비트 라인 전극층을 구성하는 물질과 부식도의 관계를 나타내는 그래프이다.
도 4는 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자의 주요 구성을 나타내는 평면도이다.
도 5는 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자의 주요 구성을 나타내는 평면도이다.
도 6은 도 5의 비트 라인 전극층을 구성하는 물질과 비저항의 관계를 나타내는 그래프이다.
도 7 내지 도 14는 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 나타내는 단면도들이다.
도 15는 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자를 포함하는 시스템을 나타내는 구성도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 기술적 사상의 실시예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자의 주요 구성을 나타내는 평면도이고, 도 2는 도 1의 A-A' 선 및 B-B' 선을 따라 절단하여 주요 구성을 나타내는 단면도이고, 도 3은 도 2의 비트 라인 전극층을 구성하는 물질과 부식도의 관계를 나타내는 그래프이다.
도 1 내지 도 3을 함께 참조하면, 집적회로 소자(100)는 소자 분리막(112)에 의해 한정되는 복수의 활성 영역(AC)과, 복수의 활성 영역(AC)을 가로질러 연장되는 복수의 게이트 트렌치(GT)가 형성된 기판(110)을 포함한다.
기판(110)은 실리콘(Si)을 포함하는 웨이퍼(wafer)일 수 있다. 일부 실시예들에서, 상기 기판(110)은 저머늄(Ge)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), InP(indium phosphide)와 같은 화합물 반도체를 포함하는 웨이퍼일 수 있다. 한편, 상기 기판(110)은 SOI(silicon on insulator) 구조를 가질 수 있다. 또한, 상기 기판(110)은 도전 영역, 예를 들어, 불순물이 도핑된 웰(well) 또는 불순물이 도핑된 구조물을 포함할 수 있다.
복수의 활성 영역(AC)은 X 방향 및 Y 방향에서 서로 이격된 상태로 반복적으로 형성될 수 있으며, 각각 X 방향 및 Y 방향과는 다른 일 방향(Q 방향)의 장축을 가지도록 경사 방향으로 연장되는 형상을 가질 수 있다. 복수의 게이트 트렌치(GT)는 X 방향으로 상호 평행하게 연장되는 복수의 라인 형상을 가질 수 있다.
소자 분리막(112)이 기판(110)에서 복수의 활성 영역(AC)을 정의하도록 개재될 수 있다. 상기 소자 분리막(112)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다. 상기 소자 분리막(112)은 기판(110) 상에서 X 방향으로 연장될 수 있고, Y 방향으로 서로 이격될 수 있다.
복수의 게이트 트렌치(GT) 내에는 게이트 유전막(120)과, 게이트 유전막(120) 상에서 게이트 트렌치(GT)의 일부를 매립하는 게이트 전극(130)과, 게이트 트렌치(GT) 내에서 게이트 전극(130)을 덮는 게이트 보호막(140)과, 게이트 트렌치(GT) 내에서 게이트 보호막(140) 상의 게이트 캡핑막(150)이 형성될 수 있다. 이 중에서, 게이트 전극(130) 및 게이트 보호막(140)은 게이트 구조체(GS)를 구성할 수 있다.
게이트 트렌치(GT)의 저면에서 기판(110)이 노출되는 부분의 레벨은 소자 분리막(112)이 노출되는 부분의 레벨보다 더 높을 수 있다. 이에 따라, 게이트 구조체(GS)의 저면은 복수의 게이트 트렌치(GT)의 저면 프로파일에 대응하여 요철 형상을 가질 수 있다. 따라서, 복수의 활성 영역(AC)에는 새들 핀 구조의 트랜지스터(saddle FINFET)가 형성될 수 있다.
게이트 유전막(120)은 활성 영역(AC) 및 소자 분리막(112)에 접하도록 게이트 트렌치(GT)의 내부 표면을 덮는다. 게이트 유전막(120)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO(oxide/nitride/oxide) 막, 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막(high-k dielectric film)으로 이루어질 수 있다. 상기 고유전막은 약 10 내지 25의 유전 상수를 가질 수 있으며, HfO2, Al2O3, HfAlO3, Ta2O3, 또는 TiO2를 포함할 수 있다.
게이트 전극(130)은 금속, 금속 질화물, 금속 탄화물, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 게이트 전극(130)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, WSiN, 또는 이들의 조합으로 이루어질 수 있다.
게이트 보호막(140)이 게이트 전극(130) 상에 개재될 수 있다. 구체적으로, 게이트 전극(130)과 게이트 캡핑막(150)의 사이에 게이트 보호막(140)이 개재되어 있다. 상기 게이트 보호막(140)은 게이트 전극(130)과 게이트 캡핑막(150)의 사이에서 이들을 구성하는 서로 다른 물질이 상호 확산되거나 반응하는 것을 방지할 수 있다. 상기 게이트 보호막(140)은 예를 들어, 폴리실리콘으로 구성될 수 있다.
게이트 캡핑막(150)은 상기 게이트 유전막(120)에 접하도록 게이트 트렌치(GT)의 내부를 채운다. 상기 게이트 캡핑막(150)은 실리콘 질화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있다. 즉, 상기 게이트 캡핑막(150)은 게이트 유전막(120)을 구성하는 물질과 서로 다른 물질로 구성될 수 있다.
게이트 구조체(GS)는 활성 영역(AC)에 대면하는 게이트 측벽들을 가지고, 게이트 캡핑막(150)은 활성 영역(AC)에 대면하는 절연 측벽 부분들을 포함한다. 복수의 활성 영역(AC)에서 게이트 구조체(GS)의 양측에 소스/드레인 영역(SD)이 형성될 수 있다.
복수의 게이트 구조체(GS)는 복수의 워드 라인을 구성할 수 있다. 즉, 복수의 워드 라인이 복수의 활성 영역(AC)을 가로질러 X 방향을 따라 상호 평행하게 연장될 수 있다. 복수의 워드 라인 상에는 복수의 비트 라인(BL)이 Y 방향을 따라 상호 평행하게 연장될 수 있다. 복수의 비트 라인(BL)은 다이렉트 컨택(DC)을 통해 복수의 활성 영역(AC)에 연결될 수 있다.
층간 절연막(210)은 기판(110) 상에 차례로 형성된 제1 층간 절연막(212) 및 제2 층간 절연막(214)을 포함할 수 있다. 제1 층간 절연막(212) 및 제2 층간 절연막(214)은 서로 다른 종류의 절연 물질로 이루어질 수 있다. 예를 들어, 제1 층간 절연막(212)은 실리콘 산화막으로 이루어지고, 제2 층간 절연막(214)은 실리콘 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
층간 도전막(220)은 도핑된 폴리실리콘으로 이루어질 수 있다. 또한, 다이렉트 컨택(DC)은 도핑된 폴리실리콘으로 이루어질 수 있다. 일부 실시예들에서, 층간 도전막(220)과 다이렉트 컨택(DC)은 서로 도핑 농도가 다른 폴리실리콘으로 이루어질 수 있다.
다이렉트 컨택(DC)은 다이렉트 컨택 홀(DCH)의 내부를 채우도록 형성될 수 있다. 다이렉트 컨택 홀(DCH)이 층간 절연막(210) 및 층간 도전막(220)의 일부 영역과 기판(110)의 일부 영역을 식각하여, 층간 절연막(210) 및 층간 도전막(220)을 관통하여 활성 영역(AC)을 노출하도록 형성될 수 있다.
층간 도전막(220) 상에 비트 라인 실리사이드층(미도시) 및 비트 라인 배리어층(230)을 차례로 포함할 수 있다. 상기 비트 라인 실리사이드층(미도시)은 금속 실리사이드로 이루어질 수 있다. 상기 비트 라인 배리어층(230)은 TiSiN, TiN, TaN, CoN, 금속, 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있다. 상기 금속 및 상기 금속 실리사이드는 W, Mo, Au, Cu, Al, Ni, 또는 Co를 포함할 수 있으나, 이에 한정되는 것은 아니다.
본 발명의 집적회로 소자(100)에서, 비트 라인 배리어층(230) 상에 비정질 금속층(240) 및 시드층(250)을 차례로 포함할 수 있다. 비정질 금속층(240) 및 시드층(250)은 후술하는 비트 라인 전극층(260)을 구성하는 금속 물질을 효율적으로 성장시키는 역할을 수행하는 추가적인 물질층일 수 있다. 일부 실시예들에서, 비정질 금속층(240) 및 시드층(250)은 생략될 수도 있다.
상기 비정질 금속층(240)은 WBx, MoBx, MoWBx, TaBx, NbBx, HfBx, ZrBx, CoBx 중에서 선택된 어느 하나일 수 있다. 상기 비정질 금속층(240)의 상부에 배치되는 시드층(250)의 배향성 및 결정립도(grain size)를 효율적으로 컨트롤하기 위하여, 상기 비정질 금속층(240)을 약 0.5㎚ 내지 5㎚의 두께로 형성할 수 있다.
또한, 상기 시드층(250)은 Mo, W, MoW, MoTa, MoWTa 중에서 선택된 어느 하나일 수 있다. 상기 시드층(250)의 상부에 배치되는 비트 라인 전극층(260)의 배향성 및 결정립도를 효율적으로 컨트롤하기 위하여, 상기 시드층(250)을 약 1㎚ 내지 10㎚의 두께로 형성할 수 있다.
본 발명의 집적회로 소자(100)에서, 시드층(250) 상에 비트 라인 전극층(260)을 배치한다. 상기 비트 라인 전극층(260)을 형성하는 물질로 2원계 완전 고용체인 몰리텅스텐(MoW) 합금을 사용할 수 있다. 여기서, 비트 라인 배리어층(230), 비정질 금속층(240), 시드층(250), 및 비트 라인 전극층(260)은 비트 라인(BL)을 구성할 수 있다.
구체적으로, 몰리텅스텐(MoW) 합금은 몰리브덴(Mo)과 텅스텐(W)의 합금 공정 시, 모든 조성에서 합금 형성이 가능한 완전 고용체이고, 각각의 조성에 비례하여 각 물질의 비저항의 평균 합산 수치를 보인다. 또한, 몰리텅스텐(MoW) 합금의 형성 과정에서, 상대적으로 비저항이 높은 베타 텅스텐(W)의 성장을 제어할 수 있으므로, 낮은 비저항 확보가 용이한 특성을 가진다. 이에 더해, 몰리텅스텐(MoW) 합금은 내부식성이 각각의 물질이 가지는 내부식성보다 약 4배 내지 20배 정도 개선되는 특성을 가진다.
도 3에서와 같이, 상기 특성을 만족하면서도 특히, 몰리텅스텐(MoW) 합금의 조성비는 부식(corrosion) 내성이 강한 범위인 합금 구간을 사용할 수 있다. 즉, 비트 라인 전극층(260)에 사용되는 몰리텅스텐(MoW) 합금은 몰리브덴(Mo)을 약 25at% 내지 75at% 포함하도록 형성될 수 있다. 또한, 비트 라인 전극층(260)으로 사용되는 몰리텅스텐(MoW) 합금의 두께는 금속 배선의 저항, 커패시턴스, 및 공정 난이도를 고려하여 약 10㎚ 내지 30㎚ 범위에서 조절할 수 있다. 이러한 몰리텅스텐(MoW) 합금의 제조 방법에 대한 자세한 내용은 후술하도록 한다.
비트 라인 캡핑층(270)은 비트 라인 전극층(260) 상에 차례로 형성된 제1 비트 라인 캡핑층(272) 및 제2 비트 라인 캡핑층(274)을 포함할 수 있다. 일부 실시예들에서, 제1 비트 라인 캡핑층(272) 및 제2 비트 라인 캡핑층(274)은 서로 같은 종류의 절연 물질로 이루어질 수 있다. 예를 들어, 제1 비트 라인 캡핑층(272) 및 제2 비트 라인 캡핑층(274)은 실리콘 질화막으로 이루어질 수 있다. 다른 실시예들에서, 제1 비트 라인 캡핑층(272) 및 제2 비트 라인 캡핑층(274)은 서로 다른 종류의 절연 물질로 이루어질 수 있다. 예를 들어, 제1 비트 라인 캡핑층(272)은 실리콘 산화막으로 이루어지고, 제2 비트 라인 캡핑층(274)은 실리콘 질화막으로 이루어질 수 있다.
최근 집적회로 소자(100)의 디자인 룰(design rule)이 급격하게 감소함에 따라, 금속 배선의 선폭 또한 급격하게 감소하고 있다. 이에 따라, 패턴이 없는 웨이퍼(non-pattern wafer)의 비저항 측정을 통해 예측된 금속 배선의 제1 비저항과 비교하여 미세 선폭으로 패턴 후 측정된 금속 배선의 제2 비저항이 훨씬 크게 나타나고 있다. 이는 금속 배선의 선폭이 급격히 감소함에 따라, 금속 식각 공정 시 형성된 결함층(damage layer) 자체의 비저항 증가에 더해, 표면 결함(suface damage)에 의한 표면 산란 효과(surface scattering effect)가 가속되어, 금속 배선 저항을 급격히 증가시킨 것으로 분석된다.
특히, 비트 라인(BL) 선폭의 감소에 따라, 종래 금속 배선으로 사용되는 텅스텐(W)의 부식(corrosion) 환경에 취약한 특성(예를 들어, 산화)이 급격한 저항 증가의 원인으로 분석된다. 이에 따라, 비트 라인(BL) 형성 공정에서 텅스텐(W)을 대체할 낮은 저항 특성 및 내부식 특성을 가지는 물질이 요구되고 있다. 또한, 비트 라인(BL) 선폭의 급격한 감소에 따라, 전자 평균 자유 행로(electron mean free path)가 짧으면서도, 식각 공정이 용이한 물질이 요구되고 있다.
본 발명의 집적회로 소자(100)에서는, 상기 요구 사항을 만족하는 물질인 몰리텅스텐(MoW) 합금을 비트 라인 전극층(260)에 적용함으로써, 전기적 특성, 공정 용이성, 및 가격 경쟁력을 달성할 수 있다는 효과를 가진다. 그 결과, 본 발명은 집적회로 소자(100)의 초미세 금속 배선 공정에서 비트 라인(BL)을 구성하는 물질로 몰리텅스텐(MoW) 합금을 적용하여, 텅스텐(W) 단일 금속에서 발생하는 부식에 의한 급격한 저항 증가 문제를 해결할 수 있다.
궁극적으로, 본 발명의 기술적 사상에 따르면, 매립 채널 어레이 트랜지스터를 포함하는 집적회로 소자(100)에서, 비트 라인 전극층(260)을 구성하는 금속 물질로 몰리텅스텐(MoW) 합금을 사용함으로써, 전기적 특성 및 제품 신뢰성을 향상시키는 효과가 있다.
도 4는 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자의 주요 구성을 나타내는 평면도이다.
이하에서 설명하는 집적회로 소자(100A)를 구성하는 대부분의 구성 요소 및 상기 구성 요소를 이루는 물질은, 앞서 도 1 내지 도 3에서 설명한 바와 실질적으로 동일하거나 유사하다. 따라서, 설명의 편의를 위하여, 앞서 설명한 집적회로 소자(100)와 차이점을 중심으로 설명하도록 한다.
도 4를 참조하면, 집적회로 소자(100A)의 셀 어레이 영역은 복수의 활성 영역(AC)을 포함할 수 있다. 복수의 비트 라인(BL)이 Y 방향을 따라 상호 평행하게 연장될 수 있다. 복수의 비트 라인(BL)은 다이렉트 컨택(DCA)을 통해 복수의 활성 영역(AC)에 연결될 수 있다.
본 실시예의 집적회로 소자(100A)에서, 다이렉트 컨택(DCA)은 금속 물질로 구성되고, 상기 금속 물질은 Mo, W, MoW, TiN 중에서 선택된 어느 하나일 수 있다. 다이렉트 컨택(DCA)은 다이렉트 컨택 홀(DCH)의 내부를 채우도록 형성될 수 있다. 다이렉트 컨택 홀(DCH)이 층간 절연막(310) 및 층간 도전막(320)의 일부 영역과 기판(110)의 일부 영역을 식각하여, 층간 절연막(310) 및 층간 도전막(320)을 관통하여 활성 영역(AC)을 노출하도록 형성될 수 있다.
본 실시예의 집적회로 소자(100A)에서, 기판(110)과 다이렉트 컨택(DCA)의 사이에 컨택 배리어층(332) 및 컨택 실리사이드층(334)이 더 형성될 수 있다. 상기 컨택 배리어층(332)은 TiSiN, TiN, TaN, CoN, 금속, 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있다. 상기 금속 및 상기 금속 실리사이드는 W, Mo, Au, Cu, Al, Ni, 또는 Co를 포함할 수 있다. 또한, 상기 컨택 실리사이드층(334)은 텅스텐(W) 실리사이드, 몰리브덴(Mo) 실리사이드, 또는 티타늄(Ti) 실리사이드로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
본 실시예의 집적회로 소자(100A)에서, 층간 도전막(320) 상에 비트 라인 접합층(340) 및 시드층(350)을 차례로 포함할 수 있다. 비트 라인 접합층(340) 및 시드층(350)은 비트 라인 전극층(360)을 구성하는 금속 물질을 효율적으로 성장시키는 역할을 수행하는 추가적인 물질층일 수 있다. 일부 실시예들에서, 시드층(350)은 생략될 수도 있다.
본 실시예의 집적회로 소자(100A)에서, 시드층(350) 상에 비트 라인 전극층(360)을 배치한다. 상기 비트 라인 전극층(360)을 형성하는 물질로 2원계 완전 고용체인 몰리텅스텐(MoW) 합금을 사용할 수 있다. 비트 라인 캡핑층(370)은 비트 라인 전극층(360) 상에 차례로 형성된 제1 비트 라인 캡핑층(372) 및 제2 비트 라인 캡핑층(374)을 포함할 수 있다. 여기서, 비트 라인 접합층(340), 시드층(350), 및 비트 라인 전극층(360)은 비트 라인(BL)을 구성할 수 있다.
도 5는 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자의 주요 구성을 나타내는 평면도이고, 도 6은 도 5의 비트 라인 전극층을 구성하는 물질과 비저항의 관계를 나타내는 그래프이다.
이하에서 설명하는 집적회로 소자(100B)를 구성하는 대부분의 구성 요소 및 상기 구성 요소를 이루는 물질은, 앞서 도 1 내지 도 3에서 설명한 바와 실질적으로 동일하거나 유사하다. 따라서, 설명의 편의를 위하여, 앞서 설명한 집적회로 소자(100)와 차이점을 중심으로 설명하도록 한다.
도 5 및 도 6을 함께 참조하면, 집적회로 소자(100B)의 셀 어레이 영역은 복수의 활성 영역(AC)을 포함할 수 있다. 복수의 비트 라인(BL)이 Y 방향을 따라 상호 평행하게 연장될 수 있다. 복수의 비트 라인(BL)은 다이렉트 컨택(DC)을 통해 복수의 활성 영역(AC)에 연결될 수 있다.
본 실시예의 집적회로 소자(100B)에서, 비트 라인 배리어층(230) 상에 비정질 금속층(240)을 포함할 수 있다. 비정질 금속층(240)은 비트 라인 전극층(460)을 구성하는 금속 물질을 효율적으로 성장시키는 역할을 수행하는 추가적인 물질층일 수 있다. 일부 실시예들에서, 상기 비정질 금속층(240)은 생략될 수도 있다.
본 실시예의 집적회로 소자(100B)에서, 비정질 금속층(240) 상에 비트 라인 전극층(460)을 배치한다. 상기 비트 라인 전극층(460)을 형성하는 물질로 몰리텅스텐(MoW) 합금을 사용할 수 있다. 특히, 비트 라인 전극층(460)에 사용되는 몰리텅스텐(MoW) 합금은 복수의 몰리브덴 층(461) 및 복수의 텅스텐 층(462)을 교번적으로 포함하는 초격자 합금(superlattice alloy)일 수 있다. 상기 몰리텅스텐(MoW) 초격자 합금에서 몰리브덴(Mo)이 약 25at% 내지 75at%를 차지할 수 있다. 여기서, 비트 라인 배리어층(230), 비정질 금속층(240), 및 비트 라인 전극층(460)은 비트 라인(BL)을 구성할 수 있다.
본 실시예의 집적회로 소자(100B)에서, 복수의 몰리브덴 층(461) 및 복수의 텅스텐 층(462) 중에서 최하부 층(제1 층)은 약 0.5㎚ 내지 10㎚의 두께를 가질 수 있다. 이와 비교하여, 복수의 몰리브덴 층(461) 및 복수의 텅스텐 층(462) 중에서 최하부 층(제1 층)을 제외한 나머지 층들은 각각 약 0.5Å 내지 10Å의 두께를 가질 수 있다. 즉, 상기 최하부 층(제1 층)은 비트 라인 전극층(460)의 배향성 및 결정립도를 증가시키는 역할을 수행하는 시드층의 역할을 수행할 수 있다.
도 6에서와 같이, 비트 라인 전극층(460)을 몰리텅스텐(MoW) 초격자 합금으로 제조하는 경우, 최하부 층(제1 층)의 형성 시 상대적으로 비저항이 높은 베타 텅스텐(W)의 형성을 억제할 수 있으므로, 단일막(예를 들어, 몰리브덴 단일막) 대비 낮은 비저항을 확보할 수 있다. 또한, 상기 비트 라인 전극층(460)을 몰리텅스텐(MoW) 초격자 합금으로 제조하는 경우, 상대적으로 균일한 결정립도 및 조성 분포를 확보할 수 있으므로, 내부식성이 우수할 수 있다.
도 7 내지 도 14는 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 나타내는 단면도들이다.
도 7을 참조하면, 기판(110)의 셀 어레이 영역에 복수의 소자분리 트렌치(TR)를 형성한 후 복수의 소자분리 트렌치(TR)를 채우는 복수의 소자 분리막(112)을 형성한다. 복수의 소자 분리막(112)에 의해 기판(110)의 셀 어레이 영역에 복수의 활성 영역(AC)이 정의될 수 있다.
기판(110)은 실리콘(Si)을 포함하는 웨이퍼(wafer)일 수 있다. 일부 실시예들에서, 상기 기판(110)은 저머늄(Ge)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), InP(indium phosphide)와 같은 화합물 반도체를 포함하는 웨이퍼일 수 있다.
복수의 활성 영역(AC)의 상면에 불순물 이온을 주입하여 복수의 소스/드레인 영역을 형성한 후, 기판(110)에 상호 평행하게 연장되는 복수의 게이트 트렌치(GT)를 형성한다. 복수의 게이트 트렌치(GT)가 형성된 결과물을 세정한 후, 복수의 게이트 트렌치(GT) 각각의 내부에 게이트 유전막(120), 게이트 구조체(GS) 및 게이트 캡핑막(150)을 형성한다. 복수의 게이트 구조체(GS)는 복수의 워드 라인을 구성할 수 있다.
게이트 구조체(GS)는 게이트 전극(130) 및 게이트 보호막(140)으로 구성될 수 있다. 게이트 전극(130)은 금속, 금속 질화물, 금속 탄화물, 또는 이들의 조합으로 형성할 수 있다. 게이트 보호막(140)을 게이트 전극(130) 상에 형성할 수 있다. 구체적으로, 게이트 전극(130)과 게이트 캡핑막(150)의 사이에 게이트 보호막(140)을 형성할 수 있다.
다음으로, 기판(110) 상에 층간 절연막(210)을 형성할 수 있다. 층간 절연막(210)은 기판(110) 상에 차례로 형성된 제1 층간 절연막(212) 및 제2 층간 절연막(214)을 포함할 수 있다. 제1 층간 절연막(212) 및 제2 층간 절연막(214)은 서로 다른 종류의 절연 물질로 이루어질 수 있다. 예를 들어, 제1 층간 절연막(212)은 실리콘 산화막으로 이루어지고, 제2 층간 절연막(214)은 실리콘 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 8을 참조하면, 기판(110) 상에 층간 도전막(220)을 형성한 후, 층간 절연막 및 층간 도전막(220)의 일부 영역과 기판(110)의 일부 영역을 식각하여, 층간 절연막 및 층간 도전막(220)을 관통하여 활성 영역(AC)을 노출하는 복수의 다이렉트 컨택 홀(DCH)을 형성할 수 있다.
층간 도전막(220)은 도핑된 폴리실리콘, 또는 W, Mo, Au, Cu, Al, Ni, Co 등의 금속으로 이루어질 수 있다. 층간 도전막(220)은 상기 예시된 물질들 중에서 선택되는 하나의 물질로 이루어지는 단일층, 또는 복수의 물질로 이루어지는 다중층으로 이루어질 수 있다.
복수의 다이렉트 컨택 홀(DCH)을 채우는 복수의 다이렉트 컨택(DC)을 형성할 수 있다. 복수의 다이렉트 컨택(DC)은 도핑된 폴리실리콘으로 이루어질 수 있다. 일부 실시예들에서, 복수의 다이렉트 컨택(DC)은 층간 도전막(220)의 구성 물질과 도핑 농도는 다르나 실질적으로 동일한 물질로 이루어질 수 있다.
도 9를 참조하면, 층간 도전막(220) 상에 비트 라인 실리사이드층(미도시), 비트 라인 배리어층(230), 비정질 금속층(240), 및 시드층(250)을 차례로 형성할 수 있다.
비트 라인 실리사이드층(미도시)은 금속 실리사이드로 형성될 수 있다. 또한, 비트 라인 배리어층(230)은 TiSiN, TiN, TaN, CoN, 금속, 금속 실리사이드, 또는 이들의 조합으로 형성될 수 있다. 상기 금속 및 상기 금속 실리사이드는 W, Mo, Au, Cu, Al, Ni, 또는 Co를 포함할 수 있으나, 이에 한정되는 것은 아니다.
다음으로, 비트 라인 배리어층(230) 상에 비정질 금속층(240) 및 시드층(250)을 차례로 포함할 수 있다. 비정질 금속층(240) 및 시드층(250)은 비트 라인 전극층(260)을 구성하는 금속 물질을 효율적으로 성장시키는 역할을 수행하는 추가적인 물질층일 수 있다. 일부 실시예들에서, 비정질 금속층(240) 및 시드층(250)은 생략될 수도 있다.
상기 비정질 금속층(240)은 WBx, MoBx, MoWBx, TaBx, NbBx, HfBx, ZrBx, CoBx 중에서 선택된 어느 하나일 수 있다. 상기 비정질 금속층(240)의 상부에 배치되는 시드층(250)의 배향성 및 결정립도를 효율적으로 컨트롤하기 위하여, 상기 비정질 금속층(240)을 약 0.5㎚ 내지 5㎚의 두께로 형성할 수 있다.
상기 시드층(250)은 Mo, W, MoW, MoTa, MoWTa 중에서 선택된 어느 하나일 수 있다. 상기 시드층(250)의 상부에 배치되는 비트 라인 전극층(260)의 배향성 및 결정립도를 효율적으로 컨트롤하기 위하여, 상기 시드층(250)을 약 1㎚ 내지 10㎚의 두께로 형성할 수 있다.
도 10을 참조하면, 시드층(250) 상에 몰리텅스텐(MoW) 합금으로 비트 라인 전극층(260)을 형성할 수 있다.
비트 라인 전극층(260)은 2원계 완전 고용체인 몰리텅스텐(MoW) 합금으로 형성될 수 있다. 몰리텅스텐(MoW) 합금은 PVD 방식, CVD 방식, 또는 ALD 방식으로 형성할 수 있으며, 비저항 특성, 표면 거칠기, 내부식성 등을 고려하여 선택적으로 사용할 수 있다. 일부 실시예들에서, PVD 방식으로 비트 라인 전극층(260)을 형성하는 경우, 형성 온도는 배향성 및 결정립도를 증가시키기 위해 약 200℃ 내지 550℃ 범위의 고온에서 형성할 수 있다. 다른 실시예들에서, VD 방식 또는 ALD 방식으로 비트 라인 전극층(260)을 형성하는 경우, 형성 온도는 배향성 및 결정립도를 증가시키기 위해 약 200℃ 내지 750℃ 범위의 고온에서 형성할 수 있다.
비트 라인 전극층(260)으로 사용되는 몰리텅스텐(MoW) 합금의 두께는 금속 배선의 저항, 커패시턴스, 및 공정 난이도를 고려하여 약 10㎚ 내지 30㎚ 범위에서 조절할 수 있다.
비트 라인 전극층(260) 형성 후, 몰리텅스텐(MoW) 합금의 결정 재성장(grain regrowth) 또는 불순물 제거를 위하여 약 400℃ 내지 1200℃ 범위에서 불활성 가스 또는 수소(H2) 분위기 어닐링을 수행할 수 있다.
도시하지는 않았으나, 몰리텅스텐(MoW) 합금의 표면 산화 및 표면 질화를 방지를 위하여, 몰리텅스텐(MoW) 합금을 형성하고 동일한 설비에서 인-시추(in-situ) 캡핑층을 형성할 수도 있다. 상기 인-시추 캡핑층을 구성하는 물질로 고온에서 안정적이며 후속 공정 시 오염으로부터 보호 기능 우수한 그래핀(graphene)을 사용할 수 있다.
도 11을 참조하면, 비트 라인 전극층(260) 상에 비트 라인 캡핑층(270)을 형성할 수 있다.
비트 라인 캡핑층(270)은 비트 라인 전극층(260) 상에 차례로 형성된 제1 비트 라인 캡핑층(272) 및 제2 비트 라인 캡핑층(274)을 포함할 수 있다. 제2 비트 라인 캡핑층(274)은 제1 비트 라인 캡핑층(272)보다 두껍게 형성될 수 있다.
일부 실시예들에서, 제1 비트 라인 캡핑층(272) 및 제2 비트 라인 캡핑층(274)은 서로 같은 종류의 절연 물질로 형성될 수 있다. 예를 들어, 제1 비트 라인 캡핑층(272) 및 제2 비트 라인 캡핑층(274)은 실리콘 질화막으로 형성될 수 있다.
다른 실시예들에서, 제1 비트 라인 캡핑층(272) 및 제2 비트 라인 캡핑층(274)은 서로 다른 종류의 절연 물질로 형성될 수 있다. 예를 들어, 제1 비트 라인 캡핑층(272)은 실리콘 산화막으로 이루어지고, 제2 비트 라인 캡핑층(274)은 실리콘 질화막으로 형성될 수 있다.
이로써, 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자(100)의 주요 구성에 대한 제조 공정을 설명하였다. 아래에서는 집적회로 소자(100)의 후속 공정에 대하여 설명하기로 한다.
도 12를 참조하면, 비트 라인 캡핑층(270) 상에 하드마스크 패턴(280)을 형성할 수 있다. 상기 하드마스크 패턴(280)을 통해 비트 라인 캡핑층(270)의 상면의 일부가 노출될 수 있다. 상기 하드마스크 패턴(280)은 실리콘 질화막으로 이루어질 수 있다.
하드마스크 패턴(280)을 식각 마스크로 이용하여, 다이렉트 컨택(DC), 층간 절연막, 층간 도전막(220), 비트 라인 배리어층(230), 비정질 금속층(240), 시드층(250), 비트 라인 전극층(260), 및 비트 라인 캡핑층(270)으로 이루어지는 적층 구조체를 식각하여, 상호 평행하게 연장되는 복수의 이격 구조체를 형성한다. 여기서, 비트 라인 배리어층(230), 비정질 금속층(240), 시드층(250), 및 비트 라인 전극층(260)은 비트 라인(BL)을 구성할 수 있다.
도 13을 참조하면, 복수의 비트 라인(BL) 각각의 양 측벽을 덮는 복수의 스페이서(282)를 형성하고, 복수의 스페이서(282)를 통해 노출되는 기판(110)의 일부와 소자 분리막(112)의 일부를 식각하여 복수의 활성 영역(AC)을 노출하는 복수의 리세스(RC)를 형성한다.
복수의 리세스(RC)는 서로 이웃하는 비트 라인(BL) 사이에서 한 쌍의 스페이서(282)에 의해 그 폭이 한정되는 베리드 컨택홀(BCH)과 연통될 수 있다.
복수의 스페이서(282) 및 복수의 리세스(RC)를 형성하기 위하여 복수의 비트 라인(BL)을 덮는 스페이서 형성용 절연막을 형성하고, 상기 스페이서 형성용 절연막을 에치백하는 공정 및 기판(110)의 일부 및 소자 분리막(112)의 일부를 식각하는 공정을 수행할 수 있다.
도 14를 참조하면, 복수의 비트 라인(BL) 각각의 사이에서 복수의 리세스(RC)를 채우면서 복수의 베리드 컨택홀(BCH) 내에 순서대로 적층되는 매립 도전막(290), 매립 실리사이드막(292), 도전성 배리어막(294), 및 상부 도전막(296)을 형성할 수 있다.
매립 도전막(290), 매립 실리사이드막(292), 도전성 배리어막(294), 및 상부 도전막(296)은 베리드 컨택(BC)을 구성할 수 있다.
복수의 상부 도전막(296) 중 연장되는 부분은 후속 공정에서 형성되는 커패시터의 하부 전극(미도시)이 연결될 수 있는 복수의 랜딩 패드로 사용될 수 있다.
복수의 매립 도전막(290)은 CVD, PVD, 또는 에피택셜 성장 공정에 의해 형성될 수 있다. 복수의 매립 도전막(290)은 불순물이 도핑된 반도체 물질, 금속, 도전성 금속 질화물, 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있다.
복수의 매립 실리사이드막(292)은 코발트(Co) 실리사이드, 니켈(Ni) 실리사이드, 또는 망간(Mn) 실리사이드로 이루어질 수 있다. 일부 실시예들에서, 매립 실리사이드막(292)은 생략될 수도 있다.
복수의 도전성 배리어막(294)은 Ti/TiN 적층 구조로 이루어질 수 있다.
복수의 상부 도전막(296)은 도핑된 폴리실리콘, 금속, 금속 실리사이드, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들어, 복수의 상부 도전막(296)은 텅스텐(W)을 포함할 수 있다. 복수의 상부 도전막(296)은 이들 주위의 공간을 채우는 상부 절연막(298)에 의해 전기적으로 절연될 수 있다.
다음으로, 상부 절연막(298) 상에 복수의 상부 도전막(296)과 전기적으로 연결 가능한 복수의 커패시터 하부 전극(미도시)을 형성할 수 있다.
이와 같은 제조 방법으로 제조된 본 발명의 집적회로 소자(100)에서는, 몰리텅스텐(MoW) 합금을 비트 라인 전극층(260)에 적용함으로써, 전기적 특성, 공정 용이성, 및 가격 경쟁력을 달성할 수 있다는 효과를 가진다. 그 결과, 본 발명은 집적회로 소자(100)의 초미세 금속 배선 공정에서 비트 라인(BL)을 구성하는 물질로 몰리텅스텐(MoW) 합금을 적용하여, 텅스텐(W) 단일 금속에서 발생하는 부식에 의한 급격한 저항 증가 문제를 해결할 수 있다.
궁극적으로, 본 발명의 기술적 사상에 따르면, 매립 채널 어레이 트랜지스터를 포함하는 집적회로 소자(100)에서, 비트 라인 전극층(260)을 구성하는 금속 물질로 몰리텅스텐(MoW) 합금을 사용함으로써, 전기적 특성 및 제품 신뢰성을 향상시키는 효과가 있다.
도 15는 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자를 포함하는 시스템을 나타내는 구성도이다.
도 15를 참조하면, 시스템(1000)은 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 인터페이스(1040), 및 버스(1050)를 포함한다.
시스템(1000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예들에서, 상기 모바일 시스템은 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일 폰, 디지털 뮤직 플레이어, 또는 메모리 카드일 수 있다.
제어기(1010)는 시스템(1000)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로 프로세서, 디지털 신호 처리기(digital signal processor), 마이크로 컨트롤러, 또는 이와 유사한 장치로 이루어질 수 있다.
입/출력 장치(1020)는 시스템(1000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1000)은 입/출력 장치(1020)를 이용하여 외부 장치, 예를 들어, 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1020)는, 예를 들어, 터치 스크린, 터치 패드, 키보드, 또는 표시장치(display)일 수 있다.
기억 장치(1030)는 제어기(1010)의 동작을 위한 데이터를 저장하거나, 제어기(1010)에서 처리된 데이터를 저장할 수 있다. 상기 기억 장치(1030)는 앞서 설명한 본 발명의 기술적 사상에 따른 집적회로 소자들(100, 100A, 100B) 중 어느 하나를 포함할 수 있다.
인터페이스(1040)는 상기 시스템(1000)과 외부 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)는 버스(1050)를 통해 서로 통신할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 기술적 사상의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형상으로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100, 100A, 100B: 집적회로 소자
110: 기판 112: 소자 분리막
120: 게이트 유전막 130: 게이트 전극
140: 게이트 보호막 150: 게이트 캡핑막
210: 층간 절연막 220: 층간 도전막
230: 비트 라인 배리어층 240: 비정질 금속층
250: 시드층 260: 비트 라인 전극층
270: 비트 라인 캡핑층

Claims (10)

  1. 기판 내에 매립되는 복수의 게이트 구조체;
    상기 기판에 형성되고 상기 복수의 게이트 구조체 사이에 배치되는 다이렉트 컨택; 및
    상기 다이렉트 컨택 상에 형성되는 비트 라인 전극층;을 포함하고,
    상기 비트 라인 전극층은 약 10㎚ 내지 30㎚의 두께를 가지고, 몰리브덴(Mo)이 약 25at% 내지 75at%를 차지하는 몰리텅스텐(MoW) 합금으로 구성되는,
    집적회로 소자.
  2. 제1항에 있어서,
    상기 비트 라인 전극층의 하부에 시드층을 더 포함하고,
    상기 시드층은 Mo, W, MoW, MoTa, MoWTa 중에서 선택된 어느 하나인 것을 특징으로 하는 집적회로 소자.
  3. 제2항에 있어서,
    상기 시드층은 약 1㎚ 내지 10㎚의 두께를 가지고,
    상기 시드층은 상기 비트 라인 전극층의 배향성 및 결정립도(grain size)를 증가시키는 역할을 수행하는 것을 특징으로 하는 집적회로 소자.
  4. 제2항에 있어서,
    상기 시드층의 하부에 비정질 금속층을 더 포함하고,
    상기 비정질 금속층은 약 0.5㎚ 내지 5㎚의 두께를 가지고,
    상기 비정질 금속층은 WBx, MoBx, MoWBx, TaBx, NbBx, HfBx, ZrBx, CoBx 중에서 선택된 어느 하나인 것을 특징으로 하는 집적회로 소자.
  5. 제1항에 있어서,
    상기 다이렉트 컨택은 폴리실리콘으로 구성되고,
    상기 다이렉트 컨택과 상기 비트 라인 전극층의 사이에, 비트 라인 실리사이드층 및 비트 라인 배리어층을 더 포함하는 것을 특징으로 하는 집적회로 소자.
  6. 제1항에 있어서,
    상기 다이렉트 컨택은 금속 물질로 구성되고,
    상기 다이렉트 컨택과 상기 비트 라인 전극층의 사이에, 비트 라인 접합층을 더 포함하는 것을 특징으로 하는 집적회로 소자.
  7. 제6항에 있어서,
    상기 다이렉트 컨택의 바닥면과 상기 기판의 사이에, 컨택 실리사이드층 및 컨택 배리어층을 더 포함하는 것을 특징으로 하는 집적회로 소자.
  8. 제6항에 있어서,
    상기 금속 물질은 Mo, W, MoW, TiN 중에서 선택된 어느 하나인 것을 특징으로 하는 집적회로 소자.
  9. 제1항에 있어서,
    상기 비트 라인 전극층을 구성하는 몰리텅스텐(MoW) 합금은,
    약 200℃ 내지 750℃ 범위에서 수행되는 형성 공정을 포함하는 것을 특징으로 하는 집적회로 소자.
  10. 제9항에 있어서,
    상기 비트 라인 전극층을 구성하는 몰리텅스텐(MoW) 합금은,
    약 400℃ 내지 1200℃ 범위에서 수행되는 어닐링 공정을 포함하는 것을 특징으로 하는 집적회로 소자.
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