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KR100733147B1 - 상변화 메모리 장치 및 그 제조 방법 - Google Patents

상변화 메모리 장치 및 그 제조 방법 Download PDF

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KR100733147B1
KR100733147B1 KR1020040012780A KR20040012780A KR100733147B1 KR 100733147 B1 KR100733147 B1 KR 100733147B1 KR 1020040012780 A KR1020040012780 A KR 1020040012780A KR 20040012780 A KR20040012780 A KR 20040012780A KR 100733147 B1 KR100733147 B1 KR 100733147B1
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Abstract

신규한 구조를 갖는 상변화 메모리 장치 및 그 제조 방법이 개시되어 있다. 반도체 기판의 표면 부위에 배치된 제1 불순물 영역들, 제2 불순물 영역 및 상기 제1 및 제2 불순물 영역들 사이에 배치된 게이트들을 포함하는 적어도 2개의 트랜지스터들을 형성한다. 기판 상에 제1 불순물 영역들에 접속하는 제1 전극들을 셀 단위로 형성한 후, 인접하는 제1 전극들 상에 공통으로 접속하는 상변화 물질층을 형성하고, 상변화 물질층 상에 적어도 하나의 제2 전극을 형성한다. 상변화 메모리 장치의 제조 시에 상변화 물질층이 받는 에칭 손상을 크게 줄일 수 있어서, 상변화 메모리 장치의 신뢰성을 향상시킬 수 있으며, 상변화 물질층에 트랜지스터를 이용하여 고속으로 정보를 저장 및 소거 동작을 수행할 수 있다.

Description

상변화 메모리 장치 및 그 제조 방법{PHASE-CHANGEABLE MEMORY DEVICE AND METHOD OF MANUFACTURING THE SAME}
도 1은 종래의 상변화 기억 소자를 나타내는 개략적인 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 상변화 메모리 장치의 단면도이다.
도 3은 도 2에 도시한 상변화 메모리 장치의 하나의 셀에 대한 등가 회로도이다.
도 4a 내지 도 4i는 도 2에 도시한 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 5는 도 2에 도시한 상변화 메모리장치에서 데이터의 기억 및 소거 동작을 설명하기 하기 위한 그래프이다.
도 6은 도 2에 도시한 상변화 메모리 장치에서 부분적으로 결정상이 비정질상으로 변화된 것을 나타내는 단면도이다.
도 7은 본 발명의 제2 실시예에 따른 상변화 메모리 장치의 단면도이다.
도 8은 도 7에 도시한 상변화 물질 패턴 및 제2 전극의 패턴 형상을 나타내기 위한 평면도이다.
도 9a 내지 도 9c는 도 7에 도시한 상변화 메모리 장치를 제조하는 공정을 나타내는 단면도들이다.
도 10은 본 발명의 제3 실시예에 따른 상변화 메모리 장치의 단면도이다.
도 11는 도 10에 도시한 상변화 물질 패턴 및 제2 전극의 패턴 형상을 나타내기 위한 평면도이다.
도 12는 본 발명의 또 다른 실시예에 따른 상변화 메모리 장치의 단면도이다.
도 13은 도 12에 도시한 상변화 물질 패턴 및 제2 전극의 패턴 형상을 나타내기 위한 평면도이다.
도 14a 및 도 14b는 도 12에 도시한 상변화 메모리 장치를 제조하는 공정을 나타내는 단면도들이다.
＜도면의 주요 부분에 대한 부호의 설명＞
100：반도체 기판 118：게이트 구조물
121, 124：제1 및 제2 콘택 영역 154, 157：제1 및 제2 하부 배선
127：하부 절연막 160：제1 층간 절연막
166：제1 전극 172：상변화 물질층
174, 274, 276, 276a：제2 전극 180, 210：제2 층간 절연막
190：상부 배선 200：패시베이션막
본 발명은 신규한 구조를 갖는 메모리 장치 및 그 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 열에 따라 상전이를 일으키는 상변화 물질을 이용하여 제조된 상변화 메모리 장치 및 그 제조 방법에 관한 것이다.
최근에 널리 사용되는 반도체 기억 소자의 예로서는 DRAM, SRAM, Flash 메모리 등을 들 수 있다. 이러한 반도체 소자들은 전원 공급이 중단되었을 때, 데이터의 보유 유무에 따라, 크게 휘발성 기억 소자 및 비휘발성 기억소자로 나누어 질 수 있다. 디지털 카메라, MP3 플레이어 및 휴대 전화기 등에 데이터 저장용으로 사용되는 기억 소자는 전원 공급이 없는 상태에서도 데이터가 보관되기 위하여는 비휘발성 기억 소자 특히 플래시 메모리가 주로 사용되고 있다. 그러나, 플래시 메모리는 RAM(Random Access Memory)이 아니어서 데이터를 읽거나 쓰는데 많은 시간이 필요해서 새로운 반도체 소자가 요구되어 왔다. 이러한 새로운 차세대 반도체 소자로서는 FRAM(Ferro-Electric RAM), MRAM(Magentic RAM), 상변화 기억 소자: PRAM(Phase-change RAM))등이 제안되어 왔다.
이중에서 상변화 기억 소자는 그것에 제공되는 열(heat)에 의존하여 그 결정 상태가 결정(Crystal) 구조와 비정질 구조(Amorphous) 상호간 상(phase)이 변하는 상변화 물질을 사용한다. 통상적으로 상변화 물질로서 게르마늄(Ge), 안티몬(stibium; Sb) 및 텔루리움(tellurium: Te)으로 구성된 칼코겐 화합물(Chalcogenides)을 사용한다. 상변화 물질에 열을 제공하기 위해서 상변화 물질막에 전류를 흘려보낸다. 즉, 공급되는 전류의 크기 및 공급 시간에 의존하여 칼코겐 화합물의 결정 상태가 변한다. 결정 상태에 따라서 저항의 크기가 다르기 때문에(결정 상태는 저항이 낮고 비정질 상태는 저항이 높음) 저항 차이를 감지하여 논리 정보를 결정할 수 있다.
이러한 상변화 기억 소자의 예는, 예를 들면 미합중국 특허 제5,869,843호(issued to Steven T. Harshfield on Feb. 9, 1999), 미합중국 특허 제6,579,760호(issued to Hsiang-Lan Lung on Jun. 17, 2003), 미합중국 특허 제6,597,031호(issued to Shieghio Kuge on Jul. 22, 2003), 미합중국 특허 제6,545,903호(issued to Zhiqiang Wu on Apr. 8, 2003) 에 개시되어 있다.
본 발명의 양수인인 본 출원인은 콘택 홀 내의 보이드 형성을 억제하기 위한 구조를 갖는 상변화 기억 셀들에 대하여 발명을 하고, 이를 대한민국 특허청에 2002년 5월 7일자로 특허 출원 제2002-25009호로 출원한 바 있다. (U.S. Patent Application No. 10/421,320 filed on April 23, 2003). 또한, 본 출원인은 질소 원소를 함유하는 상변화 물질을 사용한 상변화 기억 소자를 발명하여 이를 대한민국 특허청에 특허 출원 제2003-11416호로 출원한 바 있다. 또한, 본 출원인은 열적 간섭을 억제하기 위하여 서로 다른 층에 저장 요소를 형성한 상변화 기억 소자를 발명하여 이를 대한 민국 특허청에 특허 출원 제2002-25778호로 출원한 바 있다.
도 1은 상술한 공보들에 개시되어 있는 상변화 기억 소자를 나타내는 개략적인 단면도이다.
도 1을 참조하면, 표면 부위에 불순물 영역(10a)이 형성되어 있는 반도체 기판(10) 상에 하부 절연막(13)이 형성되어 있다. 상기 하부 절연막(13)에는 상기 불순물 영역(10a)을 부분적으로 노출하는 콘택 홀(15a)이 형성되어 있다. 상기 콘택 홀(15a)은 도전성 플러그(15b)로 매립된다.
상기 하부 절연막(13)상에는 상기 도전성 플러그(15b)와 접속하는 상변화 물 질막 패턴(17)이 형성되고, 상기 상변화 물질막 패턴(17)상에는 상부 전극(19)이 형성되어 있다. 상기 상변화 물질막 패턴(17)은 예를 들면, Ge-Sb-Te(이하 'GST'라 한다)와 같은 상변화 물질로 이루어진다.
상기 하부 절연막(13)상에는 상기 상변화 물질막 패턴(17)상에 형성된 상부 전극(19)을 노출하도록 층간 절연막(21)이 형성되어 있다. 상기 층간 절연막(21)상에는 상기 상부 전극(19)과 전기적으로 접속된 상부 배선(23)이 형성되어 있다.
상술한 종래의 상변화 메모리 장치에서, 상부 전극(19)을 통하여 상기 상변화 물질막 패턴(17)에 전류를 인가한다. 그러면, 공급되는 전류의 크기 및 공급시간에 따라서 상기 상변화 물질막 패턴(17)을 구성하고 있는 상변화 물질인 GST의 결정상태가 변하게 된다. 예를 들면, GST에 높은 크기의 전류 펄스를 단시간 인가하여 상변화 물질막의 온도를 용융점 부근까지 높인 후, 급속하게 냉각하면, GST는 비정질 상태로 변한다. 반면에, 상대적으로 낮은 크기의 전류 펄스를 장시간 인가하여 GST의 용융온도보다 낮은 결정화 온도로 유지하여 결정화시킨 후, 냉각시키면, GST는 결정상태가 된다. 이와 같이, 비정질 상태와 결정상태에 따라서 상부 전극(19)과 도전성 플러그(15b)간에 흐르는 전류의 차이가 변화되고, 이러한 저항의 차이를 감지하여 논리 정보를 결정한다.
상술한 종래 기술에 의하면, 상변화 물질을 각각의 메모리 셀별로 식각 공정을 수행하여 각 셀별로 독립된 형상을 만든다. 그렇지만, 상변화 물질인 GST는 식각 공정에 매우 민감하여 손상을 받는다. 따라서, 고집적도의 상변화 메모리 장치를 제조하기 위하여 디자인 룰을 줄이고 셀 크기를 감소시켜야 하지만, GST 패터닝 시에 GST 물질이 손상될 가능성이 많다.
따라서 본 발명은 이상에서 언급한 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 제1 목적은 상변화 물질을 식각할 때 발생할 수 있는 식각 손상을 방지하면서 제조할 수 있고, 고속으로 정보를 저장 및 소거 동작을 수행할 수 있는 신규한 구조의 상변화 메모리 장치를 제공하는 것이다.
본 발명의 제2 목적은 상술한 상변화 메모리 소자를 제조하는 데 적합한 상변화 메모리 장치의 제조 방법을 제공하는 것이다.
상술한 본 발명의 제1 목적을 달성하기 위하여, 본 발명의 실시예에 따르면, 반도체 기판의 표면 부위에 제1 불순물 영역들 및 제2 불순물 영역이 배치되고, 상기 제1 및 제2 불순물 영역들 사이의 게이트들을 구비하는 트랜지스터들이 배치된다. 상기 트랜지스터들의 제1 불순물 영역들 각각에 접속하도록 제1 전극들이 형성되어 있다. 상기 제1 전극들은 셀 단위마다 각기 형성된다. 상변화 물질층은 제1 면 및 이에 대향하는 제2 면을 가지며, 상기 제1 면이 인접하는 상기 제1 전극들에 공통으로 접속된다. 적어도 하나의 제2 전극은 상기 제2 면에 접속하여 형성되고, 상기 제1 전극에 대향한다.
본 발명의 일 실시예에 있어서, 상기 제1 전극들은 도트 매트릭스(dot-matrix) 형태의 배열을 가진다. 이때, 상기 상변화 물질층은 상기 도트 매트릭스 배열 상으로 배열된 제1 전극들에 공통으로 접속하며, 제2 전극들이 각기 셀 단위의 제1 전극들에 대응하여 형성된다.
본 발명의 다른 실시예에 따르면, 상기 상변화 물질층은 상기 도트 매트릭스 배열 상으로 배열된 제1 전극들과 공통으로 접속하고, 상기 제2 전극들은 상기 도트 매트릭스 배열을 따라서 라인 형상을 가진다.
본 발명의 또 다른 실시예에 따르면, 상기 상변화 물질층은 상기 도트 매트릭스 배열 상으로 배열된 제1 전극들 중 라인상으로 배열된 그룹들의 제1 전극들과 공통으로 접속하고, 상기 제2 전극들은 상기 상변화 물질층 상에 상기 상변화 물질층과 동일한 형상으로 형성된다.
상술한 본 발명의 제2 목적을 달성하기 위하여, 본 발명의 실시예에 따른 상변화 메모리 장치의 제조 방법에 의하면, 반도체 기판의 표면 부위에 배치된 제1 불순물 영역들, 제2 불순물 영역 및 상기 제1 및 제2 불순물 영역들 사이에 배치된 게이트들을 포함하는 적어도 2개의 트랜지스터들을 형성한다. 다음에, 상기 반도체 기판 상에 셀 단위마다 상기 제1 불순물 영역들에 접속하는 제1 전극들을 형성하고, 상기 제1 전극들 상에 공통으로 접속하는 상변화 물질층을 형성한다. 이어서, 상기 상변화 물질층 상에 적어도 하나의 제2 전극을 형성하여 상변화 메모리 장치를 완성한다.
본 발명에 따르면, 상변화 메모리 장치의 제조 시에 상변화 물질층이 받는 에칭 손상을 크게 줄일 수 있어서, 상변화 메모리 장치의 신뢰성을 향상시킬 수 있다. 또한, 본 발명의 다양한 실시예들에 따라 상변화 메모리 장치를 제조하는 경우에는, 상변화 물질층의 형성 시에 패터닝 공정을 수행하지 않기 때문에 공정이 단순화될 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 상변화 메모리 장치 및 그 제조 방법에 대하여 상세하게 설명한다.
실시예 1
도 2는 본 발명의 제1 실시예에 따른 상변화 메모리 장치의 단면도이고, 도 3은 도 2에 도시한 상변화 메모리 장치의 하나의 셀에 대한 등가 회로도이다.
도 3에 도시한 바와 같이, 본 발명의 제1 실시예에 따른 상변화 메모리 장치는 트랜지스터(300)와 가변 저항(400)을 포함한다. 상기 트랜지스터(300)의 일단은 비트 라인(151)에 연결되어 있고, 상기 트랜지스터(300)의 타단은 가변 저항(400)인 상변화 물질층에 연결되어 있다. 가변 저항(400)의 일단은 상기 트랜지스터(300)에 연결되어 있고, 타단은 접지선(500)에 연결되어 있다.
상기 트랜지스터(300)는 워드 라인(154)을 통하여 게이트에 인가되는 전압에 의해 턴온 또는 턴오프된다. 가변 저항(400)은 상기 트랜지스터(300)의 턴온 시에 상기 트랜지스터(300)를 통해 인가되는 전압의 크기 또는 형태에 따라 저항이 변하게 되어 데이터를 저장하게 되고, 또는 저장된 데이터를 읽게 된다.
데이터를 저장하기 위하여는, 로우(row) 어드레스 신호가 인가되고, 계속해서, 칼럼 어드레스 신호가 인가되어, 상기 로우 어드레스 및 칼럼 어드레스에 상응하는 워드 라인(154)은 활성화된다. 활성화된 워드 라인(154)을 통해 칼럼 어드레스에 상응하는 셀 트랜지스터(300)는 턴-온된다. 예를 들면 데이터 "0"을 저장하기 위하여, 비트 라인(157)에 인가된 제1 전압은 턴-온된 셀 트랜지스터(300)를 통하여 상기 가변 저항(400)에 인가된다. 그러면, 상기 가변 저항(400)을 구성하고 있는 상전이 물질은 결정상을 갖게 되어 비교적 낮은 저항값을 갖는다. 반면에, 데이터 "1"을 저장하기 위하여는, 예를 들면 상기 제1 전압보다 큰 제2 전압을 비트 라인(151)과 상기 트랜지스터(300)를 통하여 상기 가변 저항(400)에 인가되면, 상기 가변 저항(400)을 구성하고 있는 상전이 물질이 비정질상을 갖게 되어 비교적 높은 저항값을 갖는다.
한편, 저장된 데이터를 읽기 위하여는, 데이터를 저장할 때와 마찬가지로, 로우 어드레스 신호가 인가되고, 계속해서, 칼럼 어드레스 신호가 인가되어, 상기 로우 어드레스 및 칼럼 어드레스에 상응하는 워드 라인(154)은 활성화된다. 활성화된 워드 라인(154)을 통해 칼럼 어드레스에 상응하는 셀 트랜지스터(300)는 턴-온된다. 그리고, 비트 라인(157)을 통하여 데이터를 읽기 위한 제3 전압을 인가한다. 그러면, 일측단이 접지된 가변 저항(400)을 통하여 상기 가변 저항(400)이 비교적 저저항값을 갖는 경우에는 비교적 크기의 전류가 흐르고, 상기 가변 저항(400)이 비교적 고저항값을 갖는 경우에는 비교적 낮은 크기의 전류가 흐르게 된다. 이와 같이 가변 저항(400)에 흐르는 전류의 양을 전압의 형태로 비트 라인(157)을 통하여 저장된 데이터를 감지하게 되고, 감지된 데이터는 감지 증폭기에서 증폭되어 소정의 전달 경로를 거쳐서 출력된다.
도 2를 참조하면, 본 발명의 제1 실시예에 따른 상변화 메모리 장치는, 적어도 2개의 반도체 기판(100)에 형성된 트랜지스터들을 포함한다. 상기 트랜지스터들 각각은 상기 반도체 기판(100)의 표면 부위에 배치된 제1 불순물 영역(121), 제2 불순물 영역(124) 및 상기 제1 및 제2 불순물 영역(121, 124)들 사이에 배치된 게이트(118)를 포함한다. 제1 전극들(166)은 각각 상기 제1 불순물 영역들(121)에 대응하여 상기 제1 불순물 영역(121)과 전기적으로 접속되게 형성되어 있다. 상변화 물질층(172)은 제1 면 및 이에 대향하는 제2 면을 가지며, 상기 제1 면이 상기 제1 전극들(166)에 접촉된다. 제2 전극(174)은 상변화 물질층(172)의 상기 제2 면에 접속하여 제1 전극(164)에 대향된다.
구체적으로, 반도체 기판(100)의 상부에는 반도체 기판(100)에 액티브 영역을 한정하기 위한 소자 분리막(103)이 형성되어 있다. 소자 분리막(103)은 통상적인 STI(Shallow Trench Isolation) 방법에 의해 형성될 수 있다. 상기 반도체 기판(100)의 액티브 영역 상에는 어레이 배열 상으로 다수의 트랜지스터들이 형성되어 있다. 하부 구조물인 게이트들(118)은 상기 액티브 영역 상에 게이트 절연막(106)을 개재하여 형성되어 있다. 제1 및 제2 콘택 영역들에 해당되는 제1 및 제2 불순물 영역들(121, 124)은 상기 하부 구조물들 사이의 반도체 기판(100)의 표면 부위에 형성되어 있다.
반도체 기판(100) 상에는 상기 하부 구조물들을 덮도록 하부 절연막(127)이 형성되어 있다. 하부 절연막(127)은 TEOS, USG, SOG 또는 HDP-CVD 산화물로 이루어 질 수 있다. 하부 절연막(127)에는 제1 불순물 영역들(121)을 노출하는 제1 콘택 홀들 및 제2 불순물 영역(124)을 노출하는 제2 콘택 홀이 형성되어 있다.
제1 하부 배선으로서의 제1 콘택 플러그들(142)은 상기 제1 콘택 홀들을 매립하도록 형성되어 있다. 제2 하부 배선(157)은 상기 제2 콘택 홀을 매립하는 제2 콘택 플러그(148)와 상기 제2 콘택 플러그(148)와 접촉하면서 상기 하부 절연막(127) 상에 형성되어 있는 비트 라인인 배선 라인(151)을 포함한다. 제1 및 제2 하부 배선(142, 157)은 각기 도핑된 폴리실리콘이나 텅스텐(W), 알루미늄(Al), 탄탈륨(Ta), 티타늄(Ti) 또는 구리(Cu) 등과 같은 금속으로 구성된다. 특히, 비트 라인인 배선 라인(151)은 저항이 낮은 구리 또는 알루미늄과 같은 금속을 사용하는 것이 바람직하다.
하부 절연막(127) 상에는 상기 배선 라인(151)을 덮도록 제1 층간 절연막(160)이 형성되어 있다. 제1 층간 절연막(160)은 TEOS, USG, SOG 또는 HDP-CVD 산화물로 이루어질 수 있다.
제1 층간 절연막(160)을 관통하여 제1 하부 배선인 제1 콘택 플러그(142)에 접촉되는 하부 콘택들인 제1 전극들(166)이 형성된다. 즉, 상기 제1 층간 절연막(160)에는 상기 제1 콘택 홀들 상부에 상기 제1 하부 배선인 제1 콘택 플러그(142)의 상면을 부분적으로 노출하는 제1 비아 홀들(163)이 형성되어 있다. 상기 제1 비아 홀들(163)의 측벽에는 각기 제1 비아 홀들(163)의 직경을 감소시키기 위하여 절연 물질로 이루어진 절연성 스페이서(164)가 형성되어 있다. 하부 콘택들인 제1 전극(166)은 상기 제1 비아 홀들(163)을 매립하도록 형성되어 있다. 제1 전극들(166)은 도핑된 폴리실리콘, 텅스텐, 알루미늄, 탄탈륨, 티타늄 또는 구리 등으로 구성된다. 제1 전극들(166)은 셀 단위마다 각각 형성되어 있고, 평면적으로 도트 매트릭스 형태의 배열을 갖고 규칙적으로 배열되어 있다.
제1 층간 절연막(160) 상에는 하부 콘택들인 제1 전극들(166)에 접속하는 상변화 물질층(172)이 형성되어 있다. 상변화 물질층(172)은 칼코겐 화합물로 구성된다. 여기서, 상기 칼코겐 화합물은 게르마늄-안티몬-텔루륨(Ge-Sb-Te), 비소-안티몬-텔루륨(As-Sb-Te), 주석-안티몬-텔루륨(Sn-Sb-Te), 주석-인듐-안티몬-텔루륨(Sn-In-Sb-Te), 비소-게르마늄-안티몬-텔루륨(As-Ge-Sb-Te), 탄탈륨(Ta), 니오브(Nb) 내지 바나듐(V) 등과 같은 5A족 원소-안티몬-텔루륨(Ta, Nb 또는 V-Sb-Te), 텅스텐(W), 몰리브덴(Mo) 내지 크롬(Cr) 등과 같은 6A족 원소-안티몬-텔루륨(W, Mo 또는 Cr-Sb-Te), 5A족 원소-안티몬-셀렌(Ta, Nb 또는 V-Sb-Se), 또는 6A족 원소-안티몬-셀렌(W, Mo 또는 Cr-Sb-Se) 등을 포함한다. 상변화 물질층(172)은 결정상, 비정질상 또는 결정상과 비정질상 모두를 가질 수 있다. 본 실시예에 있어서, 상변화 물질층(172)은 제1 층간 절연막(160)의 전면 상에 형성된다.
상변화 물질층(172) 상에는 제2 전극(174)이 형성되어 있다. 본 실시예에 있어서, 제2 전극(174)은 상변화 물질층(172)의 전면 상에 형성되어 있다.
제2 전극(174) 상에는 제2 전극(174)을 덮도록 제2 층간 절연막(180)이 형성되어 있다. 제2 층간 절연막(180)의 주변 회로 영역에는 제2 전극(174)을 부분적으로 노출하는 제2 비아 홀(182)이 형성되어 있다.
상부 배선(190)은 상부 비아 콘택(192)과 상부 배선 라인(194)을 포함한다(도 4h 참조). 상부 비아 콘택(192)은 상기 제2 비아 홀(182)을 매립하도록 형성되어 있고, 제2 층간 절연막(180) 상에 상부 비아 콘택(192)에 접속하는 상부 배선 라인(194)이 형성되어 있다.
제2 층간 절연막(180) 상에는 상부 배선(190)의 상부 배선 라인(194)을 덮으면서 패시베이션 막(200)이 형성되어 있다.
도 4a 내지 도 4h는 도 2에 도시한 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 4a 내지 도 4h에 있어서, 도 2와 실질적으로 동일한 부재들에 대해서는 동일한 참조 번호를 사용한다.
도 4a를 참조하면, 쉘로우 트렌치 소자 분리(Shallow Trench Isolation: STI) 공정 또는 실리콘 부분 산화법(local oxidation of silicon: LOCOS) 등과 같은 소자 분리 공정을 이용하여 반도체 기판(100)에 소자 분리막(103)을 형성함으로써, 반도체 기판(100)을 액티브 영역 및 필드 영역으로 구분한다.
반도체 기판(100)의 액티브 영역 상에 게이트 산화막(106)을 개재하여 게이트(118)를 형성한다.
상기 게이트(118)는 도핑된 폴리실리콘막이나 금속막 등의 단일층으로 형성할 수 있고, 또는 도핑된 폴리실리콘막 및 금속막을 포함하는 이중층 구조로 형성할 수 있다. 또한, 필요에 따라서는 수직적 구조나 3차원적으로 형성할 수도 있다.
도 4b를 참조하면, 게이트(118)들을 마스크로 이용하여 게이트(118)들 사이로 노출되는 반도체 기판(100)의 표면에 제1 및 제2 콘택 영역인 제1 및 제2 불순물 영역들(121, 124)을 형성한다. 소스/드레인 영역에 해당되는 제1 및 제2 불순물 영역(121, 124)은 이온 주입 공정 및 열처리 공정을 통하여 반도체 기판(100)의 표면부위에 불순물을 이온 주입하고 열처리하여 형성된다. 이에 따라, 게이트들(118)과 제1 및 제2 불순물 영역들(121, 124)을 포함하는 트랜지스터들이 반도체 기판(100) 상에 형성된다. 예를 들면, 제1 불순물 영역(121)은 상기 트랜지스터의 소스 영역에 해당되며, 제2 불순물 영역(124)은 상기 트랜지스터의 드레인 영역에 해당된다.
상기 트랜지스터를 덮으면서 반도체 기판(100) 상에 하부 절연막(127)을 형성한다. 상기 하부 절연막(127)은 TEOS, USG, SOG 또는 HDP-CVD 등과 같은 산화물을 증착하여 형성할 수 있다. 본 발명의 다른 실시예에 따르면, 상기 산화물을 증착하여 산화막을 형성한 후, 상기 산화막을 화학 기계적 연마(CMP) 공정, 에치 백(etch back) 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 평탄화시킴으로써, 하부 절연막(127)을 형성할 수 있다.
사진 식각 공정을 통하여 하부 절연막(127)을 부분적으로 식각하여 하부 절연막(127) 중 제1 불순물 영역들(121)의 상부에는 제1 불순물 영역(121)의 일부를 노출하는 제1 콘택 홀들(136)을 형성하고, 제2 불순물 영역(124)의 상부에는 제2 불순물 영역(124)의 일부를 노출하는 제2 콘택 홀(139)을 형성한다.
본 발명의 다른 실시예에 의하면, 제1 및 제2 콘택 홀들(136, 139)을 먼저 형성한 후, 콘택 패드용 리세스(130) 및 트렌치(133)를 형성할 수 있다. 구체적으로는, 하부 절연막(127)의 일부를 통상적인 사진 식각 공정으로 식각하여, 저면에 상기 제1 및 제2 불순물 영역들(121, 124)을 노출하는 제1 및 제2 예비 콘택 홀들(도시되지 않음)을 형성한다. 다음에, 통상의 사진 식각 공정을 수행하여 상기 제1 및 제2 예비 콘택 홀들의 상부를 경유하는 콘택 패드용 리세스(130) 및 트렌치(133)를 형성하기 위한 포토레지스트 패턴(도시되지 않음)을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 하부 절연막(127)의 상부를 부분적으로 일정한 깊이로 식각함으로써, 상기 제1 및 제2 예비 콘택 홀들의 상부를 경유하는 콘택 패드용 리세스(130) 및 트렌치(133)와 제1 및 제2 콘택 홀들(136, 139)을 형성할 수 있다.
도 4c를 참조하면, 제1 및 제2 콘택 홀들(136, 139)을 매립하면서 하부 절연막(127) 상에 제1 도전막(도시되지 않음)을 형성한다. 여기서, 상기 제1 도전막은 불순물이 도핑된 폴리실리콘이나 구리, 탄탈륨, 텅스텐, 알루미늄 등과 같은 금속을 사용하여 형성할 수 있다.
화학 기계적 연마 공정, 에치 백 공정 또는 이들을 조합한 공정으로 하부 절연막(127)의 상면이 노출될 때까지 상기 제1 도전막을 제거하여, 제1 콘택 홀들(136) 내에 제1 콘택 플러그들(142)을 형성하는 동시에 제2 콘택 홀(139) 내에는 제2 콘택 플러그(148)가 형성된다.
도 4d를 참조하면, 상기 제1 및 제2 콘택 플러그들(142, 148) 및 하부 절연막(127) 상에 제1 도전막을 형성할 때와 동일하게 제2 도전막을 형성하고, 통상적인 사진 식각 공정으로 상기 제2 도전막을 패터닝하여 제2 콘택 플러그(148)와 접속하는 배선 라인(151)을 형성된다. 이에 따라, 제1 불순물 영역들(121)에 접촉되는 제1 하부 배선인 제1 콘택 플러그들(142) 및 제2 불순물 영역(124)에 접촉되는 제2 하부 배선(157)인 제2 콘택 플러그(148) 및 배선 라인(151)이 형성된다.
후속하여 형성되는 상변화 메모리 장치의 제1 전극들(166)은 제1 콘택 플러그들(142)을 통하여 제1 불순물 영역들(121)에 전기적으로 연결된다.
도 4e를 참조하면, 제1 및 제2 콘택 플러그들(142, 148) 및 배선 라인(151)이 형성되어 있는 하부 절연막(127) 상에 상기 배선 라인(151)을 덮도록 제1 층간 절연막(160)을 형성한다. 여기서, 제1 층간 절연막(160)은 TEOS, USG, SOG 또는 HDP-CVD 산화물을 사용하여 형성할 수 있다.
다음에, 통상적인 사진 식각 공정으로 제1 층간 절연막(160)을 부분적으로 식각하여 제2 층간 절연막(160)에 제1 콘택 플러그들(142)의 상면을 부분적으로 노출하는 제3 콘택 홀들(163)을 형성한다.
도 4e를 참조하면, 제1 콘택 플러그들(142)을 노출하는 제3 콘택 홀들(163)을 갖는 제1 층간 절연막(160) 상에 제3 콘택 홀들(163)의 반경보다 작은 두께로 절연막(도시되지 않음)을 증착한다. 이어서, 상기 절연막을 제1 콘택 플러그들(142)의 상면이 노출될 때까지 이방성 식각하여 제3 콘택 홀들(163)의 측벽에 절연성 스페이서들(164)을 형성한다. 이와 같이, 절연성 스페이서들(164)을 형성함으로써 제3 콘택 홀들(163)에 의해 노출되는 제1 콘택 플러그들(145)의 노출 면적을 한계 해상도 이하로 감소시킬 수 있다.
도 4f를 참조하면, 제3 콘택 홀들(163)을 채우면서 제1 층간 절연막(160) 상에 제3 도전막을 형성한다. 여기서, 상기 제3 도전막은 도핑된 폴리실리콘이나 탄탈륨, 구리, 텅스텐, 티타늄, 알루미늄 등과 같은 금속 또는 이들의 질화물과 같은 화합물을 사용하여 화학 기상 증착 방법, 스퍼터링 방법과 같은 물리적 기상 증착 방법 또는 원자층 적층 방법에 의해 형성할 수 있다.
다음에, 제1 층간 절연막(160)의 상면이 노출될 때까지 상기 제3 도전막을 제거하여 제3 콘택 홀들(163)을 각기 매립하는 제1 전극들(166)을 형성한다. 제1 전극들(166)은 후속하여 형성되는 상변화 메모리 장치를 제1 하부 배선인 콘택 플러그들(142)에 전기적으로 연결하는 하부 전극으로서 기능한다.
도 4g를 참조하면, 제1 전극들(166)을 갖는 제1 층간 절연막(160) 상에 상변화 물질층(172)을 형성한다. 상변화 물질층(172)은 칼코겐 화합물을 사용하여 스퍼터링 방법으로 형성한다. 여기서, 상기 칼코겐 화합물은 게르마늄-안티몬-텔루륨(GST), 비소-안티몬-텔루륨, 주석-안티몬-텔루륨, 주석-인듐-안티몬-텔루륨, 비소-게르마늄-안티몬-텔루륨, 탄탈륨, 니오브 내지 바나듐 등과 같은 5A족 원소-안티몬-텔루륨, 텅스텐, 몰리브덴 내지 크롬 등과 같은 6A족 원소-안티몬-텔루륨, 5A족 원소-안티몬-셀렌, 또는 6A족 원소-안티몬-셀렌 등을 포함한다. 예를 들면, 상변화 물질층(172)은 게르마늄-안티몬-텔루륨(GST)을 사용하여 약 100 내지 1000Å의 두께로 형성할 수 있다.
도 4h를 참조하면, 상변화 물질층(172) 상에 화학 기상 증착 공정, 물리 기상 증착 공정 또는 원자층 증착 공정을 이용하여 상부 전극 또는 제2 전극으로 사용되는 제4 도전막(174)을 형성한다. 상기 제4 도전막(174)은 질소 원소를 함유하는 도전성 물질, 금속 또는 금속 실리사이드를 사용하여 형성될 수 있다. 여기서, 상기 질소 원소를 함유하는 도전성 물질은 티타늄 질화물, 탄탈륨 질화물, 몰리브덴 질화물, 니오브 질화물, 티타늄-실리콘 질화물, 티타늄-알루미늄 질화물, 티타늄-보론 질화물, 지르코늄-실리콘 질화물, 텅스텐-실리콘 질화물, 텅스텐-보론 질화물, 지르코늄-알루미늄 질화물, 몰리브덴-실리콘 질화물, 몰리브덴-알루미늄 질화물, 탄탈륨-실리콘 질화물, 탄탈륨-알루미늄 질화물, 티타늄 산질화물, 티타늄-알루미늄 산질화물, 또는 텅스텐 산질화물, 탄탈륨 산질화물을 포함할 수 있다. 또한, 상기 제4 도전막(174)은 티타늄, 텅스텐, 몰리브덴, 탄탈륨, 티타늄 실리사이드 또는 탄탈륨 실리사이드와 같은 금속 또는 금속 실리사이드를 사용하여 형성된다. 그 외에도 도체로서 충분한 전류를 흘려줄 수 있는 전도성 물질이라면 사용이 가능하다. 예를 들면, 상기 제4 도전막(174)은 티타늄 질화물을 사용하여 형성할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제4 도전막(174)은 질소를 함유하는 도전성 물질, 티타늄, 텅스텐, 몰리브덴, 탄탈륨, 티타늄 실리사이드 또는 탄탈륨 실리사이드 가운데 적어도 두 가지 이상의 물질로 구성된 다중층 구조를 가질 수 있다.
이어서, 상기 제4 도전막(174)을 통상적인 사진 식각 공정에 의해 블록(Block) 단위 혹은 어레이(Array) 단위 영역에만 남도록 패터닝하여 제1 전극들(166)과 대응되는 제2 전극들(174)을 형성한다. 여기서 블록은 적어도 2개 이상의 열과 행을 갖는 매트릭스에 대응하는 제1 전극들에 해당하는 집합 단위를 의미하고, 어레이 단위는 단위 칩당의 블록을 의미한다.
다음에, 제4 도전막(174) 상에 하부 절연막(127)을 형성할 때와 실질적으로 동일한 공정으로 산화물을 증착하여 제2 층간 절연막(180)을 형성한다.
이어서, 사진 식각 공정으로 제2 층간 절연막(180)을 부분적으로 식각하여 제2 층간 절연막(180)에 제4 도전막(174)을 노출시키는 제4 콘택 홀(182)을 형성한다. 상기 제4 콘택 홀(182)은 주변 회로 영역에 형성된다.
도 4i를 참조하면, 제4 콘택 홀(182)을 매립하면서 제2 층간 절연막(180) 상에 제5 도전막을 형성한다. 상기 제5 도전막은 도핑된 폴리실리콘이나 텅스텐, 구리, 알루미늄 또는 탄탈륨 등과 같은 금속을 사용하여 형성할 수 있다. 상기 제5 도전막을 통상적인 사진 식각 공정에 의해 패터닝하여 상부 전극인 제4 도전막(174)에 연결되는 제4 플러그(192)가 형성됨과 동시에 제2 층간 절연막(180) 상에 상부 배선 라인(194)이 형성된다. 이에 따라, 제2 전극인 상기 제5 도전막(174)에 접속되는 상부 비아 콘택(192) 및 상부 배선 라인(194)을 갖는 상부 배선(190)이 마련된다.
본 발명의 다른 실시예에 따르면, 제4 콘택 홀(182)을 매립하는 상부 비아 콘택(192)을 먼저 형성한 후, 상부 비아 콘택(192) 및 제2 층간 절연막(180) 상에 상부 배선 라인(194)을 형성할 수 있다.
다음에, 상부 배선(190)이 형성되어 있는 제2 층간 절연막(180) 상에 패시베이션막(200)을 형성하여 도시한 바와 같은 상변화 메모리 장치를 완성한다.
이와 같이 제조된 본 실시예에 따른 상변화 메모리 장치의 동작에 대하여 설명한다.
도 5는 상기 상변화 메모리장치에서 데이터의 기억 및 소거 동작을 설명하기 하기 위한 그래프이다. 도 5에서 세로축은 상변화 물질층(172)의 온도를 나타내고 가로축은 시간을 나타낸다. 도 6은 도 2에 도시한 상변화 메모리 장치에서 부분적으로 결정상이 비정질상으로 변화된 것을 나타내는 단면도이다.
도 5의 그래프 ■에서와 같이, 상기 상변화 물질층(172)에 전압을 인가하여 상기 상변화 물질층(172)을 구성하는 상변화 물질의 용융온도(melting temperature; Tm)보다 높은 온도에서 제1 기간(first time period) 동안 가열한 후, 급속하게 냉각시키면, 도 6에 도시한 바와 같이, 상기 상변화 물질층(172)은 가열된 부위가 비정질 상태로 변한다. 이에 반하여, 도 5의 그래프 ■에서와 같이, 상기 상변화 물질층(172)을 상기 용융온도(Tm)보다 낮고, 결정화 온도(crystallization temperature; Tc)보다 높은 온도에서 상기 제1 기간보다 긴 제2 기간(second time period) 동안 가열 후 냉각시키면, 상기 상변화 물질층(172)은 다시 도 2에 도시한 바와 같은 결정상으로 변한다.
먼저, 상술한 공정으로 제조된 상변화 메모리 장치에서 초기에 상변화 물질층(172)은 결정상을 갖지만, 증착 조건에 따라서는 결정상과 비정질상이 혼재되어 형성될 수 있다. 따라서, 데이터의 신뢰성을 위하여 모든 메모리 소자의 상태를 초기화시킬 필요가 있다.
따라서, 모든 셀을 선택하도록 게이트(106)를 통하여 신호를 인가하면서, 상부 배선(190)을 접지선에 연결하여 제2 전극(174)에 접지 전압이 인가되도록 하고, 배선 라인(151)을 통하여 제2 콘택 플러그(148)에 비교적 낮은 펄스의 전압을 인가한다. 그러면 전하는 제2 콘택 플러그(148)를 통하여 제2 불순물 영역(124)에 전달된다. 게이트(118)에 선택 신호가 인가되면 제1 불순물 영역(121)은 제2 불순물 영역(124)과 도통하게 되므로 전하는 제2 불순물 영역(124)에서 제1 불순물 영역(121)으로 전달된다. 제1 불순물 영역(121)에 전달된 전하는 제1 콘택 플러그(142)를 통하여 제1 전극(166)에 전달되고, 제1 전극(166)에서는 전달된 전하에 의해 전류가 흐르게 된다. 제1 전극(166)에 흐르는 전류는 열을 발생하여 상변화 물질층(172)이 도 5의 그래프 ■에 도시한 바와 같은 온도 곡선을 갖도록 하여 모든 셀을 초기화시킨다.
다음에, 상변화 메모리 장치에 선택적으로 데이터를 저장하기 위하여는 게이트(106)를 통하여 신호를 인가하여 특정한 셀을 선택하도록 하고, 상부 배선 라인(190)을 통하여 제2 전극(174)에 접지 전압이 인가되도록 하고, 비트 라인인 배선 라인(151)을 통하여 제2 콘택 플러그(148)에 비교적 높은 펄스의 전압을 인가한다. 그러면 전류는 제2 콘택 플러그(148)를 통하여 제2 불순물 영역(124)에 전달된다. 게이트(118)에 선택 신호가 인가되면 제1 불순물 영역(121)은 제2 불순물 영역(124)과 도통하게 되므로 전하는 제2 불순물 영역(124)에서 제1 불순물 영역(121)으로 전달된다. 제1 불순물 영역(121)에 전달된 전하는 제1 콘택 플러그(142)를 통하여 제1 전극(166)에 전달되고, 제1 전극(166)에서는 전달된 전류는 열을 발생하여 상변화 물질층(172)이 도 5의 그래프 ■에 도시한 바와 같은 온도 곡선을 갖게 하여 도 6에 도시한 바와 같이 선택된 셀의 제1 전극(166)과 상변화 물질층(172)의 계면에서 상전이되어 상변화 물질층(172)이 부분적으로 비정질상(172a)으로 변하게 된다.
상변화 물질층(172)을 구성하는 상변화 물질에서는 비정실 상태의 물질의 비저항은 결정 상태의 물질에 비하여 약 100배 또는 그 이상으로 클 수 있다. 따라서, 읽기 모드에서는 게이트(106)를 통하여 신호를 인가하여 특정한 셀을 선택하도록 하고, 상부 배선(190)을 접지선에 연결하여 제2 전극(174)에 접지 전압이 인가되도록 하고, 배선 라인(151)을 통하여 제2 콘택 플러그(148)에 일정한 전압을 인가하여 상기 상변화 물질층(172)을 흐르는 전류의 값을 측정하여 상기 상변화 메모리 물질층(172)에 비정질상의 존재 여부를 감지할 수 있다. 이러한 비정질상의 존재 여부에 따라서 상변화 메모리 장치에 기억된 정보가 논리 "1" 또는 "0"인지 판별할 수 있다.
본 실시예에 의하면, 각각의 셀 단위로 하부 전극인 제1 전극들(166)을 형성하고, 상기 제1 전극들(166)과 공통으로 접속하도록 상변화 물질층(172)을 칼코겐 화합물을 사용하여 스퍼터링 방법으로 형성한다. 다음에, 상변화 물질층(172) 상에 접지선(ground line)인 제2 전극(174)을 형성한다. 따라서, 종래 기술에서와 같이 각 셀별로 상변화 물질층(172)을 한정하기 위한 패터닝 공정을 수행할 필요가 없다. 그 결과 상변화 물질층(172)이 에칭 손상을 받지 않아서 상변화 메모리 장치의 안정한 동작을 얻을 수 있다.
본 실시예에 있어서는 상변화 물질층(172)과 제2 전극(174)을 패터닝하지 않고, 상변화 메모리 장치를 제조할 수 있어서 제조 공정이 간편해 진다.
또한, 본 실시예에 따른 상변화 메모리 장치는 종래의 DRAM에서와 같이, 상변화 물질층에 트랜지스터를 이용하여 고속으로 정보를 저장 및 소거 동작을 수행할 수 있다.
실시예 2
도 7은 본 발명의 제2 실시예에 따른 상변화 메모리 장치의 단면도이고, 도 8은 도 7에 도시한 상변화 물질 패턴 및 제2 전극의 패턴 형상을 나타내기 위한 평면도이다.
본 실시예에 따른 상변화 메모리 장치는 실시예 1의 하나의 제2 전극 대신에 제2 전극들이 각 셀 단위로 하나의 패턴 형상을 갖고 형성되어 있는 것을 제외하고는 대체적으로 동일하다. 따라서, 실시예 1에서와 동일한 참조 부호는 동일한 부재를 나타내고 이에 대한 자세한 설명은 생략한다.
도 7 및 도 8을 참조하면, 본 실시예에 따른 상변화 메모리 장치는, 실시예 1에서와 마찬가지로 상변화 물질층(172)은 도트 매트릭스 형태로 배열된 하부 콘택들인 제1 전극들(166)과 공통으로 접속한다.
상변화 물질층(172) 상에는 제2 전극들(274)이 각 셀 별로 각각 대응하도록 하나의 패턴 형상을 갖고 형성되어 있다.
제2 전극들(274)이 형성되어 있는 상변화 물질층(172) 상에는 상기 제2 전극들(274)을 덮도록 제2 층간 절연막(210)이 형성되어 있다. 제2 층간 절연막(210)에는 제2 전극들(274)을 부분적으로 각각 노출하는 상부 콘택 홀들이 형성되어 있다. 상기 상부 콘택 홀들은 상부 콘택 플러그들(222)로 매립되어 있다.
제2 층간 절연막(210) 상에는 상부 콘택 플러그들(222)과 전기적으로 접속하는 보조 금속 패턴(224)이 형성되어 있다.
보조 금속 패턴(224) 상에는 보조 금속 패턴(224)을 덮도록 제3 층간 절연막(230)이 형성되어 있다. 제3 층간 절연막(230)에는 보조 금속 패턴(224)을 부분적으로 노출하는 비아 홀이 형성되어 있다.
상부 비아 콘택(242)은 상기 비아 홀을 매립하도록 형성되어 있고, 제3 층간 절연막(230) 상에 상부 비아 콘택(242)과 접촉하면서 상부 배선 라인(244)이 형성되어 있다. 상부 비아 콘택(242)과 상부 배선 라인(244)은 상부 배선(240)을 구성한다.
제3 층간 절연막(230) 상에는 상기 상부 배선(240)의 상부 배선 라인(244)을 덮으면서 패시베이션 막(250)이 형성되어 있다.
도 9a 내지 도 9c는 도 7에 도시한 본 실시예에 따른 상변화 메모리 장치를 제조하는 공정을 나타내는 단면도들이다.
도 9a를 참조하면, 실시예 1의 도 4a 내지 4g에서 설명한 바와 실질적으로 동일한 방법으로 제1 전극들(166)을 갖는 제1 층간 절연막(160) 상에 상변화 물질층(172)을 형성한다.
다음에, 도 4h에서 설명한 바와 동일한 방법으로, 상변화 물질층(172) 상에 화학 기상 증착 공정, 물리 기상 증착 공정 또는 원자층 증착 공정을 이용하여 플레이트 전극으로 사용되는 제4 도전막을 형성한다. 이어서, 상기 제4 도전막을 통상적인 사진 식각 공정에 의해 패터닝하여, 각 셀별로 각각 대응하도록 하나의 패턴 형상을 갖도록 다수 개의 제2 전극들(274)을 형성한다.
제2 전극들(274)이 형성되어 있는 상변화 물질층(172) 상에 제2 전극들(274)을 덮도록 제2 층간 절연막(210)을 형성한다. 제2 층간 절연막(210)은 상기 실시예 1에서 하부 절연막(127)을 형성할 때와 동일한 방법으로 형성한다.
다음에, 통상적인 사진 식각 공정에 의해, 제2 층간 절연막(210)에 상기 제2 전극들(274)을 부분적으로 각각 노출하는 상부 콘택 홀(212)을 형성한다.
상기 상부 콘택 홀(212)을 갖는 제2 층간 절연막(210) 상에 실시예 1의 제1 도전막을 형성할 때와 동일한 방법으로, 상부 콘택 홀들(212)을 매립하는 제5 도전막(220)을 형성한다. 제5 도전막(220)은 상부 콘택 홀들(212)을 매립하는 상부 콘택 플러그들(222)과 제2 층간 절연막(210) 상에 형성되고 상부 콘택 플러그들(222)과 전기적으로 접속하는 보조 금속 패턴(224)으로 이루어진다.
본 발명의 다른 실시예에 의하면, 제5 도전막(220)을 화학 기계적 연마 방법 등과 같은 평탄화 방법에 의해 제2 층간 절연막(210)이 노출될 때까지 평탄화하여 상부 콘택 홀들(212)을 매립하는 상부 콘택 플러그들(222)을 형성한 후, 추가로 도전막을 증착하여 보조 금속 패턴(224)을 형성할 수도 있다.
도 9c를 참조하면, 실시예 1의 도 4h 및 도 4i에 도시한 바와 동일한 방법으로 보조 금속 패턴(224) 상에 보조 금속 패턴(224)을 덮도록 제3 층간 절연막(230)을 형성하고, 제3 층간 절연막(230)에 상기 보조 금속 패턴(224)을 부분적으로 노출하는 비아 홀(232)을 형성한다.
다음에, 비아 홀(232)을 매립하도록 제3 층간 절연막(230) 상에 제6 도전막(도시되지 않음)을 형성한 후, 상기 제6 도전막을 통상적인 사진 식각 공정에 의해 패터닝하여 보조 금속 패턴(224)에 전기적으로 접속하는 상부 비아 콘택(242)이 형성됨과 동시에 제3 층간 절연막(230) 상에 상부 배선(240)의 상부 배선 라인(244)이 형성된다.
다음에, 상부 배선(240)이 형성되어 있는 제3 층간 절연막(230) 상에 패시베이션막(250)을 형성하여 도시한 바와 같은 상변화 메모리 장치를 완성한다.
본 실시예에 의하면, 각각의 셀에 따른 하부 전극인 제1 전극들(166)을 형성하고, 상기 제1 전극들(166)과 공통으로 접속하도록 상변화 물질층(172)을 칼코겐 화합물을 사용하여 스퍼터링 방법으로 형성한다. 다음에, 상변화 물질층(172) 상에 실시예 1과는 달리 각 셀별로 제1 전극들(166)에 대향하는 상부 전극인 제2 전극들(274)을 형성한다. 종래 기술에서와 같이 각 셀별로 상변화 물질(172)을 한정하기 위한 패터닝 공정을 수행할 필요가 없어서, 상변화 물질층(172)은 에칭 손상을 받지 않아서 안정한 동작을 할 수 있다.
반면에, 각 셀별로 상부 전극인 제2 전극들(272)을 형성하기 때문에, 셀 단위로 제2 전극들(272)을 통하여 신호 또는 전압을 인가할 수 있어서 상변화 메모리 장치의 동작을 실시예 1에 비하여 향상시킬 수 있다.
또한, 실시예 1과 마찬가지로, 상변화 물질층(172)에 대하여는 패터닝 공정을 수행하지 않고서도, 상변화 메모리 장치를 제조할 수 있어서 제조 공정이 간편해진다.
실시예 3
도 10은 본 발명의 제3 실시예에 따른 상변화 메모리 장치의 단면도이고, 도 11은 도 10에 도시한 상변화 물질층 및 제2 전극의 패턴 형상을 나타내기 위한 평면도이다.
본 실시예에 따른 상변화 메모리 장치는 실시예 2의 도트 매트릭스 상으로 배열된 제2 전극 패턴 대신에 제2 전극들이 라인 형상의 패턴들로 형성되어 있는 것을 제외하고는 실시예 2의 상변화 메모리 장치와 동일하다. 따라서, 실시예 2에서와 동일한 참조 부호는 동일한 부재를 나타내고 이에 대한 자세한 설명은 생략한다.
도 10 및 도 11을 참조하면, 본 실시예에 따른 상변화 메모리 장치에 있어서, 실시예 1에서와 마찬가지로 상변화 물질층(172)은 도트 매트릭스 형태로 배열된 하부 콘택들인 제1 전극들(166)과 공통으로 접속한다.
상변화 물질층(172) 상에는 제2 전극들(276)이 라인 형태를 갖도록 형성되어 있다. 구체적으로는, 제2 전극들(276)은 도트 매트릭스 형태로 배열된 하부 콘택들인 제1 전극들(166) 중 비트 라인인 배선 라인(151)의 방향을 따라서 형성된 라인 형상을 갖는다. 제2 전극들(276)이 형성되어 있는 상변화 물질층(172) 상에는 제2 전극들(276)을 덮도록 제2 층간 절연막(210)이 형성되어 있다. 본 실시예에 있어서, 다른 부재들에 대한 설명은 실시예 2에서 설명한 바와 동일하므로 더 이상의 설명은 생략한다.
본 실시예에 따른 상변화 메모리 장치는, 실시예 2의 경우에서, 상변화 물질층(172) 상에 형성된 제4 도전막을 패터닝할 때, 도 9에 도시한 바와 같이 라인 형상을 갖도록 패터닝하는 것을 제외하고는 실시예 2에서 설명한 바와 동일한 방법으로 제조할 수 있다. 따라서, 제조 방법에 대하여는 더 이상의 설명은 생략한다.
본 실시예에 의하면, 각각의 셀에 따른 하부 전극인 제1 전극들(166)을 형성하고, 제1 전극들(166)과 공통으로 접속하도록 상변화 물질층(172)을 칼코겐 화합물을 사용하여 스퍼터링 방법으로 형성한다. 다음에, 상변화 물질층(172) 상에 상부 전극인 제2 전극들(274)을 비트 라인인 배선 라인(151)의 방향을 따라서 형성한다. 종래 기술에서와 같이 각 셀별로 상변화 물질층(172)을 한정하기 위한 패터닝 공정을 수행할 필요가 없어서, 상변화 물질층(172)은 에칭 손상을 받지 않아서 안정한 동작을 할 수 있다.
반면에, 실시예 2에 비하여는 라인 형상으로 상부 전극인 제2 전극들(276)을 형성하기 때문에, 제2 전극들(276)을 보다 용이하게 형성할 수 있다.
또한, 실시예 1과 마찬가지로, 상변화 물질층(172)에 대하여는 패터닝 공정을 수행하지 않고서도, 상변화 메모리 장치를 제조할 수 있어서 공정이 간편해 진다.
실시예 4
도 12는 본 발명의 제4 실시예에 따른 상변화 메모리 장치의 단면도이고, 도 13은 도 12에 도시한 상변화 물질 패턴 및 제2 전극의 패턴 형상을 나타내기 위한 평면도이다.
본 실시예에 따른 상변화 메모리 장치는 실시예 3의 상변화 물질층(172) 대신에 제2 전극 패턴과 동일하게 라인 상의 상변화 물질층 패턴(172a)이 형성되어 있는 것을 제외하고는 실시예 3의 상변화 메모리 장치와 동일하다. 따라서, 실시예 3에서와 동일한 참조 부호들은 동일한 부재들을 나타내고 이에 대한 자세한 설명은 생략한다.
도 12를 참조하면, 본 실시예에 따른 상변화 메모리 장치에서, 라인 상의 상변화 물질층 패턴(172a)은 도트 매트릭스 형태로 배열된 하부 콘택들인 제1 전극들(166) 중 비트 라인인 배선 라인(151)의 방향을 따라 배열된 일군의 제1 전극들과 공통적으로 접속한다.
또한, 상기 라인상 상변화 물질층 패턴(172a) 상에는 상기 라인상 상변화 물질층 패턴(172a)과 동일한 패턴을 갖는 제2 전극들(276a)이 라인 형태를 갖도록 형성되어 있다.
상기 라인상 상변화 물질층 패턴(172a) 및 라인상 제2 전극들(276a)이 형성되어 있는 제1 층간 절연막(160) 상에 상기 제2 전극들(276a)을 덮도록 제2 층간 절연막(210)이 형성되어 있다. 기타 부재들에 대한 설명은 실시예 2 및 3에서 설명한 바와 동일하므로 더 이상의 설명은 생략한다.
도 14a 및 도 14b는 도 12에 도시한 본 실시예에 따른 상변화 메모리 장치를 제조하는 공정을 나타내는 단면도들이다.
도 14a를 참조하면, 실시예 1의 도 4a 내지 도 4g를 참조하여 설명한 바와 실질적으로 동일한 방법으로 제1 전극들(166)을 갖는 제1 층간 절연막(160) 상에 도 13에서 점선으로 표시된 바와 같은 상변화 물질층(172)을 형성한다.
다음에, 도 4h에서 설명한 바와 동일한 방법으로, 상변화 물질층(172) 상에 화학 기상 증착 공정, 물리 기상 증착 공정 또는 원자층 증착 공정을 이용하여 상부 전극으로 사용되는 제4 도전막(174)을 형성한다.
도 14b를 참조하면, 제4 도전막(174) 및 상기 상변화 물질층(172)을 통상적인 사진 식각 공정에 의해 패터닝하여 라인 상으로 패턴 형상을 갖도록 다수 개의 라인상 상변화 물질층 패턴(172a)과 라인상의 제2 전극들(276a)을 형성한다.
다음에, 실시예 2의 도 7b 및 도 7c에 도시한 바와 동일한 공정을 수행하여 도 12에 도시한 본 실시예에 따른 상변화 메모리 장치를 완성한다.
본 실시예에 의하면, 각각의 셀에 따른 하부 전극인 제1 전극들(166)을 형성하고, 상기 제1 전극들(166)과 공통적으로 접속하도록 상변화 물질층 패턴(172a)과 도전층을 형성한 후, 사진 식각 공정 시에 실시예 3에서 사용한 마스크 패턴과 동일한 마스크 패턴을 사용하여 상변화 물질층 패턴(172a) 및 제4 도전막(174)을 순차적으로 패터닝한다. 여기서, 상변화 물질층 패턴(172a) 및 제4 도전막(174)은 비트 라인인 배선 라인(151)의 방향을 따라서 라인 형태로 형성한다.
본 실시예에서는 종래 기술에서와 같이 상변화 물질층(172)을 패터닝하지만, 셀단위로 패터닝하지는 않고, 라인 상으로 다수의 제1 전극들(166)과 접속하도록 형성한다. 따라서, 각 셀별로 상변화 물질층(172)을 한정하는 종래 기술에 비하여는 패턴 크기가 현저하게 커지므로 상변화 물질층(172)의 에칭 손상을 현저하게 줄일 수 있다. 따라서, 상변화 메모리 장치는 안정한 동작을 할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따르면, 상변화 메모리 장치의 제조시에 상변화 물질 패턴이 받는 에칭 손상을 크게 줄일 수 있어서, 상변화 메모리 장치의 신뢰성을 향상시킬 수 있다. 또한, 본 발명의 다양한 실시예들에 따라서 상변화 메모리 장치를 제조하는 경우에는 상변화 물질 패턴의 형성 시에 패터닝 공정을 수행하지 않기 때문에 공정이 단순화될 수 있다.
또한, 본 발명에 따른 상변화 메모리 장치는 종래의 DRAM에서와 같이, 상변화 물질층에 트랜지스터를 이용하여 고속으로 정보를 저장 및 소거 동작을 수행할 수 있다
이상, 본 발명에 대한 실시예들을 설명하였지만, 본 발명은 이에 의해 제한되는 것은 아니고 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 상술한 실시예들은 한정적인 것이 아니고, 예시적으로 고려되어야 하고, 본 발명의 범위는 후술하는 특허청구범위에 의해 제한되며, 이와 균등한 범위 내에 있는 모든 변형예들은 본 발명에 포함된 것으로 해석되어야 할 것이다.

Claims (30)

  1. 반도체 기판의 표면 부위에 배치되는 제1 불순물 영역들, 제2 불순물 영역 및 상기 제1 및 제2 불순물 영역들 사이에 배치된 게이트들을 포함하는 적어도 2개의 트랜지스터들;
    상기 트랜지스터들의 제1 불순물 영역들에 접속하며, 셀 단위마다 각기 형성된 제1 전극들;
    인접하는 상기 제1 전극들에 공통으로 접속하는 제1 면 및 이에 대향하는 제2 면을 가지는 상변화 물질층; 및
    상기 제2 면에 접속되며, 상기 제1 전극에 대향하는 적어도 하나의 제2 전극을 구비하는 상변화 메모리 장치.
  2. 제1항에 있어서, 상기 제1 전극들은 도트 매트릭스(dot-matrix) 형상으로 배열되는 것을 특징으로 하는 상변화 메모리 장치.
  3. 제2항에 있어서, 상기 셀 단위의 제1 전극들에 각기 대응하는 제2 전극들을 구비하는 것을 특징으로 하는 상변화 메모리 장치.
  4. 제3항에 있어서, 인접하는 상기 제2 전극들에 공통으로 접속하는 보조 금속층 패턴을 더 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  5. 제2항에 있어서, 인접하는 상기 제1 전극들의 상부에 각기 라인 형상으로 형성되는 제2 전극들을 구비하는 것을 특징으로 하는 상변화 메모리 장치.
  6. 제5항에 있어서, 상기 제2 전극들에 공통으로 접속하는 보조 금속층 패턴을 더 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  7. 제2항에 있어서, 상기 상변화 물질층은 상기 제1 전극들 중 라인상으로 배열된 그룹들의 제1 전극들과 공적으로 접속하고, 상기 제2 전극은 상기 상변화 물질층 상에 상기 상변화 물질층과 동일한 형상으로 형성되는 것을 특징으로 하는 상변화 메모리 장치.
  8. 제7항에 있어서, 인접하는 상기 제2 전극들에 공통으로 접속하는 보조 금속층 패턴을 더 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  9. 제2항에 있어서, 상기 상변화 물질층은 상기 제1 전극들 중 라인상으로 배열된 그룹들의 제1 전극들에 공통으로 접속하고, 상기 제2 전극은 상기 상변화 물질층 상에 상기 제1 전극들 중의 하나의 블록 단위에 대응하는 패턴 형상을 가지는 것을 특징으로 하는 상변화 메모리 장치.
  10. 제1항에 있어서, 상기 반도체 기판과 상변화 물질층 사이에 형성되고, 상기 제2 불순물 영역에 전기적으로 연결되는 배선 라인을 더 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  11. 제10항에 있어서, 상기 제1 전극들은 도트 매트릭스 어레이 배열로 셀 단위마다 각기 형성되고, 상기 제2 전극은 상기 배선 라인의 방향을 따라 라인 형상을 가지는 것을 특징으로 하는 상변화 메모리 장치.
  12. 제10항에 있어서, 상기 배선 라인은 구리 또는 알루미늄으로 이루어지는 것을 특징으로 하는 상변화 메모리 장치.
  13. 제1항에 있어서, 상기 제2 전극은 접지 라인에 연결되고, 상기 제1 전극들에는 전원 공급라인이 연결되는 것을 특징으로 하는 상변화 메모리 장치.
  14. 반도체 기판의 표면 부위에 배치되는 제1 불순물 영역들, 제2 불순물 영역 및 상기 제1 및 제2 불순물 영역들 사이에 배치되는 게이트들을 포함하는 트랜지스터들;
    상기 트랜지스터들을 덮으면서 상기 반도체 기판 상에 형성되며, 상기 제1 불순물 영역들을 노출하는 제1 콘택 홀들 및 상기 제2 불순물 영역을 노출하는 제2 콘택 홀을 구비하는 하부 절연막;
    상기 제1 콘택 홀들을 매립하는 제1 콘택 플러그들;
    상기 제2 콘택 홀을 매립하는 제2 콘택 플러그;
    상기 제2 콘택 플러그에 접속하는 배선 라인:
    상기 제1 콘택 홀들 상부에 형성되며, 상기 제1 콘택 플러그들을 노출하는 제1 비아 홀들을 구비하는 제1 층간 절연막;
    상기 제1 비아 홀들을 각기 매립하며, 셀 단위마다 형성되는 하부 콘택들;
    상기 제1 층간 절연막 상에 형성되며, 인접하는 상기 하부 콘택들에 공통으로 접속하는 상변화 물질층; 및
    상기 상변화 물질층 상에 형성된 적어도 하나의 상부 전극을 구비하는 상변화 메모리 장치.
  15. 제14항에 있어서, 상기 상부 전극 상에 형성되며, 상기 상부 전극을 부분적으로 노출하는 제2 비아 홀을 구비하는 제2 층간 절연막;
    상기 제2 비아 홀을 매립하는 상부 비아 콘택; 및
    상기 제2 층간 절연막 상에 형성되며, 상기 상부 비아 콘택에 접속하는 상부 배선 라인을 더 구비하는 것을 특징으로 하는 상변화 메모리 장치.
  16. 제14항에 있어서, 상기 트랜지스터들 중 어느 하나는 인접하는 트랜지스터와 공통하는 제1 불순물 영역을 구비하는 것을 특징으로 하는 상변화 메모리 장치.
  17. 제14항에 있어서, 상기 하부 콘택들은 도트 매트릭스 형상으로 배열되고, 상기 셀 단위의 하부 콘택들에 각기 대응하는 상부 전극들을 구비하는 것을 특징으로 하는 상변화 메모리 장치.
  18. 제17항에 있어서, 상기 상부 전극들에 공통으로 접속하는 보조 금속층 패턴을 더 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  19. 제14항에 있어서, 상기 하부 콘택들은 도트 매트릭스 어레이 배열로 형성되고, 상기 상부 전극은 상기 배선 라인의 배열 방향을 따라 라인 형상을 가지는 것을 특징으로 하는 상변화 메모리 장치.
  20. 제19항에 있어서, 인접하는 상기 상부 전극들에 공통으로 접속하는 보조 금속층 패턴을 더 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  21. 제14항에 있어서, 상기 하부 콘택들은 도트 매트릭스 형상으로 배열되고, 상기 상변화 물질층은 상기 하부 콘택들 중 상기 배선 라인을 따라 배열된 그룹들의 하부 콘택들에 공통으로 접속하며, 상기 상부 전극은 상기 상변화 물질층 상에 상기 상변화 물질층과 동일한 형상으로 형성되는 것을 특징으로 하는 상변화 메모리 장치.
  22. 제21항에 있어서, 인접하는 상기 제2 전극들에 공통으로 접속하는 보조 금속층 패턴을 더 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  23. 제14항에 있어서, 상기 배선 라인은 구리 또는 알루미늄으로 이루어지는 것을 특징으로 하는 상변화 메모리 장치.
  24. 반도체 기판의 표면 부위에 배치되는 제1 불순물 영역들, 제2 불순물 영역 및 상기 제1 및 제2 불순물 영역들 사이에 배치되는 게이트들을 포함하는 적어도 2개의 트랜지스터들을 형성하는 단계;
    상기 반도체 기판 상에 셀 단위마다 상기 제1 불순물 영역들에 각기 접속하는 제1 전극들을 형성하는 단계;
    인접하는 상기 제1 전극들 상에 공통으로 접속하는 상변화 물질층을 형성하는 단계; 및
    상기 상변화 물질층 상에 상기 제1 전극들에 대향하는 적어도 하나의 제2 전극을 형성하는 단계를 구비하는 상변화 메모리 장치의 제조 방법.
  25. 제24항에 있어서, 상기 상변화 물질층을 형성하기 전에,
    상기 반도체 기판 상에 상기 제2 불순물 영역에 연결되는 배선 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
  26. 제24항에 있어서, 상기 제1 전극들을 형성하는 단계는,
    상기 반도체 기판 상에 상기 게이트들을 덮는 하부 절연막을 형성하는 단계;
    상기 하부 절연막에 상기 제1 불순물 영역들에 접속하는 콘택 플러그들을 형성하는 단계;
    상기 하부 절연막 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 식각하여 상기 콘택 플러그들을 노출하는 비아 홀들을 형성하는 단계;
    상기 비아 홀들의 내벽 상에 스페이서들을 형성하는 단계; 및
    상기 비아 홀들을 매립하는 상기 제1 전극들을 형성하는 단계를 더 구비하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
  27. 제24항에 있어서, 상기 제2 전극 상에 상부 배선을 형성하는 단계를 더 구비하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
  28. 제27항에 있어서, 상기 상부 배선을 형성하는 단계는,
    상기 제2 전극 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 식각하여 상기 제2 전극을 노출하는 비아 홀을 형성하는 단계;
    상기 비아 홀을 매립하는 상부 비아 콘택을 형성하는 단계; 및
    상기 상부 비아 콘택에 접속하는 상부 배선 라인을 형성하는 단계를 더 구비하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
  29. 제27항에 있어서, 상기 상부 배선 라인을 형성하기 전에
    인접하는 상기 제2 전극들에 공통으로 접속하는 보조 금속층 패턴을 형성하는 단계를 더 포함하고,
    상기 상부 배선 라인은 상기 보조 금속층 패턴에 전기적으로 접속하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
  30. 제29항에 있어서, 상기 보조 금속층 패턴들을 형성하는 단계는,
    상기 제2 전극 상들에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 식각하여 상기 제2 전극들을 노출하는 콘택 홀들을 형성하는 단계;
    상기 콘택 홀들을 매립하는 콘택 플러그들을 형성하는 단계; 및
    상기 콘택 플러그들에 공통으로 접속하는 금속 라인을 형성하는 단계를 더 구비하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
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