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KR100476893B1 - 상변환 기억 셀들 및 그 제조방법들 - Google Patents

상변환 기억 셀들 및 그 제조방법들 Download PDF

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KR100476893B1
KR100476893B1 KR10-2002-0025778A KR20020025778A KR100476893B1 KR 100476893 B1 KR100476893 B1 KR 100476893B1 KR 20020025778 A KR20020025778 A KR 20020025778A KR 100476893 B1 KR100476893 B1 KR 100476893B1
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Abstract

상변환 기억 셀들 및 그 제조방법들을 제공한다. 이 상변환 기억 셀들은 반도체기판 상에 형성된 하부 층간절연막 및 상기 하부 층간절연막 상에 2차원적으로 배열된 복수개의 제1 정보 저장요소들을 구비한다. 상기 제1 정보 저장요소들은 짝수 행들 및 짝수 열들이 교차하는 지점들과 홀수 행들 및 홀수 열들이 교차하는 지점들에 위치한다. 상기 제1 정보 저장요소들을 갖는 반도체기판의 전면은 중간 층간절연막으로 덮여진다. 상기 중간 층간절연막 상에 제2 정보 저장요소들이 2차원적으로 배열된다. 상기 제2 정보 저장요소들은 짝수 행들 및 홀수 열들이 교차하는 지점들과 홀수 행들 및 짝수 열들이 교차하는 지점들에 위치한다. 상기 제2 정보 저장요소들을 갖는 반도체기판의 전면은 상부 층간절연막으로 덮여진다. 상기 상부 층간절연막 상에 플레이트 전극이 배치된다. 상기 플레이트 전극은 상기 제1 및 제2 정보 저장요소들과 전기적으로 접속된다.

Description

상변환 기억 셀들 및 그 제조방법들{Phase changeable memory cells and methods of fabricating the same}
본 발명은 비휘발성 기억소자 및 그 제조방법에 관한 것으로, 특히 상변환 기억셀들 및 그 제조방법들에 관한 것이다.
비휘발성 메모리소자들은 그들의 전원이 차단될지라도 그들 내에 저장된 데이타들이 소멸되지 않는 특징을 갖는다. 이러한 비휘발성 메모리소자들은 적층 게이트 구조(stacked gate structure)를 갖는 플래쉬 기억 셀들을 주로 채택하고 있다. 상기 적층 게이트 구조는 채널 상에 차례로 적층된 터널산화막, 부유게이트, 게이트 층간 유전체막(inter-gate dielectric layer) 및 제어게이트 전극을 포함한다. 따라서, 상기 플래쉬 기억 셀들의 신뢰성 및 프로그램 효율을 향상시키기 위해서는 상기 터널산화막의 막질이 개선되어야 하고 셀의 커플링 비율이 증가되어야 한다.
상기 플래쉬 메모리소자들 대신에 새로운 비휘발성 기억소자들, 예컨대 상변환 기억소자들이 최근에 제안된 바 있다.
도 1은 상기 상변환 기억소자들의 단위 셀의 등가회로도를 보여준다.
도 1을 참조하면, 상기 상변환 기억 셀은 하나의 억세스 트랜지스터(TA) 및 하나의 가변저항체(variable resistor; C)로 구성된다. 상기 가변저항체(C)는 하부전극, 상부전극 및 그들 사이에 개재된 상변환 물질막(phase changeable material layer)로 구성된다. 상기 가변저항체(C)의 상기 상부전극은 플레이트 전극(PL)과 접속된다. 또한, 상기 억세스 트랜지스터(TA)는 상기 하부전극과 접속된 소오스 영역, 상기 소오스 영역과 이격된(spaced apart) 드레인 영역 및 상기 소오스 영역 및 드레인 영역 사이의 채널 영역 상에 위치하는 게이트 전극을 포함한다. 상기 억세스 트랜지스터(TA)의 상기 게이트 전극 및 드레인 영역은 각각 워드라인(WL) 및 비트라인(BL)에 접속된다. 결과적으로, 상기 상변환 기억 셀의 등가회로도는 디램 셀의 등가회로도와 유사하다. 그러나, 상기 상변환 물질막의 성질은 상기 디램 셀에 채택되는 유전체막의 성질과는 전혀 다르다. 즉, 상기 상변환 물질막은 온도에 따라 2개의 안정된 상태(two stable states)를 갖는다.
도 2는 상기 상변환 기억 셀을 프로그램 및 소거시키는 방법을 설명하기 위한 그래프이다. 여기서, 가로축은 시간(T)을 나타내고, 세로축은 상기 상변환 물질막에 가해지는 온도(TMP)를 나타낸다.
도 2를 참조하면, 상기 상변환 물질막을 용융온도(melting temperature; Tm)보다 높은 온도에서 제1 기간(first duration; T1) 동안 가열한 후에 냉각시키면, 상기 상변환 물질막은 비정질 상태(amorphous state)로 변한다(곡선 ① 참조). 이에 반하여, 상기 상변환 물질막을 상기 용융온도(Tm)보다 낮고 결정화 온도(crystallization temperature; Tc)보다 높은 온도에서 상기 제1 기간(T1) 보다 긴 제2 기간(second duration; T2) 동안 가열한 후에 냉각시키면, 상기 상변환 물질막은 결정 상태(crystalline state)로 변한다(곡선 ② 참조). 여기서, 비정질 상태를 갖는 상변환 물질막의 비저항은 결정질 상태를 갖는 상변환 물질막의 비저항보다 높다. 따라서, 읽기 모드에서 상기 상변환 물질막을 통하여 흐르는 전류를 감지(detection)함으로써, 상기 상변환 기억 셀에 저장된 정보가 논리 "1" 인지 또는 논리 "0"인지를 판별(discriminate)할 수 있다. 상기 상변환 물질막으로는 게르마늄(Ge), 텔루리움(tellurium; Te) 및 스티비움(stibium; Sb)을 함유하는 화합물막(compound material layer; 이하 'GTS막' 이라 함)이 널리 사용된다.
도 3은 종래의 상변환 기억 셀들을 보여주는 단면도이다.
도 3을 참조하면, 반도체기판(11)의 소정영역에 활성영역을 한정하는 소자분리막(13)이 배치된다. 상기 활성영역을 가로질러 한 쌍의 평행한 워드라인들(15)이 배치된다. 상기 한 쌍의 워드라인들(15)의 양 옆에 위치하는 상기 활성영역에 불순물 영역들이 형성된다. 상기 한 쌍의 워드라인들(15) 사이의 활성영역에 형성된 불순물 영역은 공통 드레인 영역(17d)에 해당하고, 상기 공통 드레인 영역(17d) 양 옆의 불순물 영역들은 소오스 영역들(17s)에 해당한다. 상기 소오스/드레인 영역들(17s, 17d), 상기 워드라인들(15) 및 상기 소자분리막(13)을 갖는 반도체기판의 전면은 제1 층간절연막(19)으로 덮여진다. 상기 제1 층간절연막(19) 상에 상기 공통 드레인 영역(17d)과 전기적으로 접속된 비트라인(21)이 배치된다. 도면에서 상기 비트라인(21)의 일 부분만이 도시되었으나, 상기 비트라인(21)은 상기 워드라인들(15)의 상부를 가로지른다.
상기 비트라인(21)을 포함하는 반도체기판의 전면은 제2 층간절연막(23)으로 덮여진다. 상기 제2 층간절연막(23) 내에 상기 각 소오스 영역들(17s)과 전기적으로 접속된 한 쌍의 콘택 플러그들(25)이 배치된다. 상기 제2 층간절연막(23) 상에 한 쌍의 상변환 물질막 패턴들(phase changeable material layer patterns; 27)이 배치된다. 상기 상변환 물질막 패턴들(27)의 각각은 상기 각 콘택 플러그들(25)을 덮는다. 상기 각 상변환 물질막 패턴들(27) 상에 상부전극들(29)이 적층된다. 상기 상변환 물질막 패턴들(27) 사이의 갭 영역들은 평탄화된 층간절연막(31)으로 채워진다. 상기 평탄화된 층간절연막(31) 및 상기 상부전극들(29)은 플레이트 전극(33)으로 덮여진다.
상기 한 쌍의 상변환 기억 셀들중 하나의 셀(A)을 프로그램시키기 위하여 상기 셀(A)의 콘택 플러그(25)에 선택적으로 프로그램 전압을 인가하면, 상기 셀(A)의 상변환 물질막 패턴(27) 및 콘택 플러그(25) 사이의 계면에서 열이 발생한다. 이에 따라, 상기 선택된 셀(A)의 상변환 물질막 패턴(27)의 일 부분(27a)이 비정질 상태로 변한다. 이때, 상기 선택된 셀(A)에서 발생된 열은 상기 도전성 플레이트 전극(33) 및/또는 상기 평탄화된 층간절연막(31)을 통하여 상기 비선택된 셀(B)의 상변환 물질막 패턴(27)에 전달될 수 있다. 이 경우에, 상기 비선택된 셀(B)의 상변환 물질막 패턴(27)의 일 부분(27b) 역시 비정질 상태로 변한다. 결과적으로, 상기 비선택된 셀(B)이 열적간섭 현상(thermal interference phenomenon)에 기인하여 약하게 프로그램될 수 있다. 이러한 열적간섭 현상(thermal interference phenomenon)은 상기 한 쌍의 셀들(A, B) 사이의 간격이 좁아짐에 따라 더욱 심하게 나타난다(appear).
상술한 바와 같이, 종래의 상변환 기억 셀들은 서로 동일한 높이(level)에 형성된다. 따라서, 하나의 상변환 기억 셀을 선택적으로 프로그램시킬 때 상기 선택된 셀과 이웃하는 비선택된 셀이 프로그램될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 서로 이웃하는 셀들 사이의 열적간섭 현상을 최소화시키기에 적합한 상변환 기억셀들 및 그 제조방법들을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 서로 이웃하는 셀들 사이의 열전달 경로(thermal transmission path)를 증가시키기에 적합한 상변환 기억 셀들 및 그 제조방법들을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 고집적 상변환 기억소자에 적합한 상변환 기억셀들 및 그 제조방법들을 제공하는 데 있다.
본 발명의 일 양태에 따르면, 본 발명은 상변환 기억셀들을 제공한다. 이 상변환 기억 셀들중 두개의 인접한 셀들은 다른 높이에(at different levels) 위치한다. 상기 상변환 기억 셀들은 반도체기판 상에 차례로 적층된 하부 층간절연막(lower interlayer dielectric layer) 및 중간 층간절연막(middle interlayer dielectric layer)을 포함한다. 상기 하부 층간절연막 및 상기 중간 층간절연막 사이에 복수개의 제1 정보 저장요소들(first data storage elements)이 2차원적으로 배열된다. 상기 제1 정보 저장요소들은 짝수 행들(even rows) 및 짝수 열들(even columns)이 교차하는 지점들(positions)과 홀수 행들(odd rows) 및 홀수 열들(odd columns)이 교차하는 지점들에 위치한다. 상기 제1 정보 저장요소들의 각각은 제1 상변환 물질막 패턴 및 상기 제1 상변환 물질막 패턴 상에 적층된 제1 상부전극을 포함한다. 또한, 상기 중간 층간절연막 상에 복수개의 제2 정보 저장요소들이 2차원적으로 배열된다. 상기 제2 정보 저장요소들은 홀수 행들(odd rows) 및 짝수 열들(even columns)이 교차하는 지점들 및 짝수 행들(even rows) 및 홀수 열들(odd columns)이 교차하는 지점들에 위치한다. 상기 제2 정보 저장요소들의 각각은 제2 상변환 물질막 패턴 및 상기 제2 상변환 물질막 패턴 상에 적층된 제2 상부전극을 포함한다. 결과적으로, 서로 이웃하는 셀들은 다른 높이에 위치한다.
상기 하부 층간절연막의 소정영역들은 복수개의 제1 콘택 플러그들에 의해 관통된다. 상기 제1 콘택 플러그들은 행들 및 열들을 따라 2차원적으로 배열된다. 또한, 상기 제1 콘택 플러그들은 제1 그룹의 콘택 플러그들(first group of contact plugs) 및 제2 그룹의 콘택 플러그들을 포함한다. 상기 제1 그룹의 콘택 플러그들은 상기 제1 정보 저장요소들의 아래에 위치하고, 상기 제2 그룹의 콘택 플러그들은 상기 제2 정보 저장요소들 하부에 위치한다. 상기 제1 그룹의 콘택 플러그들은 상기 제1 정보 저장요소들과 접촉한다. 이에 더하여, 상기 중간 층간절연막의 소정영역들은 복수개의 제2 콘택 플러그들에 의해 관통된다. 상기 제2 콘택 플러그들은 상기 제2 정보 저장요소들 및 상기 제2 그룹의 콘택 플러그들 사이에 개재된다. 따라서, 상기 제1 정보 저장요소들은 상기 제1 그룹의 콘택 플러그들을 통하여 상기 반도체기판과 전기적으로 접속되는 반면에, 상기 제2 정보 저장요소들은 상기 제2 콘택 플러그들 및 상기 제2 그룹의 콘택 플러그들을 통하여 상기 반도체기판과 전기적으로 접속된다.
이와는 달리(alternatively), 상기 제1 콘택 플러그들은 상기 제1 정보 저장요소들의 아래에만 위치할 수 있다. 이 경우에, 상기 제2 콘택 플러그들은 연장되어 상기 중간 층간절연막 뿐만 아니라 상기 하부 층간절연막을 관통한다. 그 결과, 상기 제2 정보 저장요소들은 상기 제2 콘택 플러그들을 통하여 상기 반도체기판과 직접 접촉한다. 다시 말해서, 상기 제2 콘택 플러그들은 상기 제1 콘택 플러그들보다 높은 높이를 갖는다. 이에 따라, 상기 제2 콘택 플러그들을 상기 제1 콘택 플러그들의 비저항(resistivity)과 다른 비저항을 갖는 물질막을 사용하여 형성함으로써, 상기 제1 콘택 플러그들과 동일한 전기적인 저항을 갖는 상기 제2 콘택 플러그들을 형성하는 것이 용이하다. 상기 제1 콘택 플러그들의 저항이 상기 제2 콘택 플러그들의 저항과 동일하면, 상기 제1 및 제2 정보 저장요소들의 프로그램 균일도를 향상시킬 수 있다.
상기 제1 및 제2 정보 저장요소들의 상부에 플레이트 전극이 배치된다. 상기 플레이트 전극은 상기 제1 및 제2 정보 저장요소들과 전기적으로 접속된다. 상기 제2 정보 저장요소들을 갖는 반도체기판 및 상기 플레이트 전극 사이에는 상부 층간절연막이 개재된다. 따라서, 상기 플레이트 전극은 상기 상부 층간절연막 및 상기 중간 층간절연막을 관통하는 복수개의 금속 콘택홀들을 통하여 상기 제1 및 제2 정보 저장요소들과 전기적으로 접속된다.
본 발명의 다른 양태에 따르면, 상변환 기억셀들의 제조방법이 제공된다. 이 방법은 반도체기판 상에 하부 층간절연막을 형성하는 것을 포함한다. 상기 하부 층간절연막 상에 2차원적으로 배열된 복수개의 제1 정보 저장요소들을 형성한다. 상기 제1 정보 저장요소들은 짝수 행들 및 짝수 열들이 교차하는 지점들 및 홀수 행들 및 홀수 열들이 교차하는 지점들에 위치하도록 형성된다. 상기 제1 정보 저장요소들을 갖는 반도체기판의 전면 상에 중간 층간절연막을 형성한다. 상기 중간 층간절연막 상에 2차원적으로 배열된 복수개의 제2 정보 저장요소들을 형성한다. 상기 제2 정보 저장요소들은 홀수 행들 및 짝수 열들이 교차하는 지점들 및 짝수 행들 및 홀수 열들이 교차하는 지점들에 위치하도록 형성된다.
상기 제1 정보 저장요소들은 상기 하부 층간절연막 상에 제1 상변환 물질막 및 제1 도전막을 차례로 형성하고 상기 제1 도전막 및 상기 제1 상변환 물질막을 연속적으로 패터닝함으로서 형성된다. 그 결과, 상기 제1 정보 저장요소들의 각각은 제1 상변환 물질막 패턴 및 상기 제1 상변환 물질막 패턴 상에 적층된 제1 상부전극을 포함한다. 이와 마찬가지로(similarly), 상기 제2 정보 저장요소들은 상기 중간 층간절연막 상에 제2 상변환 물질막 및 제2 도전막을 차례로 형성하고 상기 제2 도전막 및 상기 제2 상변환 물질막을 연속적으로 패터닝함으로서 형성된다. 그 결과, 상기 제2 정보 저장요소들의 각각은 제2 상변환 물질막 패턴 및 상기 제2 상변환 물질막 패턴 상에 적층된 제2 상부전극을 포함한다.
상기 제1 정보 저장요소들을 형성하기 전에, 상기 하부 층간절연막을 관통하는 복수개의 제1 콘택 플러그들을 형성한다. 상기 제1 콘택 플러그들은 상기 제1 정보 저장요소들의 아래에 형성된 제1 그룹의 콘택 플러그들 및 상기 제2 정보 저장요소들의 하부에 형성된 제2 그룹의 콘택 플러그들을 포함한다. 따라서, 상기 제1 그룹의 콘택 플러그들은 상기 제1 정보 저장요소들과 접촉한다. 이 경우에, 상기 제2 정보 저장요소들을 형성하기 전에 상기 중간 층간절연막을 관통하는 복수개의 제2 콘택 플러그들을 형성한다. 상기 제2 콘택 플러그들은 상기 제2 정보 저장요소들 및 상기 제2 그룹의 콘택 플러그들 사이에 개재되도록 형성된다. 따라서, 상기 제2 정보 저장요소들은 상기 제2 콘택 플러그들 및 상기 제2 그룹의 콘택 플러그들을 통하여 상기 반도체기판과 전기적으로 접속된다.
이와는 달리(alternatively), 상기 제1 정보 저장요소들을 형성하기 전에, 상기 짝수 행들 및 상기 짝수 행들이 교차하는 지점들과 상기 홀수 행들 및 상기 홀수 열들이 교차하는 지점들에 상기 하부 층간절연막을 관통하는 복수개의 제1 콘택 플러그들을 형성한다. 따라서, 상기 제1 콘택 플러그들은 상기 제1 정보 저장요소들의 아래에만 형성된다. 결과적으로, 상기 제1 콘택 플러그들은 상기 제1 정보 저장요소들과 접촉한다. 이 경우에, 상기 제2 정보 저장요소들을 형성하기 전에 상기 중간 층간절연막과 아울러서 상기 하부 층간절연막을 관통하는 복수개의 제2 콘택 플러그들을 형성한다. 상기 제2 콘택 플러그들은 상기 짝수 행들 및 상기 홀수 열들이 교차하는 지점들과 상기 홀수 행들 및 상기 짝수 열들이 교차하는 지점들에 위치하도록 형성된다. 따라서, 상기 제2 정보 저장요소들은 상기 제2 콘택 플러그들을 통하여 상기 반도체기판과 집적 접촉한다.
상기 제1 및 제2 정보 저장요소들의 상부에 플레이트 전극을 형성한다. 상기 플레이트 전극은 상기 제1 및 제2 정보 저장요소들과 전기적으로 접속되도록 형성된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 4는 본 발명의 실시예에 따른 상변환 기억소자의 셀 어레이 영역의 일 부분을 도시한 평면도이다.
도 4를 참조하면, 반도체기판에 2차원적으로 배열된 복수개의 활성영역들(53a)이 배치된다. 상기 활성영역들(53a)을 가로질러 복수개의 평행한 워드라인들(55)이 배치된다. 상기 워드라인들(55)은 x축과 평행하게 달린다. 상기 활성영역들(53a)의 각각은 한 쌍의 워드라인들(55)과 교차한다. 따라서, 상기 각 활성영역들(53a)은 상기 한 쌍의 워드라인들(55)에 의해 3개의 영역들로 나뉘어진다. 상기 한 쌍의 워드라인들(55) 사이의 활성영역(53a)은 공통 드레인 영역에 해당하고, 상기 공통 드레인 영역의 양 옆에 위치한 활성영역들은 소오스 영역들에 해당한다. 상기 소오스 영역들은 상기 x축과 평행한 행들(rows) 및 상기 y축과 평행한 열들(columns)이 교차하는 지점들(positions)에 위치한다. 상기 공통 드레인 영역들은 비트라인 콘택홀들(61)을 통하여 비트라인들(63)과 전기적으로 접속된다. 상기 비트라인들(63)은 y축과 평행하게 달린다.
상기 소오스 영역들의 상부에 복수개의 정보 저장요소들(data storage elements)이 2차원적으로 배열된다. 상기 정보 저장요소들은 제1 정보 저장요소들(74a) 및 제2 정보 저장요소들(84a)을 포함한다. 상기 제1 정보 저장요소들(74a)은 짝수 행들(even rows) 및 짝수 열들(even columns)이 교차하는 지점들과 홀수 행들(odd rows) 및 홀수 열들(odd columns)이 교차하는 지점들에 위치하고, 상기 제2 정보 저장요소들(84a)은 짝수 행들(even rows) 및 홀수 열들(odd columns)이 교차하는 지점들과 홀수 행들 및 짝수 열들이 교차하는 지점들에 위치한다.
상기 제1 정보 저장요소들(74a)은 제1 콘택홀들(69a)을 통하여 상기 제1 정보 저장요소들(74a) 하부의 상기 소오스 영역들과 전기적으로 접속된다. 또한, 상기 제2 정보 저장요소들(84a)은 상기 제1 콘택홀들(69a) 및 상기 제1 콘택홀들(69a) 상의 제2 콘택홀들(도시하지 않음)을 통하여 상기 제2 정보 저장요소들(84a) 하부의 상기 소오스 영역들과 전기적으로 접속된다. 이와는 달리, 상기 제2 정보 저장요소들(84a)은 상기 제1 콘택홀들(69a)보다 깊은 제2 콘택홀들만을 통하여 상기 제2 정보 저장요소들(84a) 하부의 상기 소오스 영역들과 전기적으로 접속될 수도 있다. 결과적으로, 상기 제2 정보 저장요소들(84a)은 상기 제1 정보 저장요소들(74a)보다 높은 레벨에 위치한다. 상기 제1 및 제2 정보 저장요소들(74a)의 상부면들은 금속 콘택홀들(87a)을 통하여 플레이트 전극(89)과 전기적으로 접속된다.
다음에, 도 5a 내지 도 10a 및 도 5b 내지 도 10b를 참조하여 본 발명의 바람직한 일 실시예에 따른 상변환 기억 셀들의 제조방법을 설명하기로 한다. 도 5a 내지 도 10a는 도 4의 Ⅰ-Ⅰ에 따라 취해진 단면도들이고, 도 5b 내지 도 10b는 도 4의 Ⅱ-Ⅱ에 따라 취해진 단면도들이다.
도 4, 도 5a 및 도 5b를 참조하면, 반도체기판(51)의 소정영역에 소자분리막(53)을 형성하여 복수개의 활성영역들(53a)을 한정한다. 상기 활성영역들(53a)은 도 4에 보여진 바와 같이 2차원적으로 배열된다. 상기 활성영역들(53a)의 상부를 가로지르도록 복수개의 평행한 워드라인들(55)을 형성한다. 상기 워드라인들(55)은 상기 활성영역들(53a)로부터 게이트 절연막(도시하지 않음)에 의해 절연된다. 또한, 상기 워드라인들(55)은 도 4에 도시된 바와 같이 x축, 즉 행(row)과 평행하도록 형성된다. 상기 워드라인들(55) 및 상기 소자분리막(53)을 이온주입 마스크들로 사용하여 상기 활성영역들(53a)에 불순물 이온들을 주입한다. 그 결과, 상기 각 활성영역들(53a)에 한 쌍의 소오스 영역들(57s)이 형성되고, 상기 한 쌍의 소오스 영역들(57s) 사이에 공통 드레인 영역(57d)이 형성된다. 상기 소오스 영역들(57a)은 행들(rows) 및 열들(columns)이 교차하는 지점들에 형성된다. 이에 따라, 상기 소오스 영역들(57a)은 2차원적으로 배열되도록 형성된다.
상기 공통 드레인 영역들(57d) 및 소오스 영역들(57s)을 갖는 반도체기판의 전면 상에 제1 하부 절연막(59)을 형성한다. 상기 제1 하부 절연막(59)은 실리콘 산화막으로 형성하는 것이 바람직하다. 상기 제1 하부 절연막(59)을 패터닝하여 상기 공통 드레인 영역들(57d)을 노출시키는 복수개의 비트라인 콘택홀들(도 4의 61)을 형성한다. 상기 비트라인 콘택홀들(61)을 갖는 반도체기판의 전면 상에 도전막을 형성하고, 상기 도전막을 패터닝하여 상기 비트라인 콘택홀들(61)을 덮는 복수개의 평행한 비트라인들(63)을 형성한다. 상기 비트라인들(63)은 도 4에 도시된 바와 같이 y축, 즉 열(column)과 평행하도록 형성된다. 또한, 상기 비트라인들(63)은 상기 비트라인 콘택홀들(61)을 통하여 상기 공통 드레인 영역들(57d)과 전기적으로 접속된다.
상기 비트라인들(63)을 갖는 반도체기판의 전면 상에 제1 상부 절연막(65) 및 제1 화학기계적 연마 저지막(67)을 차례로 형성한다. 상기 제1 상부 절연막(65)은 실리콘 산화막으로 형성하는 것이 바람직하고, 상기 제1 화학기계적 연마 저지막(67)은 실리콘 질화막으로 형성하는 것이 바람직하다. 상기 제1 하부 절연막(59) 및 제1 상부 절연막(65)은 제1 절연막(66)을 구성한다. 또한, 상기 제1 절연막(66) 및 상기 제1 화학기계적 연마 저지막(67)은 하부 층간절연막(lower interlayer dielectric layer; 68)을 구성한다.
도 4, 도 6a 및 도 6b를 참조하면, 상기 하부 층간절연막(68)을 패터닝하여 상기 소오스 영역들(57s)을 노출시키는 복수개의 제1 콘택홀들(도 4의 69a)을 형성한다. 상기 제1 콘택홀들(69a)을 갖는 반도체기판의 전면에 도전막을 형성한다. 상기 도전막은 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 타이타늄 실리콘 질화막(TiSiN), 탄탈륨 알루미늄 질화막(TaAlN) 또는 탄탈륨 실리콘 질화막(TaSiN)으로 형성하는 것이 바람직하다. 다음에, 상기 제1 화학기계적 연마 저지막(67)이 노출될 때까지 상기 도전막을 평탄화시키어 상기 제1 콘택홀들(69a) 내에 제1 콘택 플러그들(69)을 형성한다. 상기 평탄화 공정은 화학기계적 연마 기술을 사용하여 실시할 수 있다.
상기 제1 콘택 플러그들(69)은 제1 및 제2 그룹의 콘택 플러그들(first and second groups of contact plugs)을 포함한다. 상기 제1 그룹의 콘택 플러그들은 짝수 행들(even rows) 및 짝수 열들(even columns)이 교차하는 지점들과 홀수 행들(odd rows) 및 홀수 열들(odd columns)이 교차하는 지점들에 형성된다. 또한, 상기 제2 그룹의 콘택 플러그들은 짝수 행들 및 홀수 열들이 교차하는 지점들과 홀수 행들 및 짝수 열들이 교차하는 지점들에 형성된다. 상기 제1 콘택 플러그들(69)을 갖는 반도체기판의 전면 상에 제1 상변환 물질막(71) 및 제1 도전막(73)을 차례로 형성한다. 상기 제1 상변환 물질막(71)은 GTS막으로 형성할 수 있다. 또한, 상기 제1 도전막(73)은 타이타늄 질화막(TiN)으로 형성할 수 있다.
도 4, 도 7a 및 도 7b를 참조하면, 상기 제1 도전막(73) 및 제1 상변환 물질막(71)을 연속적으로 패터닝하여 상기 하부 층간절연막(68) 상에 2차원적으로 배열된 제1 정보 저장요소들(first data storage elements; 74a)을 형성한다. 이에 따라, 상기 제1 정보 저장요소들(74a)의 각각은 차례로 적층된 제1 상변환 물질막 패턴(71a) 및 제1 상부전극(73a)을 포함한다. 또한, 상기 제1 정보 저장요소들(74a)은 짝수 행들(even rows) 및 짝수 열들(even columns)이 교차하는 지점들과 홀수 행들 및 홀수 열들이 교차하는 지점들에 위치하도록 형성된다. 따라서, 상기 제1 상변환 물질막 패턴들(71a)은 상기 제1 그룹의 콘택 플러그들(69)과 직접 접촉하도록 형성된다. 상기 제1 정보 저장요소들(74a)을 갖는 반도체기판의 전면 상에 중간 층간절연막(middle interlayer dielectric layer; 78)을 형성한다. 상기 중간 층간절연막(78)은 제2 절연막(75) 및 제2 화학기계적 연마 저지막(77)을 차례로 적층시키어 형성하는 것이 바람직하다. 상기 제2 절연막(75)은 실리콘 산화막으로 형성하는 것이 바람직하고, 상기 제2 화학기계적 연마 저지막(77)은 실리콘 질화막으로 형성하는 것이 바람직하다.
도 4, 도 8a 및 도 8b를 참조하면, 상기 중간 층간절연막(78)을 패터닝하여 상기 제2 그룹의 콘택 플러그들(69)을 노출시키는 제2 콘택홀들을 형성한다. 상기 제2 콘택홀들의 직경들은 상기 제1 콘택홀들(69a)의 직경들보다 작은 것이 바람직하다. 이는, 상기 제2 콘택홀들을 형성하기 위한 사진공정을 실시하는 동안 정렬 여유도(alignment margin)를 향상시키기 위함이다. 상기 제2 콘택홀을 갖는 반도체기판의 전면 상에 도전막을 형성한다. 상기 도전막은 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 타이타늄 실리콘 질화막(TiSiN), 탄탈륨 알루미늄 질화막(TaAlN) 또는 탄탈륨 실리콘 질화막(TaSiN)으로 형성하는 것이 바람직하다.
상기 제2 화학기계적 연마 저지막(77)이 노출될 때까지 상기 도전막을 평탄화시키어 상기 제2 콘택홀들 내에 제2 콘택 플러그들(79)을 형성한다. 결과적으로, 상기 제2 콘택 플러그들(79)은 상기 짝수 행들(even rows) 및 상기 홀수 열들(odd columns)이 교차하는 지점들과 상기 홀수 행들 및 상기 짝수 열들이 교차하는 지점들에 위치하도록 형성된다. 상기 제2 콘택 플러그들(79)을 갖는 반도체기판의 전면 상에 제2 상변환 물질막(81) 및 제2 도전막(83)을 차례로 형성한다. 상기 제2 상변화 물질막(81)은 각각 상기 제1 상변환 물질막(71)과 동일한 물질막으로 형성하는 것이 바람직하고, 상기 제2 도전막(83)은 상기 제1 도전막(73)과 동일한 물질막으로 형성하는 것이 바람직하다.
도 4, 도 9a 및 도 9b를 참조하면, 상기 제2 도전막(83) 및 제2 상변환 물질막(81)을 연속적으로 패터닝하여 상기 제2 콘택 플러그들(79)을 덮는 복수개의 제2 정보 저장요소들(84a)을 형성한다. 결과적으로, 상기 제2 정보 저장요소들(84a)은 상기 짝수 행들 및 상기 홀수 열들이 교차하는 지점들과 홀수 행들 및 짝수 열들이 교차하는 지점들에 위치하도록 형성된다. 상기 제2 정보 저장요소들(84a)의 각각은 차례로 적층된 제2 상변환 물질막 패턴(81a) 및 제2 상부전극(83a)을 포함한다. 상기 제2 정보 저장요소들(84a)을 갖는 반도체기판의 전면 상에 상부 층간절연막(upper interlayer dielectric layer; 85)을 형성한다.
도 4, 도 10a 및 도 10b를 참조하면, 상기 상부 층간절연막(85) 및 상기 중간 층간절연막(78)을 패터닝하여 상기 제1 및 제2 상부전극들(73a, 83a)을 노출시키는 복수개의 금속 콘택홀들(87a)을 형성한다. 상기 금속 콘택홀들(87a) 내에 통상의 방법을 사용하여 금속 콘택 플러그들(87)을 형성한다. 상기 금속 콘택 플러그들(87)을 갖는 반도체기판의 전면에 플레이트 전극(89)을 형성한다. 상기 금속 콘택 플러그들(87)을 형성하는 공정은 생략할 수도 있다. 이 경우에, 상기 플레이트 전극(89)은 상기 금속 콘택홀들(87a)을 통하여 상기 제1 및 제2 상부전극들(73a, 83a)과 전기적으로 접속된다.
상술한 바와 같이 본 발명의 일 실시예에 따르면, 서로 인접한 제1 및 제2 정보 저장요소들(74a, 84a)은 다른 레벨에 형성되므로 이들 사이의 열전달 경로(heat tramsmission path)가 종래기술에 비하여 증가된다.
도 11a, 도 11b, 도 12a 및 도 12b는 본 발명의 다른 실시예에 따른 상변환 기억셀들의 제조방법을 설명하기 위한 단면도들이다. 도 11a 및 도 12a는 도 4의 Ⅰ-Ⅰ에 따라 취해진 단면도들에 해당하고, 도 11b 및 도 12b는 도 4의 Ⅱ-Ⅱ에 따라 취해진 단면도들에 해당한다. 이 실시예에서, 제1 및 제2 콘택 플러그들을 형성하기 위한 공정들을 제외한 모든 공정들은 상술한 본 발명의 제1 실시예와 동일하다. 따라서, 이하에서는 제1 및 제2 콘택 플러그들을 형성하기 위한 공정들을 자세히 언급하기로 한다.
도 11a 및 도 11b를 참조하면, 반도체기판(51)에 제1 실시예와 동일한 방법들을 사용하여 소자분리막(53), 워드라인들(55), 공통 드레인 영역들(57d), 소오스 영역들(57s) 및 하부 층간절연막(68)을 형성한다. 상기 소오스 영역들(57s)은 행들 및 열들을 따라 2차원적으로 배열되도록 형성된다. 따라서, 상기 소오스 영역들(57s)은 짝수 행들 및 짝수 열들이 교차하는 지점들과 홀수 행들 및 홀수 열들이 교차하는 지점들에 형성된 제1 그룹의 소오스 영역들과 아울러서 짝수 행들 및 홀수 열들이 교차하는 지점들과 홀수 행들 및 짝수 열들이 교차하는 지점들에 형성된 제2 그룹의 소오스 영역들을 포함한다. 상기 하부 층간절연막(68)을 패터닝하여 상기 제1 그룹의 소오스 영역들만을 노출시키는 제1 콘택홀들을 형성한다. 상기 제1 콘택홀들 내에 본 발명의 제1 실시예와 동일한 방법을 사용하여 제1 콘택 플러그들(69)을 형성한다.
도 12a 및 도 12b를 참조하면, 상기 제1 콘택 플러그들(69) 상에 본 발명의 제1 실시예와 동일한 방법을 사용하여 복수개의 제1 정보 저장요소들(74a)을 형성한다. 상기 제1 정보 저장요소들(74a)을 갖는 반도체기판의 전면 상에 중간 층간절연막(78)을 형성한다. 상기 중간 층간절연막(78) 및 상기 하부 층간절연막(68)을 연속적으로 패터닝하여 상기 제2 그룹의 소오스 영역들을 노출시키는 복수개의 제2 콘택홀들을 형성한다. 상기 제2 콘택홀들 내에 본 발명의 제1 실시예와 동일한 방법을 사용하여 제2 콘택 플러그들(80)을 형성한다. 그러나, 상기 제2 콘택 플러그들(80)은 상기 제1 콘택 플러그들(69)과 다른 도전막으로 형성하는 것이 바람직하다. 예를 들면, 상기 제1 콘택홀들의 직경들이 상기 제2 콘택홀들의 직경들과 동일한 경우에, 상기 제2 콘택 플러그들(80)은 상기 제1 콘택 플러그들(69)보다 낮은 비저항(resistivity)을 갖는 도전막으로 형성하는 것이 바람직하다. 이에 따라, 상기 제1 콘택 플러그들(69)과 동일한 전기적인 저항을 갖는 제2 콘택 플러그들(80)을 형성할 수 있다. 결과적으로, 전체의 셀들에 걸쳐서 프로그램 균일도를 향상시킬 수 있다.
상기 제2 콘택 플러그들(80)을 갖는 반도체기판 상에 본 발명의 제1 실시예와 동일한 방법을 사용하여 복수개의 제2 정보 저장요소들(84a)을 형성한다. 이에 따라, 상기 제2 정보 저장요소들(84a)은 상기 제2 콘택 플러그들(80)만을 통하여 상기 제2 그룹의 소오스 영역들(57s)과 전기적으로 접속된다. 상기 제2 정보 저장요소들(84a)을 갖는 반도체기판의 전면 상에 상부 층간절연막(85)을 형성한다. 이어서, 도시하지는 않았지만, 본 발명의 제1 실시예와 동일한 방법을 사용하여 금속 콘택 플러그들 및 플레이트 전극을 형성한다.
도 13은 본 발명의 일 실시예에 따라 제조된 상변환 기억 셀들의 구조를 설명하기 위한 단면도이다.
도 13을 참조하면, 반도체기판(51)의 주 표면(main surface)은 하부 층간절연막(68)에 의해 덮여진다. 상기 하부 층간절연막(68)은 차례로 적층된 제1 절연막(66) 및 제1 화학기계적 연마 저지막(67)을 포함한다. 상기 제1 화학기계적 연마 저지막(67)은 실리콘 질화막인 것이 바람직하다. 상기 하부 층간절연막(68)은 복수개의 제1 콘택 플러그들(69)에 의해 관통된다. 상기 제1 콘택 플러그들(69)은 상기 반도체기판(51)과 접촉하고 행들 및 열들을 따라 2차원적으로 배열된다. 즉, 상기 제1 콘택 플러그들(69)은 짝수 행들 및 짝수 열들이 교차하는 지점들과 홀수 행들 및 홀수 열들이 교차하는 지점들에 위치하는 제1 그룹의 콘택 플러그들과 아울러서 짝수 행들 및 홀수 열들이 교차하는 지점들과 홀수 행들 및 짝수 열들이 교차하는 지점들에 위치하는 제2 그룹의 콘택 플러그들을 포함한다.
상기 제1 그룹의 콘택 플러그들은 복수개의 제1 정보 저장요소들(74a)로 덮여진다. 결과적으로, 상기 제1 정보 저장요소들(74a)은 상기 짝수 행들 및 상기 짝수 열들이 교차하는 지점들과 상기 홀수 행들 및 상기 홀수 열들이 교차하는 지점들에 위치한다. 상기 제1 정보 저장요소들(74a)의 각각은 차례로 적층된 제1 상변환 물질막 패턴(71a) 및 제1 상부전극(73a)을 포함한다. 상기 제1 정보 저장요소들(74a)을 갖는 반도체기판의 전면은 중간 층간절연막(78)으로 덮여진다. 상기 중간 층간절연막(78)은 차례로 적층된 제2 절연막(75) 및 제2 화학기계적 연마 저지막(77)을 포함한다. 상기 제2 화학기계적 연마 저지막(77)은 실리콘 질화막인 것이 바람직하다.
상기 중간 층간절연막(78)은 복수개의 제2 콘택 플러그들(79)에 의해 관통된다. 상기 제2 콘택 플러그들(79)은 상기 제2 그룹의 콘택 플러그들과 접촉한다. 이에 따라, 상기 제2 콘택 플러그들(79)은 상기 짝수 행들 및 상기 홀수 열들이 교차하는 지점들과 상기 홀수 행들 및 상기 짝수 열들이 교차하는 지점들에 위치한다. 상기 제2 콘택 플러그들(79)은 2차원적으로 배열된 복수개의 제2 정보 저장요소들(84a)로 덮여진다. 결과적으로, 상기 제2 정보 저장요소들(84a)은 상기 짝수 행들 및 상기 홀수 열들이 교차하는 지점들과 상기 홀수 행들 및 상기 짝수 열들이 교차하는 지점들에 위치한다. 상기 제2 정보 저장요소들(84a)의 각각은 차례로 적층된 제2 상변환 물질막 패턴(81a) 및 제2 상부전극(83a)을 포함한다. 상기 제2 정보 저장요소들(84a)을 갖는 반도체기판의 전면은 상부 층간절연막(85)으로 덮여진다.
상기 상부 층간절연막(85) 상에 플레이트 전극(89)이 배치된다. 상기 플레이트 전극(89)은 상기 상부 층간 절연막(85) 및 상기 중간 층간절연막(78)을 관통하는 복수개의 금속 콘택홀들(87a)을 통하여 상기 제1 및 제2 상부전극들(73a, 83a)과 전기적으로 접속된다. 상기 복수개의 금속 콘택홀들(87a)은 금속 콘택 플러그들(87)로 채워질 수도 있다.
도 14는 본 발명의 다른 실시예에 따라 제조된 상변환 기억 셀들의 구조를 설명하기 위한 단면도이다. 이 실시예는 제1 및 제2 콘택 플러그들의 구조적 형태에 있어서 도 13에서 설명된 제1 실시예와 다르다.
도 14를 참조하면, 반도체기판 상에 하부 층간절연막(68)이 배치된다. 상기 하부 층간절연막(68)은 복수개의 제1 콘택 플러그들(69)에 의해 관통된다. 상기 제1 콘택 플러그들(69)은 짝수 행들 및 짝수 열들이 교차하는 지점들과 홀수 행들 및 홀수 열들이 교차하는 지점들에 위치한다. 상기 제1 콘택 플러그들(69)은 제1 정보 저장요소들(74a)에 의해 덮여진다. 상기 제1 정보 저장요소들(74a)은 제1 실시예의 그것과 동일한 형태(same configuration)를 갖는다. 상기 제1 정보 저장요소들(74a)을 갖는 반도체기판의 전면은 중간 층간절연막(78)으로 덮여진다. 상기 중간 층간절연막(78) 및 상기 하부 층간절연막(68)을 관통하는 복수개의 제2 콘택 플러그들(80)이 2차원적으로 배열된다. 상기 제2 콘택 플러그들(80)은 짝수 행들 및 홀수 열들이 교차하는 지점들과 홀수 행들 및 짝수 열들이 교차하는 지점들에 위치한다.
상기 제2 콘택 플러그들(80)은 복수개의 제2 정보 저장요소들(84a)로 덮여진다. 상기 제2 정보 저장요소들(84a)은 제1 실시예의 그것과 동일한 형태(same configuration)를 갖는다. 상기 제2 정보 저장요소들(84a)을 갖는 반도체기판의 전면은 상부 층간절연막(85)으로 덮여진다. 상기 상부 층간절연막(85) 상에 플레이트 전극(89)이 배치된다. 상기 플레이트 전극(89)은 제1 실시예에서와 같이 복수개의 금속 콘택홀들(87a)을 통하여 제1 및 제2 상부전극들(73a, 83a)과 전기적으로 접속된다.
상술한 바와 같이 본 발명의 실시예들에 따르면, 짝수 행들 및 짝수 열들이 교차하는 지점들에 위치하는 제1 정보 저장요소들은 홀수 행들 및 홀수 열들이 교차하는 지점들에 위치하는 제2 정보 저장요소들보다 낮은 레벨에 형성된다. 이에 따라, 상기 제1 정보 저장요소들 및 이와 인접한 상기 제2 정보 저장요소들 사이의 열전달 경로를 종래기술에 비하여 현저히 증가시킬 수 있다. 결과적으로, 상기 제1 정보 저장요소들중의 어느 하나를 선택적으로 프로그램시키기 위하여 상기 선택된 제1 정보 저장요소와 접촉하는 콘택 플러그를 통하여 열을 발생시킬지라도, 상기 선택된 제1 정보 저장요소와 인접한 제2 정보 저장요소들이 프로그램 되는 것을 방지할 수 있다.
도 1은 전형적인 상변환 기억소자(typical phase changeable memory device)의 단위 셀의 등가회로도이다.
도 2는 상변환 기억 셀에 채택되는 상변환 물질의 특성을 설명하기 위한 그래프이다.
도 3은 종래의 상변환 기억 셀들을 보여주는 단면도이다.
도 4는 본 발명에 따른 상변환 기억셀들의 평면도이다.
도 5a 내지 도 10a는 도 4의 Ⅰ-Ⅰ에 따라 본 발명의 일 실시예에 따른 상변환 기억셀들의 제조방법을 설명하기 위한 단면도들이다.
도 5b 내지 도 10b는 도 4의 Ⅱ-Ⅱ에 따라 본 발명의 일 실시예에 따른 상변환 기억셀들의 제조방법을 설명하기 위한 단면도들이다.
도 11a 및 도 12a는 도 4의 Ⅰ-Ⅰ에 따라 본 발명의 다른 실시예에 따른 상변환 기억셀들의 제조방법을 설명하기 위한 단면도들이다.
도 11b 및 도 12b는 도 4의 Ⅱ-Ⅱ에 따라 본 발명의 다른 실시예에 따른 상변환 기억셀들의 제조방법을 설명하기 위한 단면도들이다.
도 13은 본 발명의 일 실시예에 따른 상변환 기억셀들의 단면도이다.
도 14는 본 발명의 다른 실시예에 따른 상변환 기억셀들의 단면도이다.

Claims (35)

  1. 반도체기판 상에 형성된 하부 층간절연막(lower interlayer dielectric layer);
    상기 하부 층간절연막 상에 2차원적으로 배열되되, 짝수 행들(even rows) 및 짝수 열들(even columns)이 교차하는 지점들과 홀수 행들(odd rows) 및 홀수 열들(odd columns)이 교차하는 지점들에 형성된 복수개의 제1 정보 저장요소들;
    상기 제1 정보 저장요소들 및 상기 하부 층간절연막을 덮는 중간 층간절연막(middle interlayer dielectric layer);
    상기 중간 층간절연막 상에 2차원적으로 배열되되, 짝수 행들(even rows) 및 홀수 열들(odd columns)이 교차하는 지점들과 홀수 행들(odd rows) 및 짝수 열들(even columns)이 교차하는 지점들에 형성된 복수개의 제2 정보 저장요소들; 및
    상기 제1 및 제2 정보 저장요소들의 상부에 형성된 플레이트 전극을 포함하되, 상기 플레이트 전극은 상기 제1 및 제2 정보 저장요소들과 전기적으로 접속된 것을 특징으로 하는 상변환 기억 셀들.
  2. 제 1 항에 있어서,
    상기 하부 층간절연막을 관통하되, 행들 및 열들이 교차하는 지점들에 위치하는 복수개의 제1 콘택 플러그들; 및
    상기 중간 층간절연막을 관통하되, 상기 제2 정보 저장요소들의 하부면들과 접촉하는 복수개의 제2 콘택 플러그들을 더 포함하되, 상기 제1 콘택 플러그들은 상기 제1 정보 저장요소들의 하부면들과 접촉하는 제1 그룹의 콘택 플러그들(a first group of contact plugs) 및 상기 제2 콘택 플러그들의 하부면들과 접촉하는 제2 그룹의 콘택 플러그들로 구성되는 것을 특징으로 하는 상변환 기억 셀들.
  3. 제 2 항에 있어서,
    상기 제1 및 제2 그룹의 콘택 플러그들은 동일한 물질막인 것을 특징으로 하는 상변환 기억 셀들.
  4. 제 2 항에 있어서,
    상기 제1 콘택 플러그들은 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 타이타늄 실리콘 질화막(TiSiN), 탄탈륨 알루미늄 질화막(TaAlN) 또는 탄탈륨 실리콘 질화막(TaSiN)인 것을 특징으로 하는 상변환 기억 셀들.
  5. 제 2 항에 있어서,
    상기 제2 콘택 플러그들은 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 타이타늄 실리콘 질화막(TiSiN), 탄탈륨 알루미늄 질화막(TaAlN) 또는 탄탈륨 실리콘 질화막(TaSiN)인 것을 특징으로 하는 상변환 기억 셀들.
  6. 제 1 항에 있어서,
    상기 하부 층간절연막을 관통하되, 상기 제1 정보 저장요소들의 하부면들과 접촉하는 복수개의 제1 콘택 플러그들; 및
    상기 중간 층간절연막 및 상기 하부 층간절연막을 관통하되, 상기 제2 정보 저장요소들의 하부면들과 접촉하는 복수개의 제2 콘택 플러그들을 더 포함하는 것을 특징으로 하는 상변화 기억 셀들.
  7. 제 6 항에 있어서,
    상기 제1 콘택 플러그들은 동일한 물질막인 것을 특징으로 하는 상변환 기억 셀들.
  8. 제 6 항에 있어서,
    상기 제1 콘택 플러그들은 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 타이타늄 실리콘 질화막(TiSiN), 탄탈륨 알루미늄 질화막(TaAlN) 또는 탄탈륨 실리콘 질화막(TaSiN)인 것을 특징으로 하는 상변환 기억 셀들.
  9. 제 6 항에 있어서,
    상기 제2 콘택 플러그들은 상기 제1 콘택 플러그들의 비저항과 다른 비저항을 갖는 물질막이되, 상기 제2 콘택 플러그들은 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 타이타늄 실리콘 질화막(TiSiN), 탄탈륨 알루미늄 질화막(TaAlN) 또는 탄탈륨 실리콘 질화막(TaSiN)인 것을 특징으로 하는 상변화 기억 셀들.
  10. 제 1 항에 있어서,
    상기 하부 층간절연막은 차례로 적층된 제1 절연막 및 제1 화학기계적 연마 저지막을 포함하는 것을 특징으로 상변환 기억 셀들.
  11. 제 10 항에 있어서,
    상기 제1 화학기계적 연마 저지막은 실리콘 질화막인 것을 특징으로 하는 상변환 기억 셀들.
  12. 제 1 항에 있어서,
    상기 중간 층간절연막은 차례로 적층된 제2 절연막 및 제2 화학기계적 연마 저지막을 포함하는 것을 특징으로 하는 상변환 기억 셀들.
  13. 제 12 항에 있어서,
    상기 제2 화학기계적 연마 저지막은 실리콘 질화막인 것을 특징으로 하는 상변환 기억 셀들.
  14. 제 1 항에 있어서,
    상기 제1 정보 저장요소들의 각각은 차례로 적층된 제1 상변환 물질막 패턴 및 제1 상부전극을 포함하고, 상기 제2 정보 저장요소들의 각각은 차례로 적층된 제2 상변환 물질막 패턴 및 제2 상부전극을 포함하는 것을 특징으로 하는 상변환 기억 셀들.
  15. 제 14 항에 있어서,
    상기 제1 및 제2 상변환 물질막 패턴들은 게르마늄(Ge), 텔루리움(tellurium; Te) 및 스티비움(stibium; Sb)의 화합물(compound)인 것을 특징으로 하는 상변환 기억 셀들.
  16. 제 14 항에 있어서,
    상기 제1 및 제2 상부전극들은 타이타늄 질화막(TiN)인 것을 특징으로 하는 상변환 기억 셀들.
  17. 제 1 항에 있어서,
    상기 플레이트 전극 및 상기 제2 정보 저장요소들을 포함하는 반도체기판 사이에 개재된 상부 층간절연막(upper interlayer dielectric layer)을 더 포함하되, 상기 플레이트 전극은 상기 상부 층간절연막 및 상기 중간 층간절연막을 관통하는 복수개의 금속 콘택홀들을 통하여 상기 제1 및 제2 정보 저장요소들과 전기적으로 접속되는 것을 특징으로 하는 상변환 기억 셀들.
  18. 제 1 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 제1 정보 저장요소들 및 제2 정보 저장요소들은 서로 중첩되지 않는 것을 특징으로 하는 상변환 기억 셀들.
  19. 반도체기판 상에 하부 층간절연막을 형성하고,
    상기 하부 층간절연막 상에 2차원적으로 배열된 복수개의 제1 정보 저장요소들(first data storage elements)을 형성하되 상기 제1 정보 저장요소들은 짝수 행들(even rows) 및 짝수 열들(even columns)이 교차하는 지점들과 홀수 행들 및 홀수 열들이 교차하는 지점들에 위치하도록 형성되고,
    상기 제1 정보 저장요소들을 갖는 반도체기판의 전면 상에 중간 층간절연막을 형성하고,
    상기 중간 층간절연막 상에 2차원적으로 배열된 복수개의 제2 정보 저장요소들을 형성하되 상기 제2 정보 저장요소들은 홀수 행들(odd rows) 및 짝수 열들(even columns)이 교차하는 지점들과 짝수 행들(even rows) 및 홀수 열들(odd columns)이 교차하는 지점들에 위치하도록 형성되고,
    상기 제1 및 제2 정보 저장요소들의 상부에 플레이트 전극을 형성하는 것을 포함하되, 상기 플레이트 전극은 상기 제1 및 제2 정보 저장요소들과 전기적으로 접속되는 것을 특징으로 하는 상변환 기억 셀들의 제조방법.
  20. 제 19 항에 있어서,
    상기 하부 층간절연막은 제1 절연막 및 제1 화학기계적 연마 저지막을 차례로 적층시키어 형성하는 것을 특징으로 하는 상변환 기억 셀들의 제조방법.
  21. 제 20 항에 있어서,
    상기 제1 화학기계적 연마 저지막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 상변환 기억 셀들의 제조방법.
  22. 제 19 항에 있어서,
    상기 제1 정보 저장요소들을 형성하기 전에 상기 하부 층간절연막을 관통하는 복수개의 제1 콘택 플러그들을 형성하고,
    상기 제2 정보 저장요소들을 형성하기 전에 상기 중간 층간절연막을 관통하는 복수개의 제2 콘택 플러그들을 형성하는 것을 더 포함하되, 상기 제1 콘택 플러그들은 상기 제1 정보 저장요소들의 하부면들과 접촉하는 제1 그룹의 콘택 플러그들 및 상기 제2 정보 저장요소들의 하부에 위치하는 제2 그룹의 콘택 플러그들로 구성되고, 상기 제2 콘택 플러그들은 상기 제2 정보 저장요소들 및 상기 제2 그룹의 콘택 플러그들 사이에 개재되도록 형성되는 것을 특징으로 하는 상변환 기억 셀들의 제조방법.
  23. 제 22 항에 있어서,
    상기 제1 콘택 플러그들은 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 타이타늄 실리콘 질화막(TiSiN), 탄탈륨 알루미늄 질화막(TaAlN) 또는 탄탈륨 실리콘 질화막(TaSiN)으로 형성하는 것을 특징으로 하는 상변환 기억 셀들의 제조방법.
  24. 제 22 항에 있어서,
    상기 제2 콘택 플러그들은 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 타이타늄 실리콘 질화막(TiSiN), 탄탈륨 알루미늄 질화막(TaAlN) 또는 탄탈륨 실리콘 질화막(TaSiN)으로 형성하는 것을 특징으로 하는 상변환 기억 셀들의 제조방법.
  25. 제 19 항에 있어서,
    상기 중간 층간절연막은 제2 절연막 및 제2 화학기계적 연마 저지막을 차례로 적층시키어 형성하는 것을 특징으로 하는 상변환 기억 셀들의 제조방법.
  26. 제 25 항에 있어서,
    상기 제2 화학기계적 연마 저지막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 상변환 기억 셀들의 제조방법.
  27. 제 19 항에 있어서,
    상기 제1 정보 저장요소들을 형성하는 것은
    상기 하부 층간절연막 상에 제1 상변환 물질막(phase changeable material layer) 및 제1 도전막을 차례로 형성하고,
    상기 제1 도전막 및 상기 제1 상변환 물질막을 연속적으로 패터닝하여 상기 하부 층간절연막 상에 2차원적으로 배열된 제1 상변환 물질막 패턴들 및 상기 제1 상변환 물질막 패턴들 상에 적층된 제1 상부전극들을 형성하는 것을 포함하는 것을 특징으로 하는 상변환 기억 셀들의 제조방법.
  28. 제 27 항에 있어서,
    상기 제1 상변환 물질막은 게르마늄(Ge), 텔루리움(tellurium; Te) 및 스티비움(stibium; Sb)을 함유하는 화합물막(compound layer)으로 형성하고, 상기 제1 도전막은 타이타늄 질화막으로 형성하는 것을 특징으로 하는 상변환 기억 셀들의 제조 방법.
  29. 제 19 항에 있어서,
    상기 제2 정보 저장요소들을 형성하는 것은
    상기 중간 층간절연막 상에 제2 상변환 물질막(phase changeable material layer) 및 제2 도전막을 차례로 형성하고,
    상기 제2 도전막 및 상기 제2 상변환 물질막을 연속적으로 패터닝하여 상기 중간 층간절연막 상에 2차원적으로 배열된 제2 상변환 물질막 패턴들 및 상기 제2 상변환 물질막 패턴들 상에 적층된 제2 상부전극들을 형성하는 것을 포함하는 것을 특징으로 하는 상변환 기억 셀들의 제조방법.
  30. 제 29 항에 있어서,
    상기 제2 상변환 물질막은 게르마늄(Ge), 텔루리움(tellurium; Te) 및 스티비움(stibium; Sb)을 함유하는 화합물막(compound layer)으로 형성하고, 상기 제2 도전막은 타이타늄 질화막으로 형성하는 것을 특징으로 하는 상변환 기억 셀들의 제조 방법.
  31. 제 19 항에 있어서,
    상기 제1 정보 저장요소들을 형성하기 전에 상기 하부 층간절연막의 소정영역들을 관통하는 복수개의 제1 콘택 플러그들을 형성하고,
    상기 제2 정보 저장요소들을 형성하기 전에 상기 중간 층간절연막 및 상기 하부 층간절연막을 관통하는 복수개의 제2 콘택 플러그들을 형성하는 것을 더 포함하되, 상기 제1 콘택 플러그들은 상기 제1 정보 저장요소들의 하부면들과 접촉하도록 형성되고, 상기 제2 콘택 플러그들은 상기 제2 정보 저장요소들의 하부면들과 접촉하도록 형성되는 것을 특징으로 하는 상변환 기억 셀들의 제조방법.
  32. 제 31 항에 있어서,
    상기 제1 콘택 플러그들은 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 타이타늄 실리콘 질화막(TiSiN), 탄탈륨 알루미늄 질화막(TaAlN) 또는 탄탈륨 실리콘 질화막(TaSiN)으로 형성하는 것을 특징으로 하는 상변환 기억 셀들의 제조방법.
  33. 제 31 항에 있어서,
    상기 제2 콘택 플러그들은 상기 제1 콘택 플러그들의 비저항과 다른 비저항을 갖는 물질막으로 형성하되, 상기 제2 콘택 플러그들은 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 타이타늄 실리콘 질화막(TiSiN), 탄탈륨 알루미늄 질화막(TaAlN) 또는 탄탈륨 실리콘 질화막(TaSiN)으로 형성하는 것을 특징으로 하는 상변환 기억 셀들의 제조방법.
  34. 제 19 항에 있어서,
    상기 플레이트 전극을 형성하는 것은
    상기 제2 정보 저장요소들을 갖는 반도체기판의 전면 상에 상부 층간절연막을 형성하고,
    상기 상부 층간절연막 상에 상기 상부 층간절연막 및 상기 중간 층간절연막을 관통하는 복수개의 금속 콘택홀들을 통하여 상기 제1 및 제2 상부전극들과 전기적으로 접속되는 플레이트 전극을 형성하는 것을 더 포함하는 것을 특징으로 하는 상변환 기억 셀들의 제조방법.
  35. 제 19 항 내지 제34항 중 어느 한 항에 있어서,
    상기 제1 정보 저장요소들 및 제2 정보 저장요소들은 서로 중첩되지 않도록 형성되는 것을 특징으로 하는 상변환 기억 셀들의 제조방법.
KR10-2002-0025778A 2002-05-10 2002-05-10 상변환 기억 셀들 및 그 제조방법들 Expired - Fee Related KR100476893B1 (ko)

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