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KR100615586B1 - 다공성 유전막 내에 국부적인 상전이 영역을 구비하는상전이 메모리 소자 및 그 제조 방법 - Google Patents

다공성 유전막 내에 국부적인 상전이 영역을 구비하는상전이 메모리 소자 및 그 제조 방법 Download PDF

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KR100615586B1
KR100615586B1 KR1020030050779A KR20030050779A KR100615586B1 KR 100615586 B1 KR100615586 B1 KR 100615586B1 KR 1020030050779 A KR1020030050779 A KR 1020030050779A KR 20030050779 A KR20030050779 A KR 20030050779A KR 100615586 B1 KR100615586 B1 KR 100615586B1
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film
phase transition
memory device
lower electrode
phase change
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Inventor
이세호
황영남
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삼성전자주식회사
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Abstract

하부전극의 면적 감소없이 프로그래밍 전류 및 결정화 시간을 감소시킬 수 있는 상전이 메모리 소자 및 그 제조 방법을 제공한다. 하부전극, 상전이막, 상부전극을 포함하는 상전이 메모리 소자에 있어서, 상기 하부전극 상에 다수의 미세 공을 갖는 다공성의 유전막을 형성하고, 상기 다공성의 유전막 상에 상기 미세 공을 채우는 상전이막을 형성하는데 그 특징이 있다.
상전이, 메모리, 비정질, 결정, 다공성, 유전막

Description

다공성 유전막 내에 국부적인 상전이 영역을 구비하는 상전이 메모리 소자 및 그 제조 방법{Phase change memory device including localized phase transition area in porous dielectric layer and method of forming the same}
도 1a 및 도 1b는 종래 기술에 따른 상전이 메모리 소자의 구조를 보이는 단면도이다.
도 2a 및 도 2b는 본 발명의 일실시예에 따른 상전이 메모리 소자의 구조를 보이는 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 상전이 메모리 소자의 구조를 보이는 단면도이다.
도 4a는 본 발명의 상전이 메모리 소자를 이루는 다공성의 유전막의 구조를 보이는 사시도이다.
도 4b는 다공성의 유전막의 미세 공이 상전이막으로 채워져 미세 공 내에 제한된 상전이 영역이 형성된 것을 보이는 단면도이다.
도 5a 내지 도 5f는 본 발명의 실시예에 따른 상전이 메모리 소자 제조 공정 단면도이다.
도 6a 및 도 6b는 본 발명의 실시예에 따른 알루미늄막의 양극 산화를 보이 는 개략도이다.
* 도면의 주요 부분에 대한 도면 부호의 설명 *
20: 반도체 기판 21: 층간절연막
22: 하부전극 23: 다공성 유전막
23A: Al막 23B: Al2O3막
24: 상전이막 25: 접착막
26: 상부전극
본 발명은 상전이 메모리 소자 및 그 제조 방법에 관한 것으로, 특히 다공성 유전막 내에 국부적인 상전이 영역을 구비하는 상전이 메모리 소자 및 그 제조 방법에 관한 것이다.
전기적으로 기록 가능하고 소거 가능한 상전이(phase transistion) 재료가 반도체 메모리 소자에 이용되고 있다. 상전이 재료는 비정질 및 결정 상의 변화에 의해 전기적으로 스위칭될 수 있는 재료이다. 미국특허 제3,271,591호 및 제 3,530,441"호에서 오브쉰스키(Ovshinsky) 등이 개시한 바에 의하면, 상전이 재료의 전기적 스위칭은 완전한 비정질 상태에서 완전한 결정 상태로 변화하여 일어나는 것이 아니다. 오히려, 상전이 재료는 완전한 비정질 상태에서 완전한 결정 상태 범위에 걸치는 국부 질서의 여러 조건으로 표현되는 "그레이 스케일(gray scale)"을 제공하기 위해 국부질서의 변화를 반영하는 증분 단계(incremental step)로 스위칭 될 수 있다. 상전이 재료는 대체적으로 비정질 그리고 대체적으로 결정인 국부 질서의 두 구조적 상태 사이에서만 스위칭 되어질 수 있어 이진 정보를 저장하고 검색할 수 있다.
상전이 메모리 소자 즉, P램(Phase-change RAM)은 전술한 바와 같은 물질의 상변화를 이용해 동작하는 반도체 메모리 소자이다. 다시 말하면, 상전이 메모리 소자는 비정질 상태에서 결정 상태로 전이할 때 발생하는 저항 변화를 이용하여 1비트를 얻는 방식으로 동작한다.
상전이 재료로서는 칼코겐(chalcogen) 물질이 이용된다. 국부 배열의 검출 가능한 변경을 초기화하기 위해서는 비교적 높은 에너지가 필요하다. 즉, 칼코겐 재료의 검출 가능한 화학적, 전자적 결합(bonding) 구성 변경을 얻기 위해서는 높은 에너지를 공급하여야 한다.
첨부된 도면 도 1a는 러셀 씨 자호릭(Russel C. Zahorik)에 의해 미국공개공보 제US2001/0029189호에 "칼코게나이드 메모리를 위한 작은 전극(Small electrode for chalcogenide)" 명칭으로 개시된 상전이 메모리 소자의 개략적 구조를 보이는 단면도이다.
도 1a에 보이는 바와 같이 종래의 상전이 메모리 소자는 반도체 기판(10)을 덮는 층간절연막(11) 내의 콘택홀(C)에 형성되어 상기 반도체 기판(10)과 연결되는 하부전극(12), 상기 하부전극(12)상에 적층된 상전이막(13), 전도성 접착막(14) 및 상부전극(15)을 포함한다.
도 1a는 상전이막(13)의 일부가 비정질 상태(A)로 전환된 리셋(reset) 상태를 보이고, 도 1b는 상전이막(13)이 결정 상태(B)로 전환된 셋(set) 상태를 보인다. 도 1a에서 도면부호 'A'는 상전이막(13)이 비정질 상태로 전환된 것을 나타내고, 도 1b에서 도면부호 'B'는 상전이막(13)이 결정 상태로 전환된 것을 나타낸다.
상기 상전이막(13)에 인가되는 전류 밀도를 증가시키기 위하여 도 1a 및 도 1b에 보이는 바와 같이 상기 하부전극(12)을 콘택홀(C) 내에 형성하여 그 단면적을 감소시킨다.
종래 상전이 메모리 소자는 상전이막(13)의 셋 또는 리셋 상태에서의 저항 변화를 이용하여 데이터를 쓰고 읽는다. 이를 위해서는 수 ㎃의 비교적 큰 프로그래밍 전류가 필요하다. 프로그래밍 전류는 하부전극(12)과 접하는 상전이막(13)의 면적에 비례한다. 한편, 종래 상전이 메모리 소자는 비정질 영역을 결정화시키는 시간이 수백 ㎱에서 수 ㎲에 달하기 때문에 소자의 속도 감소에 영향을 미치게 된다. 상기 결정화 속도 역시 하부전극과 접하는 비정질 영역의 면적에 비례한다. 따라서, 프로그래밍 전류를 감소시키고 결정화 시간을 단축시키기 위해서는 상전이막(13)과 하부전극(12)의 접촉 면적을 감소시켜야 한다.
그러나, 상기 하부전극(12)과 상전이막(13)의 접촉 면적을 결정하는 콘택홀(C)의 크기는 포토리소그래피(photolithgraphy) 공정에 의존하는데, 포토리 소그래피로 구현할 수 있는 패턴의 임계치수(critical dimension)의 한계에 의해 하부전극의 면적을 일정 수준 이하로 감소시키기 어렵다. 그러므로, 하부전극(12)의 면적을 감소시켜 프로그래밍 전류를 감소시키고 결정화 시간을 단축시키는데는 많은 제약이 따른다.
본 발명이 이루고자 하는 기술적 과제는, 상전이 메모리 소자 하부전극의 면적 감소없이 프로그래밍 전류 및 결정화 시간을 감소시킬 수 있는 상전이 메모리 소자 및 그 제조 방법을 제공하는 것이다.
상기 기술적 과제를 이루기 위하여 본 발명은, 하부전극과 상기 하부전극 상에 형성되며 그 내부에 다수의 미세 공을 갖는 다공성 유전막을 포함하는 상전이 메모리 소자를 제공한다. 상기 다공성 유전막 상에 상기 미세 공을 채우는 상전이막이 형성된다. 상기 상전이막 상에 상부전극이 형성된다.
또한 상기 기술적 과제를 해결하기 위하여 본 발명은, 반도체 기판, 상기 반도체 기판을 덮는 층간절연막, 상기 층간절연막을 통하는 콘택홀 내에 형성되어 상기 반도체 기판과 연결되는 하부전극을 포함하는 상전이 메모리 소자를 제공한다. 그 내부에 다수의 미세 공을 포함하는 다공성 유전막이 상기 하부전극 상에 형성된다. 상기 다공성 유전막 상에 상기 미세 공을 채우는 상전이막이 형성된다. 상기 상전이막 상에 상부전극이 형성된다.
또한 상기 기술적 과제를 해결하기 위한 본 발명은, 반도체 기판 상에 하부전극을 형성하고, 그 내부에 다수의 미세 공을 포함하는 다공성 유전막을 상기 하부전극 상에 형성하는 상전이 메모리 소자 제조 방법을 제공한다. 상기 다공성 유전막 상에 상기 미세 공을 채우는 상전이막을 형성한다. 상기 상전이막 상에 상부전극을 형성한다.
본 발명은 하부전극 상에 다수의 미세 공(pore)을 갖는 다공성의 유전막을 형성하고, 상기 다공성 유전막 상에 상기 미세 공을 채우는 상전이막을 형성하여 상기 미세 공에 의해 극소화된 상전이 영역을 형성하는데 그 특징이 있다. 이와 같이 극소화된 상전이 영역을 형성함에 따라, 즉 데이터를 읽고 쓰고 저장하는 프로그래밍 영역이 극소화됨으로써 프로그래밍 전류를 감소시킬 수 있고 결정화 시간을 단축시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2a 및 도 2b는 본 발명의 일실시예에 따른 상전이 메모리 소자의 구조를 보이는 단면도이다. 도 2a 및 도 2b에 보이는 바와 같이 본 발명의 일실시예에 따 른 상전이 메모리 소자는 반도체 기판(20)을 덮는 층간절연막(21)의 콘택홀(C) 내에 형성되어 상기 반도체 기판(20)과 연결되는 하부전극(22), 상기 하부전극(21)상에 형성되며 그 내부에 다수의 미세 공을 갖는 다공성 유전막(23) 및 상기 다공성 유전막(23) 상에 형성되어 상기 미세 공을 채우는 상전이막(24), 상기 상전이막(24) 상에 형성된 전도성 접착막(25) 및 상부전극(26)을 포함한다.
상기 하부전극(21)은 TiN으로 이루어지며 원통형상을 갖는 것이 바람직하다. 상기 다공성 유전막(23)은 Al2O3로 이루어지는 것이 바람직하다. 바람직하게, 상기 상전이막(24)은 게르마늄 안티몬 텔룰라이드(Ge-Sb-Te) 화합물로 이루어진다. 또한 상기 접착막(25)은 TiN으로 이루어지는 것이 바람직하다.
도 2a는 상전이막이 비정질 상태로 전환된 리셋 상태를 보이고 도 2b는 상전이막이 결정 상태로 전환된 셋 상태를 보인다. 도 2a에서 도면부호 'A'는 상전이막(24)이 비정질 상태로 전환된 리셋 상태를 나타내고, 도 2b에서 도면부호 'B'는 상전이막(24)이 결정 상태로 전환된 셋 상태를 나타낸다.
한편, 상기 상전이막(24)과 상기 상부전극(26) 사이의 접착막(25)은 형성되지 않을 수도 있다. 이 경우 도 3에 보이는 바와 같이 상기 상부전극(26A)의 단면적은 상기 하부전극(22)의 단면적 보다 넓게 형성된다.
도 4a는 본 발명의 상전이 메모리 소자를 이루는 상기 다공성 유전막(23)의 구조를 보이는 사시도이다.
도 4b는 상기 다공성의 유전막(23)의 미세 공이 상전이막(24)으로 채워진 상태를 보이는 단면도이다. 상기 상전이막(24)이 다공성 유전막(23)의 미세 공 내에 채워져 제한된 상전이 영역들(TA)이 형성된다. 즉, 상기 제한된 상전이 영역들(TA)은 상기 다공성 유전막(23)에 의하여 서로 이격된 배열을 갖는다.
이하, 첨부된 도면 도 5a 내지 도 5f 그리고 도 6a 및 도 6b를 참조하여 본 발명의 실시예에 따른 상전이 메모리 소자 제조 방법을 설명한다.
도 5a에 보이는 바와 같이, 반도체 기판(20) 상에 형성된 층간절연막(21)을 선택적으로 식각하여 상기 반도체 기판(20) 표면을 노출시키는 콘택홀(C)을 형성한다.
이어서 도 5b에 보이는 바와 같이, 상기 콘택홀(C) 형성이 완료된 전체 구조 상에 전도막을 형성하여 상기 콘택홀(C)을 매립하고, 상기 층간절연막(21) 표면이 노출될 때까지 화학기계적 연마(chemical mechanical polishing) 또는 전면식각으로 상기 전도막을 제거하여 상기 콘택홀(C) 내에 하부전극(22)을 형성한다. 상기 하부전극(22)을 이루는 전도막은 단차 피복(step coverage) 특성이 양호하고 저항이 낮으며 확산장벽 특성이 우수한 TiN으로 형성하는 것이 바람직하다.
다음으로 도 5c에 보이는 바와 같이, 상기 하부전극(22) 및 상기 층간절연막(21) 상에 100 Å 내지 200 Å 두께의 알루미늄막(23A)을 형성한다.
이어서 도 5d에 보이는 바와 같이, 상기 알루미늄막(23A)을 산화시켜 다수의 미세 공(P)을 갖는 다공성 Al2O3막(23B)을 형성한다. 이때, 양극산화(anodizing) 공정으로 상기 알루미늄막(23A)을 산화시켜 상기 다공성 Al2O3막(23B)을 형성하는 것이 바람직하다. 즉, 도 6a에 보이는 바와 같이 양극산화 장치(30)에 산성 전해질 용액(31)을 마련하고 상기 알루미늄막(23A) 형성이 완료된 반도체 기판(20)을 상기 전해질 용액(31)에 담근다. 상기 알루미늄막(23A)에 마주보는 전극(32)을 전해질 용액(31) 내에 둔다. 상기 전극(32)은 백금 또는 탄소로 이루어진다. 도 6b에 보이는 바와 같이 알루미늄막(23A)을 양극에 연결하고 상기 전극(32)을 음극에 연결하여 직류를 공급하여 산화시킴으로써 상기 다공성 Al2O3막(23B)을 형성한다. 본 발명의 실시예에서 상기 전해질 용액(31)은 옥살산, 인산 또는 황산을 이용한다. 전해질 용액(31)의 종류에 따라 다공성 Al2O3막(23B) 내에 형성되는 미세 공의 크기가 달라진다. 즉, 황산, 옥살산, 인산 중 인산을 사용하는 경우 미세 공의 크기가 가장 크며, 황산을 사용하는 경우 미세 공의 지름이 가장 작다. 전해질 용액(31)의 온도에 따라서도 미세 공의 크기가 달라질 수 있다. 온도 0℃ 황산의 경우 지름이 약 10 ㎚인 미세 공을 얻을 수 있다.
다음으로 도 5e에 보이는 바와 같이, 상기 다공성 Al2O3막(23B) 상에 약 1000 Å 두께의 상전이막(24)을 형성하여 상기 미세 공(P) 내에 제한된 상전이 영역(TA)을 형성한다. 상기 상전이막(24)은 게르마늄 안티몬 텔룰라이드(Ge-Sb-Te) 화합물로 형성하는 것이 바람직하다. 상기 미세 공(P) 내에 상기 상전이막(24)이 양호하게 채워지도록 400 ℃ 내지 600 ℃ 온도에서 10분 내지 15분 동안 리플로우(reflow) 공정을 추가로 실시하는 것이 바람직하다.
다음으로 도 5f에 보이는 바와 같이, 상기 상전이막(24) 상에 접착막(25)을 형성하고, 상기 접착막(25) 상에 상부전극(26)을 형성한다. 상기 접착막(25)은 약1000 Å 두께의 TiN 막으로 형성하는 것이 바람직하다. 상기 상전이막(24) 및 상기 상부전극(26)을 이루는 물질에 따라 상기 접착막(25)의 형성은 생략될 수 있다.
상기와 같이 이루어지는 본 발명은 다공성 유전막의 미세 공 내에 상전이 영역을 형성함으로써 상전이 영역의 면적을 극소화시킬 수 있다. 면적이 감소된 상전이 영역에서는 저항이 증가됨에 따라 수십 ㎂의 작은 프로그래밍 전류에 의해서도 데이터의 읽기 쓰기 등이 가능해진다. 아울러, 상전이 영역의 면적 감소에 따라 결정화 시간을 수십 ㎱ 정도로 단축시킬 수 있다.

Claims (29)

  1. 하부전극;
    상기 하부전극 상에 형성되며 그 내부에 다수의 미세 공들을 구비하는 다공성 유전막;
    상기 다공성 유전막 상에 형성되어 상기 다수의 미세 공들을 채우되, 상기 다수의 미세 공들 내에 제공된 제한된 상전이 영역들을 구비하는 상전이막; 및
    상기 상전이막 상에 형성되는 상부전극을 포함하되, 상기 상전이막은 상기 다수의 미세 공들을 통하여 상기 하부전극과 접촉되고, 상기 제한된 상전이 영역들은 서로 이격된 배열을 갖는 것을 특징으로 하는 상전이 메모리 소자.
  2. 제 1 항에 있어서,
    상기 다공성 유전막은 Al2O3로 이루어지는 것을 특징으로 하는 상전이 메모리 소자.
  3. 제 1 항에 있어서,
    상기 상전이막은 게르마늄 안티몬 텔룰라이드 화합물로 이루어지는 것을 특징으로 하는 상전이 메모리 소자.
  4. 제 1 항에 있어서,
    상기 하부전극은 원통 형상으로 이루어지는 것을 특징으로 하는 상전이 메모리 소자.
  5. 제 3 항에 있어서,
    상기 하부전극은 TiN으로 이루어지는 것을 특징으로 하는 상전이 메모리 소자.
  6. 제 1 항에 있어서,
    상기 상부전극의 단면적은 상기 하부전극의 단면적 보다 큰 것을 특징으로 하는 상전이 메모리 소자.
  7. 제 1 항에 있어서,
    상기 상전이막과 상기 상부전극 사이에 접착막을 더 포함하는 것을 특징으로 하는 상전이 메모리 소자.
  8. 제 7 항에 있어서,
    상기 접착막은 TiN으로 이루어지는 것을 특징으로 하는 상전이 메모리 소자.
  9. 반도체 기판;
    상기 반도체 기판을 덮는 층간절연막;
    상기 층간절연막을 통하는 콘택홀 내에 형성되어 상기 반도체 기판과 연결되는 하부전극;
    상기 하부전극 상에 형성되며 그 내부에 다수의 미세 공들을 포함하는 다공성 유전막;
    상기 다공성 유전막 상에 형성되어 상기 미세 공들을 채우되, 상기 다수의 미세 공들 내에 제공된 제한된 상전이 영역들을 구비하는 상전이막; 및
    상기 상전이막 상에 형성되는 상부전극을 포함하되, 상기 상전이막은 상기 다수의 미세 공들을 통하여 상기 하부전극과 접촉되고, 상기 제한된 상전이 영역들은 서로 이격된 배열을 갖는 것을 특징으로 하는 상전이 메모리 소자.
  10. 제 9 항에 있어서,
    상기 다공성 유전막은 Al2O3로 이루어지는 것을 특징으로 하는 상전이 메모리 소자.
  11. 제 9 항에 있어서,
    상기 상전이막은 게르마늄 안티몬 텔룰라이드 화합물로 이루어지는 것을 특징으로 하는 상전이 메모리 소자.
  12. 제 9 항에 있어서,
    상기 상부전극의 단면적은 상기 하부전극의 단면적 보다 큰 것을 특징으로 하는 상전이 메모리 소자.
  13. 제 9 항에 있어서,
    상기 하부전극은 TiN으로 이루어지는 것을 특징으로 하는 상전이 메모리 소자.
  14. 제 9 항에 있어서,
    상기 상전이막과 상기 상부전극 사이에 접착막을 더 포함하는 것을 특징으로 하는 상전이 메모리 소자.
  15. 제 14 항에 있어서,
    상기 접착막은 TiN으로 이루어지는 것을 특징으로 하는 상전이 메모리 소자.
  16. 반도체 기판 상에 하부전극을 형성하는 단계;
    상기 하부전극 상에 다수의 미세 공들을 구비하는 다공성 유전막을 형성하되, 상기 다수의 미세 공들에 의하여 상기 하부전극이 노출되는 단계;
    상기 다공성 유전막 상에 상기 다수의 미세 공들을 채우는 상전이막을 형성하되, 상기 다수의 미세 공들 내에 제한된 상전이 영역들이 제공되고, 상기 제한된 상전이 영역들은 서로 이격된 배열을 갖도록 하는 단계; 및
    상기 상전이막 상에 상부전극을 형성하는 단계를 포함하는 상전이 메모리 소자 제조 방법.
  17. 제 16 항에 있어서,
    상기 다공성 유전막을 형성하는 단계는,
    상기 하부전극 및 상기 하부전극 주변의 상기 기판 상에 알루미늄막을 형성하는 단계; 및
    상기 알루미늄막을 산화시켜 Al2O3로 이루어지는 상기 다공성 유전막을 형성하는 단계를 포함하는 것을 특징으로 하는 상전이 메모리 소자 제조 방법.
  18. 제 17 항에 있어서,
    양극 산화를 실시하여 상기 Al2O3를 형성하는 것을 특징으로 하는 상전이 메모리 소자 제조 방법.
  19. 제 18 항에 있어서,
    상기 양극 산화는 산성 전해질 용액을 이용하여 실시하는 것을 특징으로 하는 상전이 메모리 소자 제조 방법.
  20. 제 19 항에 있어서,
    상기 산성 전해질 용액은 옥살산, 인산 및 황산으로 이루어진 그룹에서 선택된 어느 하나인 것을 특징으로 하는 상전이 메모리 소자 제조 방법.
  21. 제 16 항에 있어서,
    상기 상전이막을 게르마늄 안티몬 텔룰라이드 화합물로 형성하는 것을 특징으로 하는 상전이 메모리 소자 제조 방법.
  22. 제 21 항에 있어서,
    상기 상전이막을 형성하는 단계 후,
    상기 상전이막을 리플로우 하는 단계를 더 포함하는 것을 특징으로 하는 상전이 메모리 소자 제조 방법.
  23. 제 22 항에 있어서,
    상기 리플로우는 400 ℃ 내지 600 ℃ 온도에서 실시하는 것을 특징으로 하는 상전이 메모리 소자 제조 방법.
  24. 제 23 항에 있어서,
    상기 리플로우는 10분 내지 15분 동안실시하는 것을 특징으로 하는 상전이 메모리 소자 제조 방법.
  25. 제 16 항에 있어서,
    상기 하부전극을 형성하는 단계는
    상기 반도체 기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 선택적으로 식각하여 상기 반도체 기판 표면을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀 형성이 완료된 상기 반도체 기판 상에 전도막을 형성하여 상기 콘택홀 내부를 채우는 단계; 및
    상기 층간절연막 표면이 노출될 때까지 상기 전도막을 제거하는 단계를 포함하는 것을 특징으로 하는 상전이 메모리 소자 제조 방법.
  26. 제 16항에 있어서,
    상기 상부전극의 단면적을 상기 하부전극의 단면적 보다 크게 형성하는 것을 특징으로 하는 상전이 메모리 소자 제조 방법.
  27. 제 16 항에 있어서,
    상기 하부전극을 TiN으로 형성하는 것을 특징으로 하는 상전이 메모리 소자 제조 방법.
  28. 제 16 항에 있어서,
    상기 상전이막 상에 접착막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상전이 메모리 소자 제조 방법.
  29. 제 28 항에 있어서,
    상기 접착막을 TiN으로 형성하는 것을 특징으로 하는 상전이 메모리 소자 제조 방법.
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