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KR100968448B1 - 상변화 메모리 소자 및 그 제조 방법 - Google Patents

상변화 메모리 소자 및 그 제조 방법 Download PDF

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KR100968448B1 KR1020070138245A KR20070138245A KR100968448B1 KR 100968448 B1 KR100968448 B1 KR 100968448B1 KR 1020070138245 A KR1020070138245 A KR 1020070138245A KR 20070138245 A KR20070138245 A KR 20070138245A KR 100968448 B1 KR100968448 B1 KR 100968448B1
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Abstract

상변화 메모리 소자에서 하부전극 콘택과 상하부 접촉 물질층과의 접촉 저항을 개선하기 위한 상변화 메모리 소자 및 그 제조 방법을 제시한다.
본 발명의 상변화 메모리 소자 제조 방법은 하부구조가 형성된 반도체 기판 상에 층간 절연막을 형성하고, 하부전극 콘택 형성 예정 영역의 층간 절연막을 패터닝하여 콘택홀을 형성하는 단계, 콘택홀 내에 제 1 도전층 및 제 2 도전층을 순차적으로 형성하는 단계, 층간 절연막이 노출되도록 평탄화하는 단계 및 제 1 도전층 표면을 절연층으로 변화시키는 단계를 포함하여, 하부전극 콘택과 스위칭 소자와의 접촉 면적은 넓게 유지하면서, 하부전극 콘택과 상변화 물질층과의 접촉 면적을 최소화하여 리셋 전류를 감소시킬 수 있다.
PRAM, BEC, 접촉 면적

Description

상변화 메모리 소자 및 그 제조 방법{Phase-Change Memory Device and Fabrication Method Thereof}
본 발명은 상변화 메모리 소자에 관한 것으로, 보다 구체적으로는 상변화 메모리 소자에서 하부전극 콘택과 상하부 접촉 물질층과의 접촉 저항을 개선하기 위한 상변화 메모리 소자 및 그 제조 방법에 관한 것이다.
DRAM은 비용이 저렴하고 임의 접근이 가능한 이점이 있는 반면, 휘발성 메모리라는 단점이 있고, 캐쉬 메모리 등으로 사용되는 SRAM은 임의 접근이 가능하고 속도가 빠른 장점이 있으나, 휘발성일 뿐 아니라 사이즈가 커서 비용이 높다는 한계가 있다. 아울러, 플래쉬 메모리는 비휘발성 메모리이고, 비용이나 소비 전력 등에서 유리한 반면 동작 속도가 느린 단점이 있다.
이러한 메모리 소자들의 단점을 극복하기 위해 개발된 메모리 소자로 상변화 메모리(Phase-change Random Access Memory; PRAM) 소자를 들 수 있다. PRAM 소자 비정질 상태에서는 높은 저항을, 결정질 상태에서는 낮은 저항을 갖는 상변화 물질의 상변화에 의해 정보를 기록하고 독출하는 메모리 소자로서, 플래쉬 메모리에 비해 빠른 동작 속도 및 높은 집적도를 갖는 장점이 있다.
상변화 물질은 온도에 따라 결정 상태 및 비정질 상태의 서로 다른 상태를 갖는 물질로, 결정 상태에서는 비정질 상태에 비해 낮은 저항치를 나타내며 질서 정연한 규칙적인 원자 배열을 지니고 있다. 상변화 물질의 대표적인 예로 칼코제나이드(Chalcogenide; GST)계 물질을 들 수 있으며, 이는 게르마늄(Ge), 안티몬(Sb), 텔루리움(Te)으로 이루어진 화합물이다.
PRAM 소자에서 하부전극을 통해 전류를 인가하면 이에 의해 발생한 줄열(Joule Heat)에 의해 상변화 물질층의 온도가 변화되며, 인가되는 전류를 적절히 변화시켜 상변화 물질층의 결정 구조를 결정 상태 또는 비정질 상태로 변화시킬 수 있다. 즉, 줄열에 의해 저항이 낮은 결정질(crystalline) 상태(세트(SET) 상태)와 저항이 높은 비정질(amorphous) 상태(리셋(RESET) 상태) 사이에서 상변화가 일어난다. 그리고, 쓰기 및 읽기 모드에서 상변화막을 통하여 흐르는 전류를 감지하여 상변화 기억 셀에 저장된 정보가 세트 상태의 데이터(0)인지 또는 리셋 상태의 데이터(1)인지 판별한다.
따라서, PRAM 소자에서는 상변화 물질을 가열시키는 히터로 작용하는 하부전극 콘택의 구조가 매우 중요하며, PRAM의 셋/리셋 과정 중 리셋 과정에서 발생하는 전류량은 소자의 수명(lifetime), 센싱 마진(sensing margin) 및 소자의 축소율(shrinkage)을 좌우한다.
도 1은 일반적인 상변화 메모리 소자의 단면도이다.
도시한 것과 같이, 반도체 기판(101) 상에 제 1 층간 절연막(103)을 형성하고, 스위칭 소자 형성 예정 영역의 제 1 층간 절연막(103)을 패터닝한 후, PN 다이 오드 등과 같은 스위칭 소자(105)를 형성한다. 그리고, 전체 구조 상에 제 2 층간 절연막(107)을 형성하고 콘택홀을 형성한 다음, 콘택홀 내를 도전층으로 매립하여 하부전극 콘택(Bottom Electrode Contact; BEC)(109)를 형성한다. 이어서, 전체 구조 상에 상변화 물질층(111)을 형성한다.
PRAM 소자에서 BEC(109)는 하부의 스위칭 소자(105)와 접촉 저항이 작아야 우수한 전기적 특성을 얻을 수 있다. 반면, BEC(109) 상부의 상변화 물질층(111)은 결정질 또는 비정질로 변하는 부피가 최소화되어야 소자 동작을 극대화시킬 수 있고, 따라서 상변화 물질층(111)과 BEC(109)와의 접촉 저항이 높아야 리셋 전류를 감소시킬 수 있다.
그런데, 현재의 PRAM 소자에서 상변화 물질층(111)의 히터로 작용하는 BEC(109)는 상부 및 하부의 구경이 동일한 기둥 형태로 이루어져 있기 때문에, 리셋 전류가 증가하는 등 소자의 전기적 특성이 열화되는 문제가 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 하부전극 콘택의 상부 및 하부 구경을 독립적으로 제어할 수 있는 상변화 메모리 소자 및 그 제조 방법을 제공하는 데 그 기술적 과제가 있다.
본 발명의 다른 기술적 과제는 상변화 메모리 소자에서 하부전극 콘택과 스위칭 소자와의 접촉 저항은 낮추고, 하부전극 콘택과 상변화 물질층과의 접촉 저항은 크게 하여, 소자의 동작 특성을 향상시킬 수 있는 상변화 메모리 소자 및 그 제조 방법을 제공하는 데 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법은 하부구조가 형성된 반도체 기판 상에 층간 절연막을 형성하고, 하부전극 콘택 형성 예정 영역의 상기 층간 절연막을 패터닝하여 콘택홀을 형성하는 단계; 상기 콘택홀 내에 제 1 도전층 및 제 2 도전층을 순차적으로 형성하는 단계; 상기 층간 절연막이 노출되도록 평탄화하는 단계; 및 상기 제 1 도전층 표면을 절연층으로 변화시키는 단계;를 포함한다.
또한, 본 발명의 일 실시예에 의한 상변화 메모리 소자는 반도체 기판; 상기 반도체 기판 상에 형성되는 스위칭 소자; 상기 스위칭 소자와 접촉되는 하부전극 콘택; 및 상기 하부전극 콘택과 접촉되는 상변화 물질층으로 이루어지며, 상기 하부전극 콘택은, 상기 상변화 물질층과의 접촉면 일부에 형성되는 절연층을 포함한 다.
본 발명에 의하면, 하부전극 콘택과 스위칭 소자와의 접촉 면적은 넓게 유지하면서, 하부전극 콘택과 상변화 물질층과의 접촉 면적을 최소화하여 리셋 전류를 감소시킬 수 있다.
이에 따라, 낮은 구동 전류를 인가하면서 소자의 동작 전류를 최대화하여 고집적화를 실현하면서도, 소자가 안정적으로 동작할 수 있는 이점이 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체적으로 설명한다.
도 2a 내지 2f는 본 발명의 바람직한 실시예에 의한 상변화 메모리 소자 제조 방법을 순차적으로 설명하기 위한 소자의 단면도이다.
먼저, 도 2a에 도시한 것과 같이, 반도체 기판(201) 상에 제 1 층간 절연막(203)을 형성하고, 스위칭 소자 형성 예정 영역의 제 1 층간 절연막(203)을 패터닝하여 반도체 기판(201)을 노출시킨다. 이후, 선택적 에피택셜 성장(Selective Epitaxial Growth; SEG) 공정에 의해 PN 다이오드(도시하지 않음)를 형성하여 스위칭 소자(205)로서 사용한다.
그리고, 전체 구조 상에 제 2 층간 절연막(207)을 형성하고, 스위칭 소자(205)의 상부 표면이 노출되도록 BEC 형성 예정 영역의 제 2 층간 절연막(207)을 패터닝한다.
다음에, 도 2b에 도시한 것과 같이, 전체 구조 상에 제 1 도전층(209)을 형성하고, 도 2c에 도시한 것과 같이 콘택홀 내에 매립되도록 제 2 도전층(211)을 형성한다.
여기에서, 제 1 도전층(209)은 산화에 의해 절연물질로 변화되는 도전 물질을 이용하여 형성할 수 있으며, 예를 들어 티타늄(Ti), 탄탈륨(Ta)을 포함하는 그룹 중에서 선택된 도전 물질을 이용하여 형성할 수 있다. 또한, 제 2 도전층(211)은 콘택홀 내로의 매립 특성을 고려하여 질화 금속층으로 형성하며, 예를 들어 질화 티타늄(TiN), 질화 탄탈륨(TaN)을 포함하는 그룹 중에서 선택된 도전 물질을 이용하여 형성할 수 있다.
이어서, 도 2d에 도시한 것과 같이 제 2 층간 절연막(207)의 상부 표면을 노출되도록 평탄화 공정을 수행하여 제 2 도전층(211) 및 제 1 도전층(209)을 제거한다.
이와 같은 상태에서는 콘택 홀 내부에 제 1 및 제 2 도전층(209, 211)이 매립되어 BEC(213)가 형성되기 때문에, BEC(213)와 하부의 스위칭 소자(205) 및 후속 공정으로 형성될 상변화 물질층과의 접촉 면적이 동일하여, 리셋 전류를 최적화할 수 없다.
따라서, 본 발명에서는 BEC(213)와 상변화 물질층과의 계면 저항을 증대시키기 위해, 도 2e와 같이 BEC(213) 상부의 일부를 절연층(215)으로 변화시킨다. 이를 위해, 도 2d의 평탄화 공정 후 산화 공정에 의해 제 1 도전층(209) 상부를 산화시킨다. 이어서, 도 2f에 도시한 것과 같이 전체 구조 상에 상변화 물질층(217)을 형성한다.
여기에서, 산화 공정은 열산화 공정, 플라즈마 산화 공정 중 어느 하나를 수행할 수 있고, 산화 공정에 의해 질화 금속층으로 이루어진 제 2 도전층(211)은 산화되지 않는 반면, 티타늄 또는 탄탈륨으로 이루어진 제 1 도전층(209)이 산화되어 이산화 티타늄(Ti02) 또는 이산화 탄탈륨(TaO2)으로 변화되게 된다.
TiO2(TaO2)는 절연막으로, 상변화 물질층(217)에 대한 히터로 작용하는 영역은 제 2 도전층(211)으로 국한되며, 따라서 상변화시 결정질 또는 비정질로 변하는 부피를 최소화할 수 있다. 또한, BEC(213)와 상변화 물질층(217)과의 계면 저항이 증가하고 리셋 전류가 감소되게 된다.
한편, 산화 공정에 의해서는 제 1 도전층(209)의 상부 표면에만 산화가 일어나기 때문에, 스위칭 소자(205)와 BEC(213) 간에는 충분히 낮은 접촉 저항 특성을 얻을 수 있다.
본 발명의 바람직한 실시예에서, 산화 공정 후 상변화 물질층(217)을 형성하기 전 산화된 절연층(215) 표면을 소정 높이(예를 들어 5~10Å)만큼 제거하는 것도 가능하며, 이를 위해 아르곤(Ar)을 이용한 스퍼터링 공정을 수행할 수 있다.
이상에서 설명한 상변화 메모리 소자는 반도체 기판, 반도체 기판 상에 형성되는 스위칭 소자, 스위칭 소자와 접촉되는 하부전극 콘택 및 하부전극 콘택과 접촉되는 상변화 물질층으로 이루어지며, 하부전극 콘택은 상변화 물질층과의 접촉면 일부에 형성되는 절연층을 포함한다.
여기에서, 절연층은 하부전극 콘택의 상부 표면 둘레에 형성되고, 하부전극 콘택은, 절연층의 하부로부터 저부로 연장되어 스위칭 소자와 접촉되는 제 1 도전층과, 제 1 도전층 및 절연층 내부에 매립되는 제 2 도전층을 더 포함한다.
이상에서 설명한 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에서는 하부전극 콘택과 스위칭 소자와의 접촉 면적 및 하부전극 콘택과 상변화 물질층과의 접촉 면적을 개별적으로 제어할 수 있으며, 특히 상변화 물질층과의 계면 저항을 증가시켜 리셋 전류를 감소시킬 수 있다.
따라서, 본 발명에 의하면 상변화 메모리 소자의 크기를 증가시키지 않으면서도 낮은 전류 소모량으로 소자의 동작이 가능하여 휴대 전화, PDA, 모바일 PC 등의 휴대 기기 등에 적용할 수 있는 상변화 메모리 소자를 제조할 수 있다.
도 1은 일반적인 상변화 메모리 소자의 단면도,
도 2a 내지 2f는 본 발명의 바람직한 실시예에 의한 상변화 메모리 소자 제조 방법을 순차적으로 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
201 : 반도체 기판 203 : 제 1 층간 절연막
205 : 스위칭 소자 207 : 제 2 층간 절연막
209 : 제 1 도전층 211 : 제 2 도전층
213 : BEC 215 : 절연층
217 : 상변화 물질층

Claims (18)

  1. 하부구조가 형성된 반도체 기판 상에 층간 절연막을 형성하고, 하부전극 콘택 형성 예정 영역의 상기 층간 절연막을 패터닝하여 콘택홀을 형성하는 단계;
    상기 콘택홀 내에 제 1 도전층 및 제 2 도전층을 순차적으로 형성하는 단계;
    상기 층간 절연막이 노출되도록 평탄화하는 단계; 및
    상기 제 1 도전층 표면을 절연층으로 변화시키는 단계;
    를 포함하는 상변화 메모리 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 도전층은, 산화에 의해 절연물질로 변화되는 도전 물질을 이용하여 형성하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 도전층은, 티타늄(Ti) 및 탄탈륨(Ta)을 포함하는 그룹 중에서 선택된 도전 물질을 이용하여 형성하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 2 도전층은, 질화 금속층으로 형성하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  5. 제 1 항 또는 제 4 항에 있어서,
    상기 제 2 도전층은, 질화 티타늄(TiN) 및 질화 탄탈륨(TaN)을 포함하는 그룹 중에서 선택된 도전 물질을 이용하여 형성하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 1 도전층 표면을 절연층으로 변화시키는 단계는, 상기 제 1 도전층 상부를 산화시키는 단계인 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  7. 제 6 항에 있어서,
    상기 제1 도전층 상부를 산화시키는 단계는, 열산화 공정 또는 플라즈마 산화 공정을 실시하는 단계인 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  8. 제 1 항에 있어서,
    상기 제 1 도전층 표면을 절연층으로 변화시키는 단계 이후, 전체 구조 상부에 상변화 물질층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  9. 제 8 항에 있어서,
    상기 상변화 물질층을 형성하기 전, 상기 절연층을 지정된 높이만큼 제거하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  10. 제 9 항에 있어서,
    상기 절연층은, 아르곤(Ar)을 이용한 스퍼터링 공정으로 지정된 높이만큼 제거하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 절연층은, 5~10Å의 두께로 제거하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  12. 반도체 기판;
    상기 반도체 기판 상에 형성되는 스위칭 소자;
    상기 스위칭 소자와 접촉되는 하부전극 콘택; 및
    상기 하부전극 콘택과 접촉되는 상변화 물질층으로 이루어지며,
    상기 하부전극 콘택은, 상기 상변화 물질층과의 접촉면 일부에 형성되는 절연층; 및
    상기 절연층의 하부로부터 저부로 연장되어 상기 스위칭 소자와 접촉되며, 산화에 의해 절연물질로 변화되는 도전 물질로 이루어지는 제 1 도전층;을 포함하는 것을 특징으로 하는 상변화 메모리 소자.
  13. 제 12 항에 있어서,
    상기 절연층은 상기 하부전극 콘택의 상부 표면 둘레에 형성되고,
    상기 하부전극 콘택은, 상기 제 1 도전층 및 상기 절연층 내부에 매립되는 제 2 도전층을 더 포함하는 것을 특징으로 하는 상변화 메모리 소자.
  14. 삭제
  15. 제 13 항에 있어서,
    상기 제 1 도전층은, 티타늄(Ti) 및 탄탈륨(Ta)을 포함하는 그룹 중에서 선택된 도전 물질로 이루어지는 것을 특징으로 하는 상변화 메모리 소자.
  16. 제 13 항에 있어서,
    상기 제 2 도전층은, 질화 금속층으로 이루어지는 것을 특징으로 하는 상변화 메모리 소자.
  17. 제 13 항 또는 제 16 항에 있어서,
    상기 제 2 도전층은, 질화 티타늄(TiN) 및 질화 탄탈륨(TaN)을 포함하는 그룹 중에서 선택된 도전 물질로 이루어지는 것을 특징으로 하는 상변화 메모리 소 자.
  18. 제 13 항에 있어서,
    상기 절연층은, 상기 제 1 도전층 표면의 산화층인 것을 특징으로 하는 상변화 메모리 소자.
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