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KR100744273B1 - 상변화 메모리 소자 제조 방법 - Google Patents

상변화 메모리 소자 제조 방법 Download PDF

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Abstract

본 발명은 상변화 메모리 소자의 하부 전극을 다마신 및 듀얼 다마신 공정 기술에서 금속 배선 및 비아(Via) 형성을 위한 베리어 메탈을 이용하여 제조하기 위한 것으로, 이를 위한 본 발명은 반도체 기판상에 절연막을 패터닝하는 과정과, 패터닝된 절연막 상에 베리어 메탈 및 금속을 순차적으로 형성하는 과정과, 배리어 메탈 상부에 형성된 금속을 CMP(chemical mechanical polishing) 연마하여 절연막 상부의 베리어 메탈을 잔존시키면서 금속을 평탄화하고, 잔존시킨 베리어 메탈을 원하는 상변화 메모리 소자의 하부 전극으로 패터닝하는 과정과, 패터닝된 하부 전극 상부에 절연막을 증착하고, 증착된 절연막에 홀을 형성하며, 그 상부에 상변화 재료 및 상부 전극을 순차적으로 형성하여 패터닝하는 과정과, 상부 전극 상에 절연막을 증착하고, 상부의 금속 배선과 이를 하부 전극과 연결시키기 위해 비아를 형성하는 과정을 포함한다. 따라서, 추가적인 하부 전극 형성을 위한 증착이 필요 없으며, 또한 구리(Cu)와 구리 합금을 사용함에 따라 배선 저항을 감소시켜 안정화시킬 수 있어 반도체 소자의 특성을 향상시킬 수 있는 효과가 있다.
배리어 메탈, 금속, 상변화 메모리, 구리

Description

상변화 메모리 소자 제조 방법{METHOD FOR MANUFACTURING PHASE-CHANGE MEMORY ELEMENT}
도 1은 종래 상변화 메모리 소자를 개략적으로 도시한 단면도,
도 2a 내지 도 2f는 본 발명에 따른 상변화 메모리 소자 제조 방법을 도시한 공정 단면도.
본 발명은 상변화 메모리 소자 제조 방법에 관한 것으로, 보다 상세하게는 상변화 메모리 소자의 하부 전극을 금속 배선 및 비아(Via) 형성을 위한 베리어 메탈을 이용하여 제조할 수 있는 방법에 관한 것이다.
주지된 바와 같이, 상변화 메모리 소자란 특정 재료의 결정상(crystalline phase)과 비결정상(amorphous phase)의 전기적인 전도성 차이를 이용하여 정보를 저장하는 메모리 소자를 의미한다. 상변화 메모리 장치(device)는 어드레싱(addressing) 및 읽기/쓰기(read/write) 구동을 위한 트랜지스터(transistor) 소자 또는 다이오드(diode) 소자가 반도체 기판 상에 구비되고, 이러한 소자들과 전기적으로 상변화 영역이 연결되어 구성된다. 상변화에 따른 전도성 차이를 이용하여 정 보를 저장하므로, 상변화 영역을 포함하여 구성되는 상변화 메모리 소자(element) 부분에 실질적으로 데이터가 저장되게 된다.
상변화 메모리 장치의 동작을 살펴보면 트랜지스터 또는 다이오드를 통해 흐르는 전류가 상변화 영역을 전기적으로 가열하고, 이를 통해 상변화 물질의 구조가 결정상과 비결정상으로 가역적으로 변환되어 정보가 저장되고, 저장된 정보는 상변화 영역에 상대적으로 낮은 전류를 흘려 상변화 물질의 저항을 측정하여 판독된다.
상술한 바와 같은 상변화 메모리 소자의 개략적인 구조는 도 1에 도시된 바와 같다.
즉, 도 1을 참조하면, 하부 전극과 연결되는 비아(101) 상에 하부 전극(103)으로 사용하는 금속 질화막을 증착하고, 증착된 금속 질화막에 대하여 원하는 패터닝을 수행한다.
이후, 패터닝된 하부 전극(103) 상에 절연막(105)을 증착하고, 증착된 절연막(105)을 패터닝된 하부 전극(103)과 연결시키기 위한 홀(hole)을 형성한다.
다음으로, 칼코겐 화합물(chalcogenide) 등의 상변화 재료(107)와 상부 전극(109)을 홀이 형성된 절연막(105)상에 순차적으로 증착한다. 그 후 증착된 상부 전극(109) 상에 절연막(111)을 증착하고, 증착된 절연막(111)을 상부 전극(109)과 연결시키기 위한 홀(hole)을 형성한다.
마지막으로, 금속 배선(113)을 홀이 형성된 절연막(111)상에 증착하여 상변화 메모리 소자를 완성한다.
그러나, 상기와 같이 상변화 메모리 소자를 완성하기 위한 공정 과정은 매우 복잡할 뿐만 아니라, 특히 하부 전극을 증착하기 위해 필수적으로 금속 질화막을 증착해야 하는데, 현재와 같이 급격하게 발달된 반도체 공정 기술, 즉 다마신 및 듀얼 다마신 공정 기술을 고려할 때, 이 공정 기술에서 금속 배선 및 비아를 형성하기 위한 금속의 증착 및 도금하기 전에 증착하는 베리어 메탈을 이용하여 기존에서와 같이 하부 전극을 동일하게 형성할 수 있어 별도의 하부전극을 형성하기 위한 박막 증착 공정이 불필요함에 따라 새로운 공정 과정을 개발해야 할 필요성이 있었다.
이에, 본 발명은 상술한 바와 같은 필요성에 의해 안출된 것으로, 그 목적은 상변화 메모리 소자의 하부 전극을 다마신 및 듀얼 다마신 공정 기술에서 금속 배선 및 비아(Via) 형성을 위한 베리어 메탈을 이용하여 제조할 수 있는 상변화 메모리 소자 제조 방법을 제공함에 있다.
이러한 목적을 달성하기 위한 본 발명에서 상변화 메모리 소자 제조 방법은 반도체 기판상에 절연막을 패터닝하는 과정과, 패터닝된 절연막 상에 베리어 메탈 및 금속을 순차적으로 형성하는 과정과, 배리어 메탈 상부에 형성된 금속을 CMP(chemical mechanical polishing) 연마하여 절연막 상부의 베리어 메탈을 잔존시키면서 금속을 평탄화하고, 잔존시킨 베리어 메탈을 원하는 상변화 메모리 소자의 하부 전극으로 패터닝하는 과정과, 패터닝된 하부 전극 상부에 절연막을 증착하고, 증착된 절연막에 홀을 형성하며, 그 상부에 상변화 재료 및 상부 전극을 순차적으로 형성하여 패터닝하는 과정과, 상부 전극 상에 절연막을 증착하고, 상부의 금속 배선과 이를 하부 전극과 연결시키기 위해 비아를 형성하는 과정을 포함하는 것을 특징으로 한다.
이하, 본 발명의 실시예는 다수개가 존재할 수 있으며, 이하에서 첨부한 도면을 참조하여 바람직한 실시 예에 대하여 상세히 설명하기로 한다. 이 기술 분야의 숙련자라면 이 실시 예를 통해 본 발명의 목적, 특징 및 이점들을 잘 이해하게 될 것이다.
본 발명의 핵심 기술요지를 살펴보면, 반도체 기판 상에 절연막(201)을 증착하고, 도시되지 않은 감광막(Photo Resist, PR) 패턴을 형성하고, 금속 배선 또는 비아(via) 형성을 위해 PR 패턴을 마스크로 절연막(101)을 패터닝한다. 그 다음 패터닝된 절연막(101) 상에 베리어 메탈(203)을 증착하고, 증착된 베리어 메탈(203) 상부에 배선을 위한 금속(205)을 형성한다.
다음으로, CMP(chemical mechanical polishing) 공정에 의해 배리어 메탈(203) 상부에 형성된 금속(205)을 연마하여 평탄화한다. 이후, 포토 리소그라피(photo lithography) 공정과 식각 공정을 통하여 평탄화된 베리어 메탈(203)을 하부 전극으로 패터닝한다.
마지막으로, 하부 전극 상부에 절연막(207)을 증착하고, 하부전극과 상변화 재료(209)가 접촉을 할 수 있게 절연막(207)에 홀을 형성하고 상변화 재료(209)와 금속 질화물로 구성된 상부 전극(211)을 형성하여 패터닝하며, 상부 전극(211) 상에 절연막(213)을 증착하고, 상부의 금속 배선(217)과 이를 하부 전극과 연결시키기 위해 비아(215)를 형성할 수 있는 것으로, 이러한 기술적 작용을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.
도 2a 내지 도 2f는 본 발명에 따른 상변화 메모리 소자 제조 방법을 도시한 공정 단면도이다.
먼저 도 2a에 도시한 바와 같이, 반도체 기판 상에 절연막(201)을 증착하고, 도시되지 않은 PR 패턴을 형성하고, 금속 배선 또는 비아(via) 형성을 위해 PR 패턴을 마스크로 절연막(101)을 패터닝한다.
그 다음 도 2b와 같이, 패터닝된 절연막(101) 상에 베리어 메탈(203)을 증착하고, 증착된 베리어 메탈(203) 상부에 배선을 위한 금속(205)을 형성한다. 여기서, 베리어 메탈(203)은 Ti와 Ta의 금속, 그리고 TiN과 TaN의 금속 질화물 중 어느 하나를 선택하여 증착하며, 금속(205)은 구리(Cu)와, 알루미늄(Al)과, 텅스텐(W) 중 어느 하나를 선택하여 형성할 수 있다.
다음으로, 도 2c에 도시된 바와 같이, CMP 공정에 의해 배리어 메탈(203) 상부에 형성된 금속(205)을 연마하여 절연막(201) 상부의 베리어 메탈(203)을 잔존시키면서 평탄화한다.
이후, 도 2d와 같이, 포토 리소그라피 공정과 식각 공정(공지된 기술이므로 세부 설명을 생략함)을 통하여 평탄화된 베리어 메탈(203)을 원하는 상변화 메모리 소자의 하부 전극으로 패터닝한다.
다음으로, 도 2e에 도시된 바와 같이, 패터닝된 하부 전극 상부에 절연막(207)을 증착하고, 하부전극과 상변화 재료(209)가 접촉을 할 수 있게 절연막(207)에 홀을 형성하고 상변화 재료(209)와 금속 질화물로 구성된 상부 전극(211)을 형성하여 패터닝한다.
마지막으로, 도 2f와 같이, 상부 전극(211) 상에 절연막(213)을 증착하고, 상부의 금속 배선(217)과 이를 하부 전극과 연결시키기 위해 비아(215)를 형성한다.
따라서, 상변화 메모리 소자의 하부 전극을 다마신 및 듀얼 다마신 공정 기술에서 금속 배선 및 비아(Via) 형성을 위한 베리어 메탈을 이용하여 제조함으로써, 추가적인 하부 전극 형성을 위한 증착이 필요 없으며, 또한 구리(Cu)와 구리 합금을 사용함에 따라 배선 저항을 감소시켜 안정화시킬 수 있어 반도체 소자의 특성을 향상시킬 수 있다.
또한, 본 발명의 사상 및 특허청구범위 내에서 권리로서 개시하고 있으므로, 본원 발명은 일반적인 원리들을 이용한 임의의 변형, 이용 및/또는 개작을 포함할 수도 있으며, 본 명세서의 설명으로부터 벗어나는 사항으로서 본 발명이 속하는 업계에서 공지 또는 관습적 실시의 범위에 해당하고 또한 첨부된 특허청구범위의 제한 범위 내에 포함되는 모든 사항을 포함한다.
상기에서 설명한 바와 같이, 본 발명은 상변화 메모리 소자의 하부 전극을 다마신 및 듀얼 다마신 공정 기술에서 금속 배선 및 비아(Via) 형성을 위한 베리어 메탈을 이용하여 제조함으로써, 추가적인 하부 전극 형성을 위한 증착이 필요 없으며, 또한 구리(Cu)와 구리 합금을 사용함에 따라 배선 저항을 감소시켜 안정화시킬 수 있어 반도체 소자의 특성을 향상시킬 수 있는 효과가 있다.

Claims (4)

  1. 반도체 소자에서 상변화 메모리 소자 제조 방법으로서,
    반도체 기판상에 절연막을 패터닝하는 과정과,
    상기 패터닝된 절연막 상에 베리어 메탈 및 금속을 순차적으로 형성하는 과정과,
    상기 배리어 메탈 상부에 형성된 금속을 CMP(chemical mechanical polishing) 연마하여 절연막 상부의 베리어 메탈을 잔존시키면서 금속을 평탄화하고, 상기 잔존시킨 베리어 메탈을 원하는 상변화 메모리 소자의 하부 전극으로 패터닝하는 과정과,
    상기 패터닝된 하부 전극 상부에 절연막을 증착하고, 상기 증착된 절연막에 홀을 형성하며, 그 상부에 상변화 재료 및 상부 전극을 순차적으로 형성하여 패터닝하는 과정과,
    상기 상부 전극 상에 절연막을 증착하고, 상부의 금속 배선과 이를 하부 전극과 연결시키기 위해 비아를 형성하는 과정
    을 포함하는 상변화 메모리 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 베리어 메탈은, Ti와 Ta의 금속 중 어느 하나인 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  3. 제 1 항에 있어서,
    상기 베리어 메탈은, TiN과 TaN의 금속 질화물 중 어느 하나인 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
  4. 제 1 항에 있어서,
    상기 베리어 메탈 상에 형성된 금속은, 구리(Cu)와 알루미늄(Al)과 텅스텐(W) 중 어느 하나인 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
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