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KR100720519B1 - 반도체 소자 및 그 제조방법 - Google Patents

반도체 소자 및 그 제조방법 Download PDF

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KR100720519B1
KR100720519B1 KR1020050132011A KR20050132011A KR100720519B1 KR 100720519 B1 KR100720519 B1 KR 100720519B1 KR 1020050132011 A KR1020050132011 A KR 1020050132011A KR 20050132011 A KR20050132011 A KR 20050132011A KR 100720519 B1 KR100720519 B1 KR 100720519B1
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KR
South Korea
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metal
barrier metal
layer
metal layer
semiconductor device
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KR1020050132011A
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Inventor
박근수
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동부일렉트로닉스 주식회사
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Publication date
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Abstract

비아홀 내부에 절연층을 형성함으로써 고객이 원하는 부분에 프로그램으로 전압을 인가하는 경우 전류가 흐르게 되는 본 발명의 일 측면에 따른 반도체 소자는 반도체 기판 상에 형성되는 제1 메탈층; 상기 제1 메탈층 상에 형성되며, 그 내부에 비아홀이 형성되는 층간절연막; 상기 비아홀의 내부에 소정의 높이로 충진되며, 그 표면이 선택적으로 식각되어 있는 제2 메탈; 상기 비아홀의 내벽과 상기 제2 메탈 사이 및 상기 제1 메탈층과 상기 제2 메탈 사이에 형성되는 제1 베리어 메탈; 상기 제2 메탈 상에 소정 높이로 형성되며, 비결정 실리콘으로 형성되는 실리콘층; 상기 층간절연막 상에 형성되는 제2 베리어 메탈 패턴; 및 상기 제2 베리어 메탈 상에 형성되는 제3 메탈층 패턴; 을 포함한다.
금속배선, 메탈층, 비아홀

Description

반도체 소자 및 그 제조방법{Semiconductor Device and Method for Fabricating Semiconductor Device}
도 1a 내지 도 1g는 종래기술에 의한 반도체 소자의 제조방법을 도시한 단면도.
도 2a 내지 도 2i는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도.
<도면의 주요부분에 대한 부호의 설명>
22: 제1 메탈층 24: 층간절연막
26: 감광막 패턴 28: 비아홀
30: 제1 베리어 메탈층 32: 제2 메탈층
34: 실리콘층 36: 제2 베리어 메탈층
38: 제3 메탈층 패턴
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로서, 보다 구체적으로, 반도체 소자의 금속배선 형성에 관한 것이다.
일반적으로 반도체 소자에 전기적 신호를 인가하기 위하여 금속배선이 요구되며, 현재 고집적화된 반도체 소자를 제조하기 위해 2차 메탈 이상인 다층 메탈 구조를 갖는 금속배선 공정이 사용되고 있다. 이러한 종래의 금속배선 공정을 도 1a 내지 도 1g를 참조하여 구체적으로 설명한다.
도 1a 내지 도 1g는 종래의 반도체 소자의 제조방법을 도시한 단면도이다. 먼저, 도 1a에 도시된 바와 같이 반도체 기판 상에 형성된 반도체 소자(미도시)에 전기적 신호를 인가하기 위하여 제1 메탈층(2)을 형성한다. 제1 메탈층(2)이 형성된 반도체 기판 상에 층간절연막(4)을 형성하고, 형성된 층간절연막(4)에 기계 화학적 연마(Chemical Mechanical Polishing: CMP) 공정을 적용하여 층간절연막(2)을 평탄화 시킨다.
다음으로, 도 1b에 도시된 바와 같이 평탄화된 층간절연막(4) 상부에 감광막을 도포한 후 마스크를 사용하여 제1 감광막 패턴(6)을 형성하고, 도 1c에 도시된 바와 같이 제1 감광막 패턴(6)을 마스크로 하여 층간절연막(4)을 식각함으로써 비아홀(8)을 형성한 후, 제1 감광막 패턴(6)을 제거한다.
도 1d에 도시된 바와 같이 스퍼터링(Sputtering) 공정에 의해 베리어 메탈(Barrier Metal)(10)을 증착하고, 증착된 베리어 메탈(10) 상부에 제2 메탈층(12)을 도포한다.
도 1e에 도시된 바와 같이 베리어 메탈(10) 및 제2 메탈층(12)을 기계 화학적 연마(CMP) 또는 에치 백(Etch-back) 공정을 사용하여 비아홀(8) 내부에만 베리어 메탈(10a) 및 제2 메탈(12a)이 형성되도록 한다.
다음으로, 도 1f에 도시된 바와 같이 층간절연막(4a) 및 제2 메탈(12a) 상부에 스퍼터링 공정에 의해 제3 메탈층(14)을 형성하고, 제3 메탈층(14) 상부에 감광막을 도포한 후 패터닝하여 제2 감광막 패턴(16)을 형성한다.
도 1g에 도시된 바와 같이 제2 감광막 패턴(16)을 마스크로 하여 제3 메탈층(14)을 건식 식각(Dry Etching)하여 비아홀(8a) 상부에 제3 메탈층 패턴(14a)을 형성함으로써, 제1 메탈층(2)과 제3 메탈층 패턴(14a)이 비아홀(8a) 내부의 베리어 메탈(10a) 및 제2 메탈(12a)에 의해 전기적으로 접속되게 한다.
그러나 종래와 같이 형성된 반도체 소자의 금속배선은 사전에 정해진 디자인에 따라 형성되기 때문에, 파운더리(Foundry) 업체는 고객이 원하는 전압에서 동작하는 소자를 각각 형성하기 위해 FAB의 지속적인 증설이 필요하다는 문제점이 있다.
또한, 종래기술의 경우, 고전압에 유용한 반도체 소자의 금속배선을 형성하기 위해 메탈층을 다층구조로 형성하여야 하는데, 메탈층이 증가할수록 불량 발생 확률이 증가한다는 문제점도 있다.
본 발명은 상술한 문제점을 해결하기 위한 것으로서, 비아홀 내부에 절연층을 형성함으로써 고객이 원하는 부분에 프로그램으로 전압을 인가하는 경우 전류가 흐르게 되는 반도체 소자 및 반도체 소자의 제조방법을 제공하는 것을 그 기술적 과제로 한다.
상술한 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 소자는 반도체 기판 상에 형성되는 제1 메탈층; 상기 제1 메탈층 상에 형성되며, 그 내부에 비아홀이 형성되는 층간절연막; 상기 비아홀의 내부에 소정의 높이로 충진되며, 그 표면이 선택적으로 식각되어 있는 제2 메탈; 상기 비아홀의 내벽과 상기 제2 메탈 사이 및 상기 제1 메탈층과 상기 제2 메탈 사이에 형성되는 제1 베리어 메탈; 상기 제2 메탈 상에 소정 높이로 형성되며, 비결정 실리콘으로 형성되는 실리콘층; 상기 층간절연막 상에 형성되는 제2 베리어 메탈 패턴; 및 상기 제2 베리어 메탈 상에 형성되는 제3 메탈층 패턴; 을 포함하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 제2 메탈은 에치백 공정에 의해 그 표면의 중앙부분이 오목하게 식각되는 것을 특징으로 하고, 상기 실리콘층은 그 표면이 플랫한 것을 특징으로 한다.
또한, 상기 제2 베리어 메탈 패턴은 상기 비아홀을 커버하도록 형성되는 것을 특징으로 하고, 제1 베리어 메탈 및 제2 베리어 메탈은 티타늄으로 형성된다.
또한, 상기 반도체 소자에 전압을 인가하는 경우, 상기 제1 베리어 메탈과 상기 실리콘층 사이 및 상기 제2 베리어 메탈 패턴과 상기 실리콘층 사이에 실리사이드가 형성되는 것을 특징으로 한다.
상술한 목적을 달성하기 위한 본 발명의 다른 측면에 따른 반도체 소자의 제조방법은, 제1 메탈층 상에 형성된 층간절연막을 선택적으로 식각함으로써 비아홀을 형성하는 단계; 상기 비아홀을 포함하는 상기 층간절연막 상에 제1 베리어 메탈층 및 제2 메탈층을 순차적으로 형성한 후 평탄화하여 상기 제1 베리어 메탈 및 제 2 메탈을 상기 비아홀 내부에 충진시키는 단계; 상기 비아홀 내부의 상기 제1 베리어 메탈 및 제2 메탈을 소정높이까지 식각하되 동시에 상기 제2 메탈의 표면을 선택적으로 식각하는 단계; 상기 제1 베리어 메탈 및 제2 메탈 상에 소정 높이로 실리콘층을 형성하는 단계; 상기 비아홀을 포함하는 상기 층간절연막 상에 제2 베리어 메탈층을 형성하는 단계; 상기 제2 베리어 메탈층 상에 제3 메탈층을 형성하는 단계; 및 상기 제2 베리어 메탈층 및 제3 메탈층을 패터닝하여 제2 베리어 메탈 패턴 및 제3 메탈층 패턴을 형성하는 단계; 를 포함한다.
바람직한 실시예에 있어서, 상기 제2 메탈은 에치백 공정을 이용하여 그 표면의 중앙부분을 오목하게 식각하는 것을 특징으로 하고, 상기 실리콘층 형성단계에서 상기 실리콘층을 그 표면이 플랫해질 때까지 적층하는 것을 특징으로 한다.
또한, 상기 제2 베리어 메탈 패턴은 상기 비아홀을 커버하도록 형성하는 것을 특징으로 하고, 제1 베리어 메탈 및 제2 베리어 메탈은 티타늄으로 형성하는 것을 특징으로 한다.
또한, 상기 반도체 소자 제조방법은, 상기 제3 메탈층 형성단계 이전에 화학 기계적 연마공정을 이용하여 상기 제2 베리어 메탈층을 평탄화하는 단계를 더 포함하고, 전압을 인가하여 상기 제1 베리어 메탈과 상기 실리콘층 사이 및 상기 제2 베리어 메탈 패턴과 상기 실리콘층 사이에 실리사이드를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
이하, 첨부되는 도면을 참고하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
도 2a 내지 도 2i는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도이다.
먼저, 도 2a에 도시된 바와 같이 반도체 소자에 전기적 신호를 인가하기 위하여 반도체 기판(미도시) 상에 제1 메탈층(22)을 형성한다. 제1 메탈층(22)이 형성된 반도체 기판 상에 층간절연막(24)을 형성하고, 형성된 층간절연막(24)에 기계 화학적 연마(Chemical Mechanical Polishing: CMP) 공정을 적용하여 층간절연막(24)을 평탄화 시킨다.
도 2b에 도시된 바와 같이 평탄화된 층간절연막(24) 상부에 감광막을 도포한 후 마스크를 사용하여 감광막 패턴(26)을 형성하고, 도 2c에 도시된 바와 같이 감광막 패턴(26)을 마스크로 하여 층간절연막(24)을 식각하여 비아홀(28)을 형성한 후, 감광막 패턴(26)을 제거한다.
다음으로, 도 2d에 도시된 바와 같이 스퍼터링(Sputtering) 공정에 의해 제1 베리어 메탈층(30)을 증착하고, 증착된 제1 베리어 메탈층(30) 상부에 제2 메탈층(32)을 도포한다. 바람직한 실시예에 있어서 제1 베리어 메탈층(30)은 티타늄으로 구현되고, 제2 메탈층(32)은 텅스텐으로 구현된다.
도 2e에 도시된 바와 같이 제1 베리어 메탈층(30) 및 제2 메탈층(32)을 기계 화학적 연마(CMP) 또는 에치 백(Etch-back) 공정으로 평탄화함으로써 비아홀(28) 내부에 제1 베리어 메탈(30a) 및 제2 메탈(32a)을 충진시킨다.
도 2f에 도시된 바와 같이 제1 베리어 메탈(30a) 및 제2 메탈(32a)에 에치백(Etch-back) 공정을 수행하여 제1 베리어 메탈(30a) 및 제2 메탈(32a)을 소정의 높 이로 식각한다. 이때, 제2 메탈(32a) 표면의 중앙부분이 움푹 패인 형상을 갖도록 제2 메탈을 선택적으로 식각하는 것이 바람직하다.
다음으로, 도 2g에 도시된 바와 같이, 비아홀(28) 내부의 제1 베리어 메탈(30b) 및 제2 메탈(32b) 상에 실리콘층(34)을 형성한다. 이때, 실리콘층(34)은 비결정 실리콘(Amorphous Silicon)으로 형성하고, 실리콘층(34)의 높이는 층간절연막(24a)의 높이보다 낮게 형성한다. 바람직한 실시예에 있어서, 실리콘층(34)은 제2 메탈(32b)의 움푹 패인 형상을 커버할 수 있도록 충분한 두께로 형성함으로써, 실리콘층(34) 표면이 플랫해지도록 한다.
도 2h에 도시된 바와 같이, 비아홀(28)을 포함하는 층간절연막(24a) 상에 티타늄으로 형성된 제2 베리어 메탈층(36) 증착한 후, 기계 화학적 연마(CMP) 공정으로 평탄화함으로써 비아홀(28) 내부에 제2 베리어 메탈층(36)을 충진시킨다.
도 2i에 도시된 바와 같이, 제2 베리어 메탈층(36) 상에 스퍼터링 공정에 의해 제3 메탈층(미도시)을 형성한 후, 제2 베리어 메탈층(36) 및 제3 메탈층을 선택적으로 식각하여, 비아홀(28)을 커버하도록 층간절연막(24a) 상에 제2 베리어 메탈 패턴(36a) 및 제3 메탈층 패턴(38)을 형성함으로써 반도체 소자의 금속배선을 형성한다.
이후, 상술한 방법에 의해 제조된 반도체 소자에 원하는 전압을 인가하게 되면, 제1 베리어 메탈(32b)과 실리콘층(34) 사이 및 제2 베리어 메탈 패턴(36a)과 실리콘층(34) 사이에 실리사이드가 형성되어서 제1 메탈층(22)과 제3 메탈층 패턴(38)이 전기적으로 접속된다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 본 실시예에 있어서는, 제2 베리어 메탈 패턴(36a)이 비아홀(28)의 내부뿐만 아니라 층간절연막(24a)상에도 형성되는 것으로 기재하였지만, 변형된 실시예에 있어서는, 제2 베리어 메탈층(36)에 화학 기계적 연마공정을 적용하여 제2 베리어 메탈층(36)을 층간절연막(24a)과 동일한 높이로 평탄화함으로써 제2 베리어 메탈(36a)이 비아홀(28)의 내부에만 형성되도록 할 수 있다. 따라서, 제3 메탈층 패턴(38)이 층간절연막(24a)상에 직접 형성된다.
그러므로 이상에 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
상술한 바와 같이 본 발명에 따르면, 비아홀 내부에 비결정 실리콘으로 절연막을 형성함으로써 고객이 원하는 부분에 프로그램으로 원하는 전압을 인가하는 경우 전류가 흐르게 되므로, 고객이 필요로 하는 동작전압 별로 반도체 소자를 구현하거나, FAB을 증설할 필요도 없이 고객이 원하는 반도체 소자를 제공할 수 있다는 효과가 있다.
또한, 본 발명에 따르면, 절연막과 접촉하게 되는 메탈층의 표면을 선택적으 로 식각함으로써 절연막과 메탈층의 접하는 접촉면적을 넓혀 절연막과 메탈층의 접촉저항을 감소시킬 수 있다는 효과가 있다.

Claims (13)

  1. 반도체 기판 상에 형성되는 제1 메탈층;
    상기 제1 메탈층 상에 형성되며, 그 내부에 비아홀이 형성되는 층간절연막;
    상기 비아홀의 내부에 소정의 높이로 충진되며, 그 표면이 선택적으로 식각되어 있는 제2 메탈;
    상기 비아홀의 내벽과 상기 제2 메탈 사이 및 상기 제1 메탈층과 상기 제2 메탈 사이에 형성되는 제1 베리어 메탈;
    상기 제2 메탈 상에 소정 높이로 형성되며, 비결정 실리콘으로 형성되는 실리콘층;
    상기 층간절연막 상에 형성되는 제2 베리어 메탈 패턴; 및
    상기 제2 베리어 메탈 상에 형성되는 제3 메탈층 패턴;
    을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 제2 메탈은 에치백 공정에 의해 그 표면의 중앙부분이 오목하게 식각되는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서, 상기 실리콘층은 그 표면이 플랫한 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서, 상기 제2 베리어 메탈 패턴은 상기 비아홀을 커버하도록 형 성되는 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서, 제1 베리어 메탈 및 제2 베리어 메탈은 티타늄으로 형성되는 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서, 상기 반도체 소자에 전압을 인가하는 경우, 상기 제1 베리어 메탈과 상기 실리콘층 사이 및 상기 제2 베리어 메탈 패턴과 상기 실리콘층 사이에 실리사이드가 형성되는 것을 특징으로 하는 반도체 소자.
  7. 제1 메탈층 상에 형성된 층간절연막을 선택적으로 식각함으로써 비아홀을 형성하는 단계;
    상기 비아홀을 포함하는 상기 층간절연막 상에 제1 베리어 메탈층 및 제2 메탈층을 순차적으로 형성한 후 평탄화하여 상기 제1 베리어 메탈 및 제2 메탈을 상기 비아홀 내부에 충진시키는 단계;
    상기 비아홀 내부의 상기 제1 베리어 메탈 및 제2 메탈을 소정높이까지 식각하되 동시에 상기 제2 메탈의 표면을 선택적으로 식각하는 단계;
    상기 제1 베리어 메탈 및 제2 메탈 상에 소정 높이로 실리콘층을 형성하는 단계;
    상기 비아홀을 포함하는 상기 층간절연막 상에 제2 베리어 메탈층을 형성하는 단계;
    상기 제2 베리어 메탈층 상에 제3 메탈층을 형성하는 단계; 및
    상기 제2 베리어 메탈층 및 제3 메탈층을 패터닝하여 제2 베리어 메탈 패턴 및 제3 메탈층 패턴을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제7항에 있어서, 상기 제2 메탈은 에치백 공정을 이용하여 그 표면의 중앙부분을 오목하게 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제7항에 있어서, 상기 실리콘층 형성단계에서, 상기 실리콘층을 그 표면이 플랫해질 때까지 적층하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제7항에 있어서, 상기 제2 베리어 메탈 패턴은 상기 비아홀을 커버하도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제7항에 있어서, 제1 베리어 메탈 및 제2 베리어 메탈은 티타늄으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제7항에 있어서, 상기 제3 메탈층 형성단계 이전에, 화학 기계적 연마공정을 이용하여 상기 제2 베리어 메탈층을 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제7항에 있어서, 전압을 인가하여 상기 제1 베리어 메탈과 상기 실리콘층 사이 및 상기 제2 베리어 메탈 패턴과 상기 실리콘층 사이에 실리사이드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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