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KR102357987B1 - 가변 저항 메모리 소자 및 이의 제조 방법 - Google Patents

가변 저항 메모리 소자 및 이의 제조 방법 Download PDF

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KR102357987B1
KR102357987B1 KR1020170089796A KR20170089796A KR102357987B1 KR 102357987 B1 KR102357987 B1 KR 102357987B1 KR 1020170089796 A KR1020170089796 A KR 1020170089796A KR 20170089796 A KR20170089796 A KR 20170089796A KR 102357987 B1 KR102357987 B1 KR 102357987B1
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박정훈
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Abstract

셀 영역 및 주변 영역을 갖는 기판, 상기 기판 상의 일 방향으로 연장되는 제 1 도전 라인들, 상기 제 1 도전 라인들과 교차하는 방향으로 연장되는 제 2 도전 라인들, 상기 제 1 도전 라인들 및 상기 제 2 도전 라인들의 교차점들에 배치되는 메모리 셀들, 및 상기 제 1 도전 라인들과 상기 메모리 셀들 사이에 배치되는 하부 전극들을 포함하는 가변 저항 메모리 소자를 제공하되, 상기 셀 영역은 상기 주변 영역과 접하는 경계 영역을 갖고, 상기 제 1 도전 라인들은 상기 경계 영역 상에서 상기 메모리 셀들과 전기적으로 절연될 수 있다.

Description

가변 저항 메모리 소자 및 이의 제조 방법{Variable resistance memory device and method of forming the same}
본 발명은 가변 저장 메모리 소자 및 이의 제조 방법에 관한 것이다.
반도체 소자들은 메모리 소자 및 논리 소자로 구분될 수 있다. 메모리 소자는 데이터를 저장하는 소자이다. 일반적으로, 반도체 메모리 장치는 크게 휘발성(volatile) 메모리 장치와, 비휘발성(nonvolatile) 메모리 장치로 구분될 수 있다. 휘발성 메모리 장치는 전원의 공급이 중단되면 저장된 데이터가 소멸하는 메모리 장치이고, 비휘발성 메모리 장치는 전원의 공급이 중단되더라도 저장된 데이터가 소멸되지 않는 메모리 장치이다.
최근에는 반도체 메모리 장치의 고성능화 및 저전력화 추세에 맞추어, FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory) 및 PRAM(Phase-Change Random Access Memory)과 같은 차세대 반도체 메모리 장치들이 개발되고 있다. 이러한 차세대 반도체 메모리 장치들을 구성하는 물질들은 전류 또는 전압에 따라, 그 저항값이 달라지며, 전류 또는 전압 공급이 중단되더라도 저항값을 그대로 유지하는 특성을 갖는다.
본 발명이 해결하고자 하는 과제는 신뢰성이 보다 개선된 가변 저항 메모리 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 전기적 특성이 향상된 가변 저항 메모리 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 가변 저항 메모리 소자는 셀 영역 및 주변 영역을 갖는 기판, 상기 기판 상의 일 방향으로 연장되는 제 1 도전 라인들, 상기 제 1 도전 라인들과 교차하는 방향으로 연장되는 제 2 도전 라인들, 상기 제 1 도전 라인들 및 상기 제 2 도전 라인들의 교차점들에 배치되는 메모리 셀들, 및 상기 제 1 도전 라인들과 상기 메모리 셀들 사이에 배치되는 하부 전극들을 포함할 수 있다. 상기 셀 영역은 상기 주변 영역과 접하는 경계 영역을 가질 수 있다. 상기 메모리 셀 각각은 상기 제 1 도전 라인과 상기 제 2 도전 라인 사이에서 직렬로 연결되는 스위칭 소자 및 가변 저항 구조체 중 적어도 하나를 포함할 수 있다. 상기 제 1 도전 라인들은 상기 경계 영역 상에서 상기 메모리 셀들과 전기적으로 절연될 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법은 셀 영역 및 주변 영역 갖는 기판을 제공하는 것, 상기 기판 상에 일 방향으로 연장되는 제 1 도전 라인들을 형성하는 것, 상기 제 1 도전 라인들 상에 하부 전극들을 형성하는 것, 상기 셀 영역에 메모리 셀들을 형성하는 것, 및 상기 제 1 도전 라인들과 교차하는 제 2 도전 라인들을 형성하는 것을 포함할 수 있다. 상기 셀 영역은 상기 주변 영역과 접하는 경계 영역을 가질 수 있다. 상기 메모리 셀들 각각은 상기 제 1 도전 라인 및 상기 제 2 도전 라인 사이에서 직렬로 연결되는 스위칭 소자 및 가변 저항 구조체 중 적어도 하나를 포함할 수 있다. 상기 메모리 셀들 중 상기 경계 영역 상에 형성되는 일부는 제 1 도전 라인들과 전기적으로 절연될 수 있다.
본 발명의 실시예들에 따르면, 트랜지스터들의 형성을 위한 주변 영역(PR)의 식각 공정 시 손상된 메모리 셀들이 워드 라인들과 전기적으로 단락될 수 있다. 이에 따라, 본 발명의 실시예들에 따라 제조된 가변 저항 메모리 소자는 셀 영역의 손상된 메모리 셀들에서 발생하는 누설 전류를 방지할 수 있다.
또한, 본 발명의 실시예들에 따라 제조된 가변 저항 메모리 소자는 층간 접착력 및 구조적 안정성이 향상될 수 있다.
도 1a 내지 도 8a는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 1b 내지 도 8b는 도 1a 내지 도 8a의 Ⅰ-Ⅰ'선을 따라 자른 단면도들이다.
도 1c 내지 도 8c는 도 1a 내지 도 8a의 Ⅱ-Ⅱ'선을 따라 자른 단면도들이다.
도 9a 내지 도 13a는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 9b 내지 도 13b는 도 9a 내지 도 13a의 Ⅰ-Ⅰ'선을 따라 자른 단면도들이다.
도 9c 내지 도 13c는 도 도 9a 내지 도 13a의 Ⅱ-Ⅱ'선을 따라 자른 단면도들이다.
도 14a 내지 도 19a는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 14b 내지 도 19b는 도 도 14a 내지 도 19a의 Ⅰ-Ⅰ'선을 따라 자른 단면도들이다.
도 14c 내지 도 19c는 도 14a 내지 도 19a의 Ⅱ-Ⅱ'선을 따라 자른 단면도들이다.
도 20a 및 도 21a는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 20b 및 도 21b는 도 20a 및 도 21a의 Ⅰ-Ⅰ'선을 따라 자른 단면도들이다.
도 20c 및 도 21c는 도 20a 및 도 21a의 Ⅱ-Ⅱ'선을 따라 자른 단면도들이다.
도면들 참조하여 본 발명의 개념에 따른 가변 저항 메모리 소자의 제조 방법을 설명한다.
도 1a 내지 도 8a는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 1b 내지 도 8b는 도 1a 내지 도 8a의 Ⅰ-Ⅰ'선을 따라 자른 단면도들이다. 도 1c 내지 도 8c는 도 1a 내지 도 8a의 Ⅱ-Ⅱ'선을 따라 자른 단면도들이다.
도 1a 내지 도 1c 를 참조하여, 기판(100)이 제공될 수 있다. 기판(100)은 셀 영역(CR) 및 주변 영역(PR)을 가질 수 있다. 기판(100)의 셀 영역(CR)에는 정보를 저장하는 메모리 셀들이 형성될 수 있고, 기판(100)의 주변 영역(PR)에는 반도체 메모리 소자들을 구동하는 트랜지스터들이 형성될 수 있다. 상기 메모리 셀들은 후술하는 스위칭 소자(SW) 및 가변 저항 구조체(140)를 포함할 수 있다. 셀 영역(CR)은 주변 영역(PR)과 접할 수 있다. 이때, 주변 영역(PR)과 접하는 셀 영역(CR)의 일부는 경계 영역(BR)으로 정의될 수 있다. 기판(100)은 단결정 반도체 물질을 포함할 수 있다. 예를 들어, 기판(100)은 Si 기판, SOI(silicon on insulator) 기판, Ge 기판, GOI(germanium on insulator) 기판, 또는 Si-Ge 기판일 수 있다.
기판(100) 상에 워드 라인들(WL) 및 제 1 층간 절연막(102)이 형성될 수 있다. 예를 들어, 기판(100) 상에 도전 물질(미도시)을 도포한 후, 패터닝 공정을 수행하여 워드 라인들(WL)이 형성될 수 있다. 기판(100) 상에 워드 라인들(WL)을 덮는 절연막(미도시)이 형성될 수 있다. 상기 절연막(미도시)에 평탄화 공정을 수행하여 제 1 층간 절연막(102)이 형성될 수 있다. 이때, 워드 라인들(WL)의 상면들이 노출될 수 있다. 이와는 다르게, 기판(100) 상에 트렌치들(미도시)을 갖는 제 1 층간 절연막(102)을 형성하고, 트렌치들(미도시) 내에 도전 물질을 채워 워드 라인들(WL)을 형성할 수 있다. 워드 라인들(WL)은 제 1 방향(D1)으로 연장하며 서로 평행할 수 있다. 제 1 층간 절연막(102)은 실리콘 질화물을 포함할 수 있다. 워드 라인들(WL)은 Cu, Al과 같은 금속 물질, 또는 TiN나 WN과 같은 도전성 금속 질화물을 포함할 수 있다.
도 2a 내지 도 2c를 참조하여, 제 1 절연막(104)이 제 1 층간 절연막(102) 상에 형성될 수 있다. 제 1 절연막(104)은 제 1 트렌치(T1)를 가질 수 있다. 제 1 트렌치(T1)는 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 연장할 수 있다. 제 1 트렌치(T1)는 워드 라인들(WL)의 일부분들 및 제 1 층간 절연막(102)의 일부분들을 노출시킬 수 있다. 제 1 절연막들(104)은 실리콘 질화물을 포함할 수 있다.
도 3a 내지 도 3c를 참조하여, 기판(100) 상에 도전막(106) 및 스페이서막(108)이 도포될 수 있다. 구체적으로, 도전막(106)이 제 1 트렌치(T1)에 의해 노출된 제 1 절연막(104)의 측벽들, 제 1 절연막(104)의 상면, 제 1 트렌치(T1)에 의해 노출된 워드 라인들(WL)의 일부 상면들, 및 제 1 트렌치(T1)에 의해 노출된 제 1 층간 절연막(102)의 상면을 컨포말(conformal)하게 덮도록 형성될 수 있다. 이후, 스페이서막(108)이 도전막(106)의 상면을 컨포말하게 덮도록 형성될 수 있다.
도전막(106)은 도전 물질을 포함할 수 있다. 예를 들어, 도전 물질은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO를 포함할 수 있다.
스페이서막(108)은 절연 물질을 포함할 수 있다. 예를 들어, 스페이서 패턴(109)은 실리콘 산화물을 포함할 수 있다. 또는, 스페이서막(108)은 도전 물질을 포함할 수 있다. 예를 들어, 스페이서막(108)은 폴리 실리콘을 포함할 수 있다. 이때, 스페이서막(108)은 제 1 층간 절연막(102), 및 제 1 절연막(104)과 식각 선택성을 가질 수 있다.
도 4a 내지 도 4c를 참조하여, 도전막(106)의 일부 및 스페이서막(108)의 일부가 제거될 수 있다. 구체적으로, 경계 영역(BR) 상의 도전막(106) 및 스페이서막(108)이 식각될 수 있다. 예를 들어, 기판(100) 상에 제 1 마스크(M1)가 형성될 수 있다. 제 1 마스크(M1)는 셀 영역(CR)을 덮되, 경계 영역(BR)을 노출시킬 수 있다. 제 1 마스크(M1)를 이용하여, 경계 영역(BR) 상의 도전막(106) 및 스페이서막(108)이 제거될 수 있다. 도전막(106) 및 스페이서막(108)이 제거되어, 경계 영역(BR) 상에서 제 1 트렌치(T1)의 바닥면이 노출될 수 있다. 즉, 워드 라인들(WL)의 상면들의 일부, 및 제 1 층간 절연막(102)의 상면들의 일부가 노출될 수 있다. 이때, 주변 영역(PR) 상의 도전막(106) 및 스페이서막(108)이 함께 제거될 수 있다. 이에 따라, 도전막(106) 및 스페이서막(108)은 셀 영역(CR) 상에 형성되고, 주변 영역(PR)과 인접한 경계 영역(BR) 상에서 제거될 수 있다.
도시된 바와는 다르게, 주변 영역(PR) 상의 도전막(106) 및 스페이서막(108)은 제거되지 않고, 잔여할 수 있다. 예를 들어, 제 1 마스크(M1)는 셀 영역(CR) 및 주변 영역(PR)을 덮되, 경계 영역(BR)을 노출시킬 수 있다.
도 5a 내지 도 5c를 참조하여, 제 1 마스크(M1)가 제거된 후, 제 1 트렌치(T1) 내에 제 2 절연 패턴(112)이 형성될 수 있다. 구체적으로, 절연막(미도시)이 셀 영역(CR) 상에서 제 1 트렌치(T1)의 잔부를 채우도록 스페이서막(108) 상에 형성될 수 있다. 절연막(미도시)은 경계 영역(BR) 및 주변 영역(PR) 상에서 제 1 트렌치(T1)를 채울 수 있다. 즉, 절연막(미도시)은 경계 영역(BR) 상에서 제 1 트렌치(T1)의 바닥면과 접할 수 있다. 이후, 제 1 절연막(104)의 상면이 노출되도록 도전막(106), 스페이서막(108), 및 절연막(미도시)에 평탄화 공정을 수행하여, 제 1 트렌치(T1) 내에 전극 패턴(107), 스페이서 패턴(109), 및 제 2 절연 패턴(112)이 차례로 형성될 수 있다. 전극 패턴(107), 및 스페이서 패턴(109)은 셀 영역(CR) 상에 형성되되, 경계 영역(BR) 상에는 형성되지 않을 수 있다. 제 2 절연 패턴(112)은 셀 영역(CR) 및 경계 영역(BR)에 모두 형성될 수 있다. 제 2 절연 패턴(112)은 경계 영역(BR) 상에서 제 1 트렌치(T1)의 바닥면과 접하여, 제 1 트렌치(T1)에 의해 노출된 워드 라인들(WL)의 상면들과 접할 수 있다. 이에 따라, 제 2 절연 패턴(112)은 워드 라인(WL)과 후술하는 메모리 셀들을 절연시킬 수 있다. 전극 패턴(107), 스페이서 패턴(109), 제 1 절연막(104) 및 제 2 절연 패턴(112)은 제 2 방향(D2)으로 연장될 수 있다.
제 2 절연 패턴(112)은 스페이서 패턴(109)과 식각 선택성을 갖는 절연 물질을 포함할 수 있다. 예를 들어, 제 2 절연 패턴(112)은 실리콘 질화물을 포함할 수 있다.
도 6a 내지 도 6c를 참조하여, 제 2 마스크 패턴들(M2)이 제 1 절연막(104) 및 제 2 절연 패턴(112) 상에 형성될 수 있다. 제 2 마스크 패턴들(M2)은 제 1 방향(D1)으로 연장하되, 서로 평행할 수 있다. 제 2 마스크 패턴들(M2)은 전극 패턴(107), 스페이서 패턴(109), 제 2 절연 패턴(112), 및 제 1 절연막(104)의 일부분을 노출할 수 있다. 제 2 마스크 패턴들(M2)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 폴리 실리콘을 포함할 수 있다.
도 7a 내지 도 7c를 참조하여, 제 2 마스크 패턴들(M2)을 식각 마스크로 사용하여, 전극 패턴(107), 스페이서 패턴(109), 제 2 절연 패턴(112), 및 제 1 절연막(104)을 패터닝할 수 있다. 이에 따라, 워드 라인들(WL) 사이의 제 1 층간 절연막(102)의 상면 상에 제 2 트렌치(T2)가 형성될 수 있다. 상기 패터닝 공정에 따라, 하부 전극들(BE), 스페이서들(120), 및 제 1 절연 패턴들(114)이 워드 라인들(WL) 상에 형성될 수 있다. 예를 들어, 전극 패턴(107)이 식각되어 하부 전극들(BE)이 형성되고, 스페이서 패턴(109)이 식각되어 스페이서들(120)이 형성되고, 및 제 1 절연막(104)이 식가되어 제 1 절연 패턴들(114)이 형성될 수 있다. 제 2 절연 패턴(112)은 패터닝 공정에 의해, 제 2 방향(D2)으로 분리된 복수 개의 패턴들로 형성될 수 있다. 제 2 방향(D2)으로 마주보는 제 2 절연 패턴들(112)의 측벽들은 제 2 트렌치(T2)에 의해 노출될 수 있다.
하부 전극들(BE)은 제 1 방향(D1) 및 제 2 방향(D2)으로 서로 이격될 수 있다. 제 2 방향(D2)으로 마주보는 하부 전극들(BE)의 측벽들은 제 2 트렌치(T2)에 의해 노출될 수 있다. 하부 전극들(BE) 각각은 바닥부, 제1 측벽부 및 제 2 측벽부를 포함할 수 있다. 바닥부는 제 1 트렌치(T1)의 바닥면에 배치되어, 워드 라인(WL)과 전기적으로 연결될 수 있다. 제 1 측벽부 및 제 2 측벽부는 워드 라인들(WL)과 스페이서(120) 사이에서 서로 물리적으로 연결될 수 있다 예를 들어, 제 1 측벽부 및 제 2 측벽부는 각각 바닥부의 양단에 연결될 수 있다. 제 1 측벽부 및 제 2 측벽부는 바닥부로부터 상방을 향하여 연장될 수 있다. 제 1 측벽부 및 제 2 측벽부는 후술되는 메모리 셀들에 각각 연결될 수 있다. 즉, 하부 전극들(BE)은 제 1 측벽부 및 제 2 측벽부를 통하여 인접한 메모리 셀들의 공통 전극 역할을 할 수 있다. 이와 달리, 도면에 도시하지 않았지만, 제 1 측벽부 및 제 2 측벽부는 서로 물리적으로 분리될 수 있다.
스페이서들(120)은 하부 전극들(BE)과 제 2 절연 패턴들(112)의 사이에 형성될 수 있다. 스페이서들(120)은 제 1 방향(D1) 및 제 2 방향(D2)으로 서로 이격될 수 있다. 제 2 방향(D2)으로 마주보는 스페이서들(120)의 측벽들은 제 2 트렌치(T2)에 의해 노출될 수 있다.
제 1 절연 패턴들(114)은 제 1 방향(D1) 및 제 2 방향(D2)으로 서로 이격될 수 있다. 예를 들어, 제 1 방향(D1)으로 배열된 제 1 절연 패턴들(114)은 제 2 절연 패턴(112), 스페이서(120) 및 하부 전극(BE)을 사이에 두고 서로 이격될 수 있다. 제 2 방향(D2)으로 배열된 제 1 절연 패턴들(114)은 제 2 트렌치(T2)를 사이에 두고 서로 이격될 수 있다. 제 2 방향(D2)으로 마주보는 제 2 절연 패턴들(112)의 측벽들은 제 2 트렌치(T2)에 의해 노출될 수 있다. 패터닝 공정이 끝난 후, 제 2 마스크 패턴(M2)은 제거될 수 있다.
도 8a 내지 도 8c를 참조하여, 하부 전극들(BE) 상에 메모리 셀들, 및 비트 라인들(BL)이 형성될 수 있다. 비트 라인들(BL)은 제 2 방향(D2)으로 연장될 수 있다. 메모리 셀들 각각은 워드 라인(WL) 및 비트 라인(BL) 사이에서 직렬로 연결되는 스위칭 소자(SW) 및 가변 저항 구조체(140) 중 적어도 하나를 포함할 수 있다. 이때, 경계 영역(BR) 상의 메모리 셀들은 제 2 절연 패턴들(112)만 포함하고, 스위칭 소자(SW)는 포함하지 않을 수 있다. 메모리 셀들은 주변 영역(PR) 상에는 형성되지 않을 수 있다. 이하, 메모리 셀들 및 비트 라인들(BL)을 형성하는 공정을 설명한다.
제 3 절연 패턴(130)이 제 2 트렌치(T2) 내에 형성될 수 있다. 제 3 절연 패턴(130)은 제 1 절연 패턴들(114) 및 제 2 절연 패턴들(112)과 동일한 절연 물질로 형성될 수 있다. 예를 들어, 제 3 절연 패턴(130)은 실리콘 질화물을 포함할 수 있다.
하부 전극들(BE)의 상부들 및 스페이서들(120)의 상부들이 차례로 식각될 수 있다. 이에 따라, 하부 전극들(BE)의 상면들 및 스페이서들(120)의 상면들이 제 1 내지 제 3 절연 패턴들(114, 112, 130)의 상면들로부터 리세스되어, 하부 전극들(BE) 및 스페이서들(120) 상에 제 1 내지 제 3 절연 패턴들(114, 112, 130)에 의해 둘러싸인 내부 공간들이 형성될 수 있다. 실시예들에 따르면, 상기 내부 공간들의 폭들을 넓히기 위한 식각 공정이 수행될 수도 있다.
스위칭 소자들(SW) 및 중간 전극들(ME)이 상기 내부 공간들 내에 차례로 형성될 수 있다. 스위칭 소자들(SW)은 상기 내부 공간들의 하부들을 채울 수 있다. 중간 전극들(ME)은 스위칭 소자들(SW)의 상면들 상에 형성되어, 상기 내부 공간들의 상부들을 채울 수 있다. 이때, 스위칭 소자들(SW)은 경계 영역(BR) 상에서 형성되지 않을 수 있다. 상세하게는, 스위칭 소자들(SW)이 형성되는 상기 내부 공간들은 하부 전극들(BE) 및 스페이서들(120)이 차례로 식각되어 형성되기 때문에, 하부 전극들(BE) 및 스페이서들(120)이 제거된 경계 영역(BR) 상에는 상기 내부 공간들 형성되지 않을 수 있다.
스위칭 소자들(SW)은 칼코게나이드(chalcogenide)계 원소인 Te 및 Se 중의 적어도 하나와, Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중에서 선택된 적어도 하나가 조합된 화합물로 형성될 수 있다. 스위칭 소자들(SW)은 열적 안정화 원소를 더 포함할 수 있다. 열적 안정화 원소는 C, N, 및 O 중 적어도 하나일 수 있다. 일 예로, 스위칭 소자들은 AsTe, AsSe, GeTe, SnTe, GeSe, SnTe, SnSe, ZnTe, AsTeSe, AsTeGe, AsSeGe, AsTeGeSe, AsSeGeSi, AsSeGeC, AsTeGeSi, AsTeGeS, AsTeGeSiIn, AsTeGeSiP, AsTeGeSiSbS, AsTeGeSiSbP, AsTeGeSeSb, AsTeGeSeSi, AsTeGeSiSeNS, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, 또는 GeAsBiSe을 포함할 수 있다. 스위칭 소자들(SW)은 금속 물질(예를 들어, 하부 전극(BE))보다 절연 물질(예를 들어, 제 2 절연 패턴(112))과 더 강한 접착력을 가질 수 있다.
중간 전극들(ME)이 스위칭 소자들(SW) 상에 형성될 수 있다. 중간 전극들(ME)은 스위칭 소자들(SW)에 의해 완전히 채워지지 않은 내부 공간들을 채워 형성될 수 있다. 중간 전극들(ME)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO와 같은 도전 물질을 포함할 수 있다.
제 2 층간 절연막(150)이 제 1 내지 제 3 절연 패턴(114, 112, 130) 상에 형성될 수 있다. 제 2 층간 절연막(150)은 셀 영역(CR) 상에 위치하는 홀들을 가질 수 있다. 상기 홀들은 중간 전극들(ME)의 상면들이 노출시킬 수 있다. 제 2 층간 절연막(150)은 실리콘 질화물과 같은 절연 물질을 포함할 수 있다.
가변 저항 구조체들(140) 및 상부 전극들(UE)이 홀들 내에 차례로 형성될 수 있다. 가변 저항 구조체들(140)는 상기 홀들의 하부들을 채울 수 있고, 상부 전극들(UE)은 가변 저항 구조체들(140)의 상면들 상에 형성되어, 상기 홀들의 상부들을 채울 수 있다. 이때, 가변 저항 구조체들(140) 및 상부 전극들(UE)은 경계 영역(BR)을 포함하는 셀 영역(CR) 상에 형성되되, 주변 영역(PR) 상에 형성되지 않을 수 있다. 예를 들어, 가변 저항 구조체들(140) 및 상부 전극들(UE)이 형성되는 상기 홀들은 주변 영역(PR) 상에 형성되지 않을 수 있다.
가변 저항 구조체(140)는 상변화 물질을 포함할 수 있다. 상변화 물질은 칼코게나이드(chalcogenide)계 원소인 Te 및 Se 중의 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, In, Ti, Ga, P, O 및 C 중에서 선택된 적어도 하나가 조합된 화합물로 형성될 수 있다. 예를 들어, 상변화 물질은 GeSbTe, GeTeAs, SbTeSe, GeTe, SbTe, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe, 또는 InSbTe을 포함할 수 있다. 또는, 상변화 물질은 페로브스카이트(perovskite) 화합물들 또는 도전성 금속 산화물들을 포함할 수 있다. 예를 들면, 상변화 물질은 니오븀 산화물(niobium oxide), 티타늄 산화물(titanium oxide), 니켈 산화물(nikel oxide), 지르코늄 산화물(zirconium oxide), 바나듐 산화물(vanadium oxide), PCMO((Pr,Ca)MnO3), 스트론튬-티타늄 산화물(strontium-titanium oxide), 바륨-스트론튬-티타늄 산화물(barium-strontium-titanium oxide), 스트론튬-지르코늄 산화물(strontium-zirconium oxide), 바륨-지르코늄 산화물(barium-zirconium oxide), 또는 바륨-스트론튬-지르코늄 산화물(barium-strontium-zirconium oxide)을 포함할 수 있다. 가변 저항 구조체(140)가 전이금속 산화물들을 포함하는 경우, 가변 저항 구조체(140)의 유전 상수는 실리콘 산화막의 유전 상수보다 클 수 있다. 또는, 가변 저항 구조체(140)은 도전성 금속 산화물과 터널 절연막의 이중 구조이거나, 제 1 도전성 금속산화물, 터널 절연막, 및 제 2 도전성 금속 산화물의 삼중 구조일 수 있다. 상기 터널 절연막은 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 또는 실리콘 산화물(silicon oxide)을 포함할 수 있다. 가변 저항 구조체(140)는 금속 물질(예를 들어, 하부 전극(BE))보다 절연 물질(예를 들어, 제 2 절연 패턴(112))과 더 강한 접착력을 가질 수 있다.
상부 전극들(UE)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO와 같은 도전 물질을 포함할 수 있다.
비트 라인들(BL)이 상부 전극들(UE) 상에 형성될 수 있다. 비트 라인들(BL)은 제 2 방향(D2)으로 연장하여 워드 라인들(WL)을 가로지를 수 있다. 하나의 비트 라인(BL)은 제 2 방향(D2)으로 배열된 상부 전극들(UE)과 전기적으로 연결될 수 있다. 비트 라인들(BL)은 예를 들어, 구리, 알루미늄과 같은 금속 물질, 또는 TiN, WN과 같은 도전성 금속 질화물 물질을 포함할 수 있다.
도시하지는 않았으나, 주변 영역(PR) 상에 도전 회로(미도시)가 형성될 수 있다. 예를 들어, 주변 영역(PR)에 반도체 메모리 소자들을 구동하는 트랜지스터들이 형성될 수 있다. 도전 회로(미도시)를 형성하는 공정은 식각 공정을 포함할 수 있다. 이와 같은 공정에 의해 주변 영역(PR)과 인접한 셀 영역(CR) 상의 메모리 셀들이 손상되거나, 일부가 식각되고 나머지 일부가 잔여할 수 있다.
경계 영역(BR) 상에서 하부 전극(BE)을 제거되지 않은 경우, 셀 영역(CR)의 일부 손상된 메모리 셀들(예를 들어, 손상된 가변 저항 구조체들(140))이 워드 라인들(WL)에 전기적으로 연결될 수 있다. 손상된 메모리 셀들에 전력이 인가되는 경우, 손상된 메모리 셀들을 통해 누설 전류가 발생할 수 있다.
본 발명의 실시예들에 따르면, 주변 영역(PR)과 인접한 셀 영역(CR), 즉 경계 영역(BR) 상에서 하부 전극(BE) 및 스위칭 소자(SW)들이 형성되지 않을 수 있다. 이에 따라, 주변 영역(PR)의 식각 공정 시 손상된 메모리 셀들이 워드 라인들(WL)과 전기적으로 단락될 수 있다. 본 발명의 실시예들에 따라 제조된 가변 저항 메모리 소자는 셀 영역(CR)과 주변 영역(PR)의 경계 부근의 손상된 메모리 셀들에서 발생하는 누설 전류를 방지할 수 있다.
또한, 경계 영역(BR) 상에서 가변 저항 구조체(140)가 제 2 절연 패턴(112)과 직접 접할 수 있다. 가변 저항 구조체(140)는 도전체(예를 들어, 하부 전극(BE))보다 절연체(예를 들어, 제 2 절연 패턴(112))와 강한 접착력을 가질 수 있다. 이에 따라, 본 발명의 실시예들에 따라 제조된 가변 저항 메모리 소자는 층간 접착력이 향상되며, 구조적 안정성이 향상될 수 있다.
일 실시예들에서 메모리 셀들은 스위칭 소자(SW) 상에 가변 저항 구조체(140)가 배치되는 것을 설명하였으나, 스위칭 소자(SW)와 가변 저항 구조체(140)의 위치는 서로 바뀔 수 있다. 즉, 하부 전극(BE) 상에 가변 저항 구조체(140)가 형성되고, 중간 전극(ME)과 상부 전극(UE) 사이에 스위칭 소자(SW)가 형성될 수 있다.
다른 실시예들에 따르면, 경계 영역(BR) 상에서 도전막(106) 및 스페이서막(108)의 일부가 잔여할 수 있다.
도 9a 내지 도 13a는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 9b 내지 도 13b는 도 9a 내지 도 13a의 Ⅰ-Ⅰ'선을 따라 자른 단면도들이다. 도 9c 내지 도 13c는 도 도 9a 내지 도 13a의 Ⅱ-Ⅱ'선을 따라 자른 단면도들이다.
도 9a 내지 도 9c를 참조하여, 도 3a 내지 도 3c를 다시 참조하여 설명된 결과물 상에 희생막(200)이 형성될 수 있다. 희생막(200)은 SOH막(spin on hard mask)으로 형성될 수 있다. 예를 들어, 희생막(200)은 카본계 하드마스크를 포함하는 제 1 희생막(202), 및 실리콘계 하드마스크를 포함하는 제 2 희생막(204)을 포함할 수 있다. 제 1 희생막(202)은 제 1 트렌치(T1)를 모두 채울 수 있다. 제 2 희생막(204)은 제 1 희생막(202) 상에 형성될 수 있다.
도 10a 내지 도 10c를 참조하여, 희생막(200)이 패터닝될 수 있다. 패터닝된 희생막(200)은 셀 영역(CR)을 덮되, 경계 영역(BR)을 노출시킬 수 있다. 예를 들어, 제 2 희생막(204)을 패터닝 한 후, 제 2 희생막(204)을 식각 마스크로 제 1 희생막(202)이 식각될 수 있다. 이때, 경계 영역(BR) 상에서, 제 1 희생막(202)은 모두 제거되지 않고, 제 1 트렌치(T1) 내에 일부 잔여할 수 있다. 즉, 제 1 트렌치(T1)의 하부에 제 1 희생막(202)의 잔여 부분(202a)이 잔존할 수 있다. 제 1 희생막(202)의 잔여 부분(202a)의 상면의 높이는 제 1 절연막(104)의 상면의 높이보다 낮을 수 있다. 제 1 희생막(202)의 잔여 부분(202a)에 의해, 경계 영역(BR) 상의 제 1 트렌치(T1) 내에서 스페이서막(108)의 하부 일부가 노출되지 않을 수 있다.
도 11a 내지 도 11c를 참조하여, 도전막(106) 및 스페이서막(108)이 식각될 수 있다. 예를 들어, 도전막(106) 및 스페이서막(108)에 희생막(200) 및 제 1 희생막(202)의 잔여 부분(202a)을 마스크로 이용하여 식각 공정이 수행될 수 있다. 경계 영역(BR) 상에서, 도전막(106)의 일부가 제거되어 제 1 부분(162)이 형성되고, 스페이서막(108)의 일부가 제거되어 제 2 부분(164)이 형성될 수 있다. 상기 식각 공정을 통해, 경계 영역(BR) 상에서 제 1 트렌치(T1)의 측벽이 노출될 수 있다. 이때, 주변 영역(PR) 상의 도전막(106) 및 스페이서막(108)이 함께 식각될 수 있다.
도 12a 내지 도 12c를 참조하여, 희생막(200) 및 제 1 희생막(202)의 잔여 부분(202a)이 제거된 후, 제 1 트렌치(T1) 내에 제 2 절연 패턴(112)이 형성될 수 있다. 구체적으로, 절연막(미도시)이 제 1 트렌치(T1)의 잔부를 채우도록 스페이서막(108) 상에 형성될 수 있다. 이후, 제 1 절연막(104)의 상면이 노출되도록 도전막(106), 스페이서막(108), 및 절연막(미도시)에 평탄화 공정을 수행하여, 제 1 트렌치(T1) 내에 전극 패턴(107), 스페이서 패턴(109), 및 제 2 절연 패턴(112)이 차례로 형성될 수 있다. 이때, 경계 영역(BR) 상에서 제 2 절연 패턴(112)은 제 1 트렌치(T1) 내의 제 1 부분(162) 및 제 2 부분(164)을 덮을 수 있다. 즉, 제 1 부분(162) 및 제 2 부분(164)은 제 1 절연막(104) 및 제 2 절연 패턴(112)에 둘러싸여 노출되지 않을 수 있다.
도 13a 내지 도 13c를 참조하여, 하부 전극들(BE) 상에 메모리 셀들, 및 비트 라인들(BL)이 형성될 수 있다. 하부 전극들(BE)의 상부들 및 스페이서들(120)의 상부들이 차례로 식각될 수 있다. 이에 따라, 하부 전극들(BE) 및 스페이서들(120) 상에 제 1 내지 제 3 절연 패턴들(114, 112, 130)에 의해 둘러싸인 내부 공간들이 형성될 수 있다. 스위칭 소자들(SW) 및 중간 전극들(ME)이 상기 내부 공간들 내에 차례로 형성될 수 있다. 이때, 스위칭 소자들(SW)은 경계 영역(BR) 상에서 형성되지 않을 수 있다. 가변 저항 구조체들(140) 및 상부 전극들(UE)이 중간 전극들(ME)상에 형성될 수 있다. 예를 들어, 가변 저항 구조체들(140) 및 상부 전극들(UE)은 제 2 층간 절연막(150)의 홀들 내에 차례로 형성될 수 있다. 이때, 가변 저항 구조체들(140) 및 상부 전극들(UE)은 주변 영역(PR) 상에 형성되지 않을 수 있다.
경계 영역(BR) 상에서 가변 저항 구조체들(140)은 제 1 부분(162) 및 제 2 부분(164)과 절연될 수 있다. 예를 들어, 제 1 부분(162) 및 제 2 부분(164)과 가변 저항 구조체(140)는 제 2 절연 패턴(112)에 의해 이격될 수 있다.
희생막(200)의 식각 공정 시, 제 1 트렌치(T1) 내에 제 1 희생막(202)이 잔여하는 것을 설명하였으나, 이와는 다르게, 제 1 희생막(202)은 경계 영역(BR) 상에서 모두 제거될 수 있다. 이 경우, 희생막(200)은 도 4a 내지 도 4c의 제 1 마스크(M1)와 동일한 역할을 수행할 수 있다.
다른 실시예들에 따르면, 도전막(106)의 일부 및 스페이서막(108)의 일부를 제거하는 공정은 제 2 트렌치(T2)가 형성된 이후에 수행될 수 있다.
도 14a 내지 도 19a는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 14b 내지 도 19b는 도 도 14a 내지 도 19a의 Ⅰ-Ⅰ'선을 따라 자른 단면도들이다. 도 14c 내지 도 19c는 도 14a 내지 도 19a의 Ⅱ-Ⅱ'선을 따라 자른 단면도들이다.
도 14a 내지 도 14c를 참조하여, 도 3a 내지 도 3c를 참조하여 설명된 결과물 상에 제 1 트렌치(T1)를 채우도록 절연막(미도시)이 형성될 수 있다. 이후, 제 1 절연막(104)의 상면이 노출되도록 도전막(106), 스페이서막(108), 및 절연막(미도시)에 평탄화 공정을 수행하여, 제 1 트렌치(T1) 내에 전극 패턴(107), 스페이서 패턴(109), 및 제 2 절연 패턴(112)이 차례로 형성될 수 있다. 전극 패턴(107), 스페이서 패턴(109), 제 1 절연막(104) 및 제 2 절연 패턴(112)은 제 2 방향(D2)으로 연장될 수 있다.
전극 패턴(107)은 도전 물질을 포함할 수 있다. 스페이서 패턴(109)은 제 1 층간 절연막(102), 및 제 1 절연막(104)과 식각 선택성을 가지는 절연 물질을 포함할 수 있다. 또는, 스페이서 패턴(109)은 제 1 층간 절연막(102), 및 제 1 절연막(104)과 식각 선택성을 가지는 도전 물질을 포함할 수 있다. 제 2 절연 패턴(112)은 스페이서 패턴(109)과 식각 선택성을 갖는 절연 물질을 포함할 수 있다.
도 15a 내지 도 15c를 참조하여, 제 2 마스크 패턴들(M2)이 제 1 절연막(104) 및 제 2 절연 패턴(112) 상에 형성될 수 있다. 제 2 마스크 패턴들(M2)은 제 1 방향(D1)으로 연장하되, 서로 평행할 수 있다. 제 2 마스크 패턴들(M2)은 전극 패턴(107), 스페이서 패턴(109), 제 2 절연 패턴(112), 및 제 1 절연막(104)의 일부분을 노출할 수 있다.
도 16a 내지 도 16c를 참조하여, 하부 전극들(BE), 스페이서들(120), 및 제 1 절연 패턴들(114)이 워드 라인들(WL) 상에 형성될 수 있다. 예를 들어, 제 2 마스크 패턴들(M2)을 식각 마스크로 전극 패턴(107), 스페이서 패턴(109), 제 2 절연 패턴(112), 및 제 1 절연막(104)이 식각될 수 있다. 이에 따라, 워드 라인들(WL) 사이의 제 1 층간 절연막(102)의 상면 상에 제 2 트렌치(T2)가 형성될 수 있다.
하부 전극들(BE)은 제 1 방향(D1) 및 제 2 방향(D2)으로 서로 이격될 수 있다. 스페이서들(120)은 하부 전극들(BE)과 제 2 절연 패턴들(112)의 사이에 형성될 수 있다. 스페이서들(120)은 제 1 방향(D1) 및 제 2 방향(D2)으로 서로 이격될 수 있다. 제 1 절연 패턴들(114)은 제 1 방향(D1) 및 제 2 방향(D2)으로 서로 이격될 수 있다. 제 1 절연 패턴들(114)은 제 2 방향(D2)으로 배열된 제 1 절연 패턴들(114)은 제 2 트렌치(T2)를 사이에 두고 서로 이격될 수 있다.
식각 공정이 끝난 후, 제 2 마스크 패턴(M2)은 제거될 수 있다.
도 17a 내지 도 17c를 참조하여, 하부 전극들(BE)의 일부 및 스페이서들(120)의 일부가 제거될 수 있다. 구체적으로, 경계 영역(BR) 상의 하부 전극들(BE) 및 스페이서들(120)이 식각될 수 있다. 예를 들어, 기판(100) 상에 셀 영역(CR)을 덮고, 제 2 트렌치(T2)를 채우는 제 3 절연 패턴(130)이 형성될 수 있다. 제 3 절연 패턴(130)를 이용하여, 경계 영역(BR) 상의 하부 전극들(BE) 및 스페이서들(120)이 식각될 수 있다. 제 3 절연 패턴(130)은 제 1 절연 패턴들(114) 및 제 2 절연 패턴들(112)과 동일한 절연 물질로 형성될 수 있다.
경계 영역(BR) 상의 하부 전극들(BE) 및 스페이서들(120) 각각은 제 1 트렌치(T1) 내에 그의 일부들이 잔여할 수 있다. 예를 들어, 경계 영역(BR) 상에서, 하부 전극(BE)의 일부가 제거되어 제 3 부분(166)이 형성되고, 스페이서(120)의 일부가 제거되어 제 4 부분(168)이 형성될 수 있다. 상기 식각 공정을 통해, 경계 영역(BR) 상에서 제 1 트렌치(T1)의 측벽이 노출될 수 있다. 이때, 주변 영역(PR) 상의 하부 전극들(BE) 및 스페이서들(120)이 함께 식각될 수 있다.
도 18a 내지 도 18c를 참조하여, 경계 영역(BR) 상에 제 4 절연 패턴(116)이 형상될 수 있다. 제 4 절연 패턴(116)은 경계 영역(BR)의 제 1 트렌치(T1)의 잔부를 채울 수 있다. 즉, 제 4 절연 패턴(116)은 경계 영역(BR) 상에서 제 3 부분(166)의 상면 및 제 4 부분(168)의 상면과 접할 수 있다. 예를 들어, 절연막(미도시)이 경계 영역(BR) 상에서 제 1 트렌치(T1)의 잔부를 채우도록 형성될 수 있다. 절연막(미도시)은 경계 영역(BR) 및 주변 영역(PR) 상에서 제 1 트렌치(T1)를 채울 수 있다. 이후, 제 1 절연막(104)의 상면이 노출되도록 절연막(미도시)에 평탄화 공정이 수행되어, 제 4 절연 패턴(116)이 형성될 수 있다. 이때, 제 3 절연 패턴(130)이 함께 평탄화될 수 있다. 경계 영역(BR) 상에서 제 4 절연 패턴(116)은 제 1 트렌치(T1) 내의 제 3 부분(166) 및 제 4 부분(168)을 덮을 수 있다. 즉, 제 3 부분(166) 및 제 4 부분(168)은 제 1 절연막(104), 제 2 절연 패턴(112), 제 3 절연 패턴(130) 및 제 4 절연 패턴(116)에 둘러싸여 노출되지 않을 수 있다.
도 19a 내지 도 19c를 참조하여, 하부 전극들(BE) 상에 메모리 셀들, 및 비트 라인들(BL)이 형성될 수 있다. 비트 라인들(BL)은 제 2 방향(D2)으로 연장될 수 있다. 메모리 셀들 각각은 스위칭 소자(SW) 및 가변 저항 구조체(140)를 포함할 수 있다. 이때, 경계 영역(BR)의 메모리 셀들은 제 4 절연 패턴(116) 상에 형성될 수 있다.
하부 전극들(BE)의 상부들 및 스페이서들(120)의 상부들이 차례로 식각되어, 하부 전극들(BE) 및 스페이서들(120) 상에 제 1 내지 제 3 절연 패턴들(114, 112, 130)에 의해 둘러싸인 내부 공간들이 형성될 수 있다.
스위칭 소자들(SW) 및 중간 전극들(ME)이 상기 내부 공간들 내에 차례로 형성될 수 있다. 스위칭 소자들(SW)은 상기 내부 공간들의 하부들을 채울 수 있고, 중간 전극들(ME)은 스위칭 소자들(SW)의 상면들 상에 형성되어, 상기 상기 내부 공간들의 상부들을 채울 수 있다. 이때, 스위칭 소자들(SW)은 경계 영역(BR) 상에서 형성되지 않을 수 있다.
중간 전극들(ME)이 스위칭 소자들(SW) 상에 형성될 수 있다. 중간 전극들(ME)은 스위칭 소자들(SW)에 의해 완전히 채워지지 않은 내부 공간들을 완전히 채워 형성될 수 있다.
제 2 층간 절연막(150)이 제 1 내지 제 3 절연 패턴(114, 112, 130) 상에 형성될 수 있다. 제 2 층간 절연막(150)은 중간 전극들(ME)의 상면들이 노출하는 홀들을 가질 수 있다.
가변 저항 구조체(140) 및 상부 전극들(UE)이 홀들 내에 차례로 형성될 수 있다. 가변 저항 구조체(140)는 상기 홀들의 하부들을 채울 수 있고, 상부 전극들(UE)은 가변 저항 구조체(140)의 상면들 상에 형성되어, 상기 홀들의 상부들을 채울 수 있다.
비트 라인들(BL)이 상부 전극들(UE) 상에 형성될 수 있다. 비트 라인들(BL)은 제 2 방향(D2)으로 연장하여 워드 라인들(WL)을 가로지를 수 있다. 하나의 비트 라인(BL)은 제 2 방향(D2)으로 배열된 상부 전극들(UE)과 전기적으로 연결될 수 있다.
실시예들에 따르면, 비트 라인들(BL)을 형성하기 전에, 주변 영역 상에서 메모리 셀들이 제거될 수 있다. 메모리 셀들이 제거된 주변 영역(PR)은 반도체 메모리 소자들을 구동하는 트랜지스터들이 형성될 수 있다.
다른 실시예들에 따르면, 도전막(106)의 일부 및 스페이서막(108)의 일부를 제거하는 공정은 메모리 셀들을 형성하는 공정과 함께 수행될 수 있다.
도 20a 및 도 21a는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 20b 및 도 21b는 도 20a 및 도 21a의 Ⅰ-Ⅰ'선을 따라 자른 단면도들이다.
도 20a 내지 도 20c를 참조하여, 도 16a 내지 도 16c를 참조하여 설명된 결과물에서 하부 전극들(BE) 및 스페이서들(120)이 식각될 수 있다. 하부 전극들(BE) 및 스페이서들(120) 각각은 제 1 트렌치(T1)의 바닥면 상에 그의 일부들이 잔여할 수 있다. 상기 식각 공정을 통해, 제 1 트렌치(T1)의 측벽이 노출될 수 있다.
도 21a 내지 도 21c를 참조하여, 경계 영역(BR) 상에 제 4 절연 패턴(116)이 형성될 수 있다. 제 4 절연 패턴(116)은 경계 영역(BR) 상에 위치하는 제 1 트렌치(T1)의 잔부를 채울 수 있다. 예를 들어, 셀 영역(CR)을 덮는 제 3 마스크(M3)가 형성될 수 있다. 제 3 마스크(M3)는 경계 영역(BR)을 노출시킬 수 있다. 절연막(미도시)이 경계 영역(BR) 상에서 제 1 트렌치(T1)의 잔부를 채우도록 형성될 수 있다. 제 3 마스크(M3)에 의해 절연막(미도시)은 셀 영역(CR)의 제 1 트렌치(T1)를 채우지 않을 수 있다. 이후, 제 1 절연막(104)의 상면이 노출되도록 절연막(미도시), 및 제 3 마스크(M3)에 평탄화 공정이 수행되어, 제 4 절연 패턴(116)이 형성될 수 있다. 이후, 잔여하는 제 3 마스크(M3)가 제거될 수 있다.
이후, 도 18a 내지 도 18c를 이용하여 설명한 것과 동일한 공정이 수행되어, 하부 전극들(BE) 상에 메모리 셀들, 및 비트 라인들(BL)이 형성될 수 있다.
하부 전극들(BE) 및 스페이서들(120)의 식각 공정 시, 제 1 트렌치(T1) 내에 하부 전극들(BE)의 일부 및 스페이서들(120)의 일부가 잔여하는 것을 설명하였으나, 이와는 다르게, 하부 전극들(BE) 및 스페이서들(120)은 경계 영역(BR) 상에서 모두 제거될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 102: 제 1 층간 절연막
104: 제 1 절연막 106: 도전막
107: 전극 패턴 108: 스페이서막
109: 스페이서 패턴 112: 제 2 절연 패턴
114: 제 1 절연 패턴 116: 제 4 절연 패턴
120: 스페이서 130: 제 3 절연 패턴
140: 가변 저항 구조체 150: 제 2 층간 절연막
BE: 하부 전극 BL: 비트 라인
BR: 경계 영역 CR: 셀 영역
ME: 중간 전극 PR: 주변 영역
SW: 스위칭 소자 UE: 상부 전극
WL: 워드 라인

Claims (10)

  1. 셀 영역 및 주변 영역을 갖는 기판, 상기 셀 영역은 상기 주변 영역과 접하는 경계 영역을 갖고;
    상기 기판 상의 일 방향으로 연장되는 제 1 도전 라인들;
    상기 제 1 도전 라인들과 교차하는 방향으로 연장되는 제 2 도전 라인들;
    상기 제 1 도전 라인들 및 상기 제 2 도전 라인들의 교차점들에 배치되는 가변 저항 구조체들, 상기 가변 저항 구조체들 각각은 상기 제 1 도전 라인들과 상기 제 2 도전 라인들의 복수의 교차점 중 하나에 배치되고; 및
    상기 제 1 도전 라인들과 상기 가변 저항 구조체들 사이에 배치되는 하부 전극들을 포함하고,
    상기 제 1 도전 라인들의 어느 하나는 상기 경계 영역 상에서 상기 제 1 도전 라인들의 상기 하나와 오버랩되는 상기 가변 저항 구조체들의 하나와 전기적으로 절연되는 가변 저항 메모리 소자.
  2. 제 1 항에 있어서,
    상기 경계 영역 상에서,
    상기 제 1 도전 라인들의 상기 하나와 상기 가변 저항 구조체들의 상기 하나 사이에 제공되어,
    상기 제 1 도전 라인들의 상기 하나와 상기 가변 저항 구조체들의 상기 하나를 절연시키는 절연 패턴을 더 포함하는 가변 저항 메모리 소자.
  3. 제 2 항에 있어서,
    상기 절연 패턴은 상기 가변 저항 구조체들의 상기 하나의 하면 및 상기 가변 저항 구조체들의 상기 하나와 오버랩되는 상기 하부 전극들의 하나의 상면 사이에 배치되는 가변 저항 메모리 소자.
  4. 제 2 항에 있어서,
    상기 절연 패턴들은 상기 가변 저항 구조체들의 상기 하나의 하면 및 상기 제 1 도전 라인들의 상기 하나의 상면과 접하는 가변 저항 메모리 소자.
  5. 기판 상에서 연장되는 도전 라인; 및
    상기 도전 라인과 오버랩되는 제 1 가변 저항 구조체 및 제 2 가변 저항 구조체를 포함하는 복수의 가변 저항 구조체들을 포함하되,
    상기 제 1 가변 저항 구조체는 상기 도전 라인에 전기적으로 절연되고, 상기 제 2 가변 저항 구조체는 상기 도전 라인과 전기적으로 연결되도록 구성되는 가변 저항 메모리 소자.
  6. 제 5 항에 있어서,
    상기 제 1 가변 저항 구조체 및 상기 제 2 가변 저항 구조체는 상기 가변 저항 구조체들의 서로 인접한 것들인 가변 저항 메모리 소자.
  7. 제 5 항에 있어서,
    상기 도전 라인과 상기 제 1 가변 저항 구조체 사이에 제공되고, 상기 제 1 가변 저항 구조체와 오버랩되는 하부 전극; 및
    상기 하부 전극 상에 배치되는 절연층을 더 포함하되,
    상기 제 1 사변 저항 구조체를 향하는 상기 하부 전극의 상면은 상기 절연층과 접하는 가변 저항 메모리 소자.
  8. 제 5 항에 있어서,
    상기 도전 라인과 상기 제 1 가변 저항 구조체 사이의 절연층을 더 포함하되,
    상기 제 1 가변 저항 구조체는 상기 도전 라인을 향하는 하면을 갖고, 및
    상기 제 1 가변 저항 구조체의 상기 하면은 상기 절연층과 접하는 가변 저항 메모리 소자.
  9. 제 5 항에 있어서,
    상기 도전 라인과 상기 제 1 가변 저항 구조체 사이의 절연층을 더 포함하되,
    상기 도전 라인은 상기 제 1 가변 저항 구조체에 오버랩되는 부분을 갖고, 및
    상기 제 1 가변 저항 구조체를 향하는 상기 도전 라인의 상기 부분의 상면은 상기 절연층과 접하는 가변 저항 메모리 소자.
  10. 셀 영역 및 주변 영역 갖는 기판을 제공하는 것, 상기 셀 영역은 상기 주변 영역과 접하는 경계 영역을 갖고;
    상기 기판 상에 일 방향으로 연장되는 제 1 도전 라인들을 형성하는 것;
    상기 제 1 도전 라인들 상에 하부 전극들을 형성하는 것;
    상기 셀 영역에 메모리 셀들을 형성하는 것; 및
    상기 제 1 도전 라인들과 교차하는 제 2 도전 라인들을 형성하는 것을 포함하되,
    상기 메모리 셀들 각각은 상기 제 1 도전 라인 및 상기 제 2 도전 라인 사이에서 직렬로 연결되는 스위칭 소자 및 가변 저항 구조체 중 적어도 하나를 포함하고,
    상기 메모리 셀들 중 상기 경계 영역 상에 형성되는 일부는 제 1 도전 라인들과 전기적으로 절연되는 가변 저항 메모리 소자의 제조 방법.
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