JP4481131B2 - プラズマディスプレイ装置 - Google Patents

Description

本発明は、プラズマディスプレイパネルを用いたプラズマディスプレイ装置に関する。

プラズマディスプレイパネル（ＰＤＰ）を駆動する場合においては、１フィールドの表示期間をアドレス期間とサスティン期間からなる複数のサブフィールドで構成して階調表示を行っている。このような階調表示法において、表示ライン数を増やして高精細化する場合又はサブフィールド数を増やし高階調化する場合、１フィールドの表示期間におけるアドレス期間の割合が相対的に増大する。このアドレス期間の増大を抑制するため、単に走査パルスのパルス幅を狭めてしまうと、放電遅れなどにより選択放電が不確実になる。そこで、ＰＤＰの列電極をパネルの上部と下部とに２分割し、それによってパネルの上部と下部とでアドレス走査を同時に行い、アドレス期間を半分にする駆動方法が用いられている。なお、ここでいうフィールドはＮＴＳＣ方式等のインターレース方式の映像信号を考慮した場合であって、ノンイーターレース方式の映像信号ではフレーム（画面）に該当する。

図１はその従来の駆動方法を用いたプラズマディスプレイ装置の概略構成を示している。このプラズマディスプレイ装置はＰＤＰ１００、駆動制御回路１０１、Ｘ行電極駆動回路１０２、Ｙ行電極駆動回路１０３、上側列電極駆動回路１０４及び下側列電極駆動回路１０５から構成されている。ＰＤＰ１００はアドレス電極としての列電極Ｄu₁〜Ｄu_m及び列電極Ｄd₁〜Ｄd_mと、これら列電極と直交して配列されている行電極Ｘ₁〜Ｘ_n及び行電極Ｙ₁〜Ｙ_nを備えている。ＰＤＰ１００のこれらＸ行電極及びＹ行電極の一対にて１行分に対応した行電極が形成されている。列電極Ｄu₁〜Ｄu_mはパネル上側列電極であり、行電極Ｘ₁〜Ｘ_n/2及び行電極Ｙ₁〜Ｙ_n/2と交差している。列電極Ｄd₁〜Ｄd_mはパネル下側列電極であり、行電極Ｘ_n/2+1〜Ｘ_n及び行電極Ｙ_n/2+1〜Ｙ_nと交差している。行電極対（Ｙ₁，Ｘ₁）、（Ｙ₂，Ｘ₂）、（Ｙ₃，Ｘ₃）、……、（Ｙ_n，Ｘ_n）が各々、ＰＤＰ１００における第１表示ライン〜第ｎ表示ラインを担う。各表示ラインと列電極Ｄu₁〜Ｄu_m及び列電極Ｄd₁〜Ｄd_m各々との各交叉部には、画素を担う表示セルＣＳが形成されている。

駆動制御回路１０１は入力映像信号に応じてＸ行電極駆動回路１０２、Ｙ行電極駆動回路１０３、上側列電極駆動回路１０４及び下側列電極駆動回路１０５各々に対して上記のサブフィールド法に従った制御信号を発生する。

図２はサブフィールド法による発光駆動シーケンスを示している。この発光駆動シーケンスでは、入力映像信号における各フィールド（フレーム）の表示期間内、つまり１画面分の画像を表示するために費やされる単位表示期間内において、各々がアドレス行程Ｗ、サスティン行程Ｉ及び消去行程Ｅを含むＮ個のサブフィールドＳＦ１〜ＳＦＮを実行する。先頭のサブフィールドＳＦ１に限り、リセット行程Ｒを含んでいる。これらサブフィールドＳＦ１〜ＳＦＮ各々は、各フィールド内において輝度重み付けが小なる順に配列されている。すなわち、先頭のサブフィールドＳＦ１が最も輝度重み付けが小であり、最後尾のサブフィールドＳＦＮが最も輝度重み付けが大である。また、アドレス行程Ｗの走査パルスの印加はパネル上側では行電極Ｙ₁から開始され、Ｙ₂，Ｙ₃,……Ｙ_n/2の順に、それと同時にパネル下側では行電極Ｙ_nから開始され、Ｙ_n-1，Ｙ_n-2,……Ｙ_n/2+1の順に行われる。

Ｘ行電極駆動回路１０２は、駆動制御回路１０１から供給された制御信号に応じて、ＰＤＰ１００の行電極Ｘ₁〜Ｘ_n各々に各種駆動パルスを印加する。Ｙ行電極駆動回路１０３は、駆動制御回路１０１から供給された制御信号に応じて、ＰＤＰ１００の行電極Ｙ₁〜Ｙ_n各々に各種駆動パルスを印加する。上側列電極駆動回路１０４は、駆動制御回路１０１から供給された制御信号に応じて、ＰＤＰ１００の列電極Ｄu₁〜Ｄu_mに画素データパルスを印加する。下側列電極駆動回路１０５は、駆動制御回路１０１から供給された制御信号に応じて、ＰＤＰ１００の列電極Ｄd₁〜Ｄd_mに画素データパルスを印加する。

図３は、サブフィールドＳＦ１〜ＳＦＮの内からＳＦ１を抜粋して、ＰＤＰ１００の列電極Ｄ、行電極Ｘ₁〜Ｘ_n及びＹに印加される各種駆動パルスの印加タイミングを示す図である。

先ず、先頭のサブフィールドＳＦ１のみで実施されるリセット行程Ｒでは、Ｘ行電極駆動回路１０２が図３に示す如き負極性のリセットパルスＲＰ_Xを行電極Ｘ₁〜Ｘ_nに一斉に印加する。更に、かかるリセットパルスＲＰ_Xの印加と同時に、Ｙ行電極駆動回路１０３は、図３に示す如き、時間経過に伴い緩やかに電圧値が上昇してピーク電圧値に到るパルス波形を有する正極性の第１リセットパルスＲＰ_Y1を行電極Ｙ₁〜Ｙ_nに一斉に印加する。上記第１リセットパルスＲＰ_Y1及び負極性のリセットパルスＲＰxの同時印加により、全ての表示セル各々内のＸ行電極及びＹ行電極間において第１リセット放電が生起される。かかる第１リセット放電の終息後、各表示セルの放電空間内に所定量の壁電荷が形成される。その後、Ｙ行電極駆動回路１０３は、立ち下がり時の電圧変化が緩やかな負極性の第２リセットパルスＲＰ_Y2を生成し、これを全ての行電極Ｙ₁〜Ｙ_nに一斉に印加する。かかる第２リセットパルスＲＰ_Y2の印加に応じて、全ての表示セル各々内のＸ行電極及びＹ行電極間において第２リセット放電が生起される。かかる第２リセット放電により、全ての表示セル各々内に形成されていた壁電荷が消滅する。

次に、各サブフィールドのアドレス行程Ｗでは、上側列電極駆動回路１０４及び下側列電極駆動回路１０５各々が、入力映像信号に基づきそのサブフィールドで各表示セルを発光させるか否かを設定する為の画素データパルスを生成する。上側列電極駆動回路１０４は、かかる画素データパルスを１表示ライン分（ｍ個）ずつ、画素データパルス群ＤＰ₁、ＤＰ₂、・・・、ＤＰ_n/2として順次、列電極Ｄu₁〜Ｄu_mに印加して行く。下側列電極駆動回路１０５はかかる画素データパルスを１表示ライン分ずつ、画素データパルス群ＤＰ_n，ＤＰ_n-1,……ＤＰ_n/2+1として順次、列電極Ｄd₁〜Ｄd_mに印加して行く。この間、Ｙ行電極駆動回路１０３は、上記画素データパルス群ＤＰ₁〜ＤＰ_n/2各々のタイミングに同期させて負極性の走査パルスＳＰを行電極Ｙ₁〜Ｙ_n/2に順次印加して行き、上記画素データパルス群ＤＰ_n〜ＤＰ_n/2+1各々のタイミングに同期させて負極性の走査パルスＳＰを行電極Ｙ_n〜Ｙ_n/2+1に順次印加して行く。この際、走査パルスＳＰが印加され且つ高電圧の画素データパルスが印加された表示セルのみに放電（選択放電）が生起され、その表示セルの放電空間内に所定量の壁電荷が形成される。アドレス行程Ｗの実行により、各表示セルは、入力映像信号に基づき、所定量の壁電荷が存在する点灯セル状態、又は壁電荷が存在しない消灯セル状態のいずれか一方に設定されるのである。

次に、各サブフィールドのサスティン行程Ｉでは、Ｘ行電極駆動回路１０２及びＹ行電極駆動回路１０３の各々が、そのサブフィールドの輝度重み付けに対応した回数（期間）分だけ正極性のサスティンパルスＩＰ_X及びＩＰ_Yを行電極Ｘ₁〜Ｘ_n及びＹ₁〜Ｙ_nに印加する。サブフィールドＳＦ１〜ＳＦ（Ｎ）各々のサスティン行程Ｉでは、上記サスティンパルスＩＰ_X又はＩＰ_Yが印加される度に上述した如き点灯セル状態にある表示セルのみがサスティン放電する。

そして、各サブフィールドの消去行程Ｅでは、Ｙ行電極駆動回路１０３が、図３に示す如き負極性の消去パルスＥＰを行電極Ｙ₁〜Ｙ_nに印加する。消去パルスＥＰの印加に応じて、その直前のサスティン行程Ｉにてサスティン放電が生起された表示セルにおいて消去放電が生起される。かかる消去放電により、表示セル内に形成されていた壁電荷が消滅し、消灯セル状態に推移する。

しかしながら、かかる従来のプラズマディスプレイ装置においては、パネルの上端部の表示ライン及び下端部の表示ラインから列電極が分断された境界に隣接する表示ラインに向かって順次アドレス走査が行われる。この手法では、上下に分断された列電極群それぞれに対して列電極駆動回路が必要なり、コスト高となる。また、最初に走査される表示ラインに比して走査される順番が遅い表示ラインではアドレス放電が生じにくいという点に変りはなくアドレス放電の安定という問題がある。

本発明が解決しようとする課題には、上記の欠点が一例として挙げられ、アドレス走査の安定性を損なうことなくアドレス走査を高速化することができるプラズマディスプレイ装置を提供することを目的とする。

請求項１に掛かる発明によるプラズマディスプレイ装置は、表示ラインを構成する複数の行電極対を形成すると共に前記行電極対を被覆する誘電体層を形成しかつ前記誘電体層の表面に酸化マグネシウム層を形成した前面透明基板と、前記複数の行電極対に対して交差しその交差する方向に延びて行電極対との各交差部分に表示セルを各々形成する複数の列電極を形成した背面基板とを有するプラズマディスプレイパネルを備え、前記プラズマディスプレイパネルを駆動する際に、１フィールドの表示期間をアドレス期間とサスティン期間を含む複数のサブフィールドで構成して階調表示を行うように構成したプラズマディスプレイ装置であって、前記アドレス期間において、全表示ラインを構成する前記行電極対各々の一方に走査パルスを順に印加すると共に前記走査パルスが印加される表示ラインに対応したデータパルスを前記列電極に供給するように構成し、かつ電子線によって励起されて波長域２００〜３００ｎｍ内にピークを有するカソードルミネッセンス発光を行う酸化マグネシウム結晶体粉末を前記誘電体層上に付着させて前記酸化マグネシウム層を形成したことを特徴としている。

以下、本発明の実施例を図面を参照しつつ詳細に説明する。

図４は、本発明によるプラズマディスプレイ装置の概略構成を示す図である。

図４に示す如く、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ５０、Ｘ行電極駆動回路５１、Ｙ行電極駆動回路５３、列電極駆動回路５５、及び駆動制御回路５６から構成される。

ＰＤＰ５０には、２次元表示画面の縦方向（垂直方向）に各々伸張して配列された列電極Ｄ₁〜Ｄ_m、横方向（水平方向）に各々伸張して配列された行電極Ｘ₁〜Ｘ_n及び行電極Ｙ₁〜Ｙ_nが形成されている。この際、互いに隣接するもの同士で対を為す行電極対（Ｙ₁，Ｘ₁）、（Ｙ₂，Ｘ₂）、（Ｙ₃，Ｘ₃）、・・・、（Ｙ_n，Ｘ_n）が各々、ＰＤＰ５０における第１表示ライン〜第ｎ表示ラインを担う。各表示ラインと列電極Ｄ₁〜Ｄ_m各々との各交叉部(図４中の一点鎖線にて囲まれた領域)には、画素を担う表示セルＰＣが形成されている。すなわち、ＰＤＰ５０には、第１表示ラインに属する表示セルＰＣ_1,1〜ＰＣ_1,m、第２表示ラインに属する表示セルＰＣ_2,1〜ＰＣ_2,m、・・・・、第ｎ表示ラインに属する表示セルＰＣ_n,1〜ＰＣ_n,mの各々がマトリクス状に配列されているのである。

ＰＤＰ５０の列電極Ｄ₁〜Ｄ_m、行電極Ｘ₁〜Ｘ_n及び行電極Ｙ₁〜Ｙ_n各々には端子ｔが形成されており、列電極Ｄ₁〜Ｄ_m各々は自身の端子ｔを介して列電極駆動回路５５に接続され、行電極Ｘ₁〜Ｘ_n各々は自身の端子ｔを介してＸ行電極駆動回路５１に接続され、行電極Ｙ₁〜Ｙ_n各々は自身の端子ｔを介してＹ行電極駆動回路５３に接続されている。

図５は、表示面側から眺めたＰＤＰ５０の内部構造を模式的に示す正面図である。図５においては、ＰＤＰ５０の列電極Ｄ₁〜Ｄ₃各々と、第１表示ライン（Ｙ₁，Ｘ₁）及び第２表示ライン（Ｙ₂，Ｘ₂）との各交叉部を抜粋して示すものである。図６は、図５のＶ３−Ｖ３線におけるＰＤＰ５０の断面を示す図であり、図７は、図５のＷ２−Ｗ２線におけるＰＤＰ５０の断面を示す図である。

図５に示すように、各行電極Ｘは、２次元表示画面の水平方向に伸張するバス電極Ｘｂと、かかるバス電極Ｘｂ上の各表示セルＰＣに対応した位置に各々接触して設けられたＴ字形状の透明電極Ｘａと、から構成される。各行電極Ｙは、２次元表示画面の水平方向に伸張するバス電極Ｙｂと、かかるバス電極Ｙｂ上の各表示セルＰＣに対応した位置に各々接触して設けられたＴ字形状の透明電極Ｙａと、から構成される。透明電極Ｘａ及びＹａは例えばＩＴＯ等の透明導電膜からなり、バス電極Ｘｂ及びＹｂは例えば金属膜からなる。透明電極Ｘａ及バス電極Ｘｂからなる行電極Ｘ、並びに透明電極Ｙａ及バス電極Ｙｂからなる行電極Ｙは、図６に示す如く、その前面側がＰＤＰ５０の表示面となる前面透明基板１０の背面側に形成されている。この際、各行電極対（Ｘ、Ｙ）における透明電極Ｘａ及びＹａは、互いに対となる相手の行電極側に伸張しており、その幅広部の頂辺同士が所定幅の放電ギャップｇ１を介して互いに対向している。又、前面透明基板１０の背面側には、１対の行電極対（Ｘ₁、Ｙ₁）とこの行電極対に隣接する行電極対（Ｘ₂、Ｙ₂）との間に、２次元表示画面の水平方向に伸張する黒色または暗色の光吸収層（遮光層）１１が形成されている。さらに、前面透明基板１０の背面側には、行電極対（Ｘ，Ｙ）を被覆するように誘電体層１２が形成されている。この誘電体層１２の背面側（行電極対が接触する面とは反対側の面）には、図６に示す如く、光吸収層１１とこの光吸収層１１に隣接するバス電極Ｘｂ及びＹｂとが形成されている領域に対応した部分に、嵩上げ誘電体層１２Ａが形成されている。この誘電体層１２及び嵩上げ誘電体層１２Ａの表面上には、後述するような気相法酸化マグネシウム（ＭｇＯ）単結晶体粉末を含む酸化マグネシウム層１３が形成されている。

一方、前面透明基板１０と平行に配置された背面基板１４上には、列電極Ｄの各々が、各行電極対（Ｘ，Ｙ）における透明電極Ｘａ及びＹａに対向する位置において行電極対（Ｘ，Ｙ）と直交する方向に伸張して形成されている。背面基板１４上には、更に列電極Ｄを被覆する白色の列電極保護層１５が形成されている。この列電極保護層１５上には隔壁１６が形成されている。隔壁１６は、各行電極対（Ｘ，Ｙ）のバス電極Ｘｂ及びＹｂに対応した位置において各々２次元表示画面の横方向に伸張している横壁１６Ａと、互いに隣接する列電極Ｄ間の各中間位置において２次元表示画面の縦方向に伸張している縦壁１６Ｂとによって梯子形状に形成されている。尚、ＰＤＰ５０の各表示ライン毎に、図５に示す如き梯子形状の隔壁１６が各々形成されており、互いに隣接する隔壁１６の間には、図５に示す如き隙間ＳＬが存在する。又、梯子状の隔壁１６によって、各々独立した放電空間Ｓ、透明電極Ｘａ及びＹａを含む表示セルＰＣが区画されている。放電空間Ｓ内には、キセノンガスを含む放電ガスが封入されている。各表示セルＰＣ内における横壁１６Ａの側面、縦壁１６Ｂの側面、及び列電極保護層１５の表面には、図６に示す如くこれらの面を全て覆うように蛍光体層１７が形成されている。この蛍光体層１７は、実際には、赤色発光を為す蛍光体、緑色発光を為す蛍光体、及び青色発光を為す蛍光体の３種類からなる。各表示セルＰＣの放電空間Ｓと隙間ＳＬとの間は、図６に示す如く酸化マグネシウム層１３が横壁１６Ａに当接されることによって互いに閉じられている。一方、図７に示す如く、縦壁１６Ｂは酸化マグネシウム層１３に当接されていないので、その間に隙間ｒ１が存在する。すなわち、２次元表示画面の横方向において互いに隣接する表示セルＰＣ各々の放電空間Ｓは、この隙間ｒ１を介して互いに連通しているのである。

ここで、上記酸化マグネシウム層１３を形成する酸化マグネシウム結晶体は、マグネシウムを加熱して発生するマグネシウム蒸気を気相酸化して得られる単結晶体、例えば電子線の照射により励起されて波長域２００〜３００ｎｍ内（特に、２３０〜２５０ｎｍ内の２３５ｎｍ付近）にピークを有するＣＬ発光を行う気相法酸化マグネシウム結晶体を含んでいる。この気相法酸化マグネシウム結晶体には、図８のＳＥＭ写真像に示す如き立方体の結晶体が互いに嵌り込んだ多重結晶構造、あるいは図９のＳＥＭ写真像に示す如き立方体の単結晶構造を有する、２０００オングストローム以上の粒径のマグネシウム単結晶体が含まれている。このようなマグネシウム単結晶体は、他の方法によって生成された酸化マグネシウムと比較すると高純度であると共に微粒子であり、粒子の凝集が少ない等の特徴を備えており、後述するように放電遅れ等の放電特性の改善に寄与する。なお、本実施例においては、ＢＥＴ法によって測定した平均粒径が５００オングストローム以上、好ましくは２０００オングストローム以上の気相酸化マグネシウム単結晶体を用いている。そして、このような酸化マグネシウム単結晶体を、スプレー法や静電塗布法等により、図１０に示す如く誘電体層１２の表面に付着させることにより酸化マグネシウム層１３を形成させるのである。尚、誘電体層１２及び嵩上げ誘電体層１２Ａの表面に蒸着又はスパッタ法により薄膜酸化マグネシウム層を形成し、その上に気相法酸化マグネシウム単結晶体１３Ｂを付着させて酸化マグネシウム層１３を形成するようにしても良い。
駆動制御回路５６は、上記構造を有するＰＤＰ５０を図１１に示す如きサブフィールド法（サブフレーム法）を採用した発光駆動シーケンスに従って駆動させるべき各種制御信号をＸ行電極駆動回路５１、Ｙ行電極駆動回路５３、及び列電極駆動回路５５の各々に供給する。Ｘ行電極駆動回路５１、Ｙ行電極駆動回路５３、及び列電極駆動回路５５は、図１１に示す発光駆動シーケンスに従ってＰＤＰ５０を駆動すべき各種駆動パルス（後述する）を生成してＰＤＰ５０に供給する。

図１１に示す発光駆動シーケンスにおいては、１フィールド（１フレーム）の表示期間内のサブフィールドＳＦ１〜ＳＦＮ各々毎に、アドレス行程Ｗ、サスティン行程Ｉ及び消去行程Ｅを各々実行する。又、先頭のサブフィールドＳＦ１に限り、アドレス行程Ｗに先立ち、リセット行程Ｒを実行する。

図１２は、サブフィールドＳＦ１〜ＳＦＮの内からＳＦ１を抜粋して、ＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに印加される各種駆動パルスの印加タイミングを示す図である。

先ず、先頭のサブフィールドＳＦ１においてのみアドレス行程Ｗに先立ち実施されるリセット行程Ｒでは、Ｘ行電極駆動回路５１が図１２に示す如き負極性のリセットパルスＲＰ_Xを行電極Ｘ₁〜Ｘ_nに一斉に印加する。更に、かかるリセットパルスＲＰ_Xの印加と同時に、Ｙ行電極駆動回路５３は、図１２に示す如き、時間経過に伴い緩やかに電圧値が上昇してピーク電圧値に到るパルス波形を有する正極性の第１リセットパルスＲＰ_Y1を行電極Ｙ₁〜Ｙ_nに一斉に印加する。第１リセットパルスＲＰ_Y1のピーク電圧値は、上記サスティンパルスＩＰ_X及びＩＰ_Yのピーク電圧値よりも大である。上記第１リセットパルスＲＰ_Y1及び負極性のリセットパルスＲＰ_Xの同時印加により、全ての表示セルＰＣ_1,1〜ＰＣ_n,m各々内の行電極Ｘ及びＹ間において第１リセット放電が生起される。かかる第１リセット放電の終息後、各表示セルＰＣの放電空間Ｓ内における酸化マグネシウム層１３の表面に所定量の壁電荷が形成される。つまり、酸化マグネシウム層１３の表面上における行電極Ｘの近傍には正極性の電荷が形成され、行電極Ｙの近傍には負極性の電荷が形成される、いわゆる壁電荷の形成された状態となる。その後、Ｙ行電極駆動回路５３は、図１２に示す如き、立ち下がり時の電圧変化が緩やかな負極性の第２リセットパルスＲＰ_Y2を生成し、これを全ての行電極Ｙ₁〜Ｙ_nに一斉に印加する。第２リセットパルスＲＰ_Y2のピーク電圧値は、上記アドレス行程Ｗにおいて走査パルスＳＰが印加されていない時の行電極Ｙ上の電圧値から走査パルスＳＰのピーク電圧値までの電圧範囲内において設定される。かかる第２リセットパルスＲＰ_Y2の印加に応じて、全ての表示セルＰＣ_1,1〜ＰＣ_n,m各々内の行電極Ｘ及びＹ間において第２リセット放電が生起される。かかる第２リセット放電により、全ての表示セルＰＣ_1,1〜ＰＣ_n,m各々内に形成されていた壁電荷が消滅する。すなわち、リセット行程Ｒにより、全ての表示セルＰＣ_1,1〜ＰＣ_n,mは、壁電荷の存在しない消灯セル状態に初期化されるのである。なお、第１及び第２リセット放電時、表示セルＰＣ内において放電が生じ、表示セルＰＣ内に上記酸化マグネシウム層１３が形成されるため、リセット放電によるプライミング効果が長く持続し、アドレスの高速化が可能となる。

ここで、上記リセット行程Ｒでは、立ち上がり時の電圧変化が緩やかな第１リセットパルスＲＰ_Y1を行電極Ｙに印加することにより、Ｔ字状の透明電極Ｙａ及びＸａ間において弱い第１リセット放電を生起させて、コントラストの向上を図るようにしている。

保護層として気相法酸化マグネシウム層１３を設けたパネルでは、放電確率が著しく高いため、微弱な第１リセット放電が安定して生じる。突起電極、特にＴ字形状の先端幅広電極との組み合わせにより、放電ギャップ近傍に第１リセット放電が局所化され、行電極全体で放電が生じるような強い突発的な第１リセット放電が生じる可能性が一層抑制される。よって、列電極と行電極との間で強い放電が生じ難く、短時間に安定した微弱な第１リセット放電を生じさせることが可能である。

次に、各サブフィールドのアドレス行程Ｗでは、列電極駆動回路５５が、入力映像信号に基づきそのサブフィールドで各表示セルＰＣを発光させるか否かを設定する為の画素データパルスを生成する。例えば、列電極駆動回路５５は、表示セルＰＣを発光させる場合には高電圧、発光させない場合には低電圧の画素データパルスを各表示セルＰＣ毎に生成する。そして、列電極駆動回路５５は、かかる画素データパルスを１表示ライン分（ｍ個）ずつ、画素データパルス群ＤＰ₁、ＤＰ₂、・・・、ＤＰ_nとして順次、列電極Ｄ₁〜Ｄ_mに印加して行く。この間、Ｙ行電極駆動回路５３は、上記画素データパルス群ＤＰ₁〜ＤＰ_n各々のタイミングに同期させて負極性の走査パルスＳＰを行電極Ｙ₁〜Ｙ_nに順次印加して行く。この際、走査パルスＳＰが印加され且つ高電圧の画素データパルスが印加された表示セルＰＣのみに放電（選択放電）が生起され、その表示セルＰＣの放電空間Ｓ内における酸化マグネシウム層１３及び蛍光体層１７各々の表面に所定量の壁電荷が形成される。走査パルスＳＰが印加されたものの低電圧の画素データパルスが印加された表示セルＰＣ内では上記の如き選択放電は生起されないので、その直前までの壁電荷の形成状態が維持される。

すなわち、アドレス行程Ｗの実行により、各表示セルＰＣは、入力映像信号に基づき、所定量の壁電荷が存在する点灯セル状態、又は所定量の壁電荷が存在しない消灯セル状態のいずれか一方に設定されるのである。

次いで、各サブフィールドのサスティン行程Ｉでは、Ｘ行電極駆動回路５１及びＹ行電極駆動回路５３の各々が、交互に繰り返し正極性のサスティンパルスＩＰ_X及びＩＰ_Yを行電極Ｘ₁〜Ｘ_n及びＹ₁〜Ｙ_nに印加する。サスティンパルスＩＰ_X及びＩＰ_Yを印加する回数は、各サブフィールドにおける輝度の重み付けに依存する。この際、これらサスティンパルスＩＰ_X及びＩＰ_Yが印加される度に、所定量の壁電荷が形成されている上記点灯セル状態にある表示セルＰＣのみがサスティン放電し、この放電に伴い蛍光体層１７が発光してパネル面に画像が形成される。

ここで、前述した如く、各放電セルＰＣ内に形成されている酸化マグネシウム層１３に含まれている気相酸化マグネシウム単結晶体は、電子線の照射により励起されて図１３に示す如き波長域２００〜３００ｎｍ内（特に、２３０〜２５０ｎｍ内の２３５ｎｍ付近）にピークを有するＣＬ発光を行う。この際、図１４に示す如く、気相法酸化マグネシウム結晶体の粒径が大なるほどＣＬ発光のピーク強度が大となる。すなわち、気相法酸化マグネシウム結晶体を生成する際に、通常よりも高い温度でマグネシウムを加熱すると、平均粒径５００オングストロームの気相酸化マグネシウム単結晶体と共に、図８或いは図９の如き粒径２０００オングストローム以上の比較的大なる単結晶体が形成される。この際、マグネシウムを加熱する際の温度が通常よりも高温であるので、マグネシウムと酸素が反応する火炎の長さも長くなる。従って、かかる火炎と周囲との温度差が大になり、それ故に、粒径が大なる気相酸化マグネシウム単結晶体のグループほど、２００〜３００ｎｍ（特に２３５ｎｍ付近）に対応したエネルギー準位の高い単結晶体が多く含まれることになると推測される。

図１５は、放電セルＰＣ内に酸化マグネシウム層を設けなかった場合の放電確率、従来の蒸着法によって酸化マグネシウム層を構築した場合の放電確率、電子線の照射により２００〜３００ｎｍ（特に２３０〜２５０ｎｍ内の２３５ｎｍ付近）にピークを有するＣＬ発光を生起する気相酸化マグネシウム単結晶体を含む酸化マグネシウム層を設けた場合各々での放電確率を示す図である。尚、図１５中において横軸は、放電の休止時間、つまり放電が生起されてから次の放電が生起されるまでの時間間隔を表すものである。

このように、各放電セルＰＣの放電空間Ｓに、図８又は図９に示す如き電子線の照射により２００〜３００ｎｍ（特に２３０〜２５０ｎｍ内の２３５ｎｍ付近）にピークを有するＣＬ発光を行う気相酸化マグネシウム単結晶体を含む酸化マグネシウム層１３を形成すると、従来の蒸着法によって酸化マグネシウム層を形成させた場合に比して放電確率が高まるのである。尚、図１６に示す如く、上記気相酸化マグネシウム単結晶体としては、電子線を照射した際の特に２３５ｎｍにピークを有するＣＬ発光の強度が大なるものほど、放電空間Ｓ内において生起される放電遅れを短縮させることができる。

従って、表示画像には関与しないリセット放電に伴う発光を抑えてコントラスト向上を図るべく、行電極Ｙに印加する第１リセットパルスＲＰ_Y1の電圧推移を図１１に示す如く緩やかにして第１リセット放電を微弱化させても、この微弱な第１リセット放電を短時間に安定して生起させることが可能となる。特に、各放電セルＰＣは、Ｔ字形状の透明電極Ｘａ及びＹａ間の放電ギャップ近傍で局所的に放電を生起させる構造を採用しているので、行電極全体で放電してしまうような強い突発的な第１リセット放電が抑制されると共に、列電極及び行電極間での強い誤放電も阻止される。

また、放電確率が高くなる（放電遅れが少なくなる）ことにより、上記リセット行程Ｒでのリセット放電によるプライミング効果が長く持続することになるので、アドレス行程Ｗにおいて生起されるアドレス放電、並びにサスティン行程Ｉにおいて生起されるサスティン放電が高速化する。これにより、アドレス放電を生起させるべく列電極Ｄ及び行電極Ｙに夫々印加される図１２に示す如き画素データパルスＤＰ及び走査パルスＳＰ各々のパルス幅を短くすることができるようになり、その分だけ、アドレス行程Ｗに費やす処理時間を短縮させることが可能となる。更に、サスティン放電を生起させるべく行電極Ｙに印加される図１２に示す如きサスティンパルスＩＰ_Yのパルス幅を短くすることができるようになり、その分だけ、サスティン行程Ｉに費やす処理時間を短縮させることが可能となる。

従って、アドレス行程Ｗ及びサスティン行程Ｉ各々に費やされる処理時間を短縮した分だけ、１フィールド（又は１フレーム）表示期間内において設けるべきサブフィールドの数を増加させることが可能となり、階調数の増加を図ることができるようになる。

また、上記した実施例におけるＰＤＰ５０としては、行電極対（Ｘ₁，Ｙ₁）、（Ｘ₂，Ｙ₂）、（Ｘ₃，Ｙ₃）、・・・、（Ｘ_n，Ｙ_n）の如き互いに対を為す行電極Ｘと行電極Ｙとの間に放電セルＰＣが形成される構造を採用しているが、互いに隣接する全ての行電極間に放電セルＰＣが形成された構造を採用しても良い。要するに、行電極Ｘ₁及びＹ₁の間、行電極Ｙ₁及びＸ₂間、行電極Ｘ₂及びＹ₂の間、・・・、行電極Ｙ_n-1及びＸ_nの間、行電極Ｘ_n及びＹ_nの間、に夫々放電セルＰＣが形成された構造を採用しても良いのである。

更に、上記した実施例におけるＰＤＰ５０としては、前面透明基板１０に行電極Ｘ及びＹ、背面基板１４に列電極Ｄ及び蛍光体層１７を夫々形成される構造を採用しているが、前面透明基板１０に列電極Ｄと共に行電極Ｘ及びＹを形成し、背面基板１４に蛍光体層１７を形成させた構造を採用しても良い。

各サブフィールドの消去行程Ｅでは、Ｙ行電極駆動回路５３が、図１２に示す如き負極性の消去パルスＥＰを行電極Ｙ₁〜Ｙ_nに印加する。消去パルスＥＰの印加に応じて、その直前のサスティン行程Ｉにてサスティン放電が生起された表示セルにおいて消去放電が生起される。かかる消去放電により、表示セル内に形成されていた壁電荷が消滅し、消灯セル状態に推移する。

上記実施例においては、ＰＤＰ５０を階調駆動させる駆動方法として、全表示セルを壁電荷による対となる行電極間の電位が所定値未満になるように初期化し（リセット行程Ｒ）、入力映像信号に基づき選択的に各表示セル内に壁電荷を形成させる、すなわち、対となる行電極間の電位が所定値以上になるように壁電荷を形成させる（アドレス行程Ｗ）、いわゆる選択書込アドレス法を採用した場合について説明した。しかしながら、ＰＤＰ５０を階調駆動させる駆動方法としては、全表示セル内に壁電荷を形成させ、すなわち、対となる行電極間の電位が所定値以上になるように壁電荷を形成させ（リセット行程Ｒ）、画素データに応じて選択的に各表示セル内に形成されている壁電荷を消去させる、すなわち、壁電荷による対となる行電極間の電位が所定値未満になるようにする（アドレス行程Ｗ）、いわゆる選択消去アドレス法を採用しても良い。選択消去アドレス法を採用した場合にも、選択書込アドレス法を採用した場合と同様に、リセット行程Ｒにおいて安定して放電強度の弱い第１リセット放電を生起させることが可能となる。

また、上記実施例においては、行電極Ｙに第１リセットパルスＲＰ_Y1と同時に行電極ＸにもリセットパルスＲＰ_Xを印加する例を示した。しかしながら、リセットパルスＲＰ_Xを省略して、行電極Ｘ側を接地電位として、放電開始電圧よりも低い所定の第１電圧値まで急峻に立ち上げる第１区間、及びそれに続く時間経過に伴い緩やかに電圧値が変化してピーク電圧値に至る区間を有する第１リセットパルスＲＰ_Y1を行電極Ｙに印加するようにしても良い。すなわち、第１リセットパルスＲＰ_Y1としては、リセット放電を生じさせる区間において緩やかな電圧変化区間を有するものを用いれば良いのである。

更に、上記実施例おいては、パネル５０（背面基板）の上端に列電極引き出し端子ｔを設ける構成を示したが、放熱対策上、図１７に示すように、パネル５０（背面基板）の下端に列電極引き出し端子ｔを設けて、その下端において列電極Ｄ₁〜Ｄ_m各々がその端子ｔを介して列電極駆動回路５５と接続されるようにしても良い。この場合には、列電極駆動回路５５がパネル５０の下端に配置されるので、その列電極駆動回路を構成するアドレスドライバＩＣがパネルからの熱によって加熱されることが防止され、放熱対策上、有利となる。

以上のように、本発明によれば、表示ラインを構成する複数の行電極対を形成すると共に行電極対を被覆する誘電体層を形成しかつ誘電体層の表面に酸化マグネシウム層を形成した透明基板と、複数の行電極対に対して交差しその交差する方向に延びて行電極対との各交差部分に表示セルを各々形成する複数の列電極を形成した背面基板とを有するプラズマディスプレイパネルを備え、プラズマディスプレイパネルを駆動する際に、１フィールドの表示期間をアドレス期間とサスティン期間を含む複数のサブフィールドで構成して階調表示を行うように構成したプラズマディスプレイ装置であって、アドレス期間において、全表示ラインを構成する行電極対各々の一方に走査パルスを順に印加すると共に走査パルスが印加される表示ラインに対応したデータパルスを列電極に供給するように構成し、かつ電子線によって励起されて波長域２００〜３００ｎｍ内にピークを有するカソードルミネッセンス発光を行う酸化マグネシウム結晶体粉末を付着させて酸化マグネシウム層を形成したものであることによって、アドレス走査の安定性を損なうことなくアドレス走査を高速化することができる。

従来のプラズマディスプレイ装置の概略構成を示す図である。 図１に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの一例を示す図である。 図２に示す発光駆動シーケンスに従ってＰＤＰに印加される各種駆動パルスとその印加タイミングを示す図である。 本発明によるプラズマディスプレイ装置の概略構成を示す図である。 図４の装置の表示面側から眺めたＰＤＰの内部構造を模式的に示す正面図である。 図５に示されるＶ３−Ｖ３線上での断面を示す図である。 図５に示されるＷ２−Ｗ２線上での断面を示す図である。 立方体の多重結晶構造を有する酸化マグネシウム単結晶体を示す図である。 立方体の多重結晶構造を有する酸化マグネシウム単結晶体を示す図である。 酸化マグネシウム単結晶体粉末を誘電体層及び嵩上げ誘電体層の表面に付着させて酸化マグネシウム層を形成させた場合の形態を示す図である。 図４に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの一例を示す図である。 図１１に示す発光駆動シーケンスに従ってＰＤＰに印加される各種駆動パルスとその印加タイミングを示す図である。 酸化マグネシウム単結晶体粉末の粒径とＣＬ発光の波長との関係を示すグラフである。 酸化マグネシウム単結晶体粉末の粒径と２３５ｎｍのＣＬ発光の強度との関係を示すグラフである。 表示セル内に酸化マグネシウム層を設けなかった場合の放電確率、従来の蒸着法によって酸化マグネシウム層を構築した場合の放電確率、多重結晶構造の酸化マグネシウム層を構築した場合の放電確率を各々示す図である。 ２３５ｎｍピークのＣＬ発光強度と放電遅れ時間との対応関係を示す図である。 本発明の他の実施例としてプラズマディスプレイ装置の概略構成を示す図である。

符号の説明

１３ 酸化マグネシウム層
５０，１００ ＰＤＰ
５１，１０２ Ｘ行電極駆動回路
５３，１０３ Ｙ行電極駆動回路
５５，１０４，１０５ 列電極駆動回路
５６，１０１ 駆動制御回路

Claims (2)

1. 表示ラインを構成する複数の行電極対を形成すると共に前記行電極対を被覆する誘電体層を形成しかつ前記誘電体層の表面に酸化マグネシウム層を形成した前面透明基板と、前記複数の行電極対に対して交差しその交差する方向に延びて行電極対との各交差部分に表示セルを各々形成する複数の列電極を形成した背面基板とを有するプラズマディスプレイパネルを備え、
   前記プラズマディスプレイパネルを駆動する際に、１フィールドの表示期間をアドレス期間とサスティン期間を含む複数のサブフィールドで構成して階調表示を行うように構成したプラズマディスプレイ装置であって、
   前記アドレス期間において、全表示ラインを構成する前記行電極対各々の一方に走査パルスを順に印加すると共に前記走査パルスが印加される表示ラインに対応したデータパルスを前記列電極に供給するように構成し、かつ電子線によって励起されて波長域２００〜３００ｎｍ内にピークを有するカソードルミネッセンス発光を行う酸化マグネシウム結晶体粉末を前記誘電体層上に付着させて前記酸化マグネシウム層を形成したことを特徴とするプラズマディスプレイ装置。
2. 前記酸化マグネシウム結晶体粉末は、粒径が２０００オングストローム以上の酸化マグネシウム結晶体粉末を含んでいることを特徴とする請求項１記載のプラズマディスプレイ装置。