JP5355843B2

JP5355843B2 - プラズマディスプレイ装置

Info

Publication number: JP5355843B2
Application number: JP2005005015A
Authority: JP
Inventors: 吉親佐藤; 一朗坂田; 勉徳永
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2005-01-12
Filing date: 2005-01-12
Publication date: 2013-11-27
Anticipated expiration: 2025-01-12
Also published as: JP2006195051A

Description

本発明は、プラズマディスプレイパネルを搭載したプラズマディスプレイ装置に関する。

プラズマディスプレイ装置では、映像信号における１フィールド（又は１フレーム）を、夫々がアドレス期間及びサスティン期間を含む複数のサブフィールドで構成することにより階調表示を行うようにしている。アドレス期間では、プラズマディスプレイパネルの各画素に対応した放電セルの各々を入力映像信号に基づいて選択的に放電させることにより、壁電荷が存在する点灯モード状態、及び壁電荷が存在しない消灯モード状態のいずれか一方の状態に設定する。又、サスティン期間では、点灯モード状態に設定されている放電セルのみを、そのサブフィールドの重み付けに対応した回数だけ繰り返しサスティン放電させ、この放電に伴う発光状態を維持させる。尚、各サブフィールドのアドレス期間の直前には、全放電セルの状態を初期化する為のリセット期間が設けられている。リセット期間では、先ず、全ての放電セル内に壁電荷を形成させるための書込リセット放電を生起させ、引き続き、全放電セル内に形成されている壁電荷を消去させる為の消去リセット放電を生起させることにより、全放電セルを消灯モード状態に初期化する。ところが、これら一連のリセット放電に伴う発光は表示画像に関与するものでは無く、更に全放電セルにおいて一斉に生起されるものである為、表示画像のコントラスト、特に暗い場面を表す画像を表示中の暗コントラストが低下してしまう。そこで、１フィールド（又は１フレーム）表示期間内においてリセット放電の回数を１回だけにして、コントラスト低下を抑えるようにした駆動方法が提案されている（例えば、特許文献１参照）。

しかしながら、リセット放電の回数を１回だけにすると、その後のアドレス期間及びサスティン期間において上記各種放電に放電遅れが生じてしまうので、各種放電を生起させるべくプラズマディスプレイパネルに印加する各種駆動パルスのパルス幅を広げる必要がある。従って、このパルス幅を広げた分だけアドレス期間及びサスティン期間が夫々長くなるので、サブフィールド数を増やして表示階調数の増加を図ることが困難であるという問題があった。
特開平１１−６５５１７号公報

本発明は、かかる問題を解決すべく為されたものであり、表示階調数を増加させることが可能なプラズマディスプレイ装置を提供することを目的とする。

請求項１に係る発明によるプラズマディスプレイ装置は、複数の行電極対と、前記行電極対に交差して配列され各交差部にて表示セルを形成する複数の列電極とを備えるプラズマディスプレイパネルに対して、入力映像信号における単位表示期間をアドレス期間とサスティン期間とからなる複数のサブフィールドで構成して画像表示を行うプラズマディスプレイ装置であって、電子線の照射によって励起されて波長域２００〜３００ｎｍ内にピークを有するカソードルミネッセンス発光を行う酸化マグネシウム結晶体が、前記放電セル各々内において前記行電極対を被覆する誘電体層上の前記放電空間に接する面上に露出して形成されている酸化マグネシウム層と、前記行電極対を構成する行電極間にリセットパルスを印加することにより全ての前記表示セル内にリセット放電を生起せしめるリセット手段と、前記アドレス期間において、前記行電極対の一方の行電極に走査パルスを印加すると共に前記映像信号に基づく画素データに応じた画素データパルスを前記列電極に印加することにより前記表示セル各々に選択的にアドレス放電を生起せしめて各表示セルを点灯モード及び消灯モードの内のいずれか一方に設定するアドレス手段と、前記サスティン期間において、前記行電極対を構成する行電極間にサスティンパルスを印加することにより前記点灯モードに設定されている前記表示セルをサスティン放電させるサスティン手段と、を備え、前記リセット手段は、連続する複数の前記単位表示期間各々の内の少なくとも１の単位表示期間の先頭の前記サブフィールドのみで前記アドレス期間に先立ち前記リセット放電を生起せしめ、前記アドレス手段は、前記単位表示期間内の先頭のサブフィールドを含む第１のサブフィールド群内の各サブフィールドの前記アドレス期間において選択的に書込アドレス放電を生起せしめて前記表示セルを前記点灯モードに設定し、前記第１サブフィールド群に後続するサブフィールド群内のいずれか１のサブフィールドにおいてのみ選択的に消去アドレス放電を生起せしめることにより前記点灯モードに設定されていた前記表示セルを前記消灯モードの状態に遷移せしめる。

電子線の照射によって励起されて波長域２００〜３００ｎｍ内にピークを有するカソードルミネッセンス発光を行う酸化マグネシウム結晶体を含む酸化マグネシウム層が形成されている表示セルを備えたプラズマディスプレイパネルを駆動するにあたり、単位表示期間内の先頭のサブフィールドを含む第１のサブフィールド群内の各サブフィールドにおいて選択的に書込アドレス放電を生起せしめて表示セルを点灯モードに設定し、この第１サブフィールド群に後続するサブフィールド群内のいずれか１のサブフィールドにおいてのみ選択的に消去アドレス放電を生起せしめることにより点灯モードに設定されていた表示セルを消灯モードの状態に遷移させる。

以下、本発明の実施例を図面を参照しつつ詳細に説明する。

図１は、本発明によるプラズマディスプレイ装置の概略構成を示す図である。

図１に示す如く、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ５０、行電極Ｘ駆動回路５１、行電極Ｙ駆動回路５３、列電極駆動回路５５、及び駆動制御回路５６から構成される。

ＰＤＰ５０には、２次元表示画面の縦方向（垂直方向）に夫々伸張して配列された列電極Ｄ_１〜Ｄ_ｍ、横方向（水平方向）に夫々伸張して配列された行電極Ｘ_１〜Ｘ_ｎ及び行電極Ｙ_１〜Ｙ_ｎが形成されている。この際、互いに隣接するもの同士で対を為す行電極対（Ｘ_１，Ｙ_１）、（Ｘ_２，Ｙ_２）、（Ｘ_３，Ｙ_３）、・・・、（Ｘ_ｎ，Ｙ_ｎ）の各々が、ＰＤＰ５０における第１表示ライン〜第ｎ表示ラインを担う。各表示ラインと列電極Ｄ_１〜Ｄ_ｍ各々との各交叉部(図１中の一点鎖線にて囲まれた領域)には、画素を担う表示セルＰＣが形成されている。すなわち、ＰＤＰ５０には、第１表示ラインに属する表示セルＰＣ_1,1〜ＰＣ_1,m、第２表示ラインに属する表示セルＰＣ_２、１〜ＰＣ_２、ｍ、・・・・、第ｎ表示ラインに属する表示セルＰＣ_ｎ、１〜ＰＣ_ｎ、ｍの各々がマトリクス状に配列されているのである。

図２は、表示面側から眺めたＰＤＰ５０の内部構造を模式的に示す正面図である。

図２においては、ＰＤＰ５０の列電極Ｄ_１〜Ｄ_３各々と、第１表示ライン（Ｙ_１，Ｘ_１）及び第２表示ライン（Ｙ_２，Ｘ_２）との各交叉部を抜粋して示すものである。図３は、図２のＶ３−Ｖ３線におけるＰＤＰ５０の断面を示す図であり、図４は、図２のＷ２−Ｗ２線におけるＰＤＰ５０の断面を示す図である。

図２に示すように、各行電極Ｘは、２次元表示画面の水平方向に伸張するバス電極Ｘｂと、かかるバス電極Ｘｂ上の各表示セルＰＣに対応した位置に各々接触して設けられたＴ字形状の透明電極Ｘａと、から構成される。各行電極Ｙは、２次元表示画面の水平方向に伸張するバス電極Ｙｂと、かかるバス電極Ｙｂ上の各表示セルＰＣに対応した位置に各々接触して設けられたＴ字形状の透明電極Ｙａと、から構成される。透明電極Ｘａ及びＹａは例えばＩＴＯ等の透明導電膜からなり、バス電極Ｘｂ及びＹｂは例えば金属膜からなる。透明電極Ｘａ及バス電極Ｘｂからなる行電極Ｘ、並びに透明電極Ｙａ及バス電極Ｙｂからなる行電極Ｙは、図３に示す如く、その前面側がＰＤＰ５０の表示面となる前面透明基板１０の背面側に形成されている。この際、各行電極対（Ｘ、Ｙ）における透明電極Ｘａ及びＹａは、互いに対となる相手の行電極側に伸張しており、その幅広部の頂辺同士が所定幅の放電ギャップｇ１を介して互いに対向している。又、前面透明基板１０の背面側には、１対の行電極対（Ｘ_１、Ｙ_１）とこの行電極対に隣接する行電極対（Ｘ_２、Ｙ_２）との間に、２次元表示画面の水平方向に伸張する黒色または暗色の光吸収層（遮光層）１１が形成されている。さらに、前面透明基板１０の背面側には、行電極対（Ｘ，Ｙ）を被覆するように誘電体層１２が形成されている。この誘電体層１２の背面側（行電極対が接触する面とは反対側の面）には、図３に示す如く、光吸収層１１とこの光吸収層１１に隣接するバス電極Ｘｂ及びＹｂとが形成されている領域に対応した部分に、嵩上げ誘電体層１２Ａが形成されている。この誘電体層１２及び嵩上げ誘電体層１２Ａの表面上には、後述するような電子線の照射によって励起されて波長域２００〜３００ｎｍ内にピークを有するカソードルミネッセンス発光を行う酸化マグネシウム結晶体を含む酸化マグネシウム層１３が形成されている。

一方、前面透明基板１０と平行に配置された背面基板１４上には、列電極Ｄの各々が、各行電極対（Ｘ，Ｙ）における透明電極Ｘａ及びＹａに対向する位置において行電極対（Ｘ，Ｙ）と直交する方向に伸張して形成されている。背面基板１４上には、更に列電極Ｄを被覆する白色の列電極保護層１５が形成されている。この列電極保護層１５上には隔壁１６が形成されている。隔壁１６は、各行電極対（Ｘ，Ｙ）のバス電極Ｘｂ及びＹｂに対応した位置において各々２次元表示画面の横方向に伸張している横壁１６Ａと、互いに隣接する列電極Ｄ間の各中間位置において２次元表示画面の縦方向に伸張している縦壁１６Ｂとによって梯子形状に形成されている。尚、ＰＤＰ５０の各表示ライン毎に、図２に示す如き梯子形状の隔壁１６が各々形成されており、互いに隣接する隔壁１６の間には、図２に示す如き隙間ＳＬが存在する。又、梯子状の隔壁１６によって、各々独立した放電空間Ｓ、透明電極Ｘａ及びＹａを含む表示セルＰＣが区画されている。放電空間Ｓ内には、キセノンガスを含む放電ガスが封入されている。各表示セルＰＣ内における横壁１６Ａの側面、縦壁１６Ｂの側面、及び列電極保護層１５の表面には、図３に示す如くこれらの面を全て覆うように蛍光体層１７が形成されている。この蛍光体層１７は、実際には、赤色発光を為す蛍光体、緑色発光を為す蛍光体、及び青色発光を為す蛍光体の３種類からなる。各表示セルＰＣの放電空間Ｓと隙間ＳＬとの間は、図３に示す如く酸化マグネシウム層１３が横壁１６Ａに当接されることによって互いに閉じられている。一方、図４に示す如く、縦壁１６Ｂは酸化マグネシウム層１３に当接されていないので、その間に隙間ｒ１が存在する。すなわち、２次元表示画面の横方向において互いに隣接する表示セルＰＣ各々の放電空間Ｓは、この隙間ｒ１を介して互いに連通しているのである。

ここで、上記酸化マグネシウム層１３を形成する酸化マグネシウム結晶体は、マグネシウムを加熱して発生するマグネシウム蒸気を気相酸化して得られる単結晶体、例えば電子線の照射により励起されて波長域２００〜３００ｎｍ内（特に、２３０〜２５０ｎｍ内の２３５ｎｍ付近）にピークを有するＣＬ発光を行う気相法酸化マグネシウム結晶体を含んでいる。この気相法酸化マグネシウム結晶体には、図５ＡのＳＥＭ写真像に示す如き立方体の結晶体が互いに嵌り込んだ多重結晶構造、あるいは図５ＢのＳＥＭ写真像に示す如き立方体の単結晶構造を有する、２０００オングストローム以上の粒径のマグネシウム単結晶体が含まれている。このようなマグネシウム単結晶体は、他の方法によって生成された酸化マグネシウムと比較すると高純度であると共に微粒子であり、粒子の凝集が少ない等の特徴を備えており、後述するように放電遅れ等の放電特性の改善に寄与する。尚、本実施例においては、ＢＥＴ法によって測定した平均粒径が５００オングストローム以上、好ましくは２０００オングストローム以上の気相酸化マグネシウム単結晶体を用いている。そして、このような酸化マグネシウム単結晶体を、スプレー法や静電塗布法等により、図６に示す如く誘電体層１２の表面に付着させることにより酸化マグネシウム層１３を形成させるのである。尚、誘電体層１２及び嵩上げ誘電体層１２Ａの表面に蒸着又はスパッタ法により薄膜酸化マグネシウム層を形成し、その上に気相法酸化マグネシウム単結晶体を付着させて酸化マグネシウム層１３を形成するようにしても良い。

行電極Ｘ駆動回路５１は、リセットパルス発生回路及びサスティンパルス発生回路からなる。行電極Ｘ駆動回路５１のリセットパルス発生回路は、ＰＤＰ５０の表示セルＰＣ各々を初期化すべきリセットパルス（後述する）を発生し、これをＰＤＰ５０の行電極Ｘ_１〜Ｘ_ｎ各々に印加する。行電極Ｘ駆動回路５１のサスティンパルス発生回路は、点灯モード（後述する）に設定されている各表示セルＰＣを発光させるべきサスティンパルス（後述する）を発生し、これを行電極Ｘ_１〜Ｘ_ｎ各々に印加する。

行電極Ｙ駆動回路５３は、リセットパルス発生回路、スキャンパルス発生回路及びサスティンパルス発生回路からなる。行電極Ｙ駆動回路５３のリセットパルス発生回路は、ＰＤＰ５０の表示セルＰＣ各々を初期化すべきリセットパルス（後述する）を発生し、これをＰＤＰ５０の行電極Ｙ_１〜Ｙ_ｎ各々に印加する。行電極Ｙ駆動回路５３のスキャンパルス発生回路は、各表示セルＰＣを１表示ライン分ずつ、入力映像信号に応じた状態（点灯モード又は消灯モード）への設定対象とすべき走査パルス（後述する）を発生し、これを行電極Ｙ_１〜Ｙ_ｎ各々に順次印加する。行電極Ｙ駆動回路５３のサスティンパルス発生回路は、点灯モード（後述する）に設定されている各表示セルＰＣを発光させるべきサスティンパルス（後述する）を発生し、これを行電極Ｙ_１〜Ｙ_ｎ各々に印加する。

列電極駆動回路５５は、駆動制御回路５６から供給された画素駆動データビット（後述する）に応じた電圧を有する画素データパルスを発生し、これを１表示ライン分（ｍ個）ずつＰＤＰ５０の列電極Ｄ_１〜Ｄ_ｍに印加する。

駆動制御回路５６は、先ず、入力映像信号を各画素毎に輝度レベルを表す例えば８ビットの画素データに変換し、この画素データに対して誤差拡散処理及びディザ処理を施す。例えば、当該誤差拡散処理では、先ず、画素データの上位６ビット分を表示データ、残りの下位２ビット分を誤差データとする。そして、周辺画素各々に対応した当該画素データの各誤差データを重み付け加算したものを、上記表示データに反映させる。かかる動作により、原画素における下位２ビット分の輝度が上記周辺画素によって擬似的に表現され、それ故に８ビットよりも少ない６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になる。そして、この誤差拡散処理によって得られた６ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を１画素単位とし、この１画素単位内の各画素に対応した上記誤差拡散処理画素データに夫々、互いに異なる係数値からなるディザ係数を夫々割り当てて加算してディザ加算画素データを得る。かかるディザ係数の加算によれば、上記１画素単位で眺めた場合には、上記ディザ加算画素データの上位４ビット分だけでも８ビットに相当する輝度を表現することが可能となる。そこで、駆動制御回路５６は、当該ディザ加算画素データの上位４ビット分を多階調化画素データＰＤ_Ｓとし、これを図９に示す如きデータ変換テーブルに従って第１〜第１２ビットからなる１２ビットの画素駆動データＧＤに変換する。従って、８ビットで２５６階調を表現し得る画素データは、図９に示すように、全部で１３パターンからなる１２ビットの画素駆動データＧＤに変換される。次に、駆動制御回路５６は、１画面分の画素駆動データＧＤ_1、1〜ＧＤ_n、m毎に、これら画素駆動データＧＤ_1、1〜ＧＤ_n、m各々を同一ビット桁同士にて分離することにより、
ＤＢ１：画素駆動データＧＤ_1、1〜ＧＤ_n、m各々の第１ビット目
ＤＢ２：画素駆動データＧＤ_1、1〜ＧＤ_n、m各々の第２ビット目
ＤＢ３：画素駆動データＧＤ_1、1〜ＧＤ_n、m各々の第３ビット目
ＤＢ４：画素駆動データＧＤ_1、1〜ＧＤ_n、m各々の第４ビット目
ＤＢ５：画素駆動データＧＤ_1、1〜ＧＤ_n、m各々の第５ビット目
ＤＢ６：画素駆動データＧＤ_1、1〜ＧＤ_n、m各々の第６ビット目
ＤＢ７：画素駆動データＧＤ_1、1〜ＧＤ_n、m各々の第７ビット目
ＤＢ８：画素駆動データＧＤ_1、1〜ＧＤ_n、m各々の第８ビット目
ＤＢ９：画素駆動データＧＤ_1、1〜ＧＤ_n、m各々の第９ビット目
ＤＢ１０：画素駆動データＧＤ_1、1〜ＧＤ_n、m各々の第１０ビット目
ＤＢ１１：画素駆動データＧＤ_1、1〜ＧＤ_n、m各々の第１１ビット目
ＤＢ１２：画素駆動データＧＤ_1、1〜ＧＤ_n、m各々の第１２ビット目
の如き画素駆動データビット群ＤＢ１〜ＤＢ１２を得る。

尚、画素駆動データビット群ＤＢ１〜ＤＢ１２各々は、後述するサブフィールドＳＦ１〜ＳＦ１２各々に対応したものである。駆動制御回路５６は、各サブフィールド毎に、そのサブフィールドに対応した画素駆動データビット群ＤＢを１表示ライン分(ｍ個)ずつ列電極駆動回路５５に供給する。

更に、駆動制御回路５６は、ＰＤＰ５０を図７に示す如きサブフィールド法（サブフレーム法）を採用した発光駆動シーケンスに従って駆動させるべき各種制御信号を行電極Ｘ駆動回路５１、行電極Ｙ駆動回路５３、及び列電極駆動回路５５の各々に供給する。尚、図７に示す発光駆動シーケンスでは、単位表示期間（１フィールド又は１フレーム表示期間）内の１２個のサブフィールドＳＦ１〜ＳＦ１２各々の内の先頭のサブフィールドＳＦ１では、リセット行程Ｒ、アドレス行程Ｗａ及びサスティン行程Ｉを順次実行する。又、サブフィールドＳＦ２〜ＳＦ１２各々では、アドレス行程Ｗｂ及びサスティン行程Ｉを順次実行する。

図８は、サブフィールドＳＦ１〜ＳＦ１２の内からＳＦ１及びＳＦ２を抜粋して、ＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに印加される各種駆動パルスの印加タイミングを示す図である。

先ず、サブフィールドＳＦ１のリセット行程Ｒでは、行電極Ｙ駆動回路５３が、図８に示す如く、行電極Ｙ上の電圧が時間経過に伴い緩やかに上昇して正極性のピーク電圧値Ｖryに到る前縁部と、その後、緩やかに電圧値が下降して負極性の電圧値Ｖselに到る後縁部とを有するリセットパルスＲＰ_Ｙを行電極Ｙ₁〜Ｙ_nに一斉に印加する。尚、上記電圧値Ｖselは、後述する負極性の走査パルス（後述する）が印加された際の行電極Ｙ上の電圧値と、電圧印加が一切為されていない場合における行電極Ｙ上の電圧値との間の電圧である。又、上記ピーク電圧値Ｖryは、後述するサスティンパルスが印加された際の行電極Ｙ上の電圧Ｖsusよりも大なる電圧値である。行電極Ｘ駆動回路５１は、このリセットパルスＲＰ_Ｙが正極性の電圧を有する区間に亘り、図８に示す如き負極性の電圧を有するリセットパルスＲＰ_Ｘを行電極Ｘ₁〜Ｘ_nに印加する。上記リセットパルスＲＰ_Ｙと共にリセットパルスＲＰ_Ｘが印加されている間、全表示セルＰＣ_1,1〜ＰＣ_n,m各々内の行電極Ｘ及びＹ間において微弱な書込リセット放電が生起される。かかる書込リセット放電の終息後、各表示セルＰＣの放電空間Ｓ内における酸化マグネシウム層１３の表面には所定量の壁電荷が形成される。つまり、酸化マグネシウム層１３の表面上における行電極Ｘの近傍には正極性の電荷が形成され、行電極Ｙの近傍には負極性の電荷が形成される、いわゆる壁電荷の形成された状態となる。その後、リセットパルスＲＰ_Ｙの電圧がピーク電圧値から緩やかに低下して行くと、その間、全ての表示セルＰＣ_1,1〜ＰＣ_n,m各々内の行電極Ｘ及びＹ間において微弱な消去リセット放電が生起される。かかる消去リセット放電により、全表示セルＰＣ_1,1〜ＰＣ_n,m各々内に形成されていた壁電荷が消滅する。すなわち、リセット行程Ｒにより、全ての表示セルＰＣ_1,1〜ＰＣ_n,mの各々は、壁電荷の量が所定量に充たない、いわゆる消灯モードの状態に初期化されるのである。

サブフィールドＳＦ１のアドレス行程Ｗａでは、列電極駆動回路５５が、画素駆動データビットに応じた電圧を有する画素データパルスを生成する。例えば、列電極駆動回路５５は、表示セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットが供給された場合には正極性の高電圧を有する画素データパルスを生成する一方、消灯モードに設定させるべき論理レベル０の画素駆動データビットが供給された場合には低電圧の画素データパルスを生成する。そして、列電極駆動回路５５は、かかる画素データパルスを１表示ライン分（ｍ個）ずつ、画素データパルス群ＤＰ_１、ＤＰ_２、・・・、ＤＰ_ｎとして順次、列電極Ｄ₁〜Ｄ_mに印加して行く。この間、行電極Ｙ駆動回路５３は、上記画素データパルス群ＤＰ_１〜ＤＰ_n各々のタイミングに同期させて図８に示す如き負極性の走査パルスＳＰを行電極Ｙ₁〜Ｙ_nに順次印加して行く。この際、走査パルスＳＰが印加され且つ高電圧の画素データパルスが印加された表示セルＰＣのみに選択的に書込アドレス放電が生起され、その表示セルＰＣの放電空間Ｓ内における酸化マグネシウム層１３及び蛍光体層１７各々の表面に所定量の壁電荷が形成される。一方、走査パルスＳＰが印加されたものの低電圧の画素データパルスが印加された表示セルＰＣ内では上記の如き書込アドレス放電は生起されないので、その直前までの壁電荷の形成状態が維持される。すなわち、アドレス行程Ｗａにより、各表示セルＰＣは、所定量の壁電荷が存在する点灯モード状態、あるいは壁電荷の量が所定量に充たない消灯モード状態のいずれか一方に設定されるのである。

又、サブフィールドＳＦ２〜ＳＦ１２各々のアドレス行程Ｗｂでは、列電極駆動回路５５は、表示セルＰＣを消灯モードに設定させるべき論理レベル１の画素駆動データビットが供給された場合には正極性の高電圧を有する画素データパルスを生成する一方、論理レベル０の画素駆動データビットが供給された場合には低電圧の画素データパルスを生成する。そして、列電極駆動回路５５は、かかる画素データパルスを１表示ライン分（ｍ個）ずつ、画素データパルス群ＤＰ_１、ＤＰ_２、・・・、ＤＰ_ｎとして順次、列電極Ｄ₁〜Ｄ_mに印加して行く。この間、行電極Ｙ駆動回路５３は、上記画素データパルス群ＤＰ_１〜ＤＰ_n各々のタイミングに同期させて図８に示す如き負極性の走査パルスＳＰを行電極Ｙ₁〜Ｙ_nに順次印加して行く。この際、走査パルスＳＰと高電圧の画素データパルスＤＰとが同時に印加された表示セルＰＣ内において消去アドレス放電が生起される。かかる消去アドレス放電後、表示セルＰＣ内に形成されていた壁電荷が消去され、この表示セルＰＣは消灯モードに設定される。一方、低電圧の画素データパルスが印加された表示セルＰＣ内には上述した如き消去アドレス放電は生起されないので、その直前までの壁電荷の形成状態が維持される。よって、点灯モードに設定されていた表示セルＰＣは点灯モード、消灯モードに設定されていた表示セルＰＣは消灯モードの状態を維持する
サブフィールドＳＦ１〜ＳＦ１２各々のサスティン行程Ｉでは、行電極Ｘ駆動回路５１及び行電極Ｙ駆動回路５３の各々が、図８に示す如き正極性の電圧Ｖsusを有するサスティンパルスＩＰ_Ｘ及びＩＰ_Ｙを交互に行電極Ｘ₁〜Ｘ_n及びＹ₁〜Ｙ_nに印加する。尚、各サブフィールド内においてサスティンパルスＩＰ_Ｘ及びＩＰ_Ｙを印加する回数は、そのサブフィールドの輝度重み付けに依存する。これらサスティンパルスＩＰ_Ｘ及びＩＰ_Ｙが印加される度に、上記点灯モードに設定されている表示セルＰＣのみがサスティン放電し、この放電に伴い蛍光体層１７が発光してパネル面に画像が形成される。

上述した如き図７及び図８に示す駆動を、図９に示す如き１３通りの画素駆動データＧＤに基づいて実行する。かかる駆動によると、輝度レベル０を表現する場合（第１階調）を除き、最初のサブフィールドＳＦ１のアドレス行程Ｗａにおいて各表示セルＰＣ内で書込アドレス放電が生起され（二重丸にて示す）、この表示セルＰＣは点灯モードに設定される。その後、サブフィールドＳＦ２〜ＳＦ１２各々の内の１のサブフィールドのアドレス行程Ｗｂのみで消去アドレス放電が生起され（黒丸にて示す）、この表示セルＰＣは消灯モードに設定される。つまり、各表示セルＰＣは、表現すべき中間輝度に対応した分だけ連続したサブフィールド各々で点灯モードに設定され、これらサブフィールドの各々に割り当てられている回数分だけサスティン放電に伴う発光を繰り返し生起する（白丸にて示す）のである。この際、１フィールド内において生起されたサスティン放電に伴う発光の総数に対応した輝度が視覚される。よって、図９に示す如き第１〜第１３階調駆動による１３種類の発光パターンによれば、白丸にて示すサブフィールド各々で生起されたサスティン放電の合計回数に対応した１３階調分の中間輝度が表現されるのである。

ここで、前述した如く、各表示セルＰＣ内に形成されている酸化マグネシウム層１３に含まれている気相酸化マグネシウム単結晶体は、電子線の照射により励起されて図１０に示す如き波長域２００〜３００ｎｍ内（特に、２３０〜２５０ｎｍ内の２３５ｎｍ付近）にピークを有するＣＬ発光を行う。この際、図１１に示す如く、気相法酸化マグネシウム結晶体の粒径が大なるほどＣＬ発光のピーク強度が大となる。すなわち、気相酸化マグネシウム結晶体を生成する際に、通常よりも高い温度でマグネシウムを加熱すると、平均粒径５００オングストロームの気相酸化マグネシウム単結晶体と共に、図５Ａ或いは図５Ｂの如き粒径２０００オングストローム以上の比較的大なる単結晶体が形成される。この際、マグネシウムを加熱する際の温度が通常よりも高温であるので、マグネシウムと酸素が反応する火炎の長さも長くなる。従って、かかる火炎と周囲との温度差が大になり、それ故に、粒径が大なる気相酸化マグネシウム単結晶体のグループほど、２００〜３００ｎｍ（特に２３５ｎｍ付近）に対応したエネルギー準位の高い単結晶体が多く含まれることになると推測される。

図１２は、表示セルＰＣ内に酸化マグネシウム層を設けなかった場合の放電確率、従来の蒸着法によって酸化マグネシウム層を構築した場合の放電確率、電子線の照射により２００〜３００ｎｍ（特に２３０〜２５０ｎｍ内の２３５ｎｍ付近）にピークを有するＣＬ発光を生起する気相酸化マグネシウム単結晶体を含む酸化マグネシウム層を設けた場合各々での放電確率を示す図である。尚、図１２中において横軸は、放電の休止時間、つまり放電が生起されてから次の放電が生起されるまでの時間間隔を表すものである。

このように、各放電セルＰＣの放電空間Ｓに、電子線の照射により２００〜３００ｎｍ（特に２３０〜２５０ｎｍ内の２３５ｎｍ付近）にピークを有するＣＬ発光を行う気相酸化マグネシウム単結晶体を含む酸化マグネシウム層１３を形成すると、従来の蒸着法によって酸化マグネシウム層を形成させた場合に比して放電確率が高まるのである。尚、上記気相酸化マグネシウム単結晶体としては、図１３に示すように、電子線を照射した際の特に２３５ｎｍにピークを有するＣＬ発光の強度が大なるものほど、放電空間Ｓ内において生起される放電遅れを短縮させることができる。

以上の如く、各表示セルＰＣ内に、気相酸化マグネシウム単結晶体を含む酸化マグネシウム層１３を設けたことにより放電空間Ｓ内での放電確率が高くなる。これにより、コントラスト向上を図るべく、図８に示すように行電極Ｙに印加するリセットパルスＲＰ_Ｙの電圧推移を緩やかにしてリセット放電を微弱化させても、この微弱なリセット放電を短時間に安定して生起させることが可能となる。特に、各表示セルＰＣは、Ｔ字形状の透明電極Ｘａ及びＹａ間の放電ギャップ近傍で局所的に放電を生起させる構造を採用しているので、行電極全体で放電してしまうような強い突発的なリセット放電が抑制されると共に、列電極及び行電極間での強い誤放電も阻止される。

又、各表示セルＰＣ内での放電確率が高くなることにより、上記リセット放電によるプライミング効果が長く持続することになる。これにより、リセット行程Ｒを、図７に示す如く１フィールド（又は１フレーム）表示期間毎に１度、あるいは図１４に示す如く複数フィールド（又は複数フレーム）分の表示期間内において１度だけ実行するだけでも、各サブフィールドのアドレス行程（Ｗａ、Ｗｂ）にてアドレス放電を安定して生起させることが可能になる。要するに、連続する複数の単位表示期間毎に少なくとも１度だけリセット放電を生起させれば良いのである。

更に、リセット放電によるプライミング効果が長く持続するので、上記アドレス放電、並びにサスティン行程Ｉにおいて生起されるサスティン放電が高速化する。これにより、アドレス放電を生起させるべく列電極Ｄ及び行電極Ｙに夫々印加する図８に示す如き画素データパルスＤＰ及び走査パルスＳＰ各々のパルス幅を短くすることができるようになり、その分だけ、このアドレス行程Ｗに費やす処理時間を短縮させることが可能となる。更に、サスティン放電を生起させるべく行電極Ｙに印加する図８に示す如きサスティンパルスＩＰ_Ｙのパルス幅を短くすることができるようになり、その分だけ、このサスティン行程Ｉに費やす処理時間を短縮させることが可能となる。

よって、これらアドレス行程Ｗ及びサスティン行程Ｉ各々に費やされる処理時間を短縮した分だけ、単位表示期間（１フィールド又は１フレーム表示期間）内に設けるべきサブフィールドの数を増加させることが可能となり、階調数の増加を図ることができるようになる。

尚、上記実施例においては、サブフィールドＳＦ２〜ＳＦ１２各々では消去アドレス放電を生起させるアドレス行程Ｗｂを実行し、先頭のサブフィールドＳＦ１では書込アドレス放電を生起させるアドレス行程Ｗａを実行するようにしている。しかしながら、先頭のサブフィールドＳＦ１以外の他のサブフィールドでもアドレス行程Ｗｂに代わりアドレス行程Ｗａを実行するようにしても良い。例えば、サブフィールドＳＦ１及びＳＦ２各々ではアドレス行程Ｗａ、サブフィールドＳＦ３〜ＳＦ１２各々ではアドレス行程Ｗｂを夫々実行するようにして、図１５に示す如き１３種類の発光パターンに従った駆動を行う。つまり、輝度レベル０よりも１段階だけ高輝度を表す第２階調駆動では、サブフィールドＳＦ２のアドレス行程Ｗａにて書込アドレス放電を生起させて表示セルＰＣを点灯モードに設定し、次のサブフィールドＳＦ３のアドレス行程Ｗｂにて消去アドレス放電を生起させて表示セルＰＣを消灯モードに設定するのである。

要するに、単位表示期間内において消去アドレス放電を生起させるアドレス行程Ｗａと書込アドレス放電を生起させるアドレス行程Ｗｂとを混在させた駆動シーケンスを採用するのである。この際、例えばアドレス行程Ｗａのみの駆動シーケンスによると、各サブフィールドにおいて壁電荷を形成させるべく書込放電を生起させなければならない為に、壁電荷を消去する消去アドレス放電に比して高速化が困難となる。一方、アドレス行程Ｗｂのみの駆動シーケンスによると、予め全表示セル内に壁電荷を形成させる為に比較的強い発光を伴うリセット放電を生起させなければならず、更に、黒表示を行う場合にも全ての表示セルに対してこのリセット放電を生起させなければならない。よって、アドレス行程Ｗａのみの駆動シーケンスを採用した場合に比して、コントラストが低下する。そこで、図９又は図１５に示す駆動では、黒表示を行う場合を除き、先頭のサブフィールドＳＦ１（又はＳＦ２）にて全ての表示セルＰＣに書込アドレス放電を生起（白丸にて示す）させて全表示セルＰＣを点灯モードに初期化し、その後は消去アドレス放電を生起（黒丸にて示す）させることにより消灯モードに遷移させるようにしている。すなわち、消去アドレス放電を生起させるアドレス行程Ｗａと書込アドレス放電を生起させるアドレス行程Ｗｂとを単位表示期間内において混在させた駆動シーケンスを採用することにより、コントラストの向上及びアドレス動作の高速化の両立を図るのである。

又、上記実施例におけるＰＤＰ５０としては、行電極対（Ｘ_１，Ｙ_１）、（Ｘ_２，Ｙ_２）、（Ｘ_３，Ｙ_３）、・・・、（Ｘ_ｎ，Ｙ_ｎ）の如き互いに対を為す行電極Ｘと行電極Ｙとの間に表示セルＰＣが形成される構造を採用しているが、互いに隣接する全ての行電極間に表示セルＰＣが形成された構造を採用しても良い。要するに、行電極Ｘ_１及びＹ_１の間、行電極Ｙ_１及びＸ_２間、行電極Ｘ_２及びＹ_２の間、・・・、行電極Ｙ_ｎ-1及びＸ_ｎの間、行電極Ｘ_ｎ及びＹ_ｎの間、に夫々表示セルＰＣが形成された構造を採用しても良いのである。

又、上記実施例におけるＰＤＰ５０としては、前面透明基板１０に行電極Ｘ及びＹ、背面基板１４に列電極Ｄ及び蛍光体層１７を夫々形成される構造を採用しているが、前面透明基板１０に列電極Ｄと共に行電極Ｘ及びＹを形成し、背面基板１４に蛍光体層１７を形成させた構造を採用しても良い。

本発明によるプラズマディスプレイ装置の概略構成を示す図である。図１のプラズマディスプレイ装置に搭載されているＰＤＰ５を表示面側から眺めた場合の内部構造を模式的に示す正面図である。図２に示されるＶ３−Ｖ３線上での断面を示す図である。図２に示されるＷ２−Ｗ２線上での断面を示す図である。立方体の多重結晶構造を有する酸化マグネシウム結晶体を示す図である。立方体の単結晶構造を有する酸化マグネシウム単結晶体を示す図である。酸化マグネシウム単結晶体粉末を誘電体層及び嵩上げ誘電体層の表面に付着させて酸化マグネシウム層を形成させた場合の形態を示す図である。図１に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの一例を示す図である。図７に示す発光駆動シーケンスに従ってＰＤＰに印加される各種駆動パルスとその印加タイミングを示す図である。画素データの変換テーブルと、この画素データ変換テーブルによって得られた画素駆動データＧＤに基づく発光駆動パターンを示す図である。酸化マグネシウム単結晶体粉末の粒径とＣＬ発光の波長との関係を示すグラフである。酸化マグネシウム単結晶体粉末の粒径と２３５ｎｍのＣＬ発光の強度との関係を示すグラフである。表示セル内に酸化マグネシウム層を設けなかった場合の放電確率、従来の蒸着法によって酸化マグネシウム層を構築した場合の放電確率、気相酸化マグネシウム層を構築した場合の放電確率を各々示す図である。２３５ｎｍピークのＣＬ発光強度と放電遅れ時間との対応関係を示す図である。図１に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの他の一例を示す図である。図１に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの他の一例を示す図である。

符号の説明

１３酸化マグネシウム層
５０ＰＤＰ
５１行電極Ｘ駆動回路
５３行電極Ｙ駆動回路
５５列電極駆動回路
５６駆動制御回路

Claims

複数の行電極対と、前記行電極対に交差して配列され各交差部にて表示セルを形成する複数の列電極とを備えるプラズマディスプレイパネルに対して、入力映像信号における単位表示期間をアドレス期間とサスティン期間とからなる複数のサブフィールドで構成して画像表示を行うプラズマディスプレイ装置であって、
電子線の照射によって励起されて波長域２００〜３００ｎｍ内にピークを有するカソードルミネッセンス発光を行う酸化マグネシウム結晶体が、前記放電セル各々内において前記行電極対を被覆する誘電体層上の前記放電空間に接する面上に露出して形成されている酸化マグネシウム層と、
前記行電極対を構成する行電極間にリセットパルスを印加することにより全ての前記表示セル内にリセット放電を生起せしめるリセット手段と、
前記アドレス期間において、前記行電極対の一方の行電極に走査パルスを印加すると共に前記映像信号に基づく画素データに応じた画素データパルスを前記列電極に印加することにより前記表示セル各々に選択的にアドレス放電を生起せしめて各表示セルを点灯モード及び消灯モードの内のいずれか一方に設定するアドレス手段と、
前記サスティン期間において、前記行電極対を構成する行電極間にサスティンパルスを印加することにより前記点灯モードに設定されている前記表示セルをサスティン放電させるサスティン手段と、を備え、
前記リセット手段は、連続する複数の前記単位表示期間各々の内の少なくとも１の単位表示期間の先頭の前記サブフィールドのみで前記アドレス期間に先立ち前記リセット放電を生起せしめ、
前記アドレス手段は、前記単位表示期間内の先頭のサブフィールドを含む第１のサブフィールド群内の各サブフィールドの前記アドレス期間において選択的に書込アドレス放電を生起せしめて前記表示セルを前記点灯モードに設定し、前記第１サブフィールド群に後続するサブフィールド群内のいずれか１のサブフィールドにおいてのみ選択的に消去アドレス放電を生起せしめることにより前記点灯モードに設定されていた前記表示セルを前記消灯モードの状態に遷移せしめることを特徴とするプラズマディスプレイ装置。
前記リセット放電は、全表示セルに対する書込放電と前記書込放電の直後に生起される消去放電とからなることを特徴とする請求項１記載のプラズマディスプレイ装置。
前記行電極対を構成する行電極各々は、行方向に延びる本体部と、放電ギャップを介して互いに対向するように本体部から列方向に突出する突出部を有することを特徴とする請求項１記載のプラズマディスプレイ装置。
前記行電極の突出部は、放電ギャップ近傍の幅広部と、この幅広部と本体部を連結する幅狭部とを有することを特徴とする請求項３記載のプラズマディスプレイ装置。
前記酸化マグネシウム結晶体が、２０００オングストローム以上の粒径を有する単結晶体を含んでいることを特徴とする請求項１記載のプラズマディスプレイ装置。
前記酸化マグネシウム結晶体が、マグネシウムを加熱した際に発生するマグネシウム蒸気が気相酸化されることによって生成される酸化マグネシウム単結晶体を含んでいることを特徴とする請求項１記載のプラズマディスプレイ装置。
前記酸化マグネシウム結晶体が波長域２３０〜２５０ｎｍ内にピークを有するカソードルミネッセンス発光を行うことを特徴とする請求項１記載のプラズマディスプレイ装置。
前記リセットパルスは、時間経過に伴ってその電圧が漸増して所定の第１電圧値に到る前縁部と時間経過に伴ってその電圧が漸減して所定の第２電圧値に到る後縁部とを有することを特徴とする請求項１記載のプラズマディスプレイ装置。
前記第１電圧値は、前記サスティンパルスの印加時における前記行電極上の電圧値よりも大であることを特徴とする請求項８記載のプラズマディスプレイ装置。