JP4480796B1 - 試験装置、試験方法およびプログラム - Google Patents
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Abstract
【選択図】図9
Description
Claims (10)
- 被試験デバイスの表面に設けられた複数の第1端子の位置情報、および、前記被試験デバイスの試験に用いられるプローブカードの表面に設けられた複数の第2端子の位置情報を取得する、位置情報取得部と、
前記位置情報取得部により取得された前記複数の第1端子の位置情報および前記複数の第2端子の位置情報に基づいて、前記複数の第1端子のそれぞれと、前記複数の第1端子のそれぞれに対応する前記複数の第2端子のそれぞれとの変位量を、それぞれ算出し、算出された複数の前記変位量のうちの最大値を予め定められた値より小さくすべく、前記被試験デバイスと前記プローブカードとの相対位置を決定する制御部と、
前記制御部からの信号に基づいて、前記被試験デバイスと前記プローブカードとの相対位置を調整し、前記被試験デバイスと前記プローブカードとを電気的に接続させる、位置合わせ部と、
を備える、
試験装置。 - 複数の前記プローブカードと、
前記複数のプローブカードのそれぞれに対応し、前記被試験デバイスを試験する、複数のテストヘッドとをさらに備え、
前記複数のプローブカードのそれぞれは、前記複数のテストヘッドのそれぞれと前記被試験デバイスとを電気的に接続する、
請求項1に記載の試験装置。 - 被試験デバイスの表面に設けられた複数の第1端子の位置情報、および、前記被試験デバイスの試験に用いられるプローブカードの表面に設けられた複数の第2端子の位置情報を取得する、位置情報取得部と、
前記位置情報取得部により取得された前記複数の第1端子の位置情報および前記複数の第2端子の位置情報に基づいて、前記複数の第1端子のそれぞれと、前記複数の第1端子のそれぞれに対応する前記複数の第2端子のそれぞれとの変位量を、それぞれ算出し、算出された複数の前記変位量のうちの最大値を予め定められた値より小さくすべく、前記被試験デバイスと前記プローブカードとの相対位置を決定する、制御部と、
前記制御部により決定された前記相対位置における前記変位量を、前記複数の第2端子のそれぞれと対応づけて記憶する、第1の記憶部と、
前記制御部からの信号に基づいて、前記被試験デバイスと前記プローブカードとの相対位置を調整し、前記被試験デバイスと前記プローブカードとを電気的に接続させる、位置合わせ部と、
前記プローブカードと電気的に接続された前記被試験デバイスを試験する、テストヘッドと、
前記試験の結果を、前記複数の第2端子のそれぞれと対応付けて記憶する、第2の記憶部と、
前記試験により前記被試験デバイスが不良であると判断された場合において、不良箇所における前記変位量が所定値より小さい場合には、前記被試験デバイスまたは前記プローブカードに問題があると判断し、前記不良箇所における前記変位量が所定値より大きい場合には、前記被試験デバイスと前記プローブカードとの接続状態に問題があると判断する、解析部と、
を備える、
試験装置。 - 前記位置情報取得部は、前記被試験デバイスの表面および前記プローブカードの表面の少なくとも一方を撮像する撮像部である、
請求項1から請求項3までのいずれか一項に記載の試験装置。 - 被試験デバイスの表面に設けられた複数の第1端子の位置情報、および、前記被試験デバイスの試験に用いられるプローブカードの表面に設けられた複数の第2端子の位置情報を取得する段階と、
前記複数の第1端子の位置情報および前記複数の第2端子の位置情報に基づいて、前記複数の第1端子のそれぞれと、前記複数の第1端子のそれぞれに対応する前記複数の第2端子のそれぞれとの変位量を、それぞれ算出し、算出された複数の前記変位量のうちの最大値を予め定められた値より小さくすべく、前記被試験デバイスと前記プローブカードとを位置合わせする段階と、
を備える、
試験方法。 - 前記複数の変位量のうちの最大値を最小とすべく、前記被試験デバイスと前記プローブカードとを位置合わせする、
請求項5に記載の試験方法。 - 前記位置合わせする段階は、
前記被試験デバイスと前記プローブカードとの相対位置を変化させた複数の場合のそれぞれについて、前記複数の変位量のうちの最大値を算出する段階と、
前記複数の場合のそれぞれについて算出された前記複数の変位量のうちの最大値に基づいて、前記被試験デバイスと前記プローブカードとの相対位置を決定する段階と、
を有する
請求項5または請求項6に記載の試験方法。 - 前記位置情報を取得する段階は、
複数の前記プローブカードを準備する段階と、
前記複数のプローブカードのそれぞれについて、前記複数の第2端子の位置情報を取得する段階と、
を有し、
前記位置合わせする段階は、
前記複数の変位量のうちの最大値を予め定められた値より小さくすべく、前記被試験デバイスと前記複数のプローブカードのそれぞれとの相対位置を決定する段階と、
決定された前記相対位置における前記変位量の最大値に基づいて、前記複数のプローブカードのいずれかを選択する段階と、
を有し、
前記相対位置を決定する段階で決定された前記相対位置に基づいて、前記被試験デバイスと、前記複数のプローブカードのいずれかを選択する段階で選択された前記プローブカードとを位置合わせする、
請求項5から請求項7までの何れか一項に記載の試験方法。 - 前記複数の第1端子の位置情報および前記複数の第2端子の位置情報に基づいて、前記複数の第2端子のそれぞれについて、位置合わせされた状態における、対応する第1端子との変位量を算出する段階と、
前記複数の第2端子のそれぞれについて、前記位置合わせされた状態における変位量を記憶する段階と、
前記被試験デバイスを試験する段階と、
前記試験の結果を、前記複数の第2端子のそれぞれと対応付けて記憶する段階と、
を更に備え、
前記試験により前記被試験デバイスが不良であると判断された場合に、
不良箇所における前記位置合わせされた状態における変位量が所定値より小さい場合には、前記被試験デバイスまたは前記プローブカードに問題があると判断し、
前記不良箇所における前記位置合わせされた状態における変位量が所定値より大きい場合には、前記被試験デバイスと前記プローブカードとの接続状態に問題があると判断する、
請求項5から請求項8までの何れか一項に記載の試験方法。 - 被試験デバイスを試験する試験装置に、
被試験デバイスの表面に設けられた複数の第1端子の位置情報、および、前記被試験デバイスの試験に用いられるプローブカードの表面に設けられた複数の第2端子の位置情報を取得する手順と、
前記複数の第1端子の位置情報および前記複数の第2端子の位置情報に基づいて、前記複数の第1端子のそれぞれと、前記複数の第1端子のそれぞれに対応する前記複数の第2端子のそれぞれとの変位量を、それぞれ算出し、算出された複数の前記変位量のうちの最大値を予め定められた値より小さくすべく、前記被試験デバイスと前記プローブカードとを位置合わせする手順と、
を実行させる、
プログラム。
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