KR101456253B1

KR101456253B1 - 프로브 장치 및 시험 장치

Info

Publication number: KR101456253B1
Application number: KR1020130115422A
Authority: KR
Inventors: 카츠시 스가이
Original assignee: 가부시키가이샤 어드밴티스트
Priority date: 2012-11-29
Filing date: 2013-09-27
Publication date: 2014-11-04
Anticipated expiration: 2033-09-27
Also published as: TWI486591B; JP5690321B2; US9176169B2; TW201428301A; KR20140071224A; JP2014106205A; US20140145742A1

Abstract

(과제) 전자 회로의 공간적인 배치의 설계를 용이하게 하는 프로브 장치.
(해결 수단) 피시험 디바이스와 시험 장치 본체의 사이를 전기적으로 접속하는 프로브 장치에 있어서, 가요성을 가지는 시트와 시트를 관통하여 피시험 디바이스와 접속되는 복수의 디바이스 측 접속 단자를 가지는 디바이스 측 단자 유닛과, 디바이스 측 단자 유닛에 대하여 시험 장치 본체 측에 설치되어 복수의 디바이스 측 접속 단자와 전기적으로 접속되는 복수의 디바이스 측 중간 전극과 시험 장치 본체에 전기적으로 접속되는 복수의 테스터 측 중간 전극을 가지는 중간 기판과, 중간 기판에 대하여 시험 장치 본체 측에 설치되어 시험 장치 본체와 전기적으로 접속되는 복수의 테스터 측 전극을 중간 기판 측에 가지는 테스터 측 기판과, 중간 기판 및 테스터 측 기판의 사이에 설치되는 컨택트부를 포함하는 프로브 장치를 제공한다.

Description

프로브 장치 및 시험 장치{PROBE APPARATUS AND TEST APPARATUS}

본 발명은, 프로브 장치 및 시험 장치에 관한 것이다.

종래, 웨이퍼를 1 매씩 반송하여 고정하고, 해당 웨이퍼에 형성된 복수의 반도체 집적 회로와 전기적으로 접속하여 시험하는 시험 장치가 알려져 있다(예를 들면, 특허문헌 1 참조).

일본특허공개 2010-204096호 공보

그렇지만, 1 매의 웨이퍼에 형성되는 반도체 집적 회로의 수, 전기적으로 접속해야 할 전극의 수 및 밀도 등은, 증가하는 경향이 있다. 이에 의해, 시험 장치 본체 및 웨이퍼의 사이를 전기적으로 접속하는 프로브 장치에 있어서, 부품의 실장 밀도가 증가해 버려, 전자 회로 소자를 배치하는 공간적인 설계가 곤란하게 되었다.

본 발명의 제1 태양에서는, 피시험 디바이스와 시험 장치 본체의 사이를 전기적으로 접속하는 프로브 장치에 있어서, 가요성을 갖는 시트와 시트를 관통하여 피시험 디바이스와 접속되는 복수의 디바이스 측 접속 단자를 가지는 디바이스 측 단자 유닛과, 디바이스 측 단자 유닛에 대하여 시험 장치 본체 측에 설치되어 복수의 디바이스 측 접속 단자와 전기적으로 접속되는 복수의 디바이스 측 중간 전극과 시험 장치 본체에 전기적으로 접속되는 복수의 테스터 측 중간 전극을 가지는 중간 기판과, 중간 기판에 대하여 시험 장치 본체 측에 설치되어 시험 장치 본체에 전기적으로 접속되는 복수의 테스터 측 전극을 중간 기판 측에 가지는 테스터 측 기판과, 중간 기판 및 테스터 측 기판의 사이에 설치되어 복수의 테스터 측 중간 전극에 접속되는 복수의 제1 핀 및 복수의 테스터 측 전극에 접속되는 복수의 제2 핀을 가지는 컨택트부를 포함하는 프로브 장치 및 시험 장치를 제공한다.

더하여, 상기의 발명의 개요는 본 발명의 필요한 특징의 모두를 열거한 것은 아니다. 또한, 이러한 특징군의 서브 콤비네이션도 또한 발명이 될 수 있다.

도 1은 본 실시 형태에 관한 시험 장치(100)의 정면도를 도시한다.
도 2는 본 실시 형태에 관한 시험 장치(100)의 부분 종단면도를 도시한다.
도 3은 본 실시 형태에 관한 시험 장치(100)의 부분 수평 단면도를 도시한다.
도 4는 본 실시 형태에 관한 얼라인먼트 유닛(400)의 부분 종단면도를 도시한다.
도 5는 본 실시 형태에 관한 테스트 헤드(200)의 단면도를 도시한다.
도 6은 본 실시 형태에 관한 프로브 장치(300)의 단면도를 도시한다.
도 7은 본 실시 형태에 관한 디바이스 측 단자 유닛(370)의 부분 확대 단면도를 도시한다.
도 8은 본 실시 형태에 관한 이방성 도전막(360)의 부분 확대 단면도를 도시한다.
도 9는 본 실시 형태에 관한 중간 기판(350)의 부분 단면도를 도시한다.
도 10은 본 실시 형태에 관한 컨택트부(340)의 평면도를 도시한다.
도 11은 본 실시 형태에 관한 프로브 장치(300)에 웨이퍼(101)가 고정된 상태의 단면도를 도시한다.
도 12는 본 실시 형태에 관한 중간 기판(350)의 변형예의 부분 단면도를 도시한다.

이하, 발명의 실시 형태를 통해서 본 발명을 설명하지만, 이하의 실시 형태는 특허청구범위에 포함되는 발명을 한정하는 것은 아니다. 또한, 실시 형태 중에서 설명되는 특징의 조합의 모두가 발명의 해결 수단에 필수라고는 할 수 없다.

도 1은 본 실시 형태에 관한 시험 장치(100)의 전체를 나타내는 정면도를 도시한다. 시험 장치(100)는, 복수의 피시험 디바이스가 형성된 반도체 웨이퍼를 장치 내부에 반입하여, 해당 반도체 웨이퍼를 컨택트 목적지의 적절한 위치에 컨택트시켜, 해당 복수의 피시험 디바이스를 시험한다.

여기서, 시험 장치(100)는, 아날로그 회로, 디지털 회로, 메모리 및 시스템·온·칩(SOC) 등의 피시험 디바이스를 시험한다. 시험 장치(100)는, 피시험 디바이스를 시험하기 위한 시험 패턴에 기초하는 시험 신호를 피시험 디바이스에 입력 하여, 시험 신호에 따라 피시험 디바이스가 출력하는 출력 신호에 기초하여 피시험 디바이스의 양부를 판정한다. 시험 장치(100)는, EFEM(110), 조작부(120), 로드 유닛(130), 칠러(140)를 구비한다.

EFEM(110)(Equipment Front End Module)은, 시험 대상이 되는 기판을 시험 장치(100)의 내부에서 반송하는 메커니즘을 내장한다. 시험 장치(100) 안에서 EFEM(110)은 치수가 가장 크기 때문에, 시험 장치(100)의 동작 상태를 나타내는 시그널 램프(112)와 시험 장치(100)를 비상 정지시키는 경우에 조작하는 EMO(114)(EMergency Off)가, EFEM(110) 전면의 높은 위치에 배치된다.

조작부(120)도, EFEM(110)에 지지된다. 조작부(120)는, 디스플레이(122), 아암(124) 및 입력 장치(126)를 가진다. 아암(124)은, 일단이 EFEM(110)에 결합되고, 타단에서 디스플레이(122) 및 입력 장치(126)를 이동이 자유롭게 지지한다.

디스플레이(122)는, 예를 들면, 액정 표시 장치 등을 포함하고, 시험 장치(100)의 동작 상태, 입력 장치(126)로부터의 입력 내용의 에코 백 등을 표시한다. 입력 장치(126)는, 예를 들면, 키보드, 마우스, 트랙볼 및/또는 죠그 다이얼 등을 포함하여, 시험 장치(100)의 설정, 조작 등을 받아들인다.

로드 유닛(130)은, 로드 테이블(132) 및 로드 게이트(134)를 가진다. 로드 테이블(132)은, 시험의 대상이 되는 반도체 웨이퍼를 수용한 용기가 탑재된다. 로드 게이트(134)는, 시험 장치(100)에 반도체 웨이퍼를 반입 또는 반출하는 경우에 개폐한다. 이에 의해, 시험 장치(100) 내부의 청정도를 저하시키지 않고, 외부로부터 반도체 웨이퍼를 로드할 수 있다.

칠러(140)는, 시험 장치(100)의 시험 시에 있어서, 웨이퍼의 주위 온도를 목표 온도로 가열하는 경우 등에, 시험 장치(100) 안을 순환하는 열매를 가열하여 공급한다. 또한, 칠러(140)는, 시험 장치(100)에 있어서의 시험 동작에 의해 온도가 상승한 웨이퍼를 반출 전에 냉각하는 경우 등에, 냉각된 냉매를 공급한다. 이 때문에, 칠러(140)는, 열교환기를 가지고, 시험을 실행하는 테스트 헤드의 근방에 배치된다. 덧붙여, 칠러(140)는, 냉각 또는 가열된 열매의 공급원이 시험 장치(100)의 외부에 별도 준비되어 있는 경우는, 칠러(140)가 시험 장치(100)로부터 생략되는 경우도 있다.

도 2는 본 실시 형태에 관한 시험 장치(100)의 부분 종단면도를 도시한다. 도 2에서, 도 1와 공통의 요소에는 같은 도면 번호를 부여하고 중복되는 설명을 생략한다. 시험 장치(100)는, 로드 유닛(130), EFEM(110), 메인 프레임(160), 얼라인먼트 유닛(400), 프로브 장치(300) 및 테스트 헤드(200)를 구비한다. 도 2에서, 칠러(140)의 도시는 생략했다.

이 시험 장치(100)에서는, 로드 유닛(130), EFEM(110) 및 메인 프레임(160)이, 전면(도면 중의 좌측)에서 후방(도면 중의 우측)으로 향해 차례차례 인접하여 배치된다. 또한, 얼라인먼트 유닛(400), 프로브 장치(300) 및 테스트 헤드(200)는, 일례로서, 메인 프레임(160) 상에 적층된다.

로드 유닛(130)의 로드 테이블(132)에는, FOUP(150)(Front Opening Unified Pod)가 탑재된다. FOUP(150)는, 시험 대상이 되는 반도체 웨이퍼(101)를 복수 격납한다. 또한, 시험 종료 후의 반도체 웨이퍼(101)를 회수하는 경우에도, FOUP(150)에 웨이퍼가 수납된다.

EFEM(110)는, 로봇 아암(116)을 내장한다. 로봇 아암(116)은, 레일(115)에 따라 주행하는 칼럼(117)에 탑재되어, 로드 유닛(130) 및 얼라인먼트 유닛(400)의 사이에 반도체 웨이퍼(101)를 반송한다. 이 때문에, 로드 유닛(130)과 EFEM(110), 얼라인먼트 유닛(400)과 EFEM(110)는, 각각 내부에서 공기가 새지 않게 연통하고, 이러한 내부는 높은 청정도가 유지된다.

메인 프레임(160)은, 시험 장치(100) 전체의 동작을 제어한다. 예를 들면, 메인 프레임(160)은, 테스트 헤드(200), 프로브 장치(300) 및 얼라인먼트 유닛(400)에 접속되어, 각부를 동기시키면서 시험을 실행시킨다. 또한, 조작부(120)에 접속되어, 입력 장치(126)로부터 입력을 받아들여, 그것을 시험 장치(100)의 각부에 반영시킨다. 또한, 시험 장치(100)의 동작 상태를 반영시킨 표시 내용을 생성하여, 디스플레이(122)에 표시시킨다.

더욱이, 메인 프레임(160)은, 로드 유닛(130), EFEM(110) 및 얼라인먼트 유닛(400)의 동작을 동기시켜, 반도체 웨이퍼(101)를 서로 주고 받게 한다. 더하여, EMO(114)가 조작된 경우는, 시험 장치(100) 각부의 동작을 즉시 정지시킨다.

얼라인먼트 유닛(400)은, 대상물을 반송(搬送)하고, 반송처의 위치 편차를 보정한다. 얼라인먼트 유닛(400)은, 복수의 대상물을, 복수의 반송처에 각각 반송한다. 여기서, 대상물은, 예를 들면, 반도체 기판, 유리 기판, 또는 칩(chip)화된 반도체 디바이스 등이다. 또한, 대상물은, 스테이지 또는 로봇 등의 반송 장치에 의해 반송되어, 반송처에서 미리 정해진 위치에 유지되는 기판, 디바이스, 부품, 장치, 케이스 등이어도 된다.

본 실시예는, 대상물의 일례로서 반도체 웨이퍼(101) 및 웨이퍼 트레이(450)를 설명한다. 얼라인먼트 유닛(400)에 의한 위치 편차의 보정 동작에 대하여는 후술한다. 얼라인먼트 유닛(400)은, 얼라인먼트 스테이지(410)를 가진다.

얼라인먼트 스테이지(410)는, 웨이퍼 트레이(450) 및 반도체 웨이퍼(101)를 탑재하여 레일(402)에 따라 주행한다. 또한, 얼라인먼트 스테이지(410)는, 수직 방향으로 이동하여, 탑재한 반도체 웨이퍼(101)를 상승 또는 강하시킬 수 있다. 이에 의해, 프로브 장치(300)에 대하여 반도체 웨이퍼(101)를 위치 맞춘 후, 반도체 웨이퍼(101)를 상방의 프로브 장치(300)에 가압한다.

프로브 장치(300)는, 반도체 웨이퍼(101)에 형성된 복수의 전극과 전기적으로 접속된다. 프로브 장치(300)는, 시험 장치(100)에서 시험을 실행하는 경우에, 테스트 헤드(200)와 반도체 웨이퍼(101)의 사이에 개재하여, 테스트 헤드(200) 및 반도체 웨이퍼(101)를 전기적으로 접속한다. 이에 의해, 테스트 헤드(200)와 반도체 웨이퍼(101)의 사이에 전기적인 신호 경로가 형성된다.

여기서, 프로브 장치(300)는, 반도체 웨이퍼(101)에 형성되는 복수의 전극의 배치에 대응하여, 해당 전극과 전기적으로 접속되는 프로브가 배치된다. 환언하면, 시험 장치(100)는, 프로브 장치(300)를 교환함으로써, 레이아웃이 다른 반도체 웨이퍼(101)에 대응할 수 있다.

테스트 헤드(200)는, 복수의 핀 일렉트로닉스(210)을 격납한다. 핀 일렉트로닉스(210)는, 시험의 대상 및 시험의 내용에 따라 요구되는 전기 회로가 실장된다. 또한, 테스트 헤드(200)는, 하면에 장착된 컨택터를 통해서, 프로브 장치(300)에 대하여 전기적으로 접속된다. 즉, 반도체 웨이퍼(101)는, 핀 일렉트로닉스(210)와 전기적으로 접속되어, 해당 핀 일렉트로닉스(210)와 전기 신호를 주고 받는다.

상기와 같은 시험 장치(100)에서, 시험에 제공하는 반도체 웨이퍼(101)는, FOUP(150)에 수용된 상태로, 로드 테이블(132)에 탑재된다. 로봇 아암(116)은, 로드 게이트(134)를 통해 반도체 웨이퍼(101)를 1 매씩 취출하여, 얼라인먼트 유닛(400)에 반송한다.

얼라인먼트 유닛(400)에 있어서, 반도체 웨이퍼(101)는, 얼라인먼트 스테이지(410) 상의 웨이퍼 트레이(450)에 탑재된다. 얼라인먼트 스테이지(410)는, 탑재된 반도체 웨이퍼(101)를 프로브 장치(300)에 대하여 위치 맞춘 후, 프로브 장치(300)에 대하여 하부로부터 가압한다.

도 3은 본 실시 형태에 관한 시험 장치(100)의 부분 수평 단면도를 도시한다. 도 3에서, 도 1 및 도 2와 공통의 요소에는 같은 도면 부호를 부여하고 중복되는 설명을 생략한다. 시험 장치(100)는, 4 기의 로드 유닛(130)과 4 기의 테스트 헤드(200)를 구비한다. 또한, 로드 유닛(130)의 각각에는, FOUP(150)가 장전된다.

EFEM(110) 및 얼라인먼트 유닛(400)은, 일례로서 1 기씩 배치된다. 또한, 얼라인먼트 유닛(400)은, 단일의 얼라인먼트 스테이지(410)를 구비한다.

EFEM(110)에서, 로봇 아암(116)을 지지하는 칼럼(117)은, 일례로서, 레일(115)에 따라, EFEM(110)의 실질적으로 전폭에 걸쳐서 이동한다. 따라서, 로봇 아암(116)은, 4 기의 로드 유닛(130) 및 4 기의 테스트 헤드의 모두에 반도체 웨이퍼(101)를 반송할 수 있다.

덧붙여 EFEM(110) 내부의, 칠러(140)와 반대 측의 단부에, 일례로서 프리얼라이너(118)가 배치된다. 프리얼라이너(118)는, 로봇 아암(116)에 대한 반도체 웨이퍼(101)의 탑재 위치를, 미리 정해진 정밀도로 조정한다. 일례로서 프리얼라이너(118)는, 테스트 헤드(200)의 위치 결정 정밀도 정도 미만의 정밀도로 조정한다.

이에 의해, 로봇 아암(116)이 웨이퍼 트레이(450)에 반도체 웨이퍼(101)를 탑재하는 경우의 초기 위치 정밀도가 향상되어, 프로브 장치(300)에 대한 위치 맞춤에 필요로 하는 시간이 단축된다. 또한, 시험 장치(100)의 처리율을 향상시킬 수 있다.

얼라인먼트 유닛(400)은, 레일(402, 422), 스테이지 캐리어(420), 얼라인먼트 스테이지(410), 웨이퍼 카메라(430) 및 스테이지 카메라(432)를 가진다. 레일(402)은, 케이스(401) 저면의 실질적으로 전폭에 걸쳐서 배치된다. 스테이지 캐리어(420)는, 레일(402)에 따라, 케이스(401)의 길이 방향으로 이동한다.

스테이지 캐리어(420)는, 케이스(401)의 레일(402)에 직행하는 레일(422)을 상면에 가진다. 얼라인먼트 스테이지(410)는, 레일(422) 위를 케이스(401)의 폭 방향으로 이동한다.

웨이퍼 카메라(430)는, 테스트 헤드(200)의 각각에 대응하여, 프로브 장치(300)의 각각의 바로 근처에 복수 배치된다. 이러한 웨이퍼 카메라(430)는, 케이스(401)의 천정면에, 하방으로 향해 배치된다.

스테이지 카메라(432)는, 얼라인먼트 스테이지(410)와 함께 스테이지 캐리어(420)에 탑재되어, 얼라인먼트 스테이지(410)와 함께 이동한다. 스테이지 카메라(432)는 상방으로 향해 배치된다.

웨이퍼 카메라(430) 및 스테이지 카메라(432)를 이용하는 것으로, 프로브 장치(300)에 대하여 얼라인먼트 스테이지(410) 상의 웨이퍼(101)를 위치 맞춤할 수 있다. 즉, 얼라인먼트 스테이지(410) 최상에 탑재된 단계에서는, 웨이퍼(101)의 위치는, 프리얼라인먼트의 정밀도로 위치 결정되어 있다. 거기서, 하방을 향한 웨이퍼 카메라(430)로 웨이퍼(101)의 예를 들면 미리 정해진 얼라인먼트 마크 또는 가장자리부 등을 검출함으로써, 얼라인먼트 스테이지(410) 상의 웨이퍼(101)의 위치를 정확하게 검출할 수 있다.

한편, 얼라인먼트 스테이지(410)에 배치된 스테이지 카메라(432)의 얼라인먼트 스테이지(410)에 대한 상대 위치는 이미 알려져 있다. 거기서, 케이스(401)의 프로브 장치(300)에 대한 미리 정해진 상대 위치에 기준 마크를 구비하여, 얼라인먼트 스테이지(410)를 이동시키면서 스테이지 카메라(432)로 해당 기준 마크를 검출한다. 이에 의해, 웨이퍼(101)의 위치와 프로브 장치(300)의 위치의 차이를 검출할 수 있어, 해당 차이가 보상되도록 얼라인먼트 스테이지(410)를 이동시켜, 웨이퍼(101) 및 프로브 장치(300)를 위치 맞춤할 수 있다.

또한, 케이스(401)에 배치된 웨이퍼 카메라(430)의 프로브 장치(300)에 대한 상대 위치는 이미 알려져 있다. 거기서, 웨이퍼(101)의 위치와 프로브 장치(300)의 위치의 차이를 산출하고, 그것이 보상되도록 얼라인먼트 스테이지(410)를 이동시켜, 웨이퍼(101) 및 프로브 장치(300)를 위치 맞춤하여도 된다.

덧붙여, 웨이퍼(101)의 검출에 있어서, 디스플레이(122)에 웨이퍼 카메라(430)의 영상을 표시하고, 수동으로 위치 맞춤시켜도 된다. 또한, 웨이퍼 트레이(450) 등에 마련한 피듀셜 마크를 참조하여, 시험 장치(100)가 자동적으로 위치 맞춤되어도 된다.

이상의 설명과 같이, 본 실시예의 시험 장치(100)는, FOUP(150)에 수용된 복수의 반도체 웨이퍼(101)로부터, 로봇 아암(116)을 이용하여 반도체 웨이퍼(101)를 1 매씩 얼라인먼트 유닛(400) 내에 반송한다. 시험 장치(100)는, 얼라인먼트 유닛(400) 내에서, 반도체 웨이퍼(101)의 위치 결정을 실행하면서, 반도체 웨이퍼(101)를 프로브 장치(300)에 가압하여, 반도체 웨이퍼(101)와 프로브 장치(300)를 전기적으로 접속한 상태로 하여 유지한다.

또한, 시험 장치(100)는, 시험이 종료된 반도체 웨이퍼(101)를 프로브 장치(300)로부터 이간시켜, 해당 반도체 웨이퍼(101)를 얼라인먼트 유닛(400)으로부터 FOUP(150)에 반송한다. 시험 장치(100)는, 이러한 동작을 반복하여, FOUP(150)에 수용된 복수의 반도체 웨이퍼(101)의 시험을 차례차례 실행한다.

시험 장치(100)는, 예를 들면, 테스트 헤드(200)가 가지는 프로브 장치(300)마다 반도체 웨이퍼(101)를 각각 유지시켜, 복수의 반도체 웨이퍼(101)와 전기 신호를 각각 주고 받아 시험을 실행한다. 본 실시예에서, 시험 장치(100)는, 최대로 4 매의 반도체 웨이퍼(101)를 4 기의 테스트 헤드(200)에 대응하는 4개의 프로브 장치(300)에 각각 유지하여, 해당 4 매의 반도체 웨이퍼(101)에 각각 형성된 복수의 디바이스를 각각 시험한다.

도 4는 본 실시 형태에 관한 얼라인먼트 유닛(400)의 부분 종단면도를 도시한다. 도 4에서, 도 1 내지 도 3과 공통의 요소에는 같은 도면 부호를 부여하고 중복되는 설명을 생략한다. 얼라인먼트 유닛(400)은, 케이스(401), 얼라인먼트 스테이지(410) 및 행거 후크(440)를 구비한다.

케이스(401)는, 복수의 테스트 헤드(200), 예를 들면 4 기의 테스트 헤드(200)에 따른 폭을 가진다. 또한, 케이스(401)의 상면에는, 테스트 헤드(200)의 각각에 대응하여 4 매의 프로브 장치(300)가 장착된다. 더욱이, 케이스(401) 내부의 천정면에는, 테스트 헤드(200)의 각각에 대응하는 위치에, 개폐하는 행거 후크(440)가 각각 배치된다.

행거 후크(440)는, 닫은 경우에는 웨이퍼 트레이(450)를 매달아 내려, 프로브 장치(300)의 바로 밑에 유지한다. 행거 후크(440)가 열린 경우, 웨이퍼 트레이(450)는 개방된다. 이에 의해, 얼라인먼트 유닛(400)은, 테스트 헤드(200) 및 프로브 장치(300)의 각각의 바로 밑에, 각각 웨이퍼 트레이(450)를 대기시킨다.

얼라인먼트 스테이지(410)는, 케이스(401)의 저면에 배치된 레일(402)에 따라, 어느 테스트 헤드(200)의 하방에도 이동할 수 있다. 또한, 얼라인먼트 스테이지(410)는, 수직 방향으로 신축하여, 탑재한 웨이퍼 트레이(450) 등을 상승 또는 강하시킬 수 있다.

상기와 같은 구조를 가지는 얼라인먼트 유닛(400)에서, 행거 후크(440)에 유지된 웨이퍼 트레이(450)는, 하방으로부터 얼라인먼트 스테이지(410)를 상승시키는 것으로, 일단, 단독으로 얼라인먼트 스테이지(410)에 탑재된다. 계속하여, 행거 후크(440)를 열어 개방한 상태로 얼라인먼트 스테이지(410)를 강하시키는 것으로, 웨이퍼 트레이(450)를 행거 후크(440)로부터 개방한다.

더욱이, 얼라인먼트 스테이지(410)의 강하에 의해 상면이 개방된 웨이퍼 트레이(450)에, EFEM(110)의 로봇 아암(116)이 웨이퍼(101)를 탑재한다. 이렇게 하여, 얼라인먼트 스테이지(410)는, 웨이퍼 트레이(450)에 탑재된 상태로 웨이퍼(101)를 탑재할 수 있다.

다음으로, 얼라인먼트 스테이지(410)는, 프로브 장치(300)에 대하여 웨이퍼(101)를 위치 맞춤하면서, 웨이퍼 트레이(450)를 상승시켜, 프로브 장치(300)의 하면에 가압한다. 웨이퍼 트레이(450)는, 프로브 장치(300)를 흡착하여 웨이퍼(101) 및 프로브 장치(300)의 전기적인 접속을 확실히 한다. 이에 대신하여, 프로브 장치(300)는, 가압된 웨이퍼 트레이(450) 및 웨이퍼(101)를 흡착하여도 된다.

얼라인먼트 스테이지(410)는, 웨이퍼(101) 및 웨이퍼 트레이(450)를 남겨서 이동하여, 다른 웨이퍼(101)를 반송한다. 이렇게 하여, 웨이퍼(101)를, 테스트 헤드(200)에 대하여 장전할 수 있다.

또한, 시험을 끝낸 웨이퍼(101)를 회수하는 경우는, 상기의 일련의 조작을 역순으로 실행하면 된다. 이에 의해, 로봇 아암(116)에 의해 웨이퍼(101)를 반출할 수 있는 동시에, 웨이퍼 트레이(450)는, 테스트 헤드(200)의 바로 밑에서 대기한다.

도시된 예에서는, 도면 상에서 우측의 테스트 헤드(200)의 바로 밑으로, 웨이퍼 트레이(450) 및 웨이퍼(101)가, 프로브 장치(300a)에 고정되어 있다. 행거 후크(440)는 닫혀 있지만, 웨이퍼 트레이(450)가 프로브 장치(300)를 흡착하고 있는 경우, 행거 후크(440)는 웨이퍼 트레이(450)에 접하지 않아도 된다.

오른쪽으로부터 2번째의 테스트 헤드(200)의 바로 밑에서는, 얼라인먼트 스테이지(410)가, 탑재한 웨이퍼 트레이(450) 및 웨이퍼(101)를 밀어 올려, 프로브 장치(300b)의 하면에 밀착시킨다. 다른 테스트 헤드(200)의 하방에서는, 행거 후크(440)가 웨이퍼 트레이(450)를 유지하여 대기하고 있다.

이와 같이, 얼라인먼트 유닛(400)에 있어서는, 4 기의 테스트 헤드(200)의 각각에 대응하여 웨이퍼 트레이(450)가 장비된다. 이에 의해, 테스트 헤드(200)의 각각이 개별적으로 웨이퍼(101)를 시험할 수 있다.

또한, 복수의 테스트 헤드(200)는, 서로 같은 종류의 시험을 실행하여도 되고, 서로 다른 종류의 시험을 실행하여도 된다. 또한, 후자의 경우, 시간이 걸리는 시험을 복수의 테스트 헤드에 담당하게 하는 것으로, 시험 장치(100)의 처리율을 향상시킬 수도 있다.

이와 같이, 시험 장치(100)에 있어서는, 단일의 얼라인먼트 스테이지(410) 및 로봇 아암(116)을, 복수의 테스트 헤드(200)에 대하여 이용한다. 이에 의해, 시험을 실행하고 있는 기간은 불필요한 얼라인먼트 스테이지(410) 및 로봇 아암(116)의 이용 효율을 향상시킬 수 있다.

도 5는 본 실시 형태에 관한 테스트 헤드(200)의 단면도를 도시한다. 도 5에서, 도 1 내지 도 4와 공통의 요소에는 같은 도면 부호를 부여하고 중복되는 설명을 생략한다. 테스트 헤드(200)는, 케이스(201), 컨택터(202), 핀 일렉트로닉스(210), 마더 보드(220) 및 플랫 케이블(230)을 구비한다.

케이스(201)의 내부에는, 복수의 중계 커넥터(224)를 가지는 마더 보드(220)가 수평으로 배치된다. 중계 커넥터(224)는, 마더 보드(220)의 상면 측 및 하면 측에 각각 리셉터클을 가져, 마더 보드(220)를 관통하는 신호 경로를 형성한다.

마더 보드(220)의 상면에서, 중계 커넥터(224)의 각각에는, 앵글 커넥터(222)를 통해서 핀 일렉트로닉스(210)가 장착된다. 이러한 구조에 의해, 시험 대상의 사양 및 시험 내용에 따라 핀 일렉트로닉스(210)를 교환할 수 있다.

복수의 핀 일렉트로닉스(210)는, 웨이퍼(101)에 형성된 복수의 피시험 디바이스와의 사이에 전기 신호를 주고 받아 해당 복수의 피시험 디바이스를 시험하는 시험부로서 동작한다. 예를 들면, 시험부는, 복수의 피시험 디바이스를 시험하기 위한 시험 패턴에 기초하는 시험 신호를 복수의 피시험 디바이스의 각각에 입력한다. 또한, 시험부는, 시험 신호에 따라 복수의 피시험 디바이스의 각각이 출력하는 출력 신호에 기초하여, 복수의 피시험 디바이스의 각각의 양부를 판정한다.

복수의 핀 일렉트로닉스(210)는, 서로 같은 사양인 경우도, 서로 다른 사양인 경우도 있다. 또한, 일부의 중계 커넥터(224)에, 핀 일렉트로닉스(210)가 장착되지 않는 경우도 있다.

마더 보드(220)의 하면에서, 중계 커넥터(224)의 각각에는, 앵글 커넥터(226)를 통해서 소기판(228)이 접속된다. 소기판(228)에는, 플랫 케이블(230)의 일단이 접속된다. 이에 의해, 케이스(201) 내부의 핀 일렉트로닉스(210)와 후술하는 컨택터(202)를, 플랫 케이블(230) 등을 통해서 접속할 수 있다.

케이스(201)의 하면에는, 컨택터(202)가 장착된다. 컨택터(202)는, 프로브 장치(300)가 접속되어, 웨이퍼(101)에 형성된 복수의 피시험 디바이스와 시험 장치 본체의 사이가 전기적으로 접속된다.

도 6은 본 실시 형태에 관한 프로브 장치(300)의 단면도를 도시한다. 프로브 장치(300)는, 시험부와 웨이퍼(101)에 형성된 복수의 피시험 디바이스가 각각 가지는 전극을 전기적으로 접속한다. 프로브 장치(300)는, 테스터 측 기판(320), 컨택터(330), 컨택트부(340), 중간 기판(350), 이방성 도전막(360) 및 디바이스 측 단자 유닛(370)을 구비한다.

테스터 측 기판(320)은, 중간 기판(350)에 대하여 시험 장치 본체 측에 설치되어, 시험 장치 본체에 전기적으로 접속되는 복수의 테스터 측 전극(326)을 중간 기판(350) 측에 가진다. 본 실시예에서, 시험 장치 본체 측은, 테스트 헤드(200) 측을 나타낸다. 즉, 테스터 측 기판(320)은, 테스트 헤드(200) 방향을 향하는 테스터 측의 면과 웨이퍼(101) 측을 향하는 디바이스 측의 면에, 전기 배선이 형성되어 테스터 측 전극(326)이 각각 접속된다. 또한, 테스터 측 기판(320)은, 테스터 측의 면 및 디바이스 측의 면의 부품이 실장되어 있지 않은 영역에, 저항, 커패시터, 코일 및/또는 반도체 디바이스 등의 전자 부품(500)이 실장된다.

테스터 측 기판(320)은, 일례로서, 다층 기판으로 형성된다. 테스터 측 기판(320)은, 비교적 기계 강도가 높은 절연 기판, 예를 들면 폴리이미드판에 의해 형성된다. 테스터 측 기판(320)의 주연부(周緣部)는, 일례로서, 상부 프레임(322) 및 하부 프레임(324)에 끼워진다. 이에 의해, 테스터 측 기판(320)의 기계적 강도는 더욱 향상된다. 여기서, 하부 프레임(324)은, 일례로서, 유로(328)가 형성된다. 유로(328)는, 프로브 장치(300)의 내부 영역에 일단을 개구한다. 유로(328)의 타단은, 밸브 등을 통해서 통해서 감압 펌프 등에 결합된다.

또한, 테스터 측 기판(320)은, 테스터 측의 면에 컨택터(330)를 가진다. 컨택터(330)는, 테스트 헤드(200)의 컨택터(202)와 결합되어, 복수의 전기적 배선을 접속한다. 또한, 컨택터(330)는, 컨택터(202)가 테스터 측 기판(320)에 당접하는 경우에, 해당 컨택터(202)를 안내하여 위치 결정하여도 된다.

컨택트부(340)는, 테스터 측의 면에서, 테스터 측 기판(320)과 전기적으로 접속된다. 또한, 컨택트부(340)는, 테스터 측의 면으로부터 디바이스 측의 면으로 관통하는, 관통 전극(640)을 가진다.

중간 기판(350)은, 테스터 측의 면에서, 컨택트부(340)와 전기적으로 접속되는 테스터 측 중간 전극(620)을 가진다. 또한, 중간 기판(350)은, 디바이스 측의 면에, 테스터 측 중간 전극(620)과는 배치되는 피치가 다른 디바이스 측 중간 전극(353)을 가진다. 디바이스 측 중간 전극(353)은, 대응하는 테스터 측 중간 전극(620)과 전기적으로 접속된다. 중간 기판(350)은, 일례로서, 디바이스 측 중간 전극(353)의 배선 피치보다도 넓은 배선 피치의 테스터 측 중간 전극(620)을 가지는 피치 변환 기판이다.

이방성 도전막(360)은, 테스터 측의 면에서, 중간 기판(350)과 전기적으로 접속된다. 이방성 도전막(360)은, 테스터 측 및 디바이스 측의 면을 관통하는 관통 전극(361)을 가진다. 관통 전극(361)은, 중간 기판(350)의 디바이스 측의 면의 디바이스 측 중간 전극(353)과 같은 레이아웃을 가진다. 이에 의해, 중간 기판(350)과 이방성 도전막(360)이 밀접하여 적층된 경우, 디바이스 측 중간 전극(353) 및 관통 전극(361)은, 서로 전기적으로 접속된다.

디바이스 측 단자 유닛(370)은, 테스터 측의 면에서, 이방성 도전막(360)과 전기적으로 접속된다. 또한, 디바이스 측 단자 유닛(370)은, 디바이스 측의 면에서, 웨이퍼(101)와 전기적으로 접속된다.

도 7은 본 실시 형태에 관한 디바이스 측 단자 유닛(370)의 부분 확대 단면도를 도시한다. 디바이스 측 단자 유닛(370)은, 가요성을 가지는 탄성 시트(372)와, 해당 탄성 시트를 관통하여 피시험 디바이스와 접속되는 복수의 디바이스 측 접속 단자(374)를 가진다. 또한, 디바이스 측 단자 유닛(370)은, 프레임(377)을 가진다.

탄성 시트(372)는, 탄성을 가지는 절연 재료에 의해 형성된다. 디바이스 측 접속 단자(374)는, 일례로서 디바이스 측의 면에서, 선단부가 반구 형상의 범프 형상을 가진다. 이에 대신하여, 디바이스 측 접속 단자(374)의 선단부는, 돌기를 가지는 형상, 돌기부가 없는 평면 또는 선단을 둥글게 한 침 모양의 형상을 가져도 된다.

디바이스 측 접속 단자(374)의 선단부는, 시험 대상이 되는 웨이퍼(101)에 형성된 피시험 디바이스에서, 시험에 제공되는 디바이스 패드와 같은 레이아웃에 배치된다. 또한, 디바이스 측 접속 단자(374)는, 개개의 피시험 디바이스에 대응하여 복수 설치된다. 즉, 디바이스 측 접속 단자(374)는, 프로브 장치(300)의 디바이스 측의 면에서, 웨이퍼(101)에 대한 프로브 단자로서 기능한다.

또한, 디바이스 측 접속 단자(374)는, 테스터 측의 면에서, 컨택트 패드(375)가 형성된다. 여기서, 컨택트 패드(375)는, 웨이퍼(101)에 형성된 디바이스 패드와 실질적으로 동일한 레이아웃으로 배치되게 된다.

프레임(377)은, 탄성 시트(372)의 주연부를 파지하여, 탄성 시트(372)를 평탄한 상태로 유지한다. 디바이스 측 단자 유닛(370)은, 일례로서, 프레임(377) 측으로부터 가압되어, 접속부(376)를 통해서 중간 기판(350)에 고정된다. 여기서, 접속부(376)는, 탄성을 가지는 재료에 의해 형성되어, 중간 기판(350) 및 디바이스 측 단자 유닛(370)의 외연부(外緣部)에 공기가 새지 않게 취부된다. 이에 의해, 중간 기판(350) 및 디바이스 측 단자 유닛(370)의 사이의 공간은 공기가 새지 않게 봉지된다. 접속부(376)는, 예를 들면, 링 형상의 고무 시트이다. 이에 대신하여, 접속부(376)는, 외연부가 내측보다도 두껍게 형성된 원형의 고무 시트이어도 된다. 이 경우, 접속부(376)는, 내측에 개구를 가지고, 해당 개구에서 이방성 도전막(360) 및 디바이스 측 단자 유닛(370)은 전기적으로 접속된다.

도 8은 본 실시 형태에 관한 이방성 도전막(360)의 부분 확대 단면도를 도시한다. 이방성 도전막(360)은, 디바이스 측 단자 유닛(370) 및 중간 기판(350)의 사이에 배치되어, 복수의 디바이스 측 접속 단자(374) 및 복수의 디바이스 측 중간 전극(353)의 사이를 접속한다. 이방성 도전막(360)은, 관통 전극(361), 프레임(362) 및 탄성 지지부(363)를 가진다.

프레임(362)은, 금속 등의 비교적 강성이 높은 재료로 형성되어, 관통 전극(361)의 외경보다도 큰 내경을 가지는 관통 구멍(366)을 복수 가진다. 관통 전극(361)의 각각은, 관통 구멍(366)의 내측에서, 탄성 지지부(363)를 통해서 프레임(362)으로부터 지지된다.

탄성 지지부(363)는, 실리콘 고무 등의 유연한 재료에 의해 형성된다. 또한, 관통 전극(361)은, 프레임(362)의 두께보다도 큰 길이를 가진다. 이에 의해, 이방성 도전막(360)이 디바이스 측 단자 유닛(370) 및 중간 기판(350)의 사이에 끼워진 경우, 각 부재의 요철의 불균일을 흡수하여, 양호한 전기적 접속을 형성한다.

관통 전극(361)은, 디바이스 측 단자 유닛(370)의 컨택트 패드(375)와 실질적으로 동일한 레이아웃으로 배치된다. 이에 의해, 이방성 도전막(360)과 디바이스 측 단자 유닛(370)이 밀접하여 적층된 경우, 디바이스 측 접속 단자(374)와 해당 디바이스 측 접속 단자(374)에 대응하는 관통 전극(361)을, 서로 전기적으로 접속할 수 있다.

이에 대신하여, 이방성 도전막(360)은, 탄성이 있는 절연 물질 중에, 실질적으로 균등하게 도전성 물질이 분산되어 형성되어, 압력이 가해진 부분에 도전성이 생기는 막이어도 된다. 이방성 도전막(360)은, 일례로서, 가압 도전 고무이다. 이에 의해, 이방성 도전막(360)이 디바이스 측 단자 유닛(370) 및 중간 기판(350)의 사이에 끼워진 경우, 컨택트 패드(375) 및 디바이스 측 중간 전극(353) 사이에 압력이 가해져 전기적으로 접속되고, 또한, 탄성에 의해 각부재의 요철의 불균일을 흡수하여, 양호한 전기적 접속을 형성한다.

도 9는 본 실시 형태에 관한 중간 기판(350)의 부분 단면도를 도시한다. 중간 기판(350)은, 디바이스 측 단자 유닛(370)에 대하여 시험 장치 본체 측에 설치되어, 복수의 디바이스 측 접속 단자(374)와 전기적으로 접속되는 복수의 디바이스 측 중간 전극(353)과, 시험 장치 본체에 전기적으로 접속되는 복수의 테스터 측 중간 전극(620)을 가진다.

디바이스 측 중간 전극(353)은, 디바이스 측 단자 유닛(370)의 컨택트 패드(375)와 실질적으로 동일한 레이아웃으로 배치된다. 즉, 본 실시예의 디바이스 측 중간 전극(353)은, 피시험 디바이스의 디바이스 패드와 같은 레이아웃으로 배치되게 된다.

한편, 복수의 테스터 측 중간 전극(620)은, 복수의 디바이스 측 중간 전극(353)보다 넓은 간격으로 설치된다. 도 9는 테스터 측 중간 전극(620)의 배선 피치의 간격 P₁이, 디바이스 측 중간 전극(353)의 배선 피치의 간격 P₂보다도 넓은 간격으로 형성된 예를 나타낸다.

이에 의해, 중간 기판(350)은, 피시험 디바이스에 형성되는 디바이스 패드에 대응하여 형성되는 디바이스 측 중간 전극(353)의 배선 피치를, 디바이스 패드의 배선 피치보다도 넓은 간격으로 변환한다. 중간 기판(350)은, 일례로서 100 μm 간격 정도의 협피치로 형성되는 디바이스 패드에 대응하면서, 1 mm 간격 정도의 배선 피치로 테스터 측 중간 전극(620)의 배선 피치를 변환한다.

중간 기판(350)은, 기판 본체(352)와 접속 모듈부(600)를 가진다. 기판 본체(352)는, 일례로서, 세라믹을 포함하는 기판이다. 기판 본체(352)는, 쓰루홀(355), 배선층(357) 및 컨택트 패드(359)를 포함한다. 쓰루홀(355)은, 기판 본체(352)를 관통하여 도전 재료가 형성된다.

쓰루홀(355)의 각각은, 디바이스 측의 면에서, 배선층(357)을 통해서 디바이스 측 중간 전극(353)에 접속된다. 또한, 쓰루홀(355)의 각각은, 테스터 측의 면에서, 컨택트 패드(359)에 접속된다. 즉, 디바이스 측 중간 전극(353)은, 컨택트 패드(359)와 전기적으로 접속된다. 이와 같이, 쓰루홀(355)의 각각은, 배선층(357)을 개재시켜 디바이스 측 중간 전극(353) 및 컨택트 패드(359)와 전기적으로 접속하므로, 컨택트 패드(359)의 배선 피치를 디바이스 측 중간 전극(353)의 배선 피치와 다르게 할 수 있다.

접속 모듈부(600)는, 기판 본체(352)에서의 시험 장치 본체 측의 면에 실장되어, 기판 본체(352) 측에 2 이상의 기판 측 단자(610)를 가지고, 기판 본체(352)와 반대 측에 2 이상의 테스터 측 중간 전극(620)을 가진다. 즉, 접속 모듈부(600)는, 디바이스 측의 면에서, 기판 측 단자(610)와 대응하는 컨택트 패드(359)가 전기적으로 각각 접속된다. 여기서, 기판 측 단자(610) 및 컨택트 패드(359)는, 일례로서, 땜납 등에 의해 고정된다. 이 경우, 기판 측 단자(610)는, 반구 형상의 땜납으로 형성되는 BGA(Ball Grid Array) 전극이어도 된다.

또한, 접속 모듈부(600)는, 테스터 측의 면에서, 테스터 측 중간 전극(620)과 대응하는 컨택트부(340)가 전기적으로 각각 접속된다. 중간 기판(350)은, 격자 형상으로 배열한 복수의 접속 모듈부(600)를 탑재하여도 되고, 이에 대신하여, 피시험 디바이스의 디바이스 패드에 대응하여, 미리 정해진 배열로 복수의 접속 모듈부(600)를 탑재하여도 된다.

접속 모듈부(600)는, 기판 측 단자(610) 및 테스터 측 중간 전극(620)의 사이의 배선에 접속되는 전자 부품(630)을 포함한다. 즉, 접속 모듈부(600)의 기판 측 단자(610) 및 테스터 측 중간 전극(620)은, 전자 부품(630)을 통해서 전기적으로 접속된다.

여기서, 전자 부품(630)은, 예를 들면, 저항 소자를 포함한다. 이에 대신하여 또는 이에 더하여, 전자 부품(630)은, 용량 소자 및/또는 인덕터를 포함하여도 된다. 이에 대신하여 또는 이에 더하여, 전자 부품(630)은, 앰프, 발진기 등의 액티브·디바이스를 포함하여도 된다. 이에 더하여, 전자 부품(630)은, 기판 측 단자(610) 및 테스터 측 중간 전극(620)을 접속하는 배선을 구비하는 더미 회로이어도 된다.

이와 같이, 중간 기판(350)은, 전자 부품(630)을 포함하는 접속 모듈부(600)를 실장하므로, 프로브 장치(300) 내에 배치해야 할 전자 회로 소자를 배치하는 영역을 확대할 수 있다. 또한, 중간 기판(350)은, 기판 본체(352)와 접속 모듈부(600)를 별개 부품으로 구성하므로, 각각의 설계 자유도를 더할 수 있다. 또한, 기판 본체(352) 및 접속 모듈부(600)에 대하여, 확실히 동작하는지 여부의 시험을 각각 실행하고 나서 실장하는 것에 의해, 중간 기판(350)의 수율을 향상시킬 수 있다.

또한, 중간 기판(350)은, 피시험 디바이스의 디바이스 패드의 배선 피치에 비해 넓은 배선 피치로 변환하고 나서 전자 회로 소자를 배치시키므로, 전자 회로 소자를 포함하는 접속 모듈부(600) 등을 용이하게 형성시킬 수 있다. 또한, 중간 기판(350)은, 테스트 헤드(200)에 비해, 피시험 디바이스에 가까운 위치에 전자 회로 소자를 배치시킬 수 있고, 또한, 넓은 배선 피치로 변환한 직후에 전자 회로 소자를 배치시킬 수도 있다. 이에 의해, 중간 기판(350)은, 고속 신호를 전송시키는 경우에 신호 품질의 열화 등을 저감시킬 수 있다.

도 10은 본 실시 형태에 관한 컨택트부(340)의 평면도를 도시한다. 컨택트부(340)는, 중간 기판(350) 및 테스터 측 기판(320)의 사이에 설치되어 복수의 테스터 측 중간 전극(620)에 접속되는 복수의 제1 핀(642) 및 복수의 테스터 측 전극(326)에 접속되는 복수의 제2 핀(644)을 가진다. 여기서, 제1 핀(642)은, 관통 전극(640)의 디바이스 측의 단자이고, 제2 핀(644)은, 관통 전극(640)의 테스터 측의 단자이다.

관통 전극(640)은, 스프링 등을 포함하고, 제1 핀(642) 및 제2 핀(644)의 사이가 신축하는 프로브 핀이다. 관통 전극(640)은, 예를 들면, 포고 핀, 스프링 핀 또는 스프링 프로브 등이다.

이에 의해, 중간 기판(350)이 테스터 측 기판(320)의 방향으로 향해 이동한 경우에, 테스터 측 중간 전극(620)과 대응하는 제1 핀(642)이 가압되어 전기적으로 각각 접속되는 한편, 테스터 측 전극(326)과 대응하는 제2 핀(644)이 가압되어 전기적으로 각각 접속된다. 이 경우, 중간 기판(350)은, 일례로서, 유로(328)로부터 프로브 장치(300) 안이 감압되는 것에 의해, 테스터 측 기판(320) 방향으로 이동한다.

컨택트부(340)는, 2 이상의 제1 핀(642) 및 2 이상의 제2 핀(644)을 가지는 복수의 컨택트 블록(646)을 가지고, 복수의 컨택트 블록(646)의 각각과 복수의 접속 모듈부(600)의 각각이 접속된다. 즉, 컨택트부(340)는, 복수의 접속 모듈부(600)에 대응하는 복수의 컨택트 블록(646)을 가지고, 컨택트 블록(646)의 각각은, 대응하는 접속 모듈부(600)와 각각 전기적으로 접속된다.

이와 같이, 컨택트부(340)는, 중간 기판(350) 및 테스터 측 기판(320)의 사이에서, 복수의 제1 핀(642) 및 복수의 제2 핀(644)을 이용해 테스터 측 중간 전극(620)과 테스터 측 전극(326)을 전기적으로 접속한다. 이에 의해, 이방성 도전막 등과는 달리, 예를 들면, 테스터 측 기판(320)의 디바이스 측의 면에서, 테스터 측 전극(326)이 형성되지 않는 영역에는, 부품이 배치되지 않는다.

따라서, 컨택트부(340)는, 테스터 측 기판(320)의 디바이스 측의 면의 부품이 배치되지 않는 영역에, 저항, 커패시터, 코일 및/또는 반도체 디바이스 등의 전자 부품(500)을 실장할 수 있는 공간을 생기게 할 수 있다. 즉, 본 실시 형태에 관한 프로브 장치(300)는, 전자 회로 소자를 배치하는 공간적인 설계 자유도를 증가시킬 수 있다.

이상의 본 실시 형태에 관한 프로브 장치(300)는, 테스터 측 기판(320), 컨택트부(340), 중간 기판(350), 이방성 도전막(360) 및 디바이스 측 단자 유닛(370)이 조합되어 일체로 된다. 이 경우, 프로브 장치(300)는, 일례로서, 유로(328)로부터의 감압과 프레임(377) 측에서의 가압에 의해 고정된다.

또한, 프로브 장치(300)는, 일체로 되어 고정되면, 피시험 디바이스의 디바이스 패드에 접속되는 디바이스 측 접속 단자(374)로부터 대응하는 테스터 측 전극(326)에 이르는 전기적 접속이 형성된다. 이에 의해, 테스트 헤드(200)의 핀 일렉트로닉스(210)는, 대응하는 테스터 측 전극(326)을 통해서, 피시험 디바이스와의 사이에 전기 신호를 주고 받을 수 있어, 해당 피시험 디바이스를 시험할 수 있다.

도 11은 본 실시 형태에 관한 프로브 장치(300)에, 웨이퍼(101)가 고정된 상태의 단면도를 도시한다. 도 11에서, 도 6과 공통의 요소에는 같은 도면 부호를 부여하고 중복되는 설명을 생략한다. 웨이퍼(101)는, 웨이퍼 트레이(450)에 탑재된 상태로 프로브 장치(300)에 고정된다.

웨이퍼 트레이(450)는, 유로(452, 454)와 다이아프램(456)을 가진다. 유로(452)는, 웨이퍼 트레이(450)의 프로브 장치(300) 측인 상면에서 웨이퍼(101)를 탑재하는 영역에 일단을 개구한다. 유로(452)의 타단은, 밸브 등을 통해서 감압 펌프 등에 결합된다. 이에 의해, 웨이퍼 트레이(450)는, 웨이퍼(101)를 탑재한 상태로 웨이퍼(101)를 흡착하여 유지한다.

웨이퍼 트레이(450)의 유로(454)는, 웨이퍼 트레이(450)의 상면에서 웨이퍼(101)를 탑재하는 영역의 외측으로 개구한다. 유로(454)의 타단은, 밸브 등을 통해서 감압 펌프 등에 결합된다.

다이아프램(456)은, 탄성을 가지는 재료에 의해 형성되어, 유로(454)의 개구의 더욱 외측에서 웨이퍼 트레이(450)의 주연부에 공기가 새지 않게 취부된다. 얼라인먼트 스테이지(410)가 상승하여 웨이퍼(101)가 프로브 장치(300)의 하면에 가압된 경우, 다이아프램(456)의 상단도 프로브 장치(300)의 하면에 접하여, 웨이퍼 트레이(450) 및 프로브 장치(300)의 사이를 공기가 새지 않게 봉지한다. 이에 의해, 웨이퍼(101)를 탑재한 상태로 유로(454)로부터 감압시키면, 웨이퍼 트레이(450)는 프로브 장치(300)의 하면에 흡착되어, 유지한 웨이퍼(101)를 프로브 장치(300)에 가압한다.

여기서, 프로브 장치(300)의 최하면에 위치하는 디바이스 측 단자 유닛(370)의 탄성 시트(372)에는, 관통 구멍이 설치되어 있어도 된다. 이에 의해, 프로브 장치(300) 및 웨이퍼 트레이(450)의 사이의 공간이 감압된 경우, 프로브 장치(300)의 내부도 감압된다. 이에 의해, 프로브 장치(300)의 중간 기판(350), 이방성 도전막(360) 및 디바이스 측 단자 유닛(370)은 서로 가압되어, 웨이퍼(101)로부터 테스트 헤드(200)에 이르는 신호 경로를 확실히 형성한다.

여기서, 본 실시 형태에 관한 프로브 장치(300)의 내부 공간은, 중간 기판(350)에 의해 테스터 측의 공간과 디바이스 측의 공간을 나누어, 각각의 공간을 별개로 독립적으로 감압하는 것을 설명하였다. 이에 의해, 예를 들면, 중간 기판(350)을 먼저 안정적으로 고정한 상태로, 웨이퍼 트레이(450)를 탈착할 수 있다. 이에 대신하여, 중간 기판(350)을 가이드 레일 등을 이용하여 안정적으로 고정할 수 있는 경우는, 프로브 장치(300)는, 감압하는 공간을 나누지 않고 1 개의 공간으로 하여도 된다.

이상과 같이, 프로브 장치(300)와 웨이퍼 트레이(450)에 탑재된 웨이퍼(101)가 중첩되어, 웨이퍼(101)에 형성된 복수의 디바이스 패드와 대응하는 복수의 테스터 측 전극(326)이 전기적으로 각각 접속되는 것으로, 복수의 피시험 디바이스를 시험하는 시험 장치(100)가 형성된다.

도 12는 본 실시 형태에 관한 중간 기판(350)의 변형예의 부분 단면도를 도시한다. 도 12에서, 도 9와 공통의 요소에는 같은 도면 부호를 부여하고 중복되는 설명을 생략한다. 중간 기판(350)은 기판 본체(352)와, 기판 본체(352)의 테스터 측의 면에 접속층(604)을 가진다.

접속층(604)은, 기판 본체(352)에 있어서의 시험 장치 본체 측의 면에 적층되어, 기판 본체(352)와 반대 측의 면에 복수의 테스터 측 중간 전극(620)이 형성되고, 복수의 테스터 측 중간 전극(620)과 대응하는 복수의 디바이스 측 중간 전극(353)을 전기적으로 접속하는 접속부(633)를 가진다. 접속부(633)는, 테스터 측의 면에서, 대응하는 테스터 측 중간 전극(620)과 전기적으로 각각 접속된다. 또한, 접속부(633)는, 디바이스 측의 면에서 대응하는 쓰루홀(355)과 전기적으로 각각 접속된다.

접속층(604)은 절연 재료로 형성된다. 또한, 접속부(633)는, 접속층(604)을 형성하는 재료와는 다른 재료를 포함한다. 접속부(633)의 적어도 일부는, 전자 부품이 형성된다. 즉, 본 변형예의 중간 기판(350)의 테스터 측 중간 전극(620) 및 디바이스 측 중간 전극(353)은, 도 9로 설명한 중간 기판(350)과 같게, 전자 부품을 통해서 전기적으로 접속된다. 해당 전자 부품은, 도 9로 설명한 전자 부품과 실질적으로 동일하다.

접속층(604)은, 격자 형상으로 배열한 복수의 접속부(633)가 형성되어도 되고, 이에 대신하여, 피시험 디바이스의 디바이스 패드에 대응하여, 미리 정해진 배열로 형성되어도 된다. 이와 같이, 본 변형예의 중간 기판(350)은, 접속부(633)를 가지는 접속층(604)을 형성시키므로, 일례로서, 반도체 프로세스 등의 미세 가공 기술을 이용하는 것으로, 안정적으로 접속층(604)을 형성시킬 수 있다.

이상, 본 발명을 실시 형태를 이용하여 설명했지만, 본 발명의 기술적 범위는 상기 실시 형태에 기재된 범위에는 한정되지 않는다. 상기 실시 형태에, 다양한 변경 또는 개량을 더하는 것이 가능하다는 것이 당업자에게 분명하다. 그와 같은 변경 또는 개량을 더한 형태도 본 발명의 기술적 범위에 포함될 수 있다는 것이, 특허청구범위의 기재로부터 분명하다.

특허청구범위, 명세서 및 도면 중에서 나타낸 장치, 시스템, 프로그램 및 방법에서의 동작, 순서, 스텝 및 단계 등의 각 처리의 실행 순서는, 특별히 「보다 전에」, 「앞서며」 등으로 명시하고 있지 않고, 또한, 전의 처리의 출력을 후의 처리에 이용하지 없는 한, 임의의 순서로 실현할 수 있다는 것에 유의해야 한다. 특허청구범위, 명세서 및 도면 중의 동작 플로우에 관해서, 편의상 「우선,」, 「다음으로,」등을 이용하여 설명하였다고 해도, 이 순서로 실시하는 것이 필수인 것을 의미하는 것은 아니다.

100 시험 장치
101 웨이퍼
110 EFEM
112 시그널 램프
114 EMO
115, 402, 422 레일
116 로봇 아암
117 칼럼
118 프리얼라이너
120 조작부
122 디스플레이
124 아암
126 입력 장치
130 로드 유닛
132 로드 테이블
134 로드 게이트
140 칠러
150 FOUP
160 메인 프레임
200 테스트 헤드
201, 401 케이스
202, 330 컨택터
210 핀 일렉트로닉스
220 마더 보드
222, 226 앵글 커넥터
224 중계 커넥터
228 소기판
230 플랫 케이블
300 프로브 장치
320 테스터 측 기판
322 상부 프레임
324 하부 프레임
326 테스터 측 전극
328 유로
340 컨택트부
350 중간 기판
352 기판 본체
353 디바이스 측 중간 전극
355 쓰루홀
357 배선층
359 컨택트 패드
360 이방성 도전막
361 관통 전극
362 프레임
363 탄성 지지부
366 관통 구멍
370 디바이스 측 단자 유닛
372 탄성 시트
374 디바이스 측 접속 단자
375 컨택트 패드
376 접속부
377 프레임
400 얼라인먼트 유닛
410 얼라인먼트 스테이지
420 스테이지 캐리어
430 웨이퍼 카메라
432 스테이지 카메라
440 행거 후크
450 웨이퍼 트레이
452, 454 유로
456 다이아프램
500 전자 부품
600 접속 모듈부
604 접속층
610 기판 측 단자
620 테스터 측 중간 전극
630 전자 부품
633 접속부
640 관통 전극
642 제1 핀
644 제2 핀
646 컨택트 블록

Claims

피시험 디바이스와 시험 장치 본체의 사이를 전기적으로 접속하는 프로브 장치에 있어서,
가요성을 가지는 시트와, 상기 시트를 관통하여 상기 피시험 디바이스와 접속되는 복수의 디바이스 측 접속 단자를 가지는 디바이스 측 단자 유닛;
상기 디바이스 측 단자 유닛에 대하여 상기 시험 장치 본체 측에 설치되어, 상기 복수의 디바이스 측 접속 단자와 전기적으로 접속되는 복수의 디바이스 측 중간 전극과, 상기 시험 장치 본체에 전기적으로 접속되는 복수의 테스터 측 중간 전극을 가지는 중간 기판;
상기 중간 기판에 대하여 상기 시험 장치 본체 측에 설치되어, 상기 시험 장치 본체에 전기적으로 접속되는 복수의 테스터 측 전극을 상기 중간 기판 측에 가지는 테스터 측 기판; 및
상기 중간 기판 및 상기 테스터 측 기판의 사이에 설치되어, 상기 복수의 테스터 측 중간 전극에 접속되는 복수의 제1 핀 및 상기 복수의 테스터 측 전극에 접속되는 복수의 제2 핀을 가지는 컨택트부
를 포함하는,
프로브 장치.
제1항에 있어서,
상기 중간 기판의 상기 복수의 테스터 측 중간 전극은, 상기 복수의 디바이스 측 중간 전극보다 넓은 간격으로 설치되는,
프로브 장치.
제1항에 있어서,
상기 중간 기판은, 세라믹을 포함하는,
프로브 장치.
제1항에 있어서,
상기 중간 기판은,
기판 본체; 및
상기 기판 본체에서의 상기 시험 장치 본체 측의 면에 실장되고, 상기 기판 본체 측에 복수의 기판 측 단자를 가지고, 상기 기판 본체와 반대 측에 상기 복수의 테스터 측 중간 전극을 가지는 접속 모듈부
를 포함하는,
프로브 장치.
제4항에 있어서,
상기 중간 기판은, 격자 형상으로 배열한 복수의 상기 접속 모듈부를 탑재하는,
프로브 장치.
제4항에 있어서,
상기 컨택트부는, 2 이상의 제1 핀 및 2 이상의 제2 핀을 가지는 복수의 컨택트 블록을 가지고, 상기 복수의 컨택트 블록의 각각과 복수의 상기 접속 모듈부의 각각이 접속되는,
프로브 장치.
제4항에 있어서,
상기 접속 모듈부는, 하나의 기판 측 단자 및 하나의 테스터 측 중간 전극의 사이의 배선에 접속되는 전자 부품을 포함하는,
프로브 장치.
제1항에 있어서,
상기 중간 기판은,
기판 본체; 및
상기 기판 본체에서의 상기 시험 장치 본체 측의 면에 적층되고, 상기 기판 본체와 반대 측의 면에 상기 복수의 테스터 측 중간 전극이 형성되고, 상기 복수의 테스터 측 중간 전극과 대응하는 상기 복수의 디바이스 측 중간 전극을 전기적으로 접속하는 접속부를 가지는 접속층
을 포함하고,
상기 접속부의 적어도 일부는, 전자 부품이 형성되는,
프로브 장치.
제7항에 있어서,
상기 전자 부품은, 저항 소자를 포함하는,
프로브 장치.
제1항에 있어서,
상기 디바이스 측 단자 유닛 및 상기 중간 기판의 사이에 배치되고, 상기 복수의 디바이스 측 접속 단자 및 상기 복수의 디바이스 측 중간 전극의 사이를 접속하는 이방성 도전막을 더 포함하는,
프로브 장치.
반도체 웨이퍼에 형성된 복수의 피시험 디바이스를 시험하는 시험 장치에 있어서,
상기 복수의 피시험 디바이스와의 사이에 전기 신호를 주고 받아 상기 복수의 피시험 디바이스를 시험하는 시험부; 및
상기 시험부와 상기 복수의 피시험 디바이스가 각각 가지는 전극을 전기적으로 접속하는 제1항 내지 제10항 중 어느 한 항에 기재된 프로브 장치
를 포함하는,
시험 장치.