JP4153233B2 - ｐｎバラクタ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は，ｐｎ接合を可変容量キャパシタとして使用するｐｎバラクタに関する。さらに詳細には，抵抗成分が小さく，ＬＣ共振を利用する回路の集積回路中への内蔵化にも対応しうるｐｎバラクタに関するものである。
【０００２】
【従来の技術】
バラクタを使用する回路の一例として，電圧制御発振回路（以下，「ＶＣＯ回路」という）が挙げられる。ＶＣＯ回路の典型的な構成を図１０に示す。このＶＣＯ回路には，破線で囲んだ部分に２つのバラクタが含まれている。そして，その接続箇所に制御電圧ＶＴが印加されるようになっている。このため，制御電圧ＶＴを調整することで，キャパシティを調整することができる。したがってＶＣＯ回路では，制御電圧ＶＴによりＬＣ共振周波数を制御できるのである。一般的にこのようなＶＣＯ回路では，キャリアとノイズとの比（ここでは絶対値でみるものとし，以下，「Ｃ/Ｎ比」という）が大きいことが望ましい。
【０００３】
【発明が解決しようとする課題】
しかしながら，前記した従来の技術には，以下のような問題点があった。すなわち，ＶＣＯ回路のＣ／Ｎ比をあまり大きくできないのである。その理由は，回路の抵抗成分が大きいことにある。抵抗が大きいためにＱ値が小さく，このためにＣ/Ｎ比が小さいのである。Ｃ/Ｎ比の改善そのものについては，Ｋｖ（制御電圧ＶＴの変化分に対する共振周波数の変化分の比）の小さい構成とすることが考えられる。これをバラクタの特性により達成しようとすると，制御電圧ＶＴの変化に対するキャパシティの変化が緩やかなバラクタを使用すればよいことになる。しかしながらこのようなバラクタは一般的に，自身のＱ値が小さいため，あまり有効な解決策とはならない。また，２つのバラクタ間の配線部分の抵抗も無視できない。このようなことから，ＶＣＯ回路の集積回路中への内蔵化に対する障害となっていた。
【０００４】
本発明は，前記した従来の技術が有する問題点を解決するためになされたものである。すなわちその課題とするところは，抵抗成分が小さく，ＬＣ共振を利用する回路の集積回路中への内蔵化にも対応しうるｐｎバラクタを提供することにある。
【０００５】
【課題を解決するための手段】
この課題の解決を目的としてなされた本発明のｐｎバラクタは，ｐｎ接合を可変容量キャパシタとして使用するものであって，半導体基板中に設けられた１導電型半導体領域と，１導電型半導体領域の両側に位置し１導電型半導体領域とともにｐｎ接合を構成する第１および第２の他導電型半導体領域とを有し，１導電型半導体領域と第１の他導電型半導体領域との間のｐｎ接合と，１導電型半導体領域と第２の他導電型半導体領域との間のｐｎ接合とを，１導電型半導体領域に印加される電位により静電容量が変化する第１のバラクタおよび第２のバラクタとして用いるものである。ここで、第１および第２の他導電型半導体領域が互いに離間して配置されており、それぞれを端子とする。
【０００６】
このｐｎバラクタでは，第１のバラクタと第２のバラクタとが，半導体基板外の配線を経由することなく直接につながっている。このため，抵抗値が小さくそのためＱ値が大きい。したがって，ＶＣＯ回路に用いた場合に大きなＣ／Ｎ比が得られるのである。
【０００７】
また，本発明のｐｎバラクタはさらに，１導電型半導体領域上に設けられた疑似ゲートパターンを有し，疑似ゲートパターンと，１導電型半導体領域と，第１および第２の他導電型半導体領域とが疑似ＦＥＴ構造をなすものであるとよりよい。すなわち，１導電型半導体領域は疑似ゲートパターンの下部に位置するのである。
【０００８】
このｐｎバラクタでは，第１のバラクタと第２のバラクタとが，ごく近接して配置されている。その最近接位置での間隔は，疑似ＦＥＴ構造をＦＥＴとみた場合のチャネル長の程度でしかない。このため，抵抗値が非常に小さくそのためＱ値が大きい。したがって，ＶＣＯ回路に用いた場合にさらに大きなＣ／Ｎ比が得られるのである。なお，ここでいう「疑似ＦＥＴ構造」は，構造的にはＦＥＴに似ているがＦＥＴとしての動作をしないものであることを意味している。疑似ゲートパターンは，構造的にはＦＥＴのゲート電極に相当するが，ゲート電圧を印加されて第１および第２の他導電型半導体領域間を導通させることがないからである。
【０００９】
また，本発明のｐｎバラクタは，疑似ゲートパターンによる１導電型半導体領域の反転を防止する反転防止手段を有することが望ましい。疑似ゲートパターンの電位により１導電型半導体領域が反転するようなことがあると，第１および第２の他導電型半導体領域間が直接に導通してしまうこととなる。つまりＦＥＴとして動作するのである。これでは，ｐｎバラクタとして動作しないからである。その具体的手段としては，疑似ゲートパターンが，配線を介して１導電型半導体領域に接続されていればよい。これにより，疑似ゲートパターンと１導電型半導体領域とが常時同電位となる。よって，本発明のｐｎバラクタがＦＥＴとして動作する可能性が排除されるのである。あるいは，疑似ゲートパターンに逆バイアスが印加されるようにしてもよい。
【００１０】
また，本発明のｐｎバラクタは，第１および第２の他導電型半導体領域の疑似ゲートパターンとは反対側の端部の上方に設けられた第１および第２ダミーパターンを有することが望ましい。これにより，第１および第２の他導電型半導体領域の疑似ゲートパターンとは反対側の端部が規定されることとなる。このため，疑似ゲートパターンの，その長手方向と垂直な方向への位置ずれ如何にかかわらず，第１および第２のバラクタのキャパシティのアンバランスが防止されるのである。あるいは，第１および第２の他導電型半導体領域の全体の周囲の上方に設けられたダミーパターンを有することとしてもよい。全周にわたるダミーパターンを有することで，位置ずれの方向にかかわらず，第１および第２のバラクタのキャパシティのバランスが確保されるのである。
【００１１】
よって，ダミーパターンは，疑似ゲートパターンと同一の層を，疑似ゲートパターンの加工と同一の工程で加工したものであることが望ましい。これにより，疑似ゲートパターンとダミーパターンとは，位置ずれに関して同一の傾向を持つこととなるからである。したがって，疑似ゲートパターンとダミーパターンとの間隔が，位置ずれに影響されることがないのである。
【００１２】
また，ダミーパターンについても，疑似ゲートパターンと同様に，反転防止手段を有することが望ましい。ダミーパターンが１導電型半導体領域に対して反転電位を持つことによるｐｎバラクタの動作への影響を排除するためである。そのためには疑似ゲートパターンと同様に，ダミーパターンが１導電型半導体領域に接続されていればよい。ダミーパターンと１導電型半導体領域との接続は，疑似ゲートパターンを経由していてもよい。あるいは逆に，疑似ゲートパターンと１導電型半導体領域との接続がダミーパターンを経由していてもよい。また，疑似ゲートパターンとダミーパターンとがつながったものとして形成されていて，どこか１か所で１導電型半導体領域に接続されている，というものであってもよい。あるいは，ダミーパターンに逆バイアスが印加されるようにしてもよい。
【００１３】
また，本発明のｐｎバラクタは，疑似ゲートパターンおよびその下部の１導電型半導体領域をクロス状のものあるいは格子状のものとし，第１および第２の他導電型半導体領域を，それぞれ同数，１導電型半導体領域により仕切られる各マス目部分に配置したものとしてもよい。その場合，第１および第２の他導電型半導体領域は，各マス目部分に互い違いに配置されるのがよい。このようにすると，素子面積をあまり増やすことなく，第１および第２のバラクタ間の接続面積を稼ぐことができる。これにより，さらに抵抗値を小さくしＱ値を大きくすることができる。また，ダミーパターンが必ずしも全周にわたって設けられていなくても，位置ずれに対するバランスの良さが確保されるという利点もある。
【００１４】
【発明の実施の形態】
以下，本発明を具体化した実施の形態について，添付図面を参照しつつ詳細に説明する。本実施の形態は，図１０に示したようなＶＣＯ回路を集積回路中に内蔵する場合のそのバラクタ部分として本発明を具体化したものである。
【００１５】
［第１の形態］
図１に，第１の形態に係る差動ｐｎバラクタの平面図および断面図を示す。この差動ｐｎバラクタは，ｎウェル１中に，２つのｐ+ 拡散領域２，３を設けて構成されている。このために，ｐ+ 拡散領域２，３の間の領域の上方には，ダミーゲートパターン４が設けられている。また，ダミーゲートパターン４とｎウェル１とは，配線１０により接続されている。
【００１６】
この構造は，次のようにして実現される。すなわち，まず，半導体ウェハにｎウェル１を形成する。その後ＣＶＤ等の成膜技術およびパターンエッチングにより，半導体ウェハから絶縁されたダミーゲートパターン４を形成する。ダミーゲートパターン４としては，半導体ウェハ中の他の箇所でＭＯＳトランジスタのゲート電極として使用される層と同一の層を用いればよい。そして，ｐ+ 拡散領域２，３の形成をイオン注入により行う。このとき，ダミーゲートパターン４が阻止マスクとして作用する。このためｐ+ 拡散領域２および３は，ダミーゲートパターン４の下部で互いに分離されたものとして形成される。この手順は，一般的なＭＯＳトランジスタの作製手順とほぼ同様である。そしてその後の配線層の形成の際に，配線１０などの配線を形成する。
【００１７】
図１の構造では，ｎウェル１とｐ+ 拡散領域２との間にｐｎ接合が存在している。また，ｎウェル１とｐ+ 拡散領域３との間にもｐｎ接合が存在している。すなわち，２つのｐｎ接合が，ｎウェル１を挟んでごく近接して存在しているのである。その最近接位置での間隔は，ダミーゲートパターン４の図１中横方向の幅，すなわち，ダミーゲートパターン４をＭＯＳトランジスタのゲート電極とみた場合のゲート長よりわずかに小さい程度である。言い替えると，図１の構造をＭＯＳトランジスタとみた場合のチャネル長である。また，それぞれのｐｎ接合の面積は，おおむね，図１の上図で見るｐ+ 拡散領域２，３それぞれの面積と考えてよい。ｎウェル１のｎ型領域がｐ+ 拡散領域２，３の下方にも存在しているからである。
【００１８】
この構造の等価回路を図２に示す。図２の回路は，２つのｐｎ接合ダイオードＤ１，Ｄ２のｎ型領域同士が接続された構成のものである。そしてその接続箇所に制御電圧ＶＴを印加して，両端のＰ１，Ｐ２より高電位にするのである。すると，ｐｎ接合ダイオードＤ１，Ｄ２はともに逆バイアス状態となる。このとき，ｐｎ接合ダイオードＤ１，Ｄ２は，制御電圧ＶＴにより容量が変化するｐｎバラクタとしての作用を奏する。また，１つの素子領域内に２つのｐｎバラクタが隣接して設けられた差動ｐｎバラクタを構成している。
【００１９】
この構成の差動ｐｎバラクタは，図１０に示したようなＶＣＯ回路に適用することができる。すなわち，図１０中の破線で囲んだ部分を図１および図２の差動ｐｎバラクタで置き換えるのである。これにより，制御電圧ＶＴを調整することで，回路の全キャパシティを調整することができる。このためＶＣＯ回路では，制御電圧ＶＴによりＬＣ共振周波数を制御できるのである。
【００２０】
この構成の差動ｐｎバラクタは，Ｑ値が非常に大きいという特徴を有している。その理由は，ＭＯＳトランジスタの構造をそのまま差動ｐｎバラクタとして使用している点にある。このため，２つのｐｎ接合ダイオードＤ１，Ｄ２が，半導体ウェハ外の配線層を介すことなく直接に接続されている。しかもその間隔は，たかだかＭＯＳトランジスタのチャネル長の程度でしかなくごく短い。このために，両ｐｎ接合ダイオードＤ１，Ｄ２の直列抵抗が著しく小さく，Ｑ値が大きいのである。したがって，この差動ｐｎバラクタを使用したＶＣＯ回路では，発振信号に対して位相ノイズが小さい。すなわち，キャリアとノイズとのＣ／Ｎ比が大きいのである。
【００２１】
なお，この構成の差動ｐｎバラクタにおけるダミーゲートパターン４は，ＭＯＳトランジスタのゲート電極と同じような構造のものであるが，ゲート電圧の印加を受けることはない。ダミーゲートパターン４は，ｐ+ 拡散領域２，３の間のｎ型領域にｐチャンネルを形成する動作をしないからである。ダミーゲートパターン４が配線１０を介してｎウェル１と接続されているのはこのためである。すなわち，ダミーゲートパターン４とｎウェル１とを常時同電位とすることにより，差動ｐｎバラクタがＭＯＳトランジスタとして動作する可能性を排除しているのである。また，ダミーゲートパターン４とｎウェル１との間のキャパシティは使用していない。
【００２２】
［第２の形態］
図３に，第２の形態に係る差動ｐｎバラクタの平面図および断面図を示す。この差動ｐｎバラクタは，図１に示した第１の形態の差動ｐｎバラクタに対して，エンドダミーパターン５，６を追加したものである。エンドダミーパターン５，６は，ダミーゲートパターン４と平行に設けられている。エンドダミーパターン５，６とダミーゲートパターン４との間隔は，いずれもｄである。エンドダミーパターン５，６は，ダミーゲートパターン４と同一の成膜工程で形成され同一のパターンエッチング工程で加工されたものである。また，ダミーゲートパターン４，エンドダミーパターン５，６とも，配線１０によりｎウェル１と接続されている。
【００２３】
エンドダミーパターン５，６を設ける理由は，製造ばらつきへの対処である。すなわち，ダミーゲートパターン４の加工とｐ+ 拡散領域２，３の形成とは別々の工程にてなされる。そのため図４に示すように，互いの位置が少しずれることもありうる。図４に示すのは，ダミーゲートパターン４の位置が，ｐ+ 拡散領域２および３の全体の中心より図中少し右寄りにずれている状態である。このような状態では，ｐ+拡散領域３のｐｎ接合よりもｐ+拡散領域２のｐｎ接合の方が面積が少し大きい。このため，図２の等価回路で考えると，バラクタＤ１のキャパシティの方がバラクタＤ２のキャパシティより少し大きいのである。このようなアンバランスは，ＶＣＯ回路の発振性能にも影響する。具体的には，振幅の小さい出力信号しか得られないのである。図１０中の左右の共振回路の出力のうち小さい方にほぼ支配されるからである。
【００２４】
図３の差動ｐｎバラクタでは，エンドダミーパターン５，６を設けていることにより，次のような利点がある。すなわち，ダミーゲートパターン４とｐ+ 拡散領域２，３との間に，図３中左右方向の位置ずれがあっても，そのことによってはキャパシティのアンバランスが発生しないのである。なぜなら，位置ずれがあった場合には，エンドダミーパターン５，６の位置も揃ってずれているからである。このため，エンドダミーパターン５，６とダミーゲートパターン４との間隔ｄは，位置ずれ如何にかかわらず不変なのである。そして，エンドダミーパターン５，６もダミーゲートパターン４と同様に，ｐ+ 拡散領域２，３の形成時のマスクとして作用する。したがって，バラクタＤ１のキャパシティとバラクタＤ２のキャパシティとのバランスが，位置ずれ如何にかかわらず維持されるのである。これにより，図３の差動ｐｎバラクタを採用したＶＣＯ回路では，位置ずれのために所期の発振性能が得られないということがほとんどないのである。このような効果が生じる理由はむろん，ダミーゲートパターン４とエンドダミーパターン５，６とが，同一の層を同一のマスクで加工したものであることである。
【００２５】
なお，エンドダミーパターン５，６も，ダミーゲートパターン４と同様に，ｎウェル１に対して常時同電位である。これらはみな，配線１０を介してｎウェル１に接続されているからである。このため，ダミーゲートパターン４やエンドダミーパターン５，６がｎウェル１に対して電位を持ち，差動ｐｎバラクタの動作に影響を及ぼす可能性を排除している。なお，ダミーゲートパターン４およびエンドダミーパターン５，６を配線レベルで互いに接続しておき，いずれか１つのみをｎウェル１に接続してもよい。あるいは，図５や図６に示すように，エンドダミーパターン５，６とダミーゲートパターン４とを，互いに直接に接続されたパターンとしてもよい。この場合，エンドダミーパターン５，６とダミーゲートパターン４との全体のどこか１か所をｎウェル１に接続しておけばよい。
【００２６】
［第３の形態］
位置ずれの影響のエンドダミーパターンによる排除は，図中左右方向のみならず上下方向についても可能である。図７に示す第３の形態はこのことを実現した例である。すなわちこの例では，ｐ+ 拡散領域２，３の全体の周囲にエンドダミーパターン７を設けている。むろんエンドダミーパターン７は，ダミーゲートパターン４と同一の成膜工程で形成され同一のパターンエッチング工程で加工されたものである。図７の差動ｐｎバラクタでは，位置ずれがあった場合には，図中左右方向，上下方向のいずれについても，ダミーゲートパターン４とエンドダミーパターン７との全体が一体的にずれることになる。このため，ｐ+ 拡散領域２，３の図中横方向のサイズｄ，図中縦方向のサイズｔとも，位置ずれ如何にかかわらず一定である。すなわち，ｐ+ 拡散領域２，３の形成のための開口部の面積が完全に確定しているのである。したがって，バラクタＤ１のキャパシティとバラクタＤ２のキャパシティとのバランスが，位置ずれ如何にかかわらずより良好に維持される。なお，図７の差動ｐｎバラクタの場合には，ダミーゲートパターン４とエンドダミーパターン７との全体のどこか１か所をｎウェル１に接続しておけばよい。
【００２７】
なお，ここまでの説明から明らかなように，ダミーゲートパターンとエンドダミーパターンとは本質的に差異があるものではない。よって，図７に示す差動ｐｎバラクタでは，ダミーゲートパターンが，ｐ+ 拡散領域２，３の間の箇所のみならず，ｐ+ 拡散領域２，３の全体の周囲にわたって設けられている，と見ることもできる。そして，ダミーゲートパターンによって仕切られたマス目の箇所にｐ+拡散領域２，３が配置されている，と見ることもできる。
【００２８】
［第４の形態］
図８に，第４の形態に係る差動ｐｎバラクタの平面図を示す。この差動ｐｎバラクタは，クロス状のダミーゲートパターン４１と，ｐ+ 拡散領域２，３の全体の周囲にわたるエンドダミーパターン７とを採用したものである。ダミーゲートパターン４１とエンドダミーパターン７との全体で格子状をなしている。そして，ダミーゲートパターン４１により区切られる４つの区域にｐ+ 拡散領域２，３が２つずつ互い違いに配置されている。むろん，クロス状のダミーゲートパターン４１の下部にはやはりクロス状にｎウェル１が存在しており，ｐ+ 拡散領域２，３を区切っている。図８の差動ｐｎバラクタでは，２つのｐ+ 拡散領域２のｐｎ接合ダイオードの並列接続が図２中のバラクタＤ１に相当する。同様に，２つのｐ+ 拡散領域３のｐｎ接合ダイオードの並列接続が図２中のバラクタＤ２に相当する。
【００２９】
図８の差動ｐｎバラクタは，各ｐ+ 拡散領域２，３のキャパシティが位置ずれの影響を受けないことはもちろん，次のような特徴を有している。すなわち，Ｑ値が，前出の形態のものの場合よりさらに大きいのである。その理由は，バラクタＤ１とバラクタＤ２との間の接続面積が約２倍あることにある。バラクタＤ１とバラクタＤ２との間の接続面積は，ダミーゲートパターンをＭＯＳトランジスタのゲート電極とみた場合のゲート幅に比例するからである。これは，ダミーゲートパターンをクロス状にしてｐ+ 拡散領域を細分化するとともに，対角に位置するもの同士を接続したことの効果である。このような配置により，素子面積をさほど増すことなく，バラクタ間の接続面積を稼いでいるのである。
【００３０】
なお，前述のようにダミーゲートパターンとエンドダミーパターンとは本質的に差異があるものではない。よって，図８に示す差動ｐｎバラクタでは，ダミーゲートパターンが格子状に設けられており，ダミーゲートパターンによって仕切られたマス目の箇所にｐ+ 拡散領域２，３が互い違いに配置されている，と見ることもできる。
【００３１】
［第５の形態］
図９に，第５の形態に係る差動ｐｎバラクタの平面図を示す。この差動ｐｎバラクタは，クロス状のダミーゲートパターン４１と，ｐ+ 拡散領域２，３の両端のエンドダミーパターン５，６とを採用したものである。ｐ+ 拡散領域２，３の配置は図８に示した第４の形態のものと同様に互い違いである。この差動ｐｎバラクタは，第４の形態のものと比較して，全体の素子面積が小さいという利点を有している。エンドダミーパターンを一部削除したものだからである。このため，高集積化という点で有利である。
【００３２】
このようにエンドダミーパターンが全周には設けられていないものであっても，キャパシタのアンバランスはほとんど発生しない。なぜなら，ダミーゲートパターン４１とエンドダミーパターン５，６との全体が，ｐ+ 拡散領域２，３の全体に対して図９中で少し右に寄っていたとしても，２つのｐ+ 拡散領域２の面積の合計や，２つのｐ+ 拡散領域３の面積の合計にはほとんど変化がないからである。左上のｐ+拡散領域２が拡大するものの右下のｐ+拡散領域２が縮小するので結局，面積の変化が相殺されるからである。ｐ+ 拡散領域３についても同様である。
【００３３】
以上詳細に説明したように本実施の形態に係る差動ｐｎバラクタでは，ＭＯＳトランジスタに類似した構造を用いている。これにより，２つのｐｎバラクタが半導体ウェハ外の配線を介すことなくごく近接して配置された構造を実現している。したがって本実施の形態に係る差動ｐｎバラクタは，次のような種々の利点を有している。まず，２つのｐｎバラクタの直列抵抗が非常に小さいということが挙げられる。このためＱ値が大きく，ＶＣＯ回路に使用した場合にＣ／Ｎ比が大きい。またこのことは，Ｋｖの小さいＶＣＯ回路を得るためにも有利である。また，配線１０を設けて，ダミーゲートパターンがｎウェル１と常時同電位となるようにしている。このため，差動ｐｎバラクタがＭＯＳトランジスタとして動作する可能性が排除されている。なお，ダミーゲートパターンとｎウェル１との間にキャパシティが存在するが，差動ｐｎバラクタとしてそのキャパシティを利用しているわけではない。
【００３４】
また，基本的にはＭＯＳトランジスタの構造を応用したものであるため，ＭＯＳトランジスタに関する既存のプロセス技術を利用して製造することができる。このため，新たなプロセス開発をする必要がない。また，このことは，ＭＯＳトランジスタのゲート長に関するデザインルールを，差動ｐｎバラクタのｐｎ接合間距離としてそのまま適用できることを意味する。このことも，素子の直列抵抗の低下に寄与している。
【００３５】
また，第２の形態等のものでは，ｐ+ 拡散領域２，３の両端または全体の全周に，エンドダミーパターンを設けている。そして，ダミーゲートパターンとエンドダミーパターンとは，同一の成膜工程で形成され同一のパターンエッチング工程で加工されたものであることとしている。これにより，ダミーゲートパターンとｐ+ 拡散領域２，３との間に少々の位置ずれがあったとしても，２つのｐｎバラクタの間にキャパシティのアンバランスが生じないようにしている。このため，キャパシティのアンバランスによるＶＣＯ回路の性能低下が排除されている。このことにより，差動ｐｎバラクタを含めてＶＣＯ回路全体を集積回路中に内蔵化することを可能としている。
【００３６】
また，第４の形態等のものでは，ダミーゲートパターンをクロス状あるいは格子状として，そのマス目部分にｐ+ 拡散領域２，３を互い違いに配置している。これにより，ｐｎバラクタ間の接続面積を稼ぎ，抵抗値をさらに下げている。
【００３７】
なお，本実施の形態は単なる例示にすぎず，本発明を何ら限定するものではない。したがって本発明は当然に，その要旨を逸脱しない範囲内で種々の改良，変形が可能である。
【００３８】
例えば，前記各実施の形態では，ダミーゲートパターンやエンドダミーパターンを配線１０によりｎウェル１に接続することにより，差動ｐｎバラクタがＭＯＳトランジスタとして動作する可能性を排除していた。その代わりの手段としては，ダミーゲートパターンやエンドダミーパターンに逆バイアスが印加されるようにすることが挙げられる。この場合には，ダミーゲートパターンやエンドダミーパターンをｎウェル１に接続する配線１０は設けない。このようにすることによっても，差動ｐｎバラクタがＭＯＳトランジスタとして動作する可能性を排除できる。
【００３９】
また別の手段として，ｐ+ 拡散領域２，３の形成後にダミーゲートパターンおよびエンドダミーパターンを除去してしまう，ということも考えられる。ダミーゲートパターンおよびエンドダミーパターンは，イオン注入によるｐ+ 拡散領域２，３の形成時の阻止マスクとしての作用を有するが，素子完成後に回路の一部をなすものではないからである。ただし，一般的には，ダミーゲートパターンおよびエンドダミーパターンと同一の層が半導体ウェハ内の他の場所で，ＭＯＳトランジスタのゲート電極として使用されている可能性が高い。このため，ＭＯＳトランジスタのゲート電極を除去することなく，差動ｐｎバラクタのダミーゲートパターンおよびエンドダミーパターンのみを除去しなければならない。
【００４０】
さらに別の手段として，ダミーゲートパターンおよびエンドダミーパターンを絶縁物で構成する，ということも考えられる。ただし，その絶縁物は，ｐ+ 拡散領域２，３の形成時にイオン注入に対する阻止マスクとして作用するものでなければならない。
【００４１】
あるいは他の変形としては，第４あるいは第５の形態のものにおいて，ダミーゲートパターン４１のマス目をもっと細分化すること考えられる。その場合，ｐ+ 拡散領域２，３の個数が同数でなければならない。また，ｐ型とｎ型とを入れ替えた構成も考えられる。すなわち，ダミーゲートパターンの下部にｐ型領域が存在し，それに隣接してｎ拡散領域が形成された構造とするのである。むろんその場合の制御電圧ＶＴは，両端のＰ１，Ｐ２より低電位でなければならない。また，ＶＣＯ回路に限らず，他の回路中のｐｎバラクタにも適用可能である。
【００４２】
（付記１） ｐｎ接合を可変容量キャパシタとして使用するｐｎバラクタにおいて，
半導体基板中に設けられた１導電型半導体領域と，前記１導電型半導体領域の両側に位置し前記１導電型半導体領域とともにｐｎ接合を構成する第１および第２の他導電型半導体領域とを有し，
前記１導電型半導体領域と前記第１の他導電型半導体領域との間のｐｎ接合と，前記１導電型半導体領域と前記第２の他導電型半導体領域との間のｐｎ接合とを，前記１導電型半導体領域に印加される電位により静電容量が変化する第１のバラクタおよび第２のバラクタとして用いることを特徴とするｐｎバラクタ。
（付記２） 付記１に記載するｐｎバラクタにおいて，
前記１導電型半導体領域上に設けられた疑似ゲートパターンを有し，
前記疑似ゲートパターンと，前記１導電型半導体領域と，前記第１および第２の他導電型半導体領域とが疑似ＦＥＴ構造をなすことを特徴とするｐｎバラクタ。
（付記３） 付記２に記載するｐｎバラクタにおいて，
前記疑似ゲートパターンによる前記１導電型半導体領域の反転を防止する反転防止手段を有することを特徴とするｐｎバラクタ。
（付記４） 付記２または付記３に記載するｐｎバラクタにおいて，
前記第１の他導電型半導体領域の前記疑似ゲートパターンとは反対側の端部の上方に設けられた第１ダミーパターンと，
前記第２の他導電型半導体領域の前記疑似ゲートパターンとは反対側の端部の上方に設けられた第２ダミーパターンとを有することを特徴とするｐｎバラクタ。
（付記５） 付記４に記載するｐｎバラクタにおいて，
前記第１ダミーパターンおよび前記第２ダミーパターンは，前記疑似ゲートパターンの加工と同一の工程で加工されたものであることを特徴とするｐｎバラクタ。
（付記６） 付記４または付記５に記載するｐｎバラクタにおいて，
前記第１ダミーパターンおよび前記第２ダミーパターンは，前記疑似ゲートパターンと同一の層を加工したものであることを特徴とするｐｎバラクタ。
（付記７） 付記４から付記６までのいずれか１つに記載するｐｎバラクタにおいて，
前記第１ダミーパターンおよび前記第２ダミーパターンによる前記１導電型半導体領域の反転を防止する反転防止手段を有することを特徴とするｐｎバラクタ。
（付記８） 付記２または付記３に記載するｐｎバラクタにおいて，
前記疑似ゲートパターンおよびその下部の１導電型半導体領域がクロス状に形成されており，
前記第１の他導電型半導体領域および前記第２の他導電型半導体領域が，
ともに複数存在し，
前記１導電型半導体領域により仕切られる各箇所に配置されていることを特徴とするｐｎバラクタ。
（付記９） 付記８に記載するｐｎバラクタにおいて，
前記第１の他導電型半導体領域および前記第２の他導電型半導体領域が，前記１導電型半導体領域により仕切られる各箇所に対角状に配置されていることを特徴とするｐｎバラクタ。
（付記１０） 付記２，付記３，付記８，付記９のいずれか１つに記載するｐｎバラクタにおいて，
前記第１の他導電型半導体領域および前記第２の他導電型半導体領域の全体の周囲の上方に設けられたダミーパターンを有することを特徴とするｐｎバラクタ。
（付記１１） 付記１０に記載するｐｎバラクタにおいて，
前記ダミーパターンは，前記疑似ゲートパターンの加工と同一の工程で加工されたものであることを特徴とするｐｎバラクタ。
（付記１２） 付記１０または付記１１に記載するｐｎバラクタにおいて，
前記ダミーパターンは，前記疑似ゲートパターンと同一の層を加工したものであることを特徴とするｐｎバラクタ。
（付記１３） 付記１０から付記１２までのいずれか１つに記載するｐｎバラクタにおいて，
前記ダミーパターンによる前記１導電型半導体領域の反転を防止する反転防止手段を有することを特徴とするｐｎバラクタ。
（付記１４） 付記２または付記３に記載するｐｎバラクタにおいて，
前記疑似ゲートパターンおよびその下部の１導電型半導体領域が格子状に形成されており，
前記第１の他導電型半導体領域および前記第２の他導電型半導体領域が，
ともに複数かつ同数存在し，
前記１導電型半導体領域により仕切られる各マス目部分に配置されていることを特徴とするｐｎバラクタ。
（付記１５） 付記１４に記載するｐｎバラクタにおいて，
前記第１の他導電型半導体領域および前記第２の他導電型半導体領域が，前記１導電型半導体領域により仕切られる各マス目部分に互い違いに配置されていることを特徴とするｐｎバラクタ。
【００４３】
【発明の効果】
以上の説明から明らかなように本発明によれば，抵抗成分が小さく，ＬＣ共振を利用する回路の集積回路中への内蔵化にも対応しうるｐｎバラクタが提供されている。また，ＭＯＳトランジスタのプロセス技術をそのまま利用して製造できるｐｎバラクタが提供されている。また，製造工程における位置合わせ精度の影響を受けにくいｐｎバラクタが提供されている。これにより，集積回路中への内蔵化が容易にできる。
【図面の簡単な説明】
【図１】 実施の形態に係る差動ｐｎバラクタの最も基本的な構造を示す平面図および断面図である。
【図２】 実施の形態に係る差動ｐｎバラクタの等価回路図である。
【図３】 両サイドにエンドダミーパターンを設けた差動ｐｎバラクタの構造を示す平面図および断面図である。
【図４】 ｐ+ 拡散領域に対してダミーゲートパターンの位置が少しずれている状況を示す平面図および断面図である。
【図５】 エンドダミーパターンとダミーゲートパターンとが直接に接続されたパターン（その１）を採用した差動ｐｎバラクタの構造を示す平面図である。
【図６】 エンドダミーパターンとダミーゲートパターンとが直接に接続されたパターン（その２）を採用した差動ｐｎバラクタの構造を示す平面図である。
【図７】 全周にわたるエンドダミーパターンを設けた差動ｐｎバラクタの構造を示す平面図である。
【図８】 十字状のダミーゲートパターンと全周にわたるエンドダミーパターンとを採用した差動ｐｎバラクタの構造を示す平面図である。
【図９】 十字状のダミーゲートパターンと両端のエンドダミーパターンとを採用した差動ｐｎバラクタの構造を示す平面図である。
【図１０】 一般的なＶＣＯ回路の構成を示す回路図である。
【符号の説明】
１ ｎウェル
２，３ ｐ+拡散領域
４ ダミーゲートパターン
５，６，７ エンドダミーパターン
【発明の属する技術分野】
本発明は，ｐｎ接合を可変容量キャパシタとして使用するｐｎバラクタに関する。さらに詳細には，抵抗成分が小さく，ＬＣ共振を利用する回路の集積回路中への内蔵化にも対応しうるｐｎバラクタに関するものである。
【０００２】
【従来の技術】
バラクタを使用する回路の一例として，電圧制御発振回路（以下，「ＶＣＯ回路」という）が挙げられる。ＶＣＯ回路の典型的な構成を図１０に示す。このＶＣＯ回路には，破線で囲んだ部分に２つのバラクタが含まれている。そして，その接続箇所に制御電圧ＶＴが印加されるようになっている。このため，制御電圧ＶＴを調整することで，キャパシティを調整することができる。したがってＶＣＯ回路では，制御電圧ＶＴによりＬＣ共振周波数を制御できるのである。一般的にこのようなＶＣＯ回路では，キャリアとノイズとの比（ここでは絶対値でみるものとし，以下，「Ｃ/Ｎ比」という）が大きいことが望ましい。
【０００３】
【発明が解決しようとする課題】
しかしながら，前記した従来の技術には，以下のような問題点があった。すなわち，ＶＣＯ回路のＣ／Ｎ比をあまり大きくできないのである。その理由は，回路の抵抗成分が大きいことにある。抵抗が大きいためにＱ値が小さく，このためにＣ/Ｎ比が小さいのである。Ｃ/Ｎ比の改善そのものについては，Ｋｖ（制御電圧ＶＴの変化分に対する共振周波数の変化分の比）の小さい構成とすることが考えられる。これをバラクタの特性により達成しようとすると，制御電圧ＶＴの変化に対するキャパシティの変化が緩やかなバラクタを使用すればよいことになる。しかしながらこのようなバラクタは一般的に，自身のＱ値が小さいため，あまり有効な解決策とはならない。また，２つのバラクタ間の配線部分の抵抗も無視できない。このようなことから，ＶＣＯ回路の集積回路中への内蔵化に対する障害となっていた。
【０００４】
本発明は，前記した従来の技術が有する問題点を解決するためになされたものである。すなわちその課題とするところは，抵抗成分が小さく，ＬＣ共振を利用する回路の集積回路中への内蔵化にも対応しうるｐｎバラクタを提供することにある。
【０００５】
【課題を解決するための手段】
この課題の解決を目的としてなされた本発明のｐｎバラクタは，ｐｎ接合を可変容量キャパシタとして使用するものであって，半導体基板中に設けられた１導電型半導体領域と，１導電型半導体領域の両側に位置し１導電型半導体領域とともにｐｎ接合を構成する第１および第２の他導電型半導体領域とを有し，１導電型半導体領域と第１の他導電型半導体領域との間のｐｎ接合と，１導電型半導体領域と第２の他導電型半導体領域との間のｐｎ接合とを，１導電型半導体領域に印加される電位により静電容量が変化する第１のバラクタおよび第２のバラクタとして用いるものである。ここで、第１および第２の他導電型半導体領域が互いに離間して配置されており、それぞれを端子とする。
【０００６】
このｐｎバラクタでは，第１のバラクタと第２のバラクタとが，半導体基板外の配線を経由することなく直接につながっている。このため，抵抗値が小さくそのためＱ値が大きい。したがって，ＶＣＯ回路に用いた場合に大きなＣ／Ｎ比が得られるのである。
【０００７】
また，本発明のｐｎバラクタはさらに，１導電型半導体領域上に設けられた疑似ゲートパターンを有し，疑似ゲートパターンと，１導電型半導体領域と，第１および第２の他導電型半導体領域とが疑似ＦＥＴ構造をなすものであるとよりよい。すなわち，１導電型半導体領域は疑似ゲートパターンの下部に位置するのである。
【０００８】
このｐｎバラクタでは，第１のバラクタと第２のバラクタとが，ごく近接して配置されている。その最近接位置での間隔は，疑似ＦＥＴ構造をＦＥＴとみた場合のチャネル長の程度でしかない。このため，抵抗値が非常に小さくそのためＱ値が大きい。したがって，ＶＣＯ回路に用いた場合にさらに大きなＣ／Ｎ比が得られるのである。なお，ここでいう「疑似ＦＥＴ構造」は，構造的にはＦＥＴに似ているがＦＥＴとしての動作をしないものであることを意味している。疑似ゲートパターンは，構造的にはＦＥＴのゲート電極に相当するが，ゲート電圧を印加されて第１および第２の他導電型半導体領域間を導通させることがないからである。
【０００９】
また，本発明のｐｎバラクタは，疑似ゲートパターンによる１導電型半導体領域の反転を防止する反転防止手段を有することが望ましい。疑似ゲートパターンの電位により１導電型半導体領域が反転するようなことがあると，第１および第２の他導電型半導体領域間が直接に導通してしまうこととなる。つまりＦＥＴとして動作するのである。これでは，ｐｎバラクタとして動作しないからである。その具体的手段としては，疑似ゲートパターンが，配線を介して１導電型半導体領域に接続されていればよい。これにより，疑似ゲートパターンと１導電型半導体領域とが常時同電位となる。よって，本発明のｐｎバラクタがＦＥＴとして動作する可能性が排除されるのである。あるいは，疑似ゲートパターンに逆バイアスが印加されるようにしてもよい。
【００１０】
また，本発明のｐｎバラクタは，第１および第２の他導電型半導体領域の疑似ゲートパターンとは反対側の端部の上方に設けられた第１および第２ダミーパターンを有することが望ましい。これにより，第１および第２の他導電型半導体領域の疑似ゲートパターンとは反対側の端部が規定されることとなる。このため，疑似ゲートパターンの，その長手方向と垂直な方向への位置ずれ如何にかかわらず，第１および第２のバラクタのキャパシティのアンバランスが防止されるのである。あるいは，第１および第２の他導電型半導体領域の全体の周囲の上方に設けられたダミーパターンを有することとしてもよい。全周にわたるダミーパターンを有することで，位置ずれの方向にかかわらず，第１および第２のバラクタのキャパシティのバランスが確保されるのである。
【００１１】
よって，ダミーパターンは，疑似ゲートパターンと同一の層を，疑似ゲートパターンの加工と同一の工程で加工したものであることが望ましい。これにより，疑似ゲートパターンとダミーパターンとは，位置ずれに関して同一の傾向を持つこととなるからである。したがって，疑似ゲートパターンとダミーパターンとの間隔が，位置ずれに影響されることがないのである。
【００１２】
また，ダミーパターンについても，疑似ゲートパターンと同様に，反転防止手段を有することが望ましい。ダミーパターンが１導電型半導体領域に対して反転電位を持つことによるｐｎバラクタの動作への影響を排除するためである。そのためには疑似ゲートパターンと同様に，ダミーパターンが１導電型半導体領域に接続されていればよい。ダミーパターンと１導電型半導体領域との接続は，疑似ゲートパターンを経由していてもよい。あるいは逆に，疑似ゲートパターンと１導電型半導体領域との接続がダミーパターンを経由していてもよい。また，疑似ゲートパターンとダミーパターンとがつながったものとして形成されていて，どこか１か所で１導電型半導体領域に接続されている，というものであってもよい。あるいは，ダミーパターンに逆バイアスが印加されるようにしてもよい。
【００１３】
また，本発明のｐｎバラクタは，疑似ゲートパターンおよびその下部の１導電型半導体領域をクロス状のものあるいは格子状のものとし，第１および第２の他導電型半導体領域を，それぞれ同数，１導電型半導体領域により仕切られる各マス目部分に配置したものとしてもよい。その場合，第１および第２の他導電型半導体領域は，各マス目部分に互い違いに配置されるのがよい。このようにすると，素子面積をあまり増やすことなく，第１および第２のバラクタ間の接続面積を稼ぐことができる。これにより，さらに抵抗値を小さくしＱ値を大きくすることができる。また，ダミーパターンが必ずしも全周にわたって設けられていなくても，位置ずれに対するバランスの良さが確保されるという利点もある。
【００１４】
【発明の実施の形態】
以下，本発明を具体化した実施の形態について，添付図面を参照しつつ詳細に説明する。本実施の形態は，図１０に示したようなＶＣＯ回路を集積回路中に内蔵する場合のそのバラクタ部分として本発明を具体化したものである。
【００１５】
［第１の形態］
図１に，第１の形態に係る差動ｐｎバラクタの平面図および断面図を示す。この差動ｐｎバラクタは，ｎウェル１中に，２つのｐ+ 拡散領域２，３を設けて構成されている。このために，ｐ+ 拡散領域２，３の間の領域の上方には，ダミーゲートパターン４が設けられている。また，ダミーゲートパターン４とｎウェル１とは，配線１０により接続されている。
【００１６】
この構造は，次のようにして実現される。すなわち，まず，半導体ウェハにｎウェル１を形成する。その後ＣＶＤ等の成膜技術およびパターンエッチングにより，半導体ウェハから絶縁されたダミーゲートパターン４を形成する。ダミーゲートパターン４としては，半導体ウェハ中の他の箇所でＭＯＳトランジスタのゲート電極として使用される層と同一の層を用いればよい。そして，ｐ+ 拡散領域２，３の形成をイオン注入により行う。このとき，ダミーゲートパターン４が阻止マスクとして作用する。このためｐ+ 拡散領域２および３は，ダミーゲートパターン４の下部で互いに分離されたものとして形成される。この手順は，一般的なＭＯＳトランジスタの作製手順とほぼ同様である。そしてその後の配線層の形成の際に，配線１０などの配線を形成する。
【００１７】
図１の構造では，ｎウェル１とｐ+ 拡散領域２との間にｐｎ接合が存在している。また，ｎウェル１とｐ+ 拡散領域３との間にもｐｎ接合が存在している。すなわち，２つのｐｎ接合が，ｎウェル１を挟んでごく近接して存在しているのである。その最近接位置での間隔は，ダミーゲートパターン４の図１中横方向の幅，すなわち，ダミーゲートパターン４をＭＯＳトランジスタのゲート電極とみた場合のゲート長よりわずかに小さい程度である。言い替えると，図１の構造をＭＯＳトランジスタとみた場合のチャネル長である。また，それぞれのｐｎ接合の面積は，おおむね，図１の上図で見るｐ+ 拡散領域２，３それぞれの面積と考えてよい。ｎウェル１のｎ型領域がｐ+ 拡散領域２，３の下方にも存在しているからである。
【００１８】
この構造の等価回路を図２に示す。図２の回路は，２つのｐｎ接合ダイオードＤ１，Ｄ２のｎ型領域同士が接続された構成のものである。そしてその接続箇所に制御電圧ＶＴを印加して，両端のＰ１，Ｐ２より高電位にするのである。すると，ｐｎ接合ダイオードＤ１，Ｄ２はともに逆バイアス状態となる。このとき，ｐｎ接合ダイオードＤ１，Ｄ２は，制御電圧ＶＴにより容量が変化するｐｎバラクタとしての作用を奏する。また，１つの素子領域内に２つのｐｎバラクタが隣接して設けられた差動ｐｎバラクタを構成している。
【００１９】
この構成の差動ｐｎバラクタは，図１０に示したようなＶＣＯ回路に適用することができる。すなわち，図１０中の破線で囲んだ部分を図１および図２の差動ｐｎバラクタで置き換えるのである。これにより，制御電圧ＶＴを調整することで，回路の全キャパシティを調整することができる。このためＶＣＯ回路では，制御電圧ＶＴによりＬＣ共振周波数を制御できるのである。
【００２０】
この構成の差動ｐｎバラクタは，Ｑ値が非常に大きいという特徴を有している。その理由は，ＭＯＳトランジスタの構造をそのまま差動ｐｎバラクタとして使用している点にある。このため，２つのｐｎ接合ダイオードＤ１，Ｄ２が，半導体ウェハ外の配線層を介すことなく直接に接続されている。しかもその間隔は，たかだかＭＯＳトランジスタのチャネル長の程度でしかなくごく短い。このために，両ｐｎ接合ダイオードＤ１，Ｄ２の直列抵抗が著しく小さく，Ｑ値が大きいのである。したがって，この差動ｐｎバラクタを使用したＶＣＯ回路では，発振信号に対して位相ノイズが小さい。すなわち，キャリアとノイズとのＣ／Ｎ比が大きいのである。
【００２１】
なお，この構成の差動ｐｎバラクタにおけるダミーゲートパターン４は，ＭＯＳトランジスタのゲート電極と同じような構造のものであるが，ゲート電圧の印加を受けることはない。ダミーゲートパターン４は，ｐ+ 拡散領域２，３の間のｎ型領域にｐチャンネルを形成する動作をしないからである。ダミーゲートパターン４が配線１０を介してｎウェル１と接続されているのはこのためである。すなわち，ダミーゲートパターン４とｎウェル１とを常時同電位とすることにより，差動ｐｎバラクタがＭＯＳトランジスタとして動作する可能性を排除しているのである。また，ダミーゲートパターン４とｎウェル１との間のキャパシティは使用していない。
【００２２】
［第２の形態］
図３に，第２の形態に係る差動ｐｎバラクタの平面図および断面図を示す。この差動ｐｎバラクタは，図１に示した第１の形態の差動ｐｎバラクタに対して，エンドダミーパターン５，６を追加したものである。エンドダミーパターン５，６は，ダミーゲートパターン４と平行に設けられている。エンドダミーパターン５，６とダミーゲートパターン４との間隔は，いずれもｄである。エンドダミーパターン５，６は，ダミーゲートパターン４と同一の成膜工程で形成され同一のパターンエッチング工程で加工されたものである。また，ダミーゲートパターン４，エンドダミーパターン５，６とも，配線１０によりｎウェル１と接続されている。
【００２３】
エンドダミーパターン５，６を設ける理由は，製造ばらつきへの対処である。すなわち，ダミーゲートパターン４の加工とｐ+ 拡散領域２，３の形成とは別々の工程にてなされる。そのため図４に示すように，互いの位置が少しずれることもありうる。図４に示すのは，ダミーゲートパターン４の位置が，ｐ+ 拡散領域２および３の全体の中心より図中少し右寄りにずれている状態である。このような状態では，ｐ+拡散領域３のｐｎ接合よりもｐ+拡散領域２のｐｎ接合の方が面積が少し大きい。このため，図２の等価回路で考えると，バラクタＤ１のキャパシティの方がバラクタＤ２のキャパシティより少し大きいのである。このようなアンバランスは，ＶＣＯ回路の発振性能にも影響する。具体的には，振幅の小さい出力信号しか得られないのである。図１０中の左右の共振回路の出力のうち小さい方にほぼ支配されるからである。
【００２４】
図３の差動ｐｎバラクタでは，エンドダミーパターン５，６を設けていることにより，次のような利点がある。すなわち，ダミーゲートパターン４とｐ+ 拡散領域２，３との間に，図３中左右方向の位置ずれがあっても，そのことによってはキャパシティのアンバランスが発生しないのである。なぜなら，位置ずれがあった場合には，エンドダミーパターン５，６の位置も揃ってずれているからである。このため，エンドダミーパターン５，６とダミーゲートパターン４との間隔ｄは，位置ずれ如何にかかわらず不変なのである。そして，エンドダミーパターン５，６もダミーゲートパターン４と同様に，ｐ+ 拡散領域２，３の形成時のマスクとして作用する。したがって，バラクタＤ１のキャパシティとバラクタＤ２のキャパシティとのバランスが，位置ずれ如何にかかわらず維持されるのである。これにより，図３の差動ｐｎバラクタを採用したＶＣＯ回路では，位置ずれのために所期の発振性能が得られないということがほとんどないのである。このような効果が生じる理由はむろん，ダミーゲートパターン４とエンドダミーパターン５，６とが，同一の層を同一のマスクで加工したものであることである。
【００２５】
なお，エンドダミーパターン５，６も，ダミーゲートパターン４と同様に，ｎウェル１に対して常時同電位である。これらはみな，配線１０を介してｎウェル１に接続されているからである。このため，ダミーゲートパターン４やエンドダミーパターン５，６がｎウェル１に対して電位を持ち，差動ｐｎバラクタの動作に影響を及ぼす可能性を排除している。なお，ダミーゲートパターン４およびエンドダミーパターン５，６を配線レベルで互いに接続しておき，いずれか１つのみをｎウェル１に接続してもよい。あるいは，図５や図６に示すように，エンドダミーパターン５，６とダミーゲートパターン４とを，互いに直接に接続されたパターンとしてもよい。この場合，エンドダミーパターン５，６とダミーゲートパターン４との全体のどこか１か所をｎウェル１に接続しておけばよい。
【００２６】
［第３の形態］
位置ずれの影響のエンドダミーパターンによる排除は，図中左右方向のみならず上下方向についても可能である。図７に示す第３の形態はこのことを実現した例である。すなわちこの例では，ｐ+ 拡散領域２，３の全体の周囲にエンドダミーパターン７を設けている。むろんエンドダミーパターン７は，ダミーゲートパターン４と同一の成膜工程で形成され同一のパターンエッチング工程で加工されたものである。図７の差動ｐｎバラクタでは，位置ずれがあった場合には，図中左右方向，上下方向のいずれについても，ダミーゲートパターン４とエンドダミーパターン７との全体が一体的にずれることになる。このため，ｐ+ 拡散領域２，３の図中横方向のサイズｄ，図中縦方向のサイズｔとも，位置ずれ如何にかかわらず一定である。すなわち，ｐ+ 拡散領域２，３の形成のための開口部の面積が完全に確定しているのである。したがって，バラクタＤ１のキャパシティとバラクタＤ２のキャパシティとのバランスが，位置ずれ如何にかかわらずより良好に維持される。なお，図７の差動ｐｎバラクタの場合には，ダミーゲートパターン４とエンドダミーパターン７との全体のどこか１か所をｎウェル１に接続しておけばよい。
【００２７】
なお，ここまでの説明から明らかなように，ダミーゲートパターンとエンドダミーパターンとは本質的に差異があるものではない。よって，図７に示す差動ｐｎバラクタでは，ダミーゲートパターンが，ｐ+ 拡散領域２，３の間の箇所のみならず，ｐ+ 拡散領域２，３の全体の周囲にわたって設けられている，と見ることもできる。そして，ダミーゲートパターンによって仕切られたマス目の箇所にｐ+拡散領域２，３が配置されている，と見ることもできる。
【００２８】
［第４の形態］
図８に，第４の形態に係る差動ｐｎバラクタの平面図を示す。この差動ｐｎバラクタは，クロス状のダミーゲートパターン４１と，ｐ+ 拡散領域２，３の全体の周囲にわたるエンドダミーパターン７とを採用したものである。ダミーゲートパターン４１とエンドダミーパターン７との全体で格子状をなしている。そして，ダミーゲートパターン４１により区切られる４つの区域にｐ+ 拡散領域２，３が２つずつ互い違いに配置されている。むろん，クロス状のダミーゲートパターン４１の下部にはやはりクロス状にｎウェル１が存在しており，ｐ+ 拡散領域２，３を区切っている。図８の差動ｐｎバラクタでは，２つのｐ+ 拡散領域２のｐｎ接合ダイオードの並列接続が図２中のバラクタＤ１に相当する。同様に，２つのｐ+ 拡散領域３のｐｎ接合ダイオードの並列接続が図２中のバラクタＤ２に相当する。
【００２９】
図８の差動ｐｎバラクタは，各ｐ+ 拡散領域２，３のキャパシティが位置ずれの影響を受けないことはもちろん，次のような特徴を有している。すなわち，Ｑ値が，前出の形態のものの場合よりさらに大きいのである。その理由は，バラクタＤ１とバラクタＤ２との間の接続面積が約２倍あることにある。バラクタＤ１とバラクタＤ２との間の接続面積は，ダミーゲートパターンをＭＯＳトランジスタのゲート電極とみた場合のゲート幅に比例するからである。これは，ダミーゲートパターンをクロス状にしてｐ+ 拡散領域を細分化するとともに，対角に位置するもの同士を接続したことの効果である。このような配置により，素子面積をさほど増すことなく，バラクタ間の接続面積を稼いでいるのである。
【００３０】
なお，前述のようにダミーゲートパターンとエンドダミーパターンとは本質的に差異があるものではない。よって，図８に示す差動ｐｎバラクタでは，ダミーゲートパターンが格子状に設けられており，ダミーゲートパターンによって仕切られたマス目の箇所にｐ+ 拡散領域２，３が互い違いに配置されている，と見ることもできる。
【００３１】
［第５の形態］
図９に，第５の形態に係る差動ｐｎバラクタの平面図を示す。この差動ｐｎバラクタは，クロス状のダミーゲートパターン４１と，ｐ+ 拡散領域２，３の両端のエンドダミーパターン５，６とを採用したものである。ｐ+ 拡散領域２，３の配置は図８に示した第４の形態のものと同様に互い違いである。この差動ｐｎバラクタは，第４の形態のものと比較して，全体の素子面積が小さいという利点を有している。エンドダミーパターンを一部削除したものだからである。このため，高集積化という点で有利である。
【００３２】
このようにエンドダミーパターンが全周には設けられていないものであっても，キャパシタのアンバランスはほとんど発生しない。なぜなら，ダミーゲートパターン４１とエンドダミーパターン５，６との全体が，ｐ+ 拡散領域２，３の全体に対して図９中で少し右に寄っていたとしても，２つのｐ+ 拡散領域２の面積の合計や，２つのｐ+ 拡散領域３の面積の合計にはほとんど変化がないからである。左上のｐ+拡散領域２が拡大するものの右下のｐ+拡散領域２が縮小するので結局，面積の変化が相殺されるからである。ｐ+ 拡散領域３についても同様である。
【００３３】
以上詳細に説明したように本実施の形態に係る差動ｐｎバラクタでは，ＭＯＳトランジスタに類似した構造を用いている。これにより，２つのｐｎバラクタが半導体ウェハ外の配線を介すことなくごく近接して配置された構造を実現している。したがって本実施の形態に係る差動ｐｎバラクタは，次のような種々の利点を有している。まず，２つのｐｎバラクタの直列抵抗が非常に小さいということが挙げられる。このためＱ値が大きく，ＶＣＯ回路に使用した場合にＣ／Ｎ比が大きい。またこのことは，Ｋｖの小さいＶＣＯ回路を得るためにも有利である。また，配線１０を設けて，ダミーゲートパターンがｎウェル１と常時同電位となるようにしている。このため，差動ｐｎバラクタがＭＯＳトランジスタとして動作する可能性が排除されている。なお，ダミーゲートパターンとｎウェル１との間にキャパシティが存在するが，差動ｐｎバラクタとしてそのキャパシティを利用しているわけではない。
【００３４】
また，基本的にはＭＯＳトランジスタの構造を応用したものであるため，ＭＯＳトランジスタに関する既存のプロセス技術を利用して製造することができる。このため，新たなプロセス開発をする必要がない。また，このことは，ＭＯＳトランジスタのゲート長に関するデザインルールを，差動ｐｎバラクタのｐｎ接合間距離としてそのまま適用できることを意味する。このことも，素子の直列抵抗の低下に寄与している。
【００３５】
また，第２の形態等のものでは，ｐ+ 拡散領域２，３の両端または全体の全周に，エンドダミーパターンを設けている。そして，ダミーゲートパターンとエンドダミーパターンとは，同一の成膜工程で形成され同一のパターンエッチング工程で加工されたものであることとしている。これにより，ダミーゲートパターンとｐ+ 拡散領域２，３との間に少々の位置ずれがあったとしても，２つのｐｎバラクタの間にキャパシティのアンバランスが生じないようにしている。このため，キャパシティのアンバランスによるＶＣＯ回路の性能低下が排除されている。このことにより，差動ｐｎバラクタを含めてＶＣＯ回路全体を集積回路中に内蔵化することを可能としている。
【００３６】
また，第４の形態等のものでは，ダミーゲートパターンをクロス状あるいは格子状として，そのマス目部分にｐ+ 拡散領域２，３を互い違いに配置している。これにより，ｐｎバラクタ間の接続面積を稼ぎ，抵抗値をさらに下げている。
【００３７】
なお，本実施の形態は単なる例示にすぎず，本発明を何ら限定するものではない。したがって本発明は当然に，その要旨を逸脱しない範囲内で種々の改良，変形が可能である。
【００３８】
例えば，前記各実施の形態では，ダミーゲートパターンやエンドダミーパターンを配線１０によりｎウェル１に接続することにより，差動ｐｎバラクタがＭＯＳトランジスタとして動作する可能性を排除していた。その代わりの手段としては，ダミーゲートパターンやエンドダミーパターンに逆バイアスが印加されるようにすることが挙げられる。この場合には，ダミーゲートパターンやエンドダミーパターンをｎウェル１に接続する配線１０は設けない。このようにすることによっても，差動ｐｎバラクタがＭＯＳトランジスタとして動作する可能性を排除できる。
【００３９】
また別の手段として，ｐ+ 拡散領域２，３の形成後にダミーゲートパターンおよびエンドダミーパターンを除去してしまう，ということも考えられる。ダミーゲートパターンおよびエンドダミーパターンは，イオン注入によるｐ+ 拡散領域２，３の形成時の阻止マスクとしての作用を有するが，素子完成後に回路の一部をなすものではないからである。ただし，一般的には，ダミーゲートパターンおよびエンドダミーパターンと同一の層が半導体ウェハ内の他の場所で，ＭＯＳトランジスタのゲート電極として使用されている可能性が高い。このため，ＭＯＳトランジスタのゲート電極を除去することなく，差動ｐｎバラクタのダミーゲートパターンおよびエンドダミーパターンのみを除去しなければならない。
【００４０】
さらに別の手段として，ダミーゲートパターンおよびエンドダミーパターンを絶縁物で構成する，ということも考えられる。ただし，その絶縁物は，ｐ+ 拡散領域２，３の形成時にイオン注入に対する阻止マスクとして作用するものでなければならない。
【００４１】
あるいは他の変形としては，第４あるいは第５の形態のものにおいて，ダミーゲートパターン４１のマス目をもっと細分化すること考えられる。その場合，ｐ+ 拡散領域２，３の個数が同数でなければならない。また，ｐ型とｎ型とを入れ替えた構成も考えられる。すなわち，ダミーゲートパターンの下部にｐ型領域が存在し，それに隣接してｎ拡散領域が形成された構造とするのである。むろんその場合の制御電圧ＶＴは，両端のＰ１，Ｐ２より低電位でなければならない。また，ＶＣＯ回路に限らず，他の回路中のｐｎバラクタにも適用可能である。
【００４２】
（付記１） ｐｎ接合を可変容量キャパシタとして使用するｐｎバラクタにおいて，
半導体基板中に設けられた１導電型半導体領域と，前記１導電型半導体領域の両側に位置し前記１導電型半導体領域とともにｐｎ接合を構成する第１および第２の他導電型半導体領域とを有し，
前記１導電型半導体領域と前記第１の他導電型半導体領域との間のｐｎ接合と，前記１導電型半導体領域と前記第２の他導電型半導体領域との間のｐｎ接合とを，前記１導電型半導体領域に印加される電位により静電容量が変化する第１のバラクタおよび第２のバラクタとして用いることを特徴とするｐｎバラクタ。
（付記２） 付記１に記載するｐｎバラクタにおいて，
前記１導電型半導体領域上に設けられた疑似ゲートパターンを有し，
前記疑似ゲートパターンと，前記１導電型半導体領域と，前記第１および第２の他導電型半導体領域とが疑似ＦＥＴ構造をなすことを特徴とするｐｎバラクタ。
（付記３） 付記２に記載するｐｎバラクタにおいて，
前記疑似ゲートパターンによる前記１導電型半導体領域の反転を防止する反転防止手段を有することを特徴とするｐｎバラクタ。
（付記４） 付記２または付記３に記載するｐｎバラクタにおいて，
前記第１の他導電型半導体領域の前記疑似ゲートパターンとは反対側の端部の上方に設けられた第１ダミーパターンと，
前記第２の他導電型半導体領域の前記疑似ゲートパターンとは反対側の端部の上方に設けられた第２ダミーパターンとを有することを特徴とするｐｎバラクタ。
（付記５） 付記４に記載するｐｎバラクタにおいて，
前記第１ダミーパターンおよび前記第２ダミーパターンは，前記疑似ゲートパターンの加工と同一の工程で加工されたものであることを特徴とするｐｎバラクタ。
（付記６） 付記４または付記５に記載するｐｎバラクタにおいて，
前記第１ダミーパターンおよび前記第２ダミーパターンは，前記疑似ゲートパターンと同一の層を加工したものであることを特徴とするｐｎバラクタ。
（付記７） 付記４から付記６までのいずれか１つに記載するｐｎバラクタにおいて，
前記第１ダミーパターンおよび前記第２ダミーパターンによる前記１導電型半導体領域の反転を防止する反転防止手段を有することを特徴とするｐｎバラクタ。
（付記８） 付記２または付記３に記載するｐｎバラクタにおいて，
前記疑似ゲートパターンおよびその下部の１導電型半導体領域がクロス状に形成されており，
前記第１の他導電型半導体領域および前記第２の他導電型半導体領域が，
ともに複数存在し，
前記１導電型半導体領域により仕切られる各箇所に配置されていることを特徴とするｐｎバラクタ。
（付記９） 付記８に記載するｐｎバラクタにおいて，
前記第１の他導電型半導体領域および前記第２の他導電型半導体領域が，前記１導電型半導体領域により仕切られる各箇所に対角状に配置されていることを特徴とするｐｎバラクタ。
（付記１０） 付記２，付記３，付記８，付記９のいずれか１つに記載するｐｎバラクタにおいて，
前記第１の他導電型半導体領域および前記第２の他導電型半導体領域の全体の周囲の上方に設けられたダミーパターンを有することを特徴とするｐｎバラクタ。
（付記１１） 付記１０に記載するｐｎバラクタにおいて，
前記ダミーパターンは，前記疑似ゲートパターンの加工と同一の工程で加工されたものであることを特徴とするｐｎバラクタ。
（付記１２） 付記１０または付記１１に記載するｐｎバラクタにおいて，
前記ダミーパターンは，前記疑似ゲートパターンと同一の層を加工したものであることを特徴とするｐｎバラクタ。
（付記１３） 付記１０から付記１２までのいずれか１つに記載するｐｎバラクタにおいて，
前記ダミーパターンによる前記１導電型半導体領域の反転を防止する反転防止手段を有することを特徴とするｐｎバラクタ。
（付記１４） 付記２または付記３に記載するｐｎバラクタにおいて，
前記疑似ゲートパターンおよびその下部の１導電型半導体領域が格子状に形成されており，
前記第１の他導電型半導体領域および前記第２の他導電型半導体領域が，
ともに複数かつ同数存在し，
前記１導電型半導体領域により仕切られる各マス目部分に配置されていることを特徴とするｐｎバラクタ。
（付記１５） 付記１４に記載するｐｎバラクタにおいて，
前記第１の他導電型半導体領域および前記第２の他導電型半導体領域が，前記１導電型半導体領域により仕切られる各マス目部分に互い違いに配置されていることを特徴とするｐｎバラクタ。
【００４３】
【発明の効果】
以上の説明から明らかなように本発明によれば，抵抗成分が小さく，ＬＣ共振を利用する回路の集積回路中への内蔵化にも対応しうるｐｎバラクタが提供されている。また，ＭＯＳトランジスタのプロセス技術をそのまま利用して製造できるｐｎバラクタが提供されている。また，製造工程における位置合わせ精度の影響を受けにくいｐｎバラクタが提供されている。これにより，集積回路中への内蔵化が容易にできる。
【図面の簡単な説明】
【図１】 実施の形態に係る差動ｐｎバラクタの最も基本的な構造を示す平面図および断面図である。
【図２】 実施の形態に係る差動ｐｎバラクタの等価回路図である。
【図３】 両サイドにエンドダミーパターンを設けた差動ｐｎバラクタの構造を示す平面図および断面図である。
【図４】 ｐ+ 拡散領域に対してダミーゲートパターンの位置が少しずれている状況を示す平面図および断面図である。
【図５】 エンドダミーパターンとダミーゲートパターンとが直接に接続されたパターン（その１）を採用した差動ｐｎバラクタの構造を示す平面図である。
【図６】 エンドダミーパターンとダミーゲートパターンとが直接に接続されたパターン（その２）を採用した差動ｐｎバラクタの構造を示す平面図である。
【図７】 全周にわたるエンドダミーパターンを設けた差動ｐｎバラクタの構造を示す平面図である。
【図８】 十字状のダミーゲートパターンと全周にわたるエンドダミーパターンとを採用した差動ｐｎバラクタの構造を示す平面図である。
【図９】 十字状のダミーゲートパターンと両端のエンドダミーパターンとを採用した差動ｐｎバラクタの構造を示す平面図である。
【図１０】 一般的なＶＣＯ回路の構成を示す回路図である。
【符号の説明】
１ ｎウェル
２，３ ｐ+拡散領域
４ ダミーゲートパターン
５，６，７ エンドダミーパターン
Claims (9)
- ｐｎ接合を可変容量キャパシタとして使用するｐｎバラクタにおいて，
半導体基板中に設けられた１導電型半導体領域と，前記１導電型半導体領域の両側に位置し前記１導電型半導体領域とともにｐｎ接合を構成する第１および第２の他導電型半導体領域とを有し，
前記１導電型半導体領域と前記第１の他導電型半導体領域との間のｐｎ接合と，前記１導電型半導体領域と前記第２の他導電型半導体領域との間のｐｎ接合とを，前記１導電型半導体領域に印加される電位により静電容量が変化する第１のバラクタおよび第２のバラクタとして用い，
前記第１および第２の他導電型半導体領域が互いに離間し、それぞれを端子とすることを特徴とするｐｎバラクタ。 - 請求項１に記載するｐｎバラクタにおいて，
前記１導電型半導体領域上に設けられた疑似ゲートパターンを有し，
前記疑似ゲートパターンと，前記１導電型半導体領域と，前記第１および第２の他導電型半導体領域とが疑似ＦＥＴ構造をなすことを特徴とするｐｎバラクタ。 - 請求項２に記載するｐｎバラクタにおいて，
前記疑似ゲートパターンによる前記１導電型半導体領域の反転を防止する反転防止手段を有することを特徴とするｐｎバラクタ。 - 請求項２または請求項３に記載するｐｎバラクタにおいて，
前記第１の他導電型半導体領域の前記疑似ゲートパターンとは反対側の端部の上方に設けられた第１ダミーパターンと，
前記第２の他導電型半導体領域の前記疑似ゲートパターンとは反対側の端部の上方に設けられた第２ダミーパターンとを有することを特徴とするｐｎバラクタ。 - 請求項４に記載するｐｎバラクタにおいて，
前記第１ダミーパターンおよび前記第２ダミーパターンは，前記疑似ゲートパターンの加工と同一の工程で加工されたものであることを特徴とするｐｎバラクタ。 - 請求項４または請求項５に記載するｐｎバラクタにおいて，
前記第１ダミーパターンおよび前記第２ダミーパターンは，前記疑似ゲートパターンと同一の層を加工したものであることを特徴とするｐｎバラクタ。 - 請求項２または請求項３に記載するｐｎバラクタにおいて，
前記疑似ゲートパターンおよびその下部の１導電型半導体領域がクロス状に形成されており，
前記第１の他導電型半導体領域および前記第２の他導電型半導体領域が，
ともに同数存在し，
前記１導電型半導体領域により仕切られる各箇所に配置されていることを特徴とするｐｎバラクタ。 - 請求項７に記載するｐｎバラクタにおいて，
前記第１の他導電型半導体領域および前記第２の他導電型半導体領域が，前記１導電型半導体領域により仕切られる各箇所に対角状に配置されていることを特徴とするｐｎバラクタ。 - 請求項２，請求項３，請求項７，請求項８のいずれか１つに記載するｐｎバラクタにおいて，
前記第１の他導電型半導体領域および前記第２の他導電型半導体領域の全体の周囲の上方に設けられたダミーパターンを有することを特徴とするｐｎバラクタ。
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