JP4252539B2 - Ｍｏｓ型可変容量素子 - Google Patents

Description

本発明は、ＭＯＳ型可変容量素子に関するものである。特に、一般的な半導体回路装置の製造プロセスで容易に製造でき、かつ良好な可変容量特性を有し、電圧制御発振器等の性能向上に寄与するＭＯＳ型可変容量素子に関するものである。

可変容量素子を使用する回路の一例として、電圧制御発振回路（以下、ＶＣＯ回路と略記する。）が挙げられる。第１４図には、一例としてＶＣＯ回路１００を示す。ＶＣＯ回路１００には２つの可変容量素子１０２が含まれている。その接続点であるノード１０４に制御電圧ＶＣが印加されるようになっている。ここで、ノード１０５は直流的に一定の電圧が印加されるため、制御電圧ＶＣを調整することで可変容量素子１０２の容量値を調整することができる。したがってＶＣＯ回路１００では、制御電圧ＶＣにより可変容量素子１０２とコイル１０３とによるＬＣ共振周波数を制御できるのである。このようなＶＣＯ回路の特性としては、制御電圧ＶＣに対して、得られる発振周波数が広範囲で線形的に変化することが望ましい。

ＶＣＯ回路１００の特性を得るためには、制御電圧ＶＣに対して広範囲で線形的に容量変化を得ることができる可変容量素子を用いることが必要である。

特許文献１として、特開２０００−５８８７７号公報において開示されているＭＯＳ型可変容量素子を模式的に示す平面図を第１５図に、第１５図においてＡ−Ａ’線に沿った断面図を第１６図に示す。ＭＯＳ型変容量素子２００は、第１６図に示すようにｎ型のシリコン半導体基板２０１内にｐウェルからなる第１半導体層２０２が形成される。この第１半導体層２０２の表面には、ｐ型不純物が選択的に拡散されて第２半導体層２０３が形成されている。また、この第２半導体層２０３と離間して、高濃度のｐ型不純物を選択的に拡散したコンタクト層２０４が形成されている。そして、第２半導体層２０３の表面には、酸化シリコンからなるゲート絶縁層２０５が形成され、このゲート絶縁層２０５の表面には、ゲート電極２０６が形成されている。

第２半導体層２０３は、複数（図中においては２つ）の異なるフラットバンド電圧を有する領域２０３ａおよび２０３ｂから構成されている。フラットバンド電圧が異なる領域２０３ａおよび２０３ｂは、その不純物濃度が段階的に変化するように形成されている。

フラットバンド電圧が異なる領域２０３ａおよび２０３ｂは、それぞれ容量Ｃ１００およびＣ２００を構成する。そして、ＭＯＳ型可変容量素子２００の容量ＣＴ１００は、容量Ｃ１００およびＣ２００の合成容量となる。ゲート電極２０６とコンタクト層２０４間の端子間電圧ＶＴを変更することにより容量Ｃ１００およびＣ２００が変化し、そのためＭＯＳ型可変容量素子２００の容量ＣＴ１００は変化する。

ここで、領域２０３ａおよび２０３ｂのフラットバンド電圧が各々ＶＦＢ、ＶＦＢ’である場合の端子間電圧ＶＴに対する容量変化の特性を、第１７図（ａ）に示す。フラットバンド電圧ＶＦＢ、ＶＦＢ’の違いに応じて、容量Ｃ１００およびＣ２００の各々の特性カーブが並行移動して容量変化が始まる端子間電圧ＶＴの電圧値がシフトするものの、容量Ｃ１００およびＣ２００の特性カーブ自体の形が変化することは無い。そのため、これらの合成容量であるＭＯＳ型可変容量素子２００の容量ＣＴ１００は、第１７図（ｂ）に示したとおり、端子間電圧ＶＴに対して容量Ｃ１００およびＣ２００による容量変化領域に相当する範囲で線形性を有する特性となる。
特開２０００−５８８７７号公報

しかしながら、前述した従来技術においては、以下のような問題があった。すなわち特許文献１に開示されているＭＯＳ型可変容量素子２００においては、第１７図に示すように、フラットバンド電圧が異なる２つの領域での容量変化を合成することにより容量ＣＴ１００の線形特性を得たが、ＶＣＯ回路１００に要求される可変容量素子１０２においては、制御電圧ＶＴに対して更に広範囲で線形性の良い特性が求められる場合がある。ＭＯＳ型容量素子２００では、相互にフラットバンド電圧が異なる領域を多数設ける必要がある。多数の領域を作成するためには、不純物を選択的に拡散するための露光用マスクが更に必要となり、それに伴い露光工程、洗浄工程等の工程の追加が必要となる。製造工程が複雑になると共に製造コストの増加が避けらず、問題である。

本発明は、前述した従来技術が有する問題点を解決するためになされたものである。すなわちその目的とするところは、制御電圧ＶＴに対して広範囲で線形性の良い特性を得られ、ＶＣＯ回路等の性能改善にも対応し得ることに加え、構造が簡単で一般的な半導体回路装置の製造プロセスにおいてマスクおよび工程の追加の必要がなく容易に製造できる、ＭＯＳ型可変容量素子を提供することにある。

前記目的を達成するために、請求項１に係るＭＯＳ型可変容量素子は、第１導電型で構成される少なくとも１つの第１半導体層と、第１半導体層に隣接し、第２導電型で構成される少なくとも１つの第２半導体層と、第１および第２半導体層の各々の直上に、各々少なくとも１つ配置されるゲート絶縁層と、ゲート絶縁層上に配置されるゲート層と、ゲート絶縁層が配置される第１および第２半導体層の各々に隣接して配置される、少なくとも一つの第１または第２導電型の何れか一方の導電型のソース層とを備え、互いに並列接続された第１半導体層上のゲート層および第２半導体層上のゲート層と、互いに並列接続された第１半導体層に隣接するソース層および第２半導体層に隣接するソース層と、を電極とすることを特徴とする。

請求項１のＭＯＳ型可変容量素子では、第１導電型の第１半導体層に、ゲート絶縁層、ゲート層、およびゲート絶縁層に隣接した第１または第２導電型のソース層とによる第１のＭＯＳ構造に加えて、第２導電型の第２半導体層に、ゲート絶縁層、ゲート層、およびゲート絶縁層に隣接した第１または第２導電型のソース層とによる第２のＭＯＳ構造を有する。

これにより、第１および第２のＭＯＳ構造のうち何れか一方は、ソース層とバックゲートとの導電型が異なる通常のエンハンスメント型のＭＯＳ構造となる。他方は、ソース層とバックゲートとで同じ導電型のＭＯＳ構造となる。２つの異なるＭＯＳ構造が並列接続されてＭＯＳ型可変容量素子を構成することができる。

通常のエンハンスメント型のＭＯＳ構造においては、電極間のバイアス電圧に応じてゲート絶縁層直下の第１または第２半導体層でのキャリアの状態が、反転状態から空乏状態へ変化する。この変化に応じて電極間のＭＯＳキャパシタの容量は、ゲート絶縁層単独による容量からゲート絶縁層と空乏層との直列接続による容量に変化し、容量値は減少することとなる。ここで、容量値の減少は、容量の直列接続による減少に加え、空乏層が広がることによる容量値自身の減少のため、急峻なものとなる。

これに対して、ソース層とバックゲートとで同じ導電型のＭＯＳ構造においては、電極間のバイアス電圧に応じてゲート絶縁層直下の第１または第２半導体層でのキャリアの状態が、蓄積状態付近から空乏状態へ変化する。この変化に応じて電極間のＭＯＳキャパシタの容量は、ゲート絶縁層と空乏層との直列接続による容量において、空乏層の広がりに応じて変化して減少することとなる。容量値の減少は、空乏層の広がりにのみ依存するため、緩やかな減少となる。

ＭＯＳ型可変容量素子は上記の２つの異なるＭＯＳ構造の並列接続であり、その容量値は両者の合成容量値となる。容量変化が発生するバイアス電圧値は各々のＭＯＳ構造において異なることが一般的であることに加え、急峻な容量変化特性を有するものと緩やかな容量変化特性を有するものとが組み合わされる結果、合成容量値は、広範囲のバイアス電圧に対して線形特性を有するものとなる。容量調整が容易なＭＯＳ型可変容量素子を得ることができる。

また、請求項２に係るＭＯＳ型可変容量素子は、請求項１に記載のＭＯＳ型可変容量素子において、第１半導体層は、半導体基板であり、第２半導体層は、半導体基板の表面から深さ方向に選択的に形成されることを特徴とする。第１導電型の半導体基板内に、第２半導体層が第２導電型のウェルとして形成される。また、請求項３に係るＭＯＳ型可変容量素子は、請求項１に記載のＭＯＳ型可変容量素子において、半導体基板を備え、第１半導体層は、半導体基板の表面から深さ方向に選択的に形成され、第２半導体層は、第１半導体層の表面から深さ方向に、第１半導体層内に選択的に形成されることを特徴とする。半導体基板内に、第１半導体層が第１導電型のウェルとして形成され、更にその中に、第２半導体層が第２導電型のウェルとして選択的に形成される。また、請求項４に係るＭＯＳ型可変容量素子は、請求項１に記載のＭＯＳ型可変容量素子において、半導体基板を備え、第１および第２半導体層は、半導体基板の表面から深さ方向に選択的に形成されることを特徴とする。半導体基板内に、第１および第２半導体層が、第１および第２導電型のウェルとして形成される。

これにより、ＭＯＳ構造の半導体集積回路装置において通常使用される製造プロセスにより、可変容量範囲の異なる２種類のＭＯＳ構造を構成することができる。バイアス電圧に対する合成容量の可変容量範囲が広範囲なＭＯＳ型可変容量素子を、通常の製造プロセスにおいて、しかも製造工程を追加することなく実現することができる。従来から製造されている半導体集積回路装置に、追加製造コストを伴うことなく直ちに適用することができる。

また、請求項５に係るＭＯＳ型可変容量素子は、請求項１乃至４の少なくとも何れか１項に記載のＭＯＳ型可変容量素子において、ソース層の不純物濃度は、同じ導電型の第１または第２半導体層の不純物濃度に比して、高いことを特徴とする。これにより、ソース層から電極を容易に引き出すことができる。

また、請求項６に係るＭＯＳ型可変容量素子は、請求項１乃至５の少なくとも何れか１項に記載のＭＯＳ型可変容量素子において、第１および第２半導体層のうちの少なくとも何れか一方における、ゲート絶縁層の直下の領域は、第１および第２半導体層のバルク領域における不純物濃度とは異なる不純物濃度であることを特徴とする。これにより、バイアス電圧に応じた容量変化特性を適宜に調整することができる。

ここで、ゲート絶縁膜の直下の領域に対して選択的に不純物の拡散を行うことにより、不純物濃度を第１または第２半導体層とは独立に調整することができる。

また、請求項７に係るＭＯＳ型可変容量素子は、請求項１乃至６の少なくとも何れか１項に記載のＭＯＳ型可変容量素子において、ソース層には、相互に隣接する、第１半導体層内のゲート絶縁層と第２半導体層内のゲート絶縁層との間に配置される第１共有ソース層を含み、第１共有ソース層は、第１および第２半導体層に跨って配置されることを特徴とする。これにより、ゲート絶縁層と隣接するソース層で構成されるＭＯＳ構造レイアウトにおいて、ソース層の中間領域を第１および第２半導体層の境界として、２つの異なるＭＯＳ構造を並列に配置することができる。

また、請求項８に係るＭＯＳ型可変容量素子は、請求項１乃至７の少なくとも何れか１項に記載のＭＯＳ型可変容量素子において、ゲート絶縁層には、第１半導体層と第２半導体層との境界を越えて配置される延長ゲート絶縁層を含み、延長ゲート絶縁層と隣接するソース層には、第１半導体層と第２半導体層との境界を越えて配置される延長ソース層を含むことを特徴とする。これにより、第１および第２半導体層を横切って延長ゲート絶縁層を配置することができる。これに伴い、第１および第２半導体層の境界に跨って延長ソース層を配置することができる。ゲート絶縁層と隣接するソース層で構成されるＭＯＳ構造レイアウトにおいて、２つの異なるＭＯＳ構造を適宜に切り分けることができる。

本発明によれば、端子間電圧ＶＴに対して広範囲で線形性の良い特性を得られ、ＶＣＯ回路等の性能改善にも対応し得ることに加え、構造が簡単で一般的な半導体回路装置の製造プロセスにおいてマスクおよび工程の追加の必要がなく容易に製造できる、ＭＯＳ型可変容量素子を提供することが可能である。

以下、本発明を具体化した実施の形態について、第１図乃至第１２図を参照しつつ詳細に説明する。

第１図には、実施形態１としてＭＯＳ型可変容量素子１に本発明を適用した一例を示す。ＭＯＳ型可変容量素子１はｐ型のシリコン半導体基板２中にｎウェル３が形成される。ｐ型半導体基板２およびｎウェル３上には、ゲート絶縁膜４が形成され、ゲート絶縁膜４上にはゲート電極６が形成される。ゲート絶縁膜４と隣接するとともに、ｐ型半導体基板２、ｎウェル３、およびｐ型半導体基板２とｎウェル３とをまたぐ領域には、各々の表面に３つの高濃度のｎ型不純物が選択的に拡散されたソース層８が形成される。また、ソース層８と離間してｐ型半導体基板２の表面に、高濃度のｐ型不純物が選択的に拡散されたコンタクト層１１が形成される。ゲート電極６は端子１２より電圧が供給される。ソース層８は端子１３より、コンタクト層１１は端子１４により電圧が供給される。

ＭＯＳ型可変容量素子１をＶＣＯ回路１００内の可変容量素子１０２として使用する場合、ソース層８の端子である端子１３はノード１０４に接続される。また、ゲート電極６の端子である端子１２は、ノード１０５に接続される。端子間電圧ＶＴは、ノード１０５を基準電圧とした場合の、ノード１０５からノード１０４への差電圧である。また、端子１４は接地電圧に接続される。

ここで、ＭＯＳ型可変容量素子１の動作について第２図に示すように２つの部分に分けて説明する。第２図（ａ）はＭＯＳ型可変容量素子１ａであり、ＭＯＳ型可変容量素子１においてｎウェル３に係らない部分である。一方、第２図（ｂ）はＭＯＳ型可変容量素子１ｂであり、ＭＯＳ型可変容量素子１においてｎウェル３に係る部分である。

ＭＯＳ型可変容量素子１ａにおいて、端子１２、１３、１４にそれぞれ電圧ＶＧ、ＶＤ、ＶＳを印加する。端子１４に印加される電圧ＶＳは接地電圧である。電圧ＶＤとして制御電圧ＶＣ（第１４図、参照）が印加される。端子１２には、電圧ＶＧとしては直流的に一定の電圧が印加されることと相俟って、端子間電圧ＶＴは、ＶＴ＝ＶＤ−ＶＧと書ける。端子間電圧ＶＴの増減は、電圧ＶＤの増減により制御されることとなる。

端子間電圧ＶＴが小さく電圧ＶＧに対する電圧ＶＤの差電圧が大きくない場合において、ゲート酸化膜４の直下には反転層が形成される。ＭＯＳ型可変容量素子１ａにおける端子１２および１３間の容量Ｃａはゲート酸化膜４の容量となり、一定容量値が維持される。端子間電圧ＶＴが大きくなり電圧ＶＧに対して電圧ＶＤが大きくなると、ソース層８とｐ型半導体基板２との接合面からｐ型半導体基板２に向かって空乏層が伸長する。容量Ｃａはゲート酸化膜４と空乏層との直列接続された容量となり、容量値が減少する。端子間電圧ＶＴに対する容量Ｃａの特性を第３図（ａ）に示す。ＭＯＳ型可変容量素子１ａでは、反転領域から空乏領域での空乏層の変化により容量変化を得ることができる。

次に、ＭＯＳ型可変容量素子１ｂにおいて、端子１２、１３、１４にそれぞれ電圧ＶＧ、ＶＤ、ＶＳを印加する。ｎウェル３には電圧ＶＤが印加されることとなる。端子１３に電圧ＶＤとして制御電圧ＶＣ（第１４図、参照）が印加される。端子１２には、電圧ＶＧとしては直流的に一定の電圧が印加される。端子間電圧ＶＴはＶＴ＝ＶＤ−ＶＧであるので、端子間電圧ＶＴの増減は、電圧ＶＤの増減により制御されることとなる。

端子間電圧ＶＴが小さい電圧値から大きな電圧値に変化することに応じて、電圧ＶＧに対して電圧ＶＤの差電圧が大きくなっていく。これにより、ゲート酸化膜４の直下は、蓄積層が形成される状態に近い状態から空乏層が伸長していく。この時の端子間電圧ＶＴに対する容量Ｃｂの特性を第３図（ｂ）に示す。ＭＯＳ型可変容量素子１ｂでは、容量Ｃｂは、ゲート酸化膜４と空乏層との直列接続された容量となるが、蓄積領域に近い状態から空乏層が徐々に伸長していく特性となり、容量値が減少していく容量変化を得ることができる。

ここで、第３図（ａ）および（ｂ）において容量ＣａおよびＣｂを比較すると、ＭＯＳ型可変容量素子１ａでは、端子間電圧ＶＴに応じて、反転層が形成されてゲート酸化膜４により一定の容量値が維持される状態から空乏層が形成されると、空乏層による容量成分が直列に接続されることとなる。容量成分の直列接続により容量値が減少することに加えて、空乏層の広がりにより直列接続される容量値自身も減少するので、容量Ｃａは、端子間電圧ＶＴに応じて急峻に容量値が減少する特性となる。これに対して、ＭＯＳ型可変容量素子１ｂでは、端子間電圧ＶＴの小さな電圧値の段階から空乏層が形成されており、容量Ｃｂは、ゲート酸化膜４による容量成分と空乏層による容量成分との直列接続となる。従って、端子間電圧ＶＴによる容量値の減少特性は、空乏層の長さにのみ依存することとなり、ＭＯＳ型可変容量素子１ａの場合に比して、端子間電圧ＶＴに対する容量値の変化カーブは緩やかなものとなる。

ここで、第３図（ａ）および（ｂ）に示したＭＯＳ型可変容量素子１ａおよび１ｂの容量ＣａおよびＣｂの変化特性を重ね書きして第４図（ａ）に改めて示す。ＭＯＳ型可変容量素子１の容量ＣＴは、ＭＯＳ型可変容量素子１ａおよび１ｂの容量ＣａおよびＣｂを並列接続したものである。そのため第４図（ｂ）に示すように端子間電圧ＶＴに対する容量変化の特性は、第４図（ａ）に示した容量ＣａおよびＣｂの容量変化の特性を合成したものとなる。尚、第４図（ｂ）においてはフラットバンド電圧が異なる２つの領域（２０３ａ、２０３ｂ）により得られる第４図（ｃ）に示す容量Ｃ１００、Ｃ２００の変化特性（第１７図（ａ））を合成することにより得た従来技術によるＭＯＳ型可変容量素子２００の容量ＣＴ１００の変化特性（第１７図（ｂ））も、比較のため合わせて示す。ＭＯＳ型可変容量素子１ｂは容量変化が緩やかなカーブとなるため、ＭＯＳ型可変容量素子１の容量変化の特性は、端子間電圧ＶＴに対して線形性が良いと共に従来技術であるＭＯＳ型可変容量素子２００の容量変化の特性に対して広範囲で線形な特性を得ることができる。このため、ＶＣＯ回路１００の性能改善にも寄与することができる。

また、ＭＯＳ型可変容量素子１の製造は、通常の半導体集積回路装置の製造工程を用いて容易に行うことができる。そのため、マスク増加によるコスト上昇を招来することも無い。

第５図乃至第１０図は、ＭＯＳ型可変容量素子１を上方から見た場合のレイアウト例である。第５図乃至第１０図においては、ｐ型半導体基板２上にソース層８とゲート電極６が交互に配置されている。ゲート電極６の下方にはゲート絶縁膜（不図示）が配置される。また、ｐ型半導体基板２にはこれらとは別にコンタクト層１１が配置される。ｎウェル３は、第５図乃至第１０図においてそれぞれ任意に配置される。第５図においては、領域を３つに分け、ゲート電極６で規定されるＭＯＳ型可変容量素子のユニットを１つおきに包含するように配置される。第６図においては、隣接する３つのＭＯＳ型可変容量素子のユニットを包含して配置される。第７図においては、ＭＯＳ型可変容量素子のユニットのチャネル幅方向の一部を包含して配置される。第８図においては、ＭＯＳ型可変容量素子のユニットのチャネル幅方向における両端部および中間部の３つの領域に配置される。第９図においては、隣接する３つのＭＯＳ型可変容量素子のユニットに対してチャネル幅方向の一部を包含して配置される。第１０図は、第６図と第９図の配置を組み合わせた配置である。何れにおいても、前述のような端子間電圧ＶＴに対する可変容量特性を示すことができる。またｎウェル３の配置に関しては、これらに限定されることなく適宜な場所に配置することが可能である。

第１１図には、実施形態２としてＭＯＳ型可変容量素子２１に本発明を適用した一例を示す。ＭＯＳ型可変容量素子２１はｐ型半導体基板２２中にｎウェル２３およびｐウェル２５が形成される。ｎウェル２３およびｐウェル２５にはゲート絶縁膜２４が形成され、ゲート絶縁膜２４上にはゲート電極２６が形成される。ゲート絶縁膜２４と隣接するとともに、ｎウェル２３、ｐウェル２５、およびｎウェル２３とｐウェル２４とをまたぐ領域には、各々の表面に３つの高濃度のｎ型不純物が選択的に拡散されたソース層２８が形成される。また、このソース層２８と離間してｐ型半導体基板２２の表面に、高濃度のｐ型不純物が選択的に拡散されたコンタクト層３１が形成される。ゲート電極２６は端子３２より電圧が供給される。ソース層２８は端子３３より、コンタクト層３１は端子３４により電圧が供給される。尚、ＭＯＳ型可変容量素子２１の動作、およびその作用・効果はＭＯＳ型可変容量素子１と基本的に同等であるのでここでの説明は省略する。

また、実施形態３として第１２図に示したＭＯＳ型可変容量素子４１のようにｐ型半導体基板中にｐウェル４５を形成し、ｐウェル４５中にｎウェル４３を形成してもよい。

ｐウェル４５およびｎウェル４３上には、ゲート絶縁膜４４が形成され、ゲート絶縁膜４４上にはゲート電極４６が形成される。ゲート絶縁膜４４と隣接するとともに、ｐウェル４５、ｎウェル４３、およびｐウェル４５とｎウェル４３とをまたぐ領域には、各々の表面に３つの高濃度のｎ型不純物が選択的に拡散されたソース層４８が形成される。また、ソース層４８と離間してｐウェル４５の表面に、高濃度のｐ型不純物が選択的に拡散されたコンタクト層５１が形成される。ゲート電極４６は端子５２より電圧が供給される。ソース層４８は端子５３より、コンタクト層５１は端子５４により電圧が供給される。この場合も、ＭＯＳ型可変容量素子１と基本的に同等の動作、およびその作用・効果を得ることができる。

半導体集積回路装置の製造工程の都合にあわせて、ＭＯＳ型可変容量素子１、２１又は４１を選択することが可能である。また、何れにおいても実施形態１において示したとおりｎウェルを適宜な位置に配置することが可能である。

以上、詳細に説明した実施形態のＭＯＳ型可変容量素子によれば、実施形態１（第１図）では、ｐ型半導体基板２中にｎウェル３を形成する。実施形態２（第１１図）では、ｐウェル２５とｎウェル２３とを形成する。実施形態３（第１２図）では、ｐウェル４５中にｎウェル４３を形成する。ｐ型半導体基板２およびｎウェル３、ｐウェル２５およびｎウェル２３、またはｐウェル４５およびｎウェル４３の直上にはゲート絶縁膜４、２４を形成し、ゲート絶縁膜４、２４上にはゲート電極６、２６を形成する。ゲート絶縁膜４、２４と隣接して、ｐ型半導体基板２およびｎウェル３、ｐウェル２５およびｎウェル２３、またはｐウェル４５およびｎウェル４３の表面には、３つの高濃度のｎ型不純物が選択的に拡散されたソース層８、２８が形成される。ソース層８、２８とゲート電極６、２６との間に制御電圧ＶＴを印加することにより、制御電圧ＶＴに対して広範囲で線形性の良い容量特性を得ることができる。

すなわち、互いに導電型が異なる、ソース層８、２８とバックゲートであるｐ型半導体基板２、ｐウェル２５とで構成される通常のエンハンスメント型のＭＯＳ構造と、互いに同じ導電型のソース層８、２８とバックゲートであるｎウェル２３とで構成されるＭＯＳ構造との２つの異なるＭＯＳ構造が構成される。これらのＭＯＳ構造が並列接続されてＭＯＳ型可変容量素子を構成することができる。

通常のエンハンスメント型のＭＯＳ構造においては、電極間の制御電圧ＶＴに応じてゲート絶縁膜４、２４直下のバックゲートにおけるキャリアの状態が、反転状態から空乏状態へ変化する。この変化に応じて電極間のＭＯＳキャパシタの容量は、ゲート絶縁膜４、２４単独による容量からゲート絶縁膜４、２４と空乏層との直列接続による容量に変化し、容量値は減少することとなる。ここで、容量値の減少は、容量の直列接続による減少に加え、空乏層が広がることによる容量値自身の減少のため、急峻なものとなる。

これに対して、ソース層８、２８とバックゲートとで同じ導電型のＭＯＳ構造においては、電極間の制御電圧ＶＴに応じてゲート絶縁膜４、２４直下のバックゲートにおけるキャリアの状態が、蓄積状態付近から空乏状態へ変化する。この変化に応じて電極間のＭＯＳキャパシタの容量は、ゲート絶縁膜４、２４と空乏層との直列接続による容量において、空乏層の広がりに応じて変化して減少することとなる。容量値の減少は、空乏層の広がりにのみ依存するため、緩やかな減少となる。

ＭＯＳ型可変容量素子１、２１、４１は、上記の２つの異なるＭＯＳ構造の並列接続であり、その容量値は両者の合成容量値となる。容量変化が発生する制御電圧値は各々のＭＯＳ構造において異なることが一般的であることに加え、急峻な容量変化特性を有するものと緩やかな容量変化特性を有するものとが組み合わされる結果、合成容量値は、広範囲のバイアス電圧に対して線形特性を有するものとなる。容量調整が容易なＭＯＳ型可変容量素子を得ることができる。

従来技術によるＭＯＳ型可変容量素子においては、制御電圧ＶＴに対して広範囲で線形性の良い容量特性を得るために、フラットバンド電圧の異なる領域を設けていた。しかしながら、フラットバンド電圧変更に対しては、容量変化が始まる制御電圧値がシフトするのみで特性カーブの形が変化することは無い。そのため広範囲で線形性の良い容量特性を得るためには、相互にフラットバンド電圧の異なる領域を複数設ける必要があった。複数のフラットバンド電圧の異なる領域を設けるためには、個々に不純物濃度を変えねばならず、製造工程が複雑となる。それに伴い、追加マスクが必要となると共に露光工程、洗浄工程等の製造工程が増加しコストの増大を招来する。

一方、本実施形態のＭＯＳ型可変容量素子１、２１、４１においては、制御電圧ＶＴに対して広範囲で線形性の良い容量特性を、通常の半導体集積回路装置の製造工程で容易に製造することができる。そのため、安価に容量特性の良いＭＯＳ型可変容量素子を提供することができる。ＭＯＳ構造の半導体集積回路装置において通常使用される製造プロセスにより、可変容量範囲の異なる２種類のＭＯＳ構造を構成することができ、バイアス電圧に対する合成容量の可変容量範囲が広範囲なＭＯＳ型可変容量素子１、２１、４１を、通常の製造プロセスにおいて、しかも製造工程を追加することなく実現することができる。従来から製造されている半導体集積回路装置に、追加製造コストを伴うことなく直ちに適用することができる。

ここで、ソース層８、２８の不純物濃度は、同じ導電型の第１または第２半導体層である、ｐ型半導体基板２またはｎウェル３、ｐウェル２５またはｎウェル２３、ｐウェル４５またはｎウェル４３の不純物濃度に比して、高い濃度としておく。これにより、ソース層８、２８から電極を容易に引き出すことができる。

また、ｐ型半導体基板２およびｎウェル３、ｐウェル２５およびｎウェル２３、または、ｐウェル４５およびｎウェル４３のうちの少なくとも何れか一方における、ゲート絶縁膜４、２４の直下の領域は、バルク領域における不純物濃度とは異なる不純物濃度である。これにより、制御電圧ＶＴに応じた容量変化特性を適宜に調整することができる。ここで、ゲート絶縁膜４、２４の直下の領域に対して選択的に不純物の拡散を行うことにより、不純物濃度を独立に調整することができる。

すべてのソース層８、２８を接続した端子１３、３３に容量を制御する制御電圧ＶＴを印加する。すべてのゲート電極６、２６に接続した端子１２、３２との間でＭＯＳ型可変容量素子１、２１、４１を構成することができる。これにより、ＭＯＳ型可変容量素子１、２１、４１の容量を、特性の互いに異なる２つのＭＯＳ構造の合成容量とすることができる。

また、第５図乃至第１０図に示したように、直下にゲート絶縁膜を有するゲート電極６と隣接するソース層８とで構成されるＭＯＳ構造のレイアウトについては、ソース層８の中間領域を境界として、２つの異なるＭＯＳ構造を並列に配置することができる。また、ｐ型半導体基板２とｎウェル３との境界を横切ってゲート電極６を延長ゲート絶縁層としてを配置することができる。これに伴い、ｐ型半導体基板２とｎウェル３との境界に跨って、ソース層８を延長ソース層または第２共有ソース層として配置することができる。ＭＯＳ構造レイアウトにおいて、２つの異なるＭＯＳ構造を適宜に切り分けることができる。ｎウェル３の配置に関しては、第５図乃至第１０図に限定されることなく適宜な場所に配置することが可能である。更に、第５図乃至第１０図を適宜に組み合わせた配置が可能であることは言うまでもない。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。実施形態においては、ｐ型半導体基板上に本発明を適用したが、もちろんｎ型半導体基板上においても適用できる。この場合はすべてのウェル、ソース層、コンタクト層を本実施形態で示した導電型と逆の導電型とすればよい。

また、第１３図に示す実施形態４のＭＯＳ型可変容量素子６１を構成することも可能である。ＳＯＩ等の技術を適用して裏面の半導体基板を研磨する場合等が考えられる。隣接するｐ型半導体層６２およびｎ型半導体層６３上には、ゲート絶縁膜６４が形成され、ゲート絶縁膜６４上にはゲート電極６６が形成される。ゲート絶縁膜６４と隣接するとともに、ｐ型半導体層６２、ｎ型半導体層６３には、各々の表面に高濃度のｎ型不純物が選択的に拡散されたソース層６８が形成される。第１３図では、ｐ型半導体層６２とｎ型半導体層６３との各々の領域にソース層６８が形成される場合を示しているが、実施形態１乃至３に示すようにｐ型半導体層６２とｎ型半導体層６３とをまたぐ領域に形成することもできる。ゲート電極６６は端子７２より電圧が供給される。ソース層６８は端子７３より電圧が供給される。また、ｐ型半導体層６２、ｎ型半導体層６３には、図示しない端子により所定電圧が供給されることは言うまでもない。この場合も、実施形態１乃至３に示すＭＯＳ型可変容量素子と基本的に同等の動作、およびその作用・効果を得ることができる。

実施形態１のＭＯＳ型可変容量素子の断面図である。 実施形態１のＭＯＳ型可変容量素子を２つに分けた場合の断面図である。 ＭＯＳ型可変容量素子１ａおよび１ｂの特性を示す図である。 実施形態１のＭＯＳ型可変容量素子の特性を示す図である。 実施形態１のＭＯＳ型可変容量素子のレイアウト例１を示す図である。 実施形態１のＭＯＳ型可変容量素子のレイアウト例２を示す図である。 実施形態１のＭＯＳ型可変容量素子のレイアウト例３を示す図である。 実施形態１のＭＯＳ型可変容量素子のレイアウト例４を示す図である。 実施形態１のＭＯＳ型可変容量素子のレイアウト例５を示す図である。 実施形態１のＭＯＳ型可変容量素子のレイアウト例６を示す図である。 実施形態２のＭＯＳ型可変容量素子の断面図である。 実施形態３のＭＯＳ型可変容量素子の断面図である。 実施形態４のＭＯＳ型可変容量素子の断面図である。 ＶＣＯ回路の一例を示す回路図である。 特許文献１のＭＯＳ型可変容量素子の平面図である。 第１５図におけるＡ−Ａ’の断面図である。 特許文献１のＭＯＳ型可変容量素子の特性を示す図である。

Claims (9)

1. 第１導電型で構成される少なくとも１つの第１半導体層と、
   前記第１半導体層に隣接し、第２導電型で構成される少なくとも１つの第２半導体層と、
   前記第１および第２半導体層の各々の直上に、各々少なくとも１つ配置されるゲート絶縁層と、
   前記ゲート絶縁層上に配置されるゲート層と、
   前記ゲート絶縁層が配置される前記第１および第２半導体層の各々に隣接して配置される、少なくとも一つの第１または第２導電型の何れか一方の導電型のソース層とを備え、
   互いに並列接続された前記第１半導体層上の前記ゲート層および前記第２半導体層上の前記ゲート層と、互いに並列接続された前記第１半導体層に隣接する前記ソース層および前記第２半導体層に隣接する前記ソース層と、を電極とすることを特徴とするＭＯＳ型可変容量素子。
2. 前記第１半導体層は、半導体基板であり、前記第２半導体層は、前記半導体基板の表面から深さ方向に選択的に形成されることを特徴とする請求項１に記載のＭＯＳ型可変容量素子。
3. 半導体基板を備え、
   前記第１半導体層は、前記半導体基板の表面から深さ方向に選択的に形成され、
   前記第２半導体層は、前記第１半導体層の表面から深さ方向に、前記第１半導体層内に選択的に形成されることを特徴とする請求項１に記載のＭＯＳ型可変容量素子。
4. 半導体基板を備え、
   前記第１および第２半導体層は、前記半導体基板の表面から深さ方向に選択的に形成されることを特徴とする請求項１に記載のＭＯＳ型可変容量素子。
5. 前記ソース層の不純物濃度は、同じ導電型の前記第１または第２半導体層の不純物濃度に比して、高いことを特徴とする請求項１乃至４の少なくとも何れか１項に記載のＭＯＳ型可変容量素子。
6. 前記第１および第２半導体層のうちの少なくとも何れか一方における、前記ゲート絶縁層の直下の領域は、前記第１および第２半導体層のバルク領域における不純物濃度とは異なる不純物濃度であることを特徴とする請求項１乃至５の少なくとも何れか１項に記載のＭＯＳ型可変容量素子。
7. 前記ソース層には、
   相互に隣接する、前記第１半導体層内の前記ゲート絶縁層と前記第２半導体層内の前記ゲート絶縁層との間に配置される第１共有ソース層を含み、
   前記第１共有ソース層は、前記第１および第２半導体層に跨って配置されることを特徴とする請求項１乃至６の少なくとも何れか１項に記載のＭＯＳ型可変容量素子。
8. 前記ゲート絶縁層には、
   前記第１半導体層と前記第２半導体層との境界を越えて配置される延長ゲート絶縁層を含み、
   前記延長ゲート絶縁層と隣接する前記ソース層には、前記第１半導体層と第２半導体層との境界を越えて配置される延長ソース層を含むことを特徴とする請求項１乃至７の少なくとも何れか１項に記載のＭＯＳ型可変容量素子。
9. ソース層とバックゲート層とが異なる導電型の半導体層により構成される第１のＭＯＳ型可変容量素子と、
   ソース層とバックゲート層とが同じ導電型の半導体層により構成される第２のＭＯＳ型可変容量素子とを備え、
   前記第１のＭＯＳ型可変容量素子と前記第２のＭＯＳ型可変容量素子とが並列接続されることを特徴とするＭＯＳ型可変容量素子。

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