JP4107362B2

JP4107362B2 - Ｍｏｓ型キャパシタ及び半導体集積回路装置

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Publication number: JP4107362B2
Application number: JP34548399A
Authority: JP
Inventors: 昌明神谷; 豊斉藤
Original assignee: INTERCHIP CO.,LTD.
Current assignee: INTERCHIP CO.,LTD.
Priority date: 1998-12-28
Filing date: 1999-12-03
Publication date: 2008-06-25
Anticipated expiration: 2019-12-03
Also published as: JP2000252480A

Description

【０００１】
【産業上の利用分野】
本発明は、電子機器等に使用される、水晶振動子、セラミック振動子などを利用した電圧により発振周波数の制御ができる発振回路（以下、ＶＣＯ（ＶｏｌｔａｇｅＣｏｎｔｒｏｌｌｅｄＯｓｃｉｌａｔｅｒ）と称する）に関し、特に半導体集積回路装置にした場合において、制御電圧による発振周波数の可変範囲を大きくでき、電子機器の精密な調整を容易にし、低コスト化を図ることができるようにしたものである。
【０００２】
【従来の技術】
図８は、標準的なＡＴカット水晶を用いた水晶発振回路の発振周波数の温度変動を表すグラフである。縦軸は２５℃の周波数をｆ₀とした時の温度変動△ｆ／ｆ₀（ｐｐｍ）を示し、横軸は温度（℃）である。このグラフからわかるように、例えば−４０℃から＋９０℃の間で±（プラス・マイナス）４０ｐｐｍの変動がある。さらに同一条件で量産したＡＴカット水晶振動子の個体間にも３０〜５０ｐｐｍ程度の発振周波数の偏差がある。これらの要因で発振周波数がねらいの周波数から偏移すると、近年の電子機器、特には無線電波を使用する携帯電話や携帯情報端末などの発振周波数として使用した場合、数々の問題が生じることになる。従って、発振周波数を例えば±１０ｐｐｍ以内、さらには１ｐｐｍ以内に調整するためには、制御電圧により発振周波数を変えることのできる機能を持つＶＣＯが使われている。
【０００３】
図９は、水晶振動子やセラミック振動子を用いたＶＣＯの代表的な回路図である。かかる回路は、外部に接続される水晶振動子１１０を接続するための外部接続端子１２１及び１２２を有する。また、ＣＭＯＳインバータ１２３を有し、このＣＭＯＳインバータ１２３は、その入力側端子１２４と出力側端子１２５との間に接続されたバイアス抵抗Ｒｆ１２６と一体で増幅回路を構成する。この増幅回路の出力端となる出力側端子１２５と外部接続端子１２２との間には、抵抗Ｒｄ１２７（１ＭＨｚ以上の高い周波数の発振回路の場合は省くことも多いが、発振周波数の安定化のためにはあった方が良い）が接続されている。また、外部接続端子１２２には、容量Ｃｄ１２８が接続され、その間に設けられたＣｏ容量接続端子１２９には、外付けで調整用外付け付加容量Ｃｏ１１５（必要がなければ不要）が接続されている。一方、外部接続端子１２１には、直流電圧を遮断する容量Ｃｐ１３０を介して容量Ｃｇ１３１、可変容量素子としてのＰＮ接合キャパシタ（ＰＮ接合ダイオードと同じ構成である）Ｄｉ１３２、及び抵抗Ｒ₁１３３が接続され、抵抗Ｒ₁１３３の他端がＶｃ端子１３４となっている。
【０００４】
ここで、抵抗Ｒｄ１２７、水晶振動子１１０、容量Ｃｄ１２８、調整用外付け付加容量Ｃｏ１１５、容量Ｃｇ１３１、可変容量素子としてのＰＮ接合キャパシタＤｉ１３２、及び容量Ｃｐ１３０は共振回路を構成し、かかる共振回路は、ＣＭＯＳインバータ１２３及びバイアス抵抗Ｒｆ１２６とで構成される増幅回路により駆動されるようになっている。また、前記共振回路からの出力は、前記増幅回路の出力側に接続された水晶振動子１１０の反対側端子が接続された外部接続端子１２１から前記増幅回路の入力側端子１２４に帰還される構成となっている。さらに、周波数制御電圧は、Ｖｃ端子１３４より、抵抗Ｒ₁１３３を介して、ＰＮ接合キャパシタＤｉ１３２に入力される構成となっている。
【０００５】
このような回路では、前記共振回路を構成する容量Ｃｄ１２８、調整用外付け容量抵抗Ｃｏ１１５、容量Ｃｇ１３１、ＰＮ接合キャパシタＤｉ１３２及び直流遮断容量Ｃｐ１３０からなる合成容量が発信周波数ｆ₀を決定する。従って、Ｖｃ端子１３４から入力される電圧により可変容量としてのＰＮ接合キャパシタＤｉ１３２の容量を変化させ、これにより発信周波数ｆ₀を変更することができる。
【０００６】
ここで、ＰＮ接合キャパシタＤｉ１３２の電圧−容量特性（Ｃ−Ｖ特性）を図４の曲線７２に示す。図４において、横軸が制御電圧、縦軸が容量値を示し、制御電圧０〜４Ｖの範囲で単位面積あたりの容量の変化量は大略２倍程度である。
【０００７】
【発明が解決しようとする課題】
上述したように、可変容量素子としてのＰＮ接合キャパシタでは、制御電圧を０Ｖから４Ｖ程度としたときの容量変化は大略２倍であり、この容量変化量では、水晶振動子で考えた場合、発振周波数の可変幅△ｆ／ｆ₀は±８０ｐｐｍ程度となる。
【０００８】
これに対し、発振周波数の周波数偏移は上述した温度変動や振動子の製造ばらつきの他にも幾つかの要因があるため、±８０ｐｐｍ程度の補正量では不充分な場合が多く、望ましくは±１００ｐｐｍから±２００ｐｐｍの変化量が必要である。もちろんＰＮ接合キャパシタでも、ＰＮ接合近傍の不純物の濃度プロファイルに工夫を加えることで大きな容量変化率をもつＰＮ接合キャパシタを作ることは可能であるが、そのようなＰＮ接合キャパシタを、増幅器等を構成するＭＯＳ回路とかＣＭＯＳ回路等と同一の半導体基板上に形成するのは、多くの困難を伴う。
【０００９】
補正量を大きくするその他の手段としてはＰＮ接合キャパシタを複数個用意して切換えるなどの措置も考えられるが、チップサイズの増大や補正システムの複雑化につながるものである。
【００１０】
この他にＰＮ接合キャパシタの抱える問題としては、Ｖｃ端子１３４にかける直流電圧が０Ｖの近傍にある時に、発振回路の振動振幅が０．６Ｖを越えて大きくなると、ＰＮ接合キャパシタはダイオードと同じ構造を有するためダイオードの順方向電流が流れ、これが発振周波数の安定性を失わせるという弊害を挙げることができる。
【００１１】
一方、可変容量としてＭＯＳ型キャパシタが知られている。このＭＯＳ型キャパシタは、図１０に示すような構成を有する。
【００１２】
図１０はＭＯＳ型キャパシタを表す模式的断面図である。Ｐ^-型半導体基板１５１には、ＭＯＳキャパシタを構成するポリシリコンゲート電極１５３が絶縁膜１５４を介して設けられている。
【００１３】
かかるＭＯＳ型キャパシタでは、ゲート電極１５３に＋（プラス）電圧が印加されると、Ｐ^-型半導体基板１５１内の表面近傍に空乏層１５５が形成され、さらにゲート電極１５３に印加される電圧が増加すると、基板表面に強反転層が形成されて、空乏層１５５の厚みは印加電圧に依らずに飽和する。
【００１４】
ここで、ＭＯＳ型キャパシタの容量値Ｃは、絶縁膜１５４の容量Ｃ₀と、空乏層１５５の容量との直列合成容量である。従って、合成容量はゲート電極１５３に印加される電圧と共に初めのうちは減少するが、強反転層が形成されると共に飽和してしまうという問題がある。
【００１５】
本発明は、このような事情に鑑み、このような問題を解決することのできるＭＯＳ型キャパシタ及びそれを用いた半導体集積回路装置を提供することを課題とする。
【００１６】
【課題を解決するための手段】
前記課題を解決する本発明の第１の態様は、第１の電極となる第１導電型半導体基板上に容量絶縁膜を介して第２の電極となる導電体層を有し、前記第１導電型半導体基板の前記導電体層に対向する領域に近接した表面近傍に第２導電型不純物領域を有すると共に前記第１導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に第１導電型の高濃度層を有し、且つ前記第２導電型不純物領域に前記第１導電型半導体基板及び前記第２導電型不純物領域からなるダイオードの逆方向電圧となる直流電圧を印加した状態とし、前記導電体層に制御電圧を印加することにより、前記第１の電極となる前記第１導電型半導体基板及び前記第２の電極となる前記導電体層の間の容量要素としての容量値を変化させることを特徴とするＭＯＳ型キャパシタにある。
【００１７】
本発明の第２の態様は、第１の態様において、前記第１導電型半導体基板の前記導電体層に対向する領域の周辺近傍に第１導電型の高濃度領域を有することを特徴とするＭＯＳ型キャパシタにある。
【００１８】
本発明の第３の態様は、第１又は２の態様において、前記導電体層は、前記第１導電型半導体基板と仕事関数の同じ材料あるいは同じ導電型の半導体で形成されていることを特徴とするＭＯＳ型キャパシタにある。
【００１９】
本発明の第４の態様は、同一の半導体基板上に、発振用増幅器及び制御電圧により容量値を可変できる可変容量キャパシタを少なくともその構成要素とする電圧制御発振回路を搭載した半導体集積回路装置において、前記可変容量キャパシタは、第１の電極となる第１導電型半導体基板上に容量絶縁膜を介して第２の電極となる導電体層を有すると共に該導電体層に近接して前記第１導電型半導体基板表面近傍に第２導電型不純物領域を有すると共に前記第１導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に第１導電型の高濃度層を有し、且つ当該第２導電型不純物領域に前記第１導電型半導体基板及び前記第２導電型不純物領域からなるダイオードの逆方向電圧となる直流電圧を印加した状態とし、前記導電体層に制御電圧を印加することにより、前記第１の電極となる前記第１導電型半導体基板及び前記第２の電極となる前記導電体層の間の容量要素としての容量値を変化させる構造を有するＭＯＳ型キャパシタからなる容量要素を有することを特徴とする半導体集積回路装置にある。
【００２０】
本発明の第５の態様は、第４の態様において、前記ＭＯＳ型キャパシタは、前記第１導電型半導体基板の前記導電体層に対向する領域の周辺近傍に第１導電型の高濃度領域を有することを特徴とする半導体集積回路装置にある。
【００２１】
本発明の第６の態様は、第４又は５の態様において、前記ＭＯＳ型キャパシタの前記導電体層は、前記第１導電型半導体基板と仕事関数の同じ材料あるいは同じ導電型の半導体で形成されていることを特徴とする半導体集積回路装置にある。
【００２２】
本発明の第７の態様は、第４〜６の何れかの態様において、前記ＭＯＳ型キャパシタは、ＭＯＳ集積回路あるいはＣＭＯＳ集積回路を作る工程で作られていることを特徴とする半導体集積回路装置にある。
【００３１】
本発明の新規なＭＯＳ型キャパシタは、電圧制御の可変容量素子として、ＰＮ接合型キャパシタの代わりに用いることができる。かかる新規のＭＯＳ型キャパシタは、上述したとおりであるが、半導体基板上に形成された絶縁膜（ＭＯＳトランジスタのゲート絶縁膜と同様の工程で作成されたものでも良い）を介してポリシリコンあるいは高融点金属シリサイドなどで形成された導電性電極（ゲート電極）を有する構造で、且つ該ゲート電極に平面的形状で隣接して、すなわち、ゲート電極に対向する領域に隣接して、該半導体基板がＰ型半導体基板の場合にはそれと反対の導電型のＮ型不純物領域を有する構造をとり、該Ｎ型不純物領域に電圧を印加できる構成を有する。このような新規ＭＯＳ型キャパシタは、ＶＣＯの電圧制御の可変容量素子に用いるのが好適である。
【００３２】
【発明の実施の形態】
以下、本発明の好適な実施形態を図面を参照して説明する。
【００３３】
図１は、本発明の一実施形態に係る半導体集積回路装置の回路図であり、セラミック振動子あるいは水晶振動子を外部に接続して用いるＶＣＯ回路を表す。かかる回路は、従来技術として説明した図９の回路図における可変容量素子であるＰＮ接合キャパシタＤｉ１３２を新規構造のＭＯＳ型キャパシタ５０で置き換えた回路構成となっている。よって、図９と同一作用を有する部分には同一符号を付して重複する説明は省略する。
【００３４】
かかるＶＣＯ回路では、図９に示した従来ＶＣＯ回路の場合と同様に、周波数制御電圧は、Ｖｃ端子１３４より抵抗Ｒ₁１３３を介して、ＭＯＳ型キャパシタ５０に入力され、該ＭＯＳ型キャパシタ５０は、共振回路を構成する容量Ｃｄ１２８、調整用外付け容量抵抗Ｃｏ１１５、容量Ｃｇ１３１、及び直流遮断容量Ｃｐ１３０などと一体となって合成容量を形成し、発信周波数ｆ₀を決定している。本実施形態においては、かかる構成をとることにより、以下の機能・効果が得られる。
【００３５】
ここで、本実施形態に係る新規ＭＯＳ型キャパシタ５０の構造について説明する。図２は新規ＭＯＳ型キャパシタ５０の構造を表す模式的断面図である。
【００３６】
Ｐ^-型半導体基板５１には、ＭＯＳキャパシタを構成するポリシリコンゲート電極５３が絶縁膜５４を介して設けられている。また、Ｐ^-型半導体基板５１のゲート電極５３に対向する領域に近接してＮ⁺型不純物領域５２が形成されている。また、絶縁膜５４のＮ⁺型不純物領域５２に対向する領域にはコンタクトホール５４ａが形成され、Ｎ⁺型不純物領域５２に電圧を印加できるようになっている。なお、図２には、これらの他に、新規ＭＯＳ型キャパシタの動作を説明するため、ゲート電極５３の電圧により現れる空乏層領域５５及び半導体基板５１が強反転状態になったときに現れる表面電荷５６も図示してある。
【００３７】
ここで、ＭＯＳ型キャパシタの容量値Ｃは、絶縁膜５４の容量Ｃ₀と、空乏層５５の容量との直列合成容量である。従って、合成容量はゲート電極５３に印加される電圧と共に減少する。
【００３８】
このとき、Ｎ⁺型不純物領域５２を有さない従来のＭＯＳ型キャパシタ（図１０参照）では、強反転層が形成されると共に容量の低下が飽和してしまうという問題がある。
【００３９】
なお、ここでいう強反転状態とは、基板内部からの少数キャリア（Ｐ型基板の場合にはｅ：エレクトロン）のビルトアップにより、基板の表面電位がゲート電極５３に印加される電圧に依らず熱平衡状態の電位（約０．６Ｖ）に固定された状態と考えることができる。
【００４０】
一方、本実施形態のＭＯＳ型キャパシタでは、Ｎ⁺型不純物領域５２が上述したようにゲート電極５３に対向する領域に近接して設けてあり、このＮ⁺型不純物領域５２に、Ｐ^-基板５１とＮ⁺型不純物領域５２とからなるダイオードの逆方向電圧をバイアスすると、基板表面に集まってくる少数キャリアは、逆方向ににバイアスされたＮ⁺型不純物領域５２に吸収されてしまい、強反転状態になりにくくなる。即ち、逆方向にバイアスされたＮ⁺型不純物領域５２のおかげで、ゲート電極５３に印加する電圧の増加に対し空乏層の厚みは飽和することなく成長する。例えば、この逆方向電圧として、Ｎ⁺型不純物領域５２にＶdd（＝５Ｖ）がバイアスされている場合には、Ｐ^-基板５１に対して空乏層表面の電位が５.６Ｖになるまで、空乏層の厚みは成長を続ける。したがって、本発明にかかるＭＯＳ型キャパシタでは、容量値Ｃの可変幅を大きく取ることが可能となる。
【００４１】
この様子を図３に示す。横軸はゲート電極に印加された制御電圧、縦軸はゲート電極からみたＭＯＳキャパシタの微分容量Ｃ（微小振幅の交流信号に対する容量）と絶縁膜のみできまる容量Ｃｏの比（相対的容量）を示す。
【００４２】
曲線６１は、本発明の新規ＭＯＳ型キャパシタの容量変化を示し、曲線６２は、図１０に示した従来技術にかかるＭＯＳ型キャパシタの容量変化を示す。このグラフより、本発明のＭＯＳ型キャパシタでは、ゲート電圧に印加される電圧と共に相対容量が低下することが明らかである。
【００４３】
図４は本発明のＭＯＳ型キャパシタとＰＮ接合型キャパシタとのＣ−Ｖ特性を比較する模式的グラフである。横軸は印加電圧（Ｖ）、縦軸は単位面積あたりの容量を示している。
【００４４】
本発明のＭＯＳ型キャパシタのＣ−Ｖ特性は曲線７１となり、ＰＮ型キャパシタのＣ−Ｖ特性７２となる。このグラフより、同じ印加電圧範囲において、本発明のＭＯＳ型キャパシタのＣ−Ｖ特性は、ＰＮ型キャパシタのＣ−Ｖ特性と比べて、大きな容量変化率を示していることが明らかである。
【００４５】
図５（ａ）はＶＣＯ回路部におけるＣｇとＣｄなどからなる合成容量Ｃ_Lに対するＶＣＯの発振周波数変化を表す模式的グラフである。横軸は該合成容量Ｃ_L、縦軸はＶＣＯの発振周波数ｆ₀（ＭＨｚ）を表している。図５（ｂ）は、図８の従来のＶＣＯと図１の本発明にかかるＶＣＯとでの、可変容量素子に印加される電圧と発振周波数変化の関係（以下、周波数可変特性と称す。）を表すグラフである。横軸が印加電圧、縦軸が発振周波数である。
【００４６】
図示するようにＰＮ接合型キャパシタによる周波数可変特性８２では、周波数調整範囲が印加電圧０から４Ｖの範囲で約±８０ｐｐｍであるのに対し、本発明のＭＯＳ型キャパシタによる容量要素による周波数可変特性８１の場合、２倍以上の周波数可変幅をとることも可能となる。
【００４７】
ここで、一般に使用されるＶＣＯ回路においては、制御電圧は単極性であり、図１の場合について言えば、０Ｖ〜＋３Ｖあるいは＋４Ｖまでの電圧を使い、負の電圧は使用しない。従って、この正の電圧範囲で容量の可変幅を大きく取るには、制御電圧０Ｖの時の容量Ｃｉ６５を大きくすればよいことになる。この容量Ｃｉ６５を大きくするには、３つの手段がある。
【００４８】
第１の手段は、図３に示したフラットバンド電圧Ｖ_FB６６を０Ｖに近づけることであり、そのためには、例えば、ゲート電極５３を、Ｐ^-基板と仕事関数の同じ材料、あるいは同じ導電型のシリコン電極などで形成すればよい。このように構成することにより、フラットバンド電圧Ｖ_FB６６を０Ｖに近づけることができ、容量Ｃｉ６５を大きくすることができる。
【００４９】
第２の手段は、Ｐ^-基板５１の表面近傍をイオン注入などの手段により、濃いＰ型層を作り、ゲート電極５３が０Ｖ以下での空乏層の厚みを薄く抑えることである。すなわち、図６に示すように、ゲート電極５３に覆われるように、ゲート電極５３に対向する領域のみにＰ⁺型層５７を設けることにより、ゲート電極５３が０Ｖ以下での空乏層の厚みを薄く抑えることができ、容量Ｃｉ６５を大きくすることができる。
【００５０】
第３の手段は、第２の手段と組み合わせて使うのが効果的であるが、Ｐ^-基板５１の不純物濃度をできるだけ薄くする。これにより、ゲート電極５３に正の電圧がかかったときの空乏層を厚くなるようにすることができ、制御電圧が大きいときの容量値が減少するため、容量の変化幅を大きくすることができる。
【００５１】
次に、さらに容量特性を向上させた構造の一例を図７を参照して説明する。
【００５２】
ＭＯＳ型キャパシタの容量変化幅を大きくしたい場合、Ｐ^-型基板５１の不純物濃度は薄い方が望ましいことは述べたが、一方、Ｐ^-型基板５１の不純物濃度が薄い場合、Ｐ^-型基板５１と基板表面のゲート電極５３との間に、寄生抵抗が挿入され、この抵抗が大きいと発振器の動作に重大な悪影響を及ぼすことになる。この例は、この寄生抵抗を減少させるために、Ｐ^-型基板５１のゲート電極５３に対向する領域の周辺近傍にＰ型の高濃度領域であるＰ⁺領域５８を設けたものである。
【００５３】
かかるＰ⁺領域５８は上述した寄生抵抗を減少させる目的で形成されるので、図７（ａ）に例示したように、該Ｐ⁺領域５８はできるだけゲート電極５３に対向する領域の近くで、かつゲート電極５３に対向する領域との境界を長く取れるよう配置すれば、寄生容量を無視できる程度まで下げることができる。従って、この例では、ゲート電極５３の長手辺側の両側にＰ⁺領域５８を設け、Ｎ⁺型不純物領域５２を短手辺側に近接して設けている。なお、この構造は、前記第３の手段を講じたときに特に大きな効果を発揮する。
【００５４】
図７（ａ）、（ｂ）では、Ｐ⁺領域５８はゲート電極５３から少し離して形成しているが、図７（ｃ）に示すように自己整合的に形成してもよい。
【００５５】
以上説明した本発明にかかるＭＯＳ型キャパシタは、大きな容量可変幅を有するということに加えて、容量素子として以下のような優位性を持っている。ＰＮ接合型キャパシタは、ＰＮ接合にかかる電圧がマイナス側（ダイオードの順方向電圧側）に振れた場合、順方向電流が流れるため、抵抗成分をもつ低品質の容量となってしまういう問題がある。一方、本構成例のＭＯＳ型キャパシタではゲート電極と半導体基板が絶縁膜により隔てられているため、そういった問題もないことが判る。
【００５６】
最後に、本発明にかかるＭＯＳ型キャパシタを作る方法について述べる。図２に示されているようにＭＯＳ型キャパシタはＮＭＯＳトランジスタの構造に極めて類似している（ＮＭＯＳトランジスタのドレインあるいはソースの一方がない構造である）ことからわかるように、容量絶縁膜５４はＭＯＳトランジスタのゲート酸化膜を作る工程で形成でき、Ｎ⁺の不純物領域５２はＮＭＯＳトランジスタのソース・ドレインを作る工程で形成できる。ここで、ＭＯＳ型キャパシタにおけるＮ⁺型不純物領域５２は、該ゲート電極５３に対して近接しながらも最小限のオーバーラップ（オーバーラップ部分は不用な容量となる）に抑える構成とするのが望ましいが、同一半導体基板内に形成されるＮＭＯＳトランジスタを作る方法と同様に、ゲート電極５３に対して自己整合的にイオン注入方式で導入することでほぼ理想的な構造を作ることができる。
【００５７】
また、図７（ａ）及び（ｂ）に示したＰ⁺領域５８はＣＭＯＳ集積回路装置においては、ＰＭＯＳトランジスタのソース・ドレインを作る工程で同時に形成することが可能である。
【００５８】
さらに、ＭＯＳ型キャパシタの可変幅を大きくする手段として上述した、ＭＯＳ型キャパシタのフラットバンド電圧Ｖ_FBを０Ｖ近傍にすることも、同極ゲートＣＭＯＳ集積回路を作るプロセスであれば、容易に達成できる。同極ゲートＣＭＯＳプロセスでは、ＮＭＯＳトランジスタのゲート電極としてＰ⁺ポリシリコンを使うため、図２及び図７のゲート電極にそのＰ⁺ポリシリコンを使えば良い。このようにフラットバンド電圧Ｖ_FBを０Ｖ近傍としてＭＯＳ型キャパシタを作るに際しても特別の工程を必要としないようにすることも可能である。
【００５９】
しかし、同極ゲートＣＭＯＳプロセスは一般的ではないため、ＭＯＳ型キャパシタの可変幅を大きくするために、図６に示すように、Ｐ^-型基板表面近傍にＰ型の高濃度層（Ｐ⁺型層５７）を形成する場合について述べる。この高濃度層を作る一番簡便な方法は、通常のＮＭＯＳトランジスタを作る時に、その閾値調整のためＮＭＯＳトランジスタのチャンネル領域にＰ型不純物をイオン注入により導入しているので、その時同時にＭＯＳ型キャパシタの基板表面にもＰ型不純物のイオン注入をおこなえばよい。この方法で実用上問題のないレベルまでＭＯＳ型キャパシタの可変幅を大きくすることができる。
【００６０】
以上述べたように、本発明にかかるＭＯＳ型キャパシタは、十分に大きな容量可変幅のある構造を作る上でも、通常のＭＯＳ及びＣＭＯＳ集積回路の製造工程に特別の工程を何ら付加することなく形成可能できる。
【００６１】
以上、実施例を用いた説明においては、本発明のＭＯＳ型キャパシタをＰ^-基板上に形成した場合について説明したが、かかるＭＯＳ型キャパシタはＰウェル上に作製することも可能であり、また、Ｎ基板やＮウェル上に上記の実施例と逆の不純物領域を形成することで、電気的に逆の極性を有するＭＯＳ型キャパシタを作ることができることは言うまでもない。
【００６２】
【発明の効果】
以上、本発明の実施形態と共に詳細を述べてきたように、本発明によれば、周波数可変幅を大きく取れるＭＯＳ型キャパシタが実現でき、ＶＣＯ回路を構成する半導体集積回路装置に好適に用いることができる。また、かかる構成は、他の回路との集積化が容易で、小型化、低コストを可能とするものである。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るＶＣＯ回路部を表す回路図及び模式図である。
【図２】本発明の一実施形態のＶＣＸＯ回路部における新規のＭＯＳ型キャパシタを表す模式的断面図である。
【図３】本発明にかかる新規ＭＯＳ型キャパシタのＣ−Ｖ特性を説明する模式的グラフである。
【図４】従来のＶＣＯ回路及び本発明にかかるＶＣＯ回路の発振周波数と制御電圧の関係を比較した模式的グラフである。
【図５】本発明にかかるＶＣＯ回路部におけるＣｇとＣｄなどからなる合成容量Ｃ_Lに対する発振周波数の変化を表す模式的グラフ、及びＰＮ接合キャパシタを用いたＶＣＯと新規ＭＯＳ型キャパシタを用いたＶＣＯの各容量要素に印加される電圧とそれぞれの発振周波数の変化を比較したグラフである。
【図６】他の実施形態に係るＭＯＳ型キャパシタの構造を表す模式的断面図である。
【図７】他の実施形態に係るＭＯＳ型キャパシタの構造を表す模式的平面図と断面図である。
【図８】標準的なＡＴカット水晶の発振周波数の温度変化を表すグラフである。
【図９】従来技術のＶＣＯの代表的回路図である。
【図１０】従来技術に係るＭＯＳ型キャパシタの模式的断面図である。
【符号の説明】
５０新規構造のＭＯＳ型キャパシタ
５１Ｐ^-基板
５２Ｎ⁺型不純物領域
５３ゲート電極
１１０水晶振動子
１２１及び１２２水晶振動子接続用の端子
１２３ＣＭＯＳインバータ
１３４発振周波数の制御電圧印加端子

Claims

第１の電極となる第１導電型半導体基板上に容量絶縁膜を介して第２の電極となる導電体層を有し、前記第１導電型半導体基板の前記導電体層に対向する領域に近接した表面近傍に第２導電型不純物領域を有すると共に前記第１導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に第１導電型の高濃度層を有し、且つ前記第２導電型不純物領域に前記第１導電型半導体基板及び前記第２導電型不純物領域からなるダイオードの逆方向電圧となる直流電圧を印加した状態とし、前記導電体層に制御電圧を印加することにより、前記第１の電極となる前記第１導電型半導体基板及び前記第２の電極となる前記導電体層の間の容量要素としての容量値を変化させることを特徴とするＭＯＳ型キャパシタ。
請求項１において、前記第１導電型半導体基板の前記導電体層に対向する領域の周辺近傍に第１導電型の高濃度領域を有することを特徴とするＭＯＳ型キャパシタ。
請求項１又は２において、前記導電体層は、前記第１導電型半導体基板と仕事関数の同じ材料あるいは同じ導電型の半導体で形成されていることを特徴とするＭＯＳ型キャパシタ。
同一の半導体基板上に、発振用増幅器及び制御電圧により容量値を可変できる可変容量キャパシタを少なくともその構成要素とする電圧制御発振回路を搭載した半導体集積回路装置において、前記可変容量キャパシタは、第１の電極となる第１導電型半導体基板上に容量絶縁膜を介して第２の電極となる導電体層を有すると共に該導電体層に近接して前記第１導電型半導体基板表面近傍に第２導電型不純物領域を有すると共に前記第１導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に第１導電型の高濃度層を有し、且つ当該第２導電型不純物領域に前記第１導電型半導体基板及び前記第２導電型不純物領域からなるダイオードの逆方向電圧となる直流電圧を印加した状態とし、前記導電体層に制御電圧を印加することにより、前記第１の電極となる前記第１導電型半導体基板及び前記第２の電極となる前記導電体層の間の容量要素としての容量値を変化させる構造を有するＭＯＳ型キャパシタからなる容量要素を有することを特徴とする半導体集積回路装置。
請求項４において、前記ＭＯＳ型キャパシタは、前記第１導電型半導体基板の前記導電体層に対向する領域の周辺近傍に第１導電型の高濃度領域を有することを特徴とする半導体集積回路装置。
請求項４又は５において、前記ＭＯＳ型キャパシタの前記導電体層は、前記第１導電型半導体基板と仕事関数の同じ材料あるいは同じ導電型の半導体で形成されていることを特徴とする半導体集積回路装置。
請求項４〜６の何れかにおいて、前記ＭＯＳ型キャパシタは、ＭＯＳ集積回路あるいはＣＭＯＳ集積回路を作る工程で作られていることを特徴とする半導体集積回路装置。