JP3549479B2 - バラクタデバイスを備えた半導体集積回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に関し、特にディジタル回路におけるトランジスタの高速スイッチング技術に関するものである。
【０００２】
【従来の技術】
ディジタル半導体集積回路において、トランジスタは、ある信号に呼応してオン・オフするスイッチである。トランジスタの状態を遷移させるためには、当該トランジスタの寄生容量に蓄積された電荷を放出させたり、当該トランジスタへ電荷を供給したりする必要がある。このような電荷の移動には時間がかかる。特に電源ラインの寄生インダクタンスは、電源からトランジスタへの瞬時電荷供給の阻害要因となっている。そこで、寄生インダクタンスを下げるように集積回路チップ内にバイパスキャパシタを設けることが最近の動きである。
【０００３】
【発明が解決しようとする課題】
ところが、ＧＨｚ帯の信号を取り扱う応用分野では、バイパスキャパシタを設けてもトランジスタの電荷蓄積に間に合わない。すなわち、電源系の電荷供給能力がチップ全体の周波数特性を律則している。具体的には、瞬時の電流増大に起因して電源電圧の低下やグランドレベルの上昇が起こり、瞬時電流が制限されるのである。
【０００４】
本発明の目的は、トランジスタの状態遷移に必要な電荷を強制的にポンプアップ、ポンプダウンする回路を設けることにより、当該トランジスタの高速スイッチングを実現することにある。
【０００５】
【課題を解決するための手段】
上記目的を達成するために、本発明では能動的な可変容量素子を活用する。これにより、電荷の積極的なポンプアップ、ポンプダウンはもちろん、トランジスタ蓄積電荷の再利用をも実現することができる。
【０００６】
具体的に説明すると、本発明に係る半導体集積回路は、ある信号に呼応してオン・オフするように相補構成されたスイッチングデバイス（ＭＯＳトランジスタ又はバイポーラトランジスタ）と、前記信号の電圧レベルに応じた可変の容量を有し、かつ前記信号の遷移時に前記スイッチングデバイスとの間で電荷の授受を行うことにより前記スイッチングデバイスの高速状態遷移を助けるように相補構成されたバラクタデバイス（ＭＯＳバラクタ又はｐｎ接合型バラクタ）とを備えた構成を採用したものである。
【０００７】
しかも、高能率の電荷授受を達成するために、同一導電型領域内でバラクタデバイスをスイッチングデバイスと隣接する位置に形成する。バラクタデバイスの容量変化幅は、スイッチングデバイスの容量変化幅の１〜２倍であることが好ましい。スイッチングデバイスに対するバラクタデバイスの配設を、半導体集積回路中の高速信号系あるいは入出力回路に限定してもよい。
【０００８】
【発明の実施の形態】
以下、高速信号系のラインドライバへの本発明の適用例について、図面を参照しながら説明する。
【０００９】
図１は、本発明に係る半導体集積回路の第１の基本構成例を示している。図１において、ｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）１１とｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）１２とは、信号Ｄｉｎを入力とし、信号Ｄｏｕｔを出力とするＣＭＯＳ構成のラインドライバ１０を構成している。ｐＭＯＳトランジスタ１１のソースと電源Ｖｄｄとの間にはｐチャネル型ＭＯＳバラクタ（ｐＭＯＳバラクタ）１３が、ｎＭＯＳトランジスタ１２のソースとグランドＶｓｓとの間にはｎチャネル型ＭＯＳバラクタ（ｎＭＯＳバラクタ）１４がそれぞれ介在している。両ＭＯＳバラクタ１３，１４は、各々ｐＭＯＳトランジスタ１１及びｎＭＯＳトランジスタ１２と全く同じ寸法構造ないしは２倍のチャネル面積を有する。両ＭＯＳバラクタ１３，１４の各々のゲートには、Ｄｉｎの反転信号であるＸＤｉｎが与えられる。
【００１０】
図２は、図１の半導体集積回路の断面構造を示している。図２において、２０はｐ型半導体基板（ｐ基板）、２１はｎウェルである。ｐＭＯＳトランジスタ１１とｐＭＯＳバラクタ１３とは、ｎウェル２１の領域において互いに隣接する位置に形成される。一方、ｎＭＯＳトランジスタ１２とｎＭＯＳバラクタ１４とは、ｐ基板２０の領域において互いに隣接する位置に形成される。詳細に説明すると、ｐＭＯＳトランジスタ１１は、Ｖｄｄに接続されたソース３１と、Ｄｏｕｔに接続されたドレイン３２と、Ｄｉｎに接続されたゲート３３と、ｎウェル２１の電位をＶｄｄに固定するためのベース３４とを有する。ｐＭＯＳバラクタ１３は、Ｖｄｄに接続されたソース３５と、同じくＶｄｄに接続されたドレイン３６と、ＸＤｉｎに接続されたゲート３７とを有する。ｎＭＯＳトランジスタ１２は、Ｖｓｓに接続されたソース４１と、Ｄｏｕｔに接続されたドレイン４２と、Ｄｉｎに接続されたゲート４３と、ｐ基板２０の電位をＶｓｓに固定するためのベース４４とを有する。ｎＭＯＳバラクタ１４は、Ｖｓｓに接続されたソース４５と、同じくＶｓｓに接続されたドレイン４６と、ＸＤｉｎに接続されたゲート４７とを有する。
【００１１】
図３（ａ）及び（ｂ）は、図１中のデバイス１１〜１４の各々の容量対電圧特性を示している。ここでは、図３（ａ）を参照して、ｐＭＯＳトランジスタ１１の容量対電圧特性を詳細に説明する。
【００１２】
ｐＭＯＳトランジスタ１１の容量Ｃは、そのゲート・ソース間電圧Ｖｇｓに応じて変化する。この変化は、強反転層範囲、中間反転層範囲、弱反転層範囲、空乏層範囲及び蓄積層範囲に分けて考えることができる。まず、ｐＭＯＳトランジスタ１１のゲートにマイナス電位がかかると、ゲート絶縁膜直下のチャネルは反転する。ゲート電位と反転層電位との間に電荷が対峙して容量Ｃｏｘが形成される（この場合の反転層の電荷はホールである）。反転層の下には空乏層があり、ここでも電荷が対峙しているため、容量Ｃｉが存在する。また、反転層によるウェル構造の電位分布で容量Ｃｂも発生する。これらの容量Ｃｏｘ、Ｃｉ及びＣｂの合計をｐＭＯＳトランジスタ１１の容量Ｃとする。ただし、Ｃｏｘが支配的である。ゲート電位の上昇とともにこの状態は弱められ、電荷がどんどん離散していく。つまり、容量Ｃが減少する。反転層がなくなり、空乏層のみとなった時点で電荷量が最も少なくなる。更にゲート電位を上昇させると、蓄積電荷（この場合、ゲート絶縁膜直下の層では電子）が貯まる。当然、ホールが貯まっていた時と同じ蓄積電荷量となり、容量Ｃは増えてＣｏｘに戻る。このＣｏｘの値は、
Ｃｏｘ＝εｏｘ・Ｓ／ｔｏｘ
である。ここでεｏｘはゲート絶縁膜の誘電率、Ｓはチャネル面積、ｔｏｘはゲート絶縁膜の厚みである。容量Ｃの最小値をＣｍｉｎとすると、ゲート電圧の反転（Ｖｓｗｉｎｇ）で、Ｑｔｒａｎ＝２Ｖｓｗｉｎｇ（Ｃｏｘ−Ｃｍｉｎ）の電荷量を電源から注入しなければならない。電荷の反転をさせるため、２倍という係数がついている。これはｐＭＯＳトランジスタ１１の出力電荷とは関係のない、自身を動作させるためのエネルギといえる。
【００１３】
今、Ｖｓｗｉｎｇ＝０．５Ｖ、Ｃｏｘ＝５ｆＦ、Ｃｍｉｎ＝２．５ｆＦとし、ゲートに入力される信号Ｄｉｎの遷移時間（立ち上がり時間又は立ち下がり時間）を２５ｐｓとすると、Ｑｔｒａｎ＝１．２５ｆＣとなり、Ｉｔｒａｎ＝５０μＡが２５ｐｓの間流れ、これがｐＭＯＳトランジスタ１１の駆動のために余分に必要となる。信号遷移のたびにこのエネルギを瞬時に吸収・放出しなければならない。ｎＭＯＳトランジスタ１２についても同様である。
【００１４】
さて、図３（ａ）によれば、ｐＭＯＳトランジスタ１１は、ゲート電位がマイナスの方向へ遷移する過程（Ｄｉｎの立ち下がり過程）でゲート直下にある蓄積電子を放出する結果、空乏層が形成される。この時のｐＭＯＳトランジスタ１１ではまだチャネルが形成されていないため、チャネル領域の蓄積電荷（電子）は図２に示すとおりｎウェル２１に拡散していく。これはｎウェル２１の電位をＶｄｄよりも下げる働きをする。Ｄｉｎの反転信号であるＸＤｉｎをゲートに受け取るｐＭＯＳバラクタ１３は、図２のように同じｎウェル２１内にまさにホールを放出し、会合で電子を吸収することができる。その後、ｐＭＯＳトランジスタ１１に反転層ができ、どんどん容量Ｃが大きくなってホールが必要な時、ｐＭＯＳバラクタ１３のゲートに入力されているＸＤｉｎはプラスの方向へ遷移している時で電子を吸収している。同じｎウェル２１内での電子ホールペアの発生で、この電位分布の変化を吸収することができる。つまり、ｎウェル２１内の電位バランスだけで蓄積電荷の操作ができ、高速対応の特性を持つだけでなく、従来消費されていた蓄積電荷の再利用という効果も生むことになる。ただし、ｐＭＯＳトランジスタ１１の容量Ｃの最低値の位置が図３（ａ）のとおりマイナス側に偏っているため、電荷の放出と吸収のタイミングが多少ずれることになるが、信号遷移時間のごく一部での出来事であり、問題は生じない。なお、Ｄｉｎの立ち上がり過程は全くこの逆であり、説明を省略する。
【００１５】
ｎＭＯＳトランジスタ１２とｎＭＯＳバラクタ１４との間で上記と同様な動作がｐ基板２０の中で起こることは、図２及び図３（ｂ）に示されている。
【００１６】
以上のとおり、図１の構成によれば、Ｄｉｎに呼応してオン・オフするｐＭＯＳトランジスタ１１に対してｐＭＯＳバラクタ１３を配設することにより、ｐＭＯＳバラクタ１３は、Ｄｉｎの遷移時にｐＭＯＳトランジスタ１１との間で電荷の授受を行うことによりｐＭＯＳトランジスタ１１の高速状態遷移を助ける働きをする。同様に、Ｄｉｎに呼応してオン・オフするｎＭＯＳトランジスタ１２に対してｎＭＯＳバラクタ１４を配設することにより、ｎＭＯＳバラクタ１４は、Ｄｉｎの遷移時にｎＭＯＳトランジスタ１２との間で電荷の授受を行うことによりｎＭＯＳトランジスタ１２の高速状態遷移を助ける働きをする。
【００１７】
図４は、本発明に係る半導体集積回路の第２の基本構成例を示している。図４において、ｐＭＯＳトランジスタ１１とｎＭＯＳトランジスタ１２とは、信号Ｄｉｎを入力とし、信号Ｄｏｕｔを出力とするＣＭＯＳ構成のラインドライバ１０を構成している。ｐＭＯＳトランジスタ１１のソースと電源Ｖｄｄとの間にはｎＭＯＳバラクタ１４が、ｎＭＯＳトランジスタ１２のソースとグランドＶｓｓとの間にはｐＭＯＳバラクタ１３がそれぞれ介在している。両ＭＯＳバラクタ１３，１４の各々のゲートには、Ｄｉｎの反転信号であるＸＤｉｎが与えられる。
【００１８】
図５は、図４の半導体集積回路の断面構造を示している。図５において、２０はｐ基板、２１及び２２はｎウェルである。ｐＭＯＳトランジスタ１１とｎＭＯＳバラクタ１４とが互いに隣接する位置に、ｎＭＯＳトランジスタ１２とｐＭＯＳバラクタ１３とが互いに隣接する位置にそれぞれ形成される。
【００１９】
図６（ａ）及び（ｂ）は、図４中のデバイス１１〜１４の各々の容量対電圧特性を示している。
【００２０】
図６（ａ）によれば、ｐＭＯＳトランジスタ１１は、ゲート電位がマイナスの方向へ遷移する過程（Ｄｉｎの立ち下がり過程）で、図５に示すとおり蓄積電子をｎウェル２１に放出する。この電子は、ベース３４のコンタクト電極を通じてｎＭＯＳバラクタ１４に供給される。ｎＭＯＳバラクタ１４は、ＸＤｉｎに応答して全く同じタイミングでｐ基板２０にホールを放出している。それぞれが近傍にあるため、この電位はｎＭＯＳバラクタ１４のソース４５とｐ基板２０との接合部で相殺される。ｐＭＯＳトランジスタ１１のゲート電位が降下し、反転層ができ、ホールが必要になる時、ｎＭＯＳバラクタ１４はホールを放出している時であり、それぞれが同様の経路を通じて流出、流入する。いわゆるポンプアップという状態となり、ホールがｐＭＯＳトランジスタ１１のチャネル領域に注入される。ｎＭＯＳトランジスタ１２とｐＭＯＳバラクタ１３との間で上記と同様な動作が起こることは、図５及び図６（ｂ）に示されている。
【００２１】
以上のとおり、図４の構成によれば、Ｄｉｎに呼応してオン・オフするｐＭＯＳトランジスタ１１に対してｎＭＯＳバラクタ１４を配設することにより、ｎＭＯＳバラクタ１４は、Ｄｉｎの遷移時にｐＭＯＳトランジスタ１１との間で電荷の授受を行うことによりｐＭＯＳトランジスタ１１の高速状態遷移を助ける働きをする。同様に、Ｄｉｎに呼応してオン・オフするｎＭＯＳトランジスタ１２に対してｐＭＯＳバラクタ１３を配設することにより、ｐＭＯＳバラクタ１３は、Ｄｉｎの遷移時にｎＭＯＳトランジスタ１２との間で電荷の授受を行うことによりｎＭＯＳトランジスタ１２の高速状態遷移を助ける働きをする。
【００２２】
なお、上記の各例はエンハンスメント型のＭＯＳバラクタ１３，１４を採用したものであったが、ＭＯＳトランジスタとＭＯＳバラクタとの組み合わせは、反転信号ＸＤｉｎを採用する限りにおいていろいろな構成が取れる。例えば、ｐＭＯＳトランジスタ１１に対してディプレッション型のｎＭＯＳバラクタ１４を、ｎＭＯＳトランジスタ１２に対してディプレッション型のｐＭＯＳバラクタ１３をそれぞれ配設することもできる。ｎチャネル型デバイスの高速性を利用して、ｐＭＯＳトランジスタ１１に対してディプレッション型のｎＭＯＳバラクタ、ｎＭＯＳトランジスタ１２に対してエンハンスメント型のｎＭＯＳバラクタという組み合わせでもよい。
【００２３】
図６（ｃ）は、ｎＭＯＳトランジスタ１２に対してディプレッション型のｐＭＯＳバラクタ１３を配設した例を示している。図６（ｃ）によれば、ディプレッション型ｐＭＯＳバラクタ１３の採用によりポンプアップ、ポンプダウンのタイミングを自由に制御することができるが、チャネル形成電荷は蓄積電荷という考え方（それ自身が中性）でないため、図６（ｃ）のようにこの部分の容量が小さく、ｎＭＯＳトランジスタ１２のゲート下における蓄積電荷のｐ基板２０への拡散による電位変化の補償が取れないことになる。しかしながら、反転層形成電荷の方が大きい場合が多く、この構造でも反転層の電荷のポンプアップ、ポンプダウンをタイミング良くできる。また、ｐＭＯＳバラクタ１３の容量を少し大きくしておけば、全体の変位電荷量をカバーすることができる。
【００２４】
図７は、本発明に係る半導体集積回路の第３の基本構成例を示している。図７において、ｐＭＯＳトランジスタ１１とｎＭＯＳトランジスタ１２とは、信号Ｄｉｎを入力とし、信号Ｄｏｕｔを出力とするＣＭＯＳ構成のラインドライバ１０を構成している。ｐＭＯＳトランジスタ１１のソースとＤｉｎとの間には第１のｐｎ接合型バラクタ１５が、ｎＭＯＳトランジスタ１２のソースとＤｉｎとの間には第２のｐｎ接合型バラクタ１６がそれぞれ介在している。両ｐｎ接合型バラクタ１５，１６の容量変化幅は、ｐＭＯＳトランジスタ１１及びｎＭＯＳトランジスタ１２の各々の容量変化幅の１〜２倍に設定されている。
【００２５】
図８は、図７の半導体集積回路の断面構造を示している。ｐＭＯＳトランジスタ１１と第１のｐｎ接合型バラクタ１５とは、ｎウェル２１の領域において互いに隣接する位置に形成される。一方、ｎＭＯＳトランジスタ１２と第２のｐｎ接合型バラクタ１６とは、ｐ基板２０の領域において互いに隣接する位置に形成される。詳細に説明すると、第１のｐｎ接合型バラクタ１５は、Ｄｉｎに接続されたｐ型領域５１と、ｎウェル２１の一部からなるｎ領域と、Ｖｄｄに接続されたｐ型領域５２とで構成されている。第２のｐｎ接合型バラクタ１６は、Ｄｉｎに接続されたｎ型領域６１と、ｐ基板２０の一部からなるｐ領域と、Ｖｓｓに接続されたｎ型領域６２とで構成されている。
【００２６】
図９は、図７中の各バラクタダイオードの電流対電圧特性及び容量対電圧特性を示している。周知のように、ｐｎ接合はその空乏層の電圧Ｖによる深さの変化で接合容量Ｃが図９のように変化する。図７の構成は、これを積極的に利用したものであって、反転信号ＸＤｉｎは不要である。
【００２７】
図８によれば、ｐＭＯＳトランジスタ１１は、Ｄｉｎの立ち下がり過程で電子を放出する。第１のｐｎ接合型バラクタ１５において同じＤｉｎが入力されているｐ型領域５１は空乏層の広がる方向となり、捕捉していたホールを放出する。ｎウェル２１内でこれらの電荷が相殺される結果、ｐＭＯＳトランジスタ１１の遷移を助ける。一方、ｎＭＯＳトランジスタ１２が電子を放出している時、第２のｐｎ接合型バラクタ１６においてＤｉｎが入力されているｎ型領域６１は空乏層が浅くなる時（容量が増える時）であり、放出された電子を捕捉する。なお、Ｄｉｎの立ち上がり過程は全くこの逆であり、説明を省略する。
【００２８】
以上のとおり、図７の構成によれば、Ｄｉｎに呼応してオン・オフするｐＭＯＳトランジスタ１１に対してｐｎ接合型バラクタ１５を配設することにより、ｐｎ接合型バラクタ１５は、Ｄｉｎの遷移時にｐＭＯＳトランジスタ１１との間で電荷の授受を行うことによりｐＭＯＳトランジスタ１１の高速状態遷移を助ける働きをする。同様に、Ｄｉｎに呼応してオン・オフするｎＭＯＳトランジスタ１２に対してｐｎ接合型バラクタ１６を配設することにより、ｐｎ接合型バラクタ１６は、Ｄｉｎの遷移時にｎＭＯＳトランジスタ１２との間で電荷の授受を行うことによりｎＭＯＳトランジスタ１２の高速状態遷移を助ける働きをする。
【００２９】
図１０は、本発明に係る半導体集積回路の第４の基本構成例を示している。図１０において、ｎｐｎトランジスタ１７とｐｎｐトランジスタ１８とは、信号Ｄｉｎを入力とし、信号Ｄｏｕｔを出力とする相補構成のラインドライバ１０を構成している。ｎｐｎトランジスタ１７のコレクタとＤｉｎとの間には第１のｐｎ接合型バラクタ１５が、ｐｎｐトランジスタ１８のコレクタとＤｉｎとの間には第２のｐｎ接合型バラクタ１６がそれぞれ介在している。両ｐｎ接合型バラクタ１５，１６の容量変化幅は、両バイポーラトランジスタ１７，１８の各々の接合容量変化幅の１〜２倍に設定されている。
【００３０】
図１１は、図１０の半導体集積回路の断面構造を示している。ｎｐｎトランジスタ１７と第１のｐｎ接合型バラクタ１５とは、ｎウェル２１の領域において互いに隣接する位置に形成される。一方、ｐｎｐトランジスタ１８と第２のｐｎ接合型バラクタ１６とは、ｐ基板２０の領域において互いに隣接する位置に形成される。詳細に説明すると、ｎｐｎトランジスタ１７は、Ｖｄｄに接続されたコレクタ７１と、Ｄｉｎに接続されたベース７２と、Ｄｏｕｔに接続されたエミッタ７３とを有する。ｐｎｐトランジスタ１８は、Ｖｓｓに接続されたコレクタ８１と、Ｄｉｎに接続されたベース８２と、Ｄｏｕｔに接続されたエミッタ８３とを有する。
【００３１】
第１及び第２のｐｎ接合型バラクタ１５，１６は、両バイポーラトランジスタ１７，１８の一番大きな容量を持つベース・コレクタ間の蓄積電荷に対応するバラクタとして機能する。つまり、図１０の構成によれば、Ｄｉｎに呼応してオン・オフするｎｐｎトランジスタ１７に対してｐｎ接合型バラクタ１５を配設することにより、ｐｎ接合型バラクタ１５は、Ｄｉｎの遷移時にｎｐｎトランジスタ１７との間で電荷の授受を行うことによりｎｐｎトランジスタ１７の高速状態遷移を助ける働きをする。同様に、Ｄｉｎに呼応してオン・オフするｐｎｐトランジスタ１８に対してｐｎ接合型バラクタ１６を配設することにより、ｐｎ接合型バラクタ１６は、Ｄｉｎの遷移時にｐｎｐトランジスタ１８との間で電荷の授受を行うことによりｐｎｐトランジスタ１８の高速状態遷移を助ける働きをする。
【００３２】
図１２は、上記本発明に係る半導体集積回路の電源及びドライバビリティの説明図である。図１２によれば、図１、図４、図７又は図１０のラインドライバ１０が信号ライン９０を駆動する。９１はレシーバ負荷を、９２は信号ライン９０と全ての隣接配線との間の電磁結合による損失を表している。ドライバ１０の電源Ｖｄｄ及びグランドＶｓｓは、電源ライン９３に接続されている。９４は元電源を、９５は電源ライン９３と全ての隣接配線との間の電磁結合による損失を表している。電源電流が直流的であれば、電源ライン９３の電磁結合はなくなり、損失はなくなる。信号ライン９０も同様である。ドライバ１０は、レシーバ負荷９１を許容時間内で駆動できるエネルギ（電荷量）を送信できればよい。
【００３３】
このような損失を有するライン９０，９３は途中で漏洩のある水道のパイプに見立てることができる。ドライバ１０はそのバルブであると考えられる。ドライバ・レシーバ間のパイプの太さに比べてバルブ直前のパイプの太さ（元電源９４の直近のパイプより漏洩で細くなっている。）が太ければ、全く問題がなく、水を必要量だけドライバ１０より供給できる。この関係を保つ以上、バイパスコンデンサは不要である。
【００３４】
しかし、トランジスタ蓄積電荷に起因した容量成分の反転には瞬時電流が必要であり、損失を有する電源ライン９３では遠い元電源９４からエネルギを瞬時にドライバ１０へ供給できないため、従来はバイパスコンデンサを電源ライン９３のできるだけドライバ１０に近いところに挿入していることは前述のとおりである。ところが、本発明のバラクタによる補償を採用すれば、電源ライン９３のパイプの太さ、すなわち電源ライン９３の特性インピーダンスが、信号ライン９０の特性インピーダンスより小さければ問題がない。ただし、不幸なことに損失容量がトランジスタの蓄積電荷と同じ作用をすることがあるので、やはり電源ライン９３のあちこちにバイパスコンデンサを挿入して、電源パイプの補強をしなければならない。
【００３５】
論理回路やメモリ回路は高速処理のため、リンギング防止回路（抵抗挿入など）、プルアップ・プルダウン回路、プッシュプル回路、スリューレート制御回路、ＰＬＬ回路などいろいろな回路が付属しているが、本発明のバラクタを挿入することで、上記付加的な回路はほぼ全廃できる効果を持つものであり、バラクタの挿入によるチップ面積の増大を相殺することが可能である。
【００３６】
上記各断面構造図から見てわかるように、プロセスステップの増加はほとんどないという利点もある。また、相補的でない構成の半導体集積回路でも、トランジスタ、ダイオード、接合型容量、チャネル型抵抗、チャネル型容量が存在する限りにおいて本発明が有効であることは言うまでもない。更に言うならば、シリコントランジスタ以外の化合物トランジスタでも本発明が有効であることは、本発明の原理から類推できることである。
【００３７】
【発明の効果】
以上説明してきたとおり、本発明によれば、信号遷移時にスイッチングデバイスとの間で電荷の授受を行うことにより当該スイッチングデバイスの高速状態遷移を助けるバラクタデバイスを採用することで、１００ＧＨｚ帯の信号をも取り扱える半導体集積回路を実現することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路の第１の基本構成例を示す回路図である。
【図２】図１の半導体集積回路の断面構造図である。
【図３】（ａ）及び（ｂ）は図１中の各デバイスの容量対電圧特性を示す図である。
【図４】本発明に係る半導体集積回路の第２の基本構成例を示す回路図である。
【図５】図４の半導体集積回路の断面構造図である。
【図６】（ａ）及び（ｂ）は図４中の各デバイスの容量対電圧特性を、（ｃ）は図４中のｐチャネル型ＭＯＳバラクタの他の容量対電圧特性をそれぞれ示す図である。
【図７】本発明に係る半導体集積回路の第３の基本構成例を示す回路図である。
【図８】図７の半導体集積回路の断面構造図である。
【図９】図７中の各バラクタダイオードの電流対電圧特性及び容量対電圧特性を示す図である。
【図１０】本発明に係る半導体集積回路の第４の基本構成例を示す回路図である。
【図１１】図１０の半導体集積回路の断面構造図である。
【図１２】本発明に係る半導体集積回路の電源及びドライバビリティの説明図である。
【符号の説明】
１０ ラインドライバ
１１ ｐチャネル型ＭＯＳトランジスタ
１２ ｎチャネル型ＭＯＳトランジスタ
１３ ｐチャネル型ＭＯＳバラクタ
１４ ｎチャネル型ＭＯＳバラクタ
１５，１６ ｐｎ接合型バラクタ
１７ ｎｐｎトランジスタ
１８ ｐｎｐトランジスタ
２０ ｐ型半導体基板
２１，２２ ｎウェル
９０ 信号ライン
９３ 電源ライン

Claims (3)

1. 電源に接続されたソースと、入力信号を受け取るゲートと、出力に接続されたドレインとを有するｐチャネル型ＭＯＳトランジスタと、
   グランドに接続されたソースと、前記入力信号を受け取るゲートと、前記出力に接続されたドレインとを有するｎチャネル型ＭＯＳトランジスタと、
   前記ｐチャネル型ＭＯＳトランジスタのソースに接続されたドレイン及びソースと、前記入力信号の反転信号を受け取るゲートとを有するｐチャネル型ＭＯＳバラクタと、
   前記ｎチャネル型ＭＯＳトランジスタのソースに接続されたドレイン及びソースと、前記反転信号を受け取るゲートとを有するｎチャネル型ＭＯＳバラクタとを備え、
   前記ｐチャネル型ＭＯＳバラクタは１つのｎ型領域内で前記ｐチャネル型ＭＯＳトランジスタと隣接する位置に、前記ｎチャネル型ＭＯＳバラクタは１つのｐ型領域内で前記ｎチャネル型ＭＯＳトランジスタと隣接する位置にそれぞれ形成されたことを特徴とする半導体集積回路。
2. 電源に接続されたソースと、入力信号を受け取るゲートと、出力に接続されたドレインとを有するｐチャネル型ＭＯＳトランジスタと、
   グランドに接続されたソースと、前記入力信号を受け取るゲートと、前記出力に接続されたドレインとを有するｎチャネル型ＭＯＳトランジスタと、
   前記ｐチャネル型ＭＯＳトランジスタのソースとゲートとの間に介在した第１のｐｎ接合型バラクタと、
   前記ｎチャネル型ＭＯＳトランジスタのソースとゲートとの間に介在した第２のｐｎ接合型バラクタとを備え、
   前記第１のｐｎ接合型バラクタはｐｎｐ型であり、かつ前記第２のｐｎ接合型バラクタはｎｐｎ型であり、
   前記第１のｐｎ接合型バラクタは１つのｎ型領域内で前記ｐチャネル型ＭＯＳトランジスタと隣接する位置に、前記第２のｐｎ接合型バラクタは１つのｐ型領域内で前記ｎチャネル型ＭＯＳトランジスタと隣接する位置にそれぞれ形成されたことを特徴とする半導体集積回路。
3. 電源に接続されたコレクタと、入力信号を受け取るベースと、出力に接続されたエミッタとを有する第１のバイポーラトランジスタと、
   前記第１のバイポーラトランジスタに対して相補型であり、かつグランドに接続されたコレクタと、前記入力信号を受け取るベースと、前記出力に接続されたエミッタとを有する第２のバイポーラトランジスタと、
   前記第１のバイポーラトランジスタのコレクタとベースとの間に介在した第１のｐｎ接合型バラクタと、
   前記第２のバイポーラトランジスタのコレクタとベースとの間に介在した第２のｐｎ接合型バラクタとを備え、
   前記第１のｐｎ接合型バラクタはｐｎｐ型であり、かつ前記第２のｐｎ接合型バラクタはｎｐｎ型であり、
   前記第１のｐｎ接合型バラクタは１つのｎ型領域内で前記第１のバイポーラトランジスタと隣接する位置に、前記第２のｐｎ接合型バラクタは１つのｐ型領域内で前記第２のバイポーラトランジスタと隣接する位置にそれぞれ形成されたことを特徴とする半導体集積回路。

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