[go: up one dir, main page]

KR100396103B1 - 반도체 기억 장치 및 그 제조 방법 - Google Patents

반도체 기억 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR100396103B1
KR100396103B1 KR10-2001-0047880A KR20010047880A KR100396103B1 KR 100396103 B1 KR100396103 B1 KR 100396103B1 KR 20010047880 A KR20010047880 A KR 20010047880A KR 100396103 B1 KR100396103 B1 KR 100396103B1
Authority
KR
South Korea
Prior art keywords
gate
layer
insulating layer
mos transistor
conductive layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR10-2001-0047880A
Other languages
English (en)
Other versions
KR20020045499A (ko
Inventor
오바야시시게키
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20020045499A publication Critical patent/KR20020045499A/ko
Application granted granted Critical
Publication of KR100396103B1 publication Critical patent/KR100396103B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명에 따른 SRAM의 메모리 셀은 제 1 및 제 2 액세스 MOS 트랜지스터(Q5, Q6)와, 제 1 및 제 2 드라이버 MOS 트랜지스터(Q1, Q2)와, 제 1 및 제 2 로드 MOS 트랜지스터(Q3, Q4)를 포함한다. 제 1 및 제 2 드라이버 MOS 트랜지스터(Q1, Q2)의 게이트와 제 1 및 제 2 로드 MOS 트랜지스터(Q3, Q4)의 게이트를 각각 형성하는 제 1 및 제 2 게이트(3, 4)상에 절연층을 형성한다. 이 절연층상에 제 1 및 제 2 게이트(3, 4)와의 사이에 용량을 형성하기 위한 제 1 및 제 2 도전층(5, 6)을 형성한다. 그리고, 제 1 게이트(3)와 제 2 도전층(6)을 접속하는 제 1 국소 배선(7)과, 제 2 게이트(4)와 제 1 도전층(5)을 접속하는 제 2 국소 배선(8)을 형성한다.

Description

반도체 기억 장치 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND FABRICATION PROCESS THEREFOR}
본 발명은 6개의 MOS(Metal 0xide Semiconductor) 트랜지스터를 포함하는 메모리 셀(이하, 「풀(full) CMOS 셀」이라고 칭함)을 구비한 SRAM(Static Random Access Memory) 및 그 제조 방법에 관한 것으로서, 보다 특정적으로는 소프트 에러 내성을 향상시킬 수 있는 SRAM의 메모리 셀의 구조 및 그 제조 방법에 관한 것이다.
SRAM의 저전압화에 따라, 3V계까지는 고저항 부하형, TFT 부하형의 4개의 MOS 트랜지스터와 2개의 부하를 갖는 메모리 셀을 구비한 SRAM이 주류였다.
그러나, 최근 2.5V, 1.8V, 1.5V의 전압으로 저전압화가 진행함에 따라서, 종래 주류였던 고저항 부하형이나 TFT 부하형의 SRAM은 동작 특성이 불량하기 때문에 쇠퇴하고, 6개의 MOS 트랜지스터를 포함하는 풀 CMOS 셀을 구비한 SRAM이 주류로 되고 있다.
여기서, 풀 CMOS 셀이라는 것은 일반적으로 2개의 벌크 액세스 nMOS 트랜지스터, 2개의 벌크 드라이버 nMOS 트랜지스터 및 2개의 벌크 로드 pM0S 트랜지스터로 형성되는 메모리 셀을 말한다.
풀 CMOS 셀은 벌크 pMOS 트랜지스터에서 H(High)측의 기억 노드를 충전시킬 수 있으므로, 기억 노드의 충전 능력이 낮은 고저항 부하형이나 TFT 부하형의 SRAM보다 소프트 에러 내성이 우수하다. 또한, 소프트 에러라는 것은 패키지에 포함되는 U나 Th로부터 방출되는 α선이 실리콘 기판내를 통과하는 것에 의해 발생하는 전자-정공 쌍에 의한 노이즈에 의해 정보 파괴가 발생하여 메모리가 오동작하는 현상을 말한다.
디자인 룰(design rules)의 미세화에 따라, SRAM 메모리 셀의 셀 사이즈는 해마다 작아지고, 상술한 바와 같이 SRAM의 저전압화도 진행되고 있다. 이것에 따라, SRAM의 메모리 셀의 기억 노드의 축적 전하(전압×용량)는 감소하여, 풀 CM0S 셀에서도 소프트 에러가 문제로 되었다.
이 때문에, 풀 CMOS 셀에서도 0.18㎛ 룰 이후의 미세한 디자인 룰을 이용하는 저전압 동작의 SRAM에서는, 소프트 에러 대책을 실시하는 것이 필요하게 되었다.
풀 CM0S 셀에서 소프트 에러 대책을 위해 용량을 부가한 예가 미국 특허 제 5,541,427 호에 기재되어 있다. 미국 특허 제 5,541,427 호에서는 기억 노드 사이를 접속하는 배선상에 용량을 형성하고 있다.
상기한 용량을 형성하기 위해서, 미국 특허 제 5,541,427 호에서는 기억 노드 사이를 접속하는 배선상에 절연층 및 텅스텐 등의 금속층을 형성하고 있다. 이 절연층 및 금속층은 각각 별도의 마스크를 이용하여 패터닝된다. 그 때문에, 금속층 및 절연층의 형성시의 마스크 어긋남에 의해 용량이 저감하여, 원하는 용량을 확보할 수 없는 경우가 있다.
본 발명은 상기 과제를 해결하기 위해서 이루어진 것이다. 본 발명의 목적은 반도체 기억 장치의 기억 노드에 부가하는 용량의 편차를 저감하는 것이다.
도 1은 본 발명의 반도체 기억 장치의 메모리 셀에 있어서의 게이트 배선의 레이아웃을 도시한 평면도,
도 2는 본 발명의 반도체 기억 장치의 메모리 셀에 있어서의 상층 금속 배선의 레이아웃을 도시한 평면도,
도 3은 본 발명의 반도체 기억 장치의 메모리 셀의 등가 회로도,
도 4는 도 1에 있어서의 100-100선에 따른 단면도,
도 5는 도 1에 있어서의 200-200선에 따른 단면도,
도 6은 도 1에 있어서의 300-300선에 따른 단면도,
도 7은 도 1에 있어서의 400-400선에 따른 단면도,
도 8은 SOI 구조를 채용한 경우의 메모리 셀의 단면도,
도 9는 주변 회로 영역에 형성되는 MOS 트랜지스터의 구조예를 도시한 단면도,
도 10 내지 도 18은 도 1에 도시되는 반도체 기억 장치의 제조 공정의 제 1 내지 제 9 공정을 도시한 단면도로서, 도 4의 단면에 대응하는 단면을 도시한 도면,
도 19 내지 도 26은 도 1에 도시되는 반도체 기억 장치의 제조 공정의 제 2 내지 제 9 공정을 도시한 단면도로서, 도 5의 단면에 대응하는 단면을 도시한 도면,
도 27 내지 도 35는 도 1에 도시되는 반도체 기억 장치의 제조 공정의 제 1 내지 제 9 공정을 도시한 단면도로서, 도 6의 단면에 대응하는 단면을 도시한 도면.
도면의 주요 부분에 대한 부호의 설명
1 : 메모리 셀 2 : 활성 영역
3 : 제 1 게이트 4 : 제 2 게이트
5 : 제 1 도전층 6 : 제 2 도전층
7 : 제 1 국소 배선 8 : 제 2 국소 배선
9a∼9j, 28, 30 : 콘택트 홀 10a∼10g : 제 1 금속 배선
11a∼11e : 제 2 금속 배선 12a∼12f : 비아 홀
13a, 13b : 캐패시터 14, 15 : 제 3 게이트
16 : 반도체 기판 17 : 소자 분리 절연층
18 : 제 1 폴리실리콘층 19 : 제 2 폴리실리콘층
20 : 텅스텐 실리사이드층 21, 23, 31 : 절연층
22 : 측벽 절연층 24∼26 : 층간 절연층
27 : 기판 32 : 반도체층
33 : 주변 회로 영역 34 : MOS 트랜지스터
35, 36 : 배선층 37 : 마스크층
Q1 : 제 1 드라이버 MOS 트랜지스터
Q2 : 제 2 드라이버 MOS 트랜지스터
Q3 : 제 1 로드 MOS 트랜지스터
Q4 : 제 2 로드 MOS 트랜지스터
Q5 : 제 1 액세스 MOS 트랜지스터
Q6 : 제 2 액세스 MOS 트랜지스터
본 발명에 따른 반도체 기억 장치는, 제 1 및 제 2 액세스 MOS 트랜지스터와, 제 1 및 제 2 드라이버 MOS 트랜지스터와, 제 1 및 제 2 로드 MOS 트랜지스터를 포함하는 메모리 셀과, 제 1 드라이버 MOS 트랜지스터의 게이트와 제 1 로드 MOS 트랜지스터의 게이트를 형성하는 제 1 게이트와, 제 1 게이트상에 제 1 절연층을 거쳐서 형성되고 제 1 게이트와의 사이에 용량을 형성하기 위한 제 1 도전층과, 제 2 드라이버 MOS 트랜지스터의 게이트와 제 2 로드 MOS 트랜지스터의 게이트를형성하는 제 2 게이트와, 제 2 게이트상에 제 2 절연층을 거쳐서 형성되고 제 2 게이트와의 사이에 용량을 형성하기 위한 제 2 도전층과, 제 1 게이트와 제 2 도전층을 접속하는 제 1 국소 배선과, 제 2 게이트와 제 1 도전층을 접속하는 제 2 국소 배선을 구비한다.
이와 같이, 제 1 및 제 2 게이트상에 절연층과 도전층을 형성하는 것에 의해, 제 1 및 제 2 게이트상에 캐패시터를 형성할 수 있다. 여기서, 제 1 국소 배선에 의해 제 1 게이트와 제 2 도전층을 접속하고 제 2 국소 배선에 의해 제 2 게이트와 제 1 도전층을 접속하는 것에 의해, 기억 노드에 상기 캐패시터의 용량을 부가할 수 있다. 또, 제 1 및 제 2 게이트상에 캐패시터를 형성하는 것에 의해, 공통의 마스크를 이용하여 제 1 도전층, 제 1 절연층 및 제 1 게이트와, 제 2 도전층, 제 2 절연층 및 제 2 게이트를 패터닝할 수 있다. 그것에 의해, 각 층의 소정의 오버랩 면적을 확보할 수 있어 기억 노드에 부가하는 용량의 편차를 저감할 수 있다.
본 발명의 반도체 기억 장치는 워드선과, 워드선의 연장 방향으로 배열되는 제 1 도전형의 제 1 웰 영역, 제 2 도전형의 제 2 웰 영역 및 제 1 도전형의 제 3 웰 영역을 구비하고, 제 1 웰 영역에 제 1 액세스 MOS 트랜지스터와 제 1 드라이버 MOS 트랜지스터가 형성되고, 제 2 웰 영역에 제 1 및 제 2 로드 MOS 트랜지스터가 형성되고, 제 3 웰 영역에 제 2 액세스 MOS 트랜지스터와 제 2 드라이버 MOS 트랜지스터가 형성된다.
상기한 바와 같은 레이아웃을 채용하는 것에 의해, 활성층과 게이트의 레이아웃을 직선에 가까운 단순한 형상으로 할 수 있어 메모리 셀 면적을 축소할 수 있다. 따라서, 메모리 셀 면적을 축소하면서 기억 노드에 부가하는 용량의 편차를 저감할 수 있다.
상기 제 1 게이트, 제 2 게이트, 제 1 도전층 및 제 2 도전층은 바람직하게는 각각 폴리실리콘층을 포함한다. 이 경우, 폴리실리콘층 사이에 제 1 및 제 2 절연층을 각각 형성한다.
그것에 의해, 실적이 있는 DRAM(Dynamic Random Access Memory)의 프로세스를 유용할 수 있어 작은 면적에 대용량을 용이하게 형성할 수 있다.
제 1 및 제 2 도전층은 폴리실리콘층과, 이 폴리실리콘층상에 형성된 실리사이드층을 포함하는 것이어도 무방하다. 또, 제 1 및 제 2 도전층을 금속을 포함하는 층으로 구성해도 무방하다. 그것에 의해, 제 1 및 제 2 도전층의 저저항화를 실행할 수 있다.
제 1 및 제 2 액세스 MOS 트랜지스터는 제 1 및 제 2 게이트에 대응하는 하층 도전층상에 제 1 및 제 2 도전층에 대응하는 상층 도전층을 직접 적층하여 형성된 게이트를 갖는다.
그것에 의해, 제 1 및 제 2 액세스 MOS 트랜지스터의 게이트를 저저항화하면서 이 게이트에 불필요한 용량이 부가되는 것을 저지할 수 있어, 제 1 및 제 2 액세스 MOS 트랜지스터에 통상의 동작을 실행시킬 수 있다. 즉, 결합 용량(coupling capacitances)으로 제 1 및 제 2 액세스 MOS 트랜지스터를 동작시킨다고 하는 특이한 방법을 채용할 필요가 없어진다.
본 발명의 반도체 기억 장치는 메모리 셀이 형성되는 메모리 셀 영역과, 메모리 셀의 동작 제어를 실행하는 주변 회로가 형성되는 주변 회로 영역을 구비하고, 주변 회로 영역에 MOS 트랜지스터가 형성된다. 이 때, MOS 트랜지스터의 게이트와 제 1 및 제 2 액세스 MOS 트랜지스터의 게이트가 동일 구조를 갖는 것이 바람직하다.
그것에 의해, 주변 회로 영역의 MOS 트랜지스터와, 제 1 및 제 2 액세스 MOS 트랜지스터의 쌍방에 통상의 동작을 실행시킬 수 있다.
상기 제 1 게이트는 윗쪽에 제 1 도전층이 존재하지 않는 제 1 부분을 갖고, 이 제 1 부분은 제 2 로드 MOS 트랜지스터의 드레인상으로 연장하며, 제 2 게이트는 윗쪽에 제 2 도전층이 존재하지 않는 제 2 부분을 갖고, 이 제 2 부분은 제 1 로드 MOS 트랜지스터의 드레인상으로 연장하며, 제 1 국소 배선은 제 1 부분과 제 2 도전층에 도달하는 제 1 콘택트 홀을 거쳐서 제 1 부분 및 제 2 도전층과 전기적으로 접속되고, 제 2 국소 배선은 제 2 부분과 제 1 도전층에 도달하는 제 2 콘택트 홀을 거쳐서 제 2 부분 및 제 1 도전층과 전기적으로 접속된다.
상기한 바와 같이 제 1 및 제 2 도전층을 선택적으로 제거하여 제 1 및 제 2 부분을 각각 형성하고 그 부분상에 콘택트부를 형성하므로, 메모리 셀의 면적을 증대시키지 않고 상기 콘택트부를 형성할 수 있다. 또, 제 1 및 제 2 도전층상에 콘택트부를 형성하면 되므로, 메모리 셀의 면적을 증대할 필요는 거의 없다. 따라서, 메모리 셀의 면적을 증대시키지 않고 기억 노드에 용량을 부가할 수 있다.
상기 제 1 콘택트 홀은 제 2 드라이버 MOS 트랜지스터와 제 2 로드 MOS 트랜지스터 사이에 위치하는 제 2 도전층에 도달하고, 제 2 콘택트 홀은 제 1 드라이버 MOS 트랜지스터와 제 1 로드 MOS 트랜지스터 사이에 위치하는 제 1 도전층에 도달하는 것이 바람직하다. 그것에 의해, 상기 콘택트부 형성시의 손상(damage)이 트랜지스터에 가해지는 것을 저지할 수 있다.
상기 반도체 기억 장치는 바람직하게는 기판상에 절연층을 거쳐서 형성된 반도체층상에 형성된다. 이와 같이 SOI(Silicon On Insulator) 구조를 채용하는 것에 의해 소프트 에러 내성을 더욱 향상시킬 수 있다. 또, 주변 회로를 고속 동작시킬 수도 있고 누설 전류도 저감할 수 있다.
본 발명에 따른 반도체 기억 장치의 제조 방법은, 제 1 및 제 2 액세스 MOS 트랜지스터와, 제 1 및 제 2 드라이버 MOS 트랜지스터와, 제 1 및 제 2 로드 MOS 트랜지스터를 포함하는 메모리 셀을 구비한 반도체 기억 장치의 제조 방법으로서, 하기의 각 공정을 구비한다. 메모리 셀 영역상에 제 1 절연층을 거쳐서 제 1 및 제 2 액세스 MOS 트랜지스터의 게이트와, 제 1 및 제 2 드라이버 MOS 트랜지스터의 게이트와, 제 1 및 제 2 로드 MOS 트랜지스터의 게이트를 형성하기 위한 제 1 도전층을 형성한다. 제 1 도전층상에 제 2 절연층을 형성한다. 제 1 및 제 2 액세스 MOS 트랜지스터의 게이트 형성 영역상에 위치하는 제 2 절연층을 제거한다. 제 1 도전층 및 제 2 절연층을 덮도록 제 2 도전층을 형성한다. 제 2 도전층상에 제 1 마스크층을 형성하고, 제 1 마스크층을 이용하여 제 2 도전층을 패터닝한다. 제 1 마스크층상에 제 2 마스크층을 형성하고, 제 1 및 제 2 마스크층을 이용하여 제 2 절연층 및 제 1 도전층을 각각 패터닝한다.
상기한 바와 같이 제 2 도전층상에 형성한 제 1 및 제 2 마스크층을 이용하여 제 2 도전층, 제 2 절연층 및 제 1 도전층을 각각 패터닝하는 것에 의해, 각 MOS 트랜지스터의 게이트와 함께 드라이버 MOS 트랜지스터의 게이트상과 로드 MOS 트랜지스터의 게이트상에 캐패시터를 형성할 수 있다. 이 때, 액세스 MOS 트랜지스터의 게이트상에 위치하는 제 2 절연층을 제거한 후에 제 2 도전층을 형성하고 있으므로, 액세스 MOS 트랜지스터의 게이트가 전기적으로 접속되어 적층된 2층의 도전층으로 형성할 수 있어 상술한 바와 같은 효과가 얻어진다. 또, 제 2 마스크층에 의해 덮여 있는 부분을 확실하게 남길 수 있으므로, 제 1 및 제 2 도전층과 제 2 절연층의 소정의 오버랩 면적을 확실하게 확보할 수 있다. 그것에 의해, 기억 노드에 부가하는 용량의 편차를 저감할 수 있다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
(발명의 실시예)
이하, 도 1∼도 35를 이용하여 본 발명의 실시예에 대해서 설명한다.
도 1 및 도 2는 본 실시예에 있어서의 SRAM(반도체 기억 장치)의 메모리 셀의 평면도이다. 도 3은 본 실시예에 있어서의 SRAM의 등가 회로도이다. 또한, 도 1에는 하층 배선의 레이아웃을 도시하고, 도 2에는 상층 배선의 레이아웃을 도시한다.
SRAM은 도 1에 도시된 메모리 셀(1)이 형성되는 메모리 셀 영역과 메모리셀(1)의 동작 제어를 실행하는 주변 회로가 형성되는 주변 회로 영역을 구비한다.
메모리 셀(1)은 풀 CMOS 셀 구조를 갖고, 제 1 및 제 2 인버터와 2개의 액세스 MOS 트랜지스터를 갖는다.
도 3에 도시하는 바와 같이, 제 1 인버터는 제 1 드라이버 MOS 트랜지스터 Q1과 제 1 로드 MOS 트랜지스터 Q3을 포함하고, 제 2 인버터는 제 2 드라이버 MOS 트랜지스터 Q2와 제 2 로드 MOS 트랜지스터 Q4를 포함한다.
제 1 인버터와 제 2 인버터는 서로의 입력과 출력을 접속한 플립플롭을 형성하고, 플립플롭의 제 1 기억 노드에 제 1 액세스 MOS 트랜지스터 Q5의 소스가 접속되고, 플립플롭의 제 2 기억 노드에 제 2 액세스 MOS 트랜지스터 Q6의 소스가 접속된다.
도 1에 도시하는 바와 같이, 메모리 셀(1)은 횡방향(워드선의 연장 방향)으로 배열되는 p웰 영역, n웰 영역 및 p웰 영역을 구비한다. 좌측의 p웰 영역에는 제 1 드라이버 MOS 트랜지스터 Q1과 제 1 액세스 MOS 트랜지스터 Q5를 형성하고, 중앙에 위치하는 n웰 영역에 제 1 및 제 2 로드 MOS 트랜지스터 Q3, Q4를 형성하고, 우측의 p웰 영역에 제 2 드라이버 MOS 트랜지스터 Q2와 제 2 액세스 MOS 트랜지스터 Q6을 형성한다.
또, p웰 영역 및 n웰 영역내에 종방향으로 연장하는 복수의 활성 영역(2)을 선택적으로 형성하고, 활성 영역(2)상으로 연장하도록 횡방향으로 연장하는 제 1, 제 2 및 제 3 게이트(3, 4, 14, 15)를 형성한다.
상기한 바와 같은 레이아웃을 채용하는 것에 의해, 도 1에 도시하는 바와 같이 활성 영역(2)과 각 게이트(3, 4, 14, 15)를 직선에 가까운 단순한 형상으로 할 수 있어 메모리 셀(1)의 면적을 축소할 수 있다.
제 1 게이트(3)는 제 1 드라이버 MOS 트랜지스터 Q1과 제 1 로드 MOS 트랜지스터 Q3의 게이트로 되고, 제 2 게이트(4)는 제 2 드라이버 MOS 트랜지스터 Q2와 제 2 로드 MOS 트랜지스터 Q4의 게이트로 된다. 제 3 게이트(14, 15)는 제 1 및 제 2 액세스 MOS 트랜지스터 Q5, Q6의 게이트로 된다. 제 1 및 제 2 액세스 MOS 트랜지스터 Q5, Q6의 게이트는 워드선에 접속된다.
그리고, 본 발명에서는 도 3에 도시하는 바와 같이 캐패시터(13a, 13b)를 마련하여, 기억 노드에 소정의 용량을 부가하고 있다.
구체적으로는, 도 1에 도시하는 바와 같이 제 1 게이트(3)상에 절연층을 거쳐서 제 1 도전층(5)을 형성하고, 제 2 게이트(4)상에 절연층을 거쳐서 제 2 도전층(6)을 형성하고, 이들에 의해 캐패시터(13a, 13b)를 형성하고 있다. 그리고, 제 1 및 제 2 게이트(3, 4)에 인버터의 입력이 인가되고, 제 1 및 제 2 도전층(5, 6)에 인버터의 출력이 인가된다.
상기한 캐패시터(13a, 13b)를 마련하는 것에 의해, 기억 노드에 용량을 부가할 수 있어 소프트 에러 내성을 향상시킬 수 있다.
또, 제 1 및 제 2 게이트(3, 4)상에 캐패시터(13a, 13b)를 형성하는 것에 의해, 제 1 도전층(5), 제 1 게이트(3)상의 절연층 및 제 1 게이트(3)를 공통의 마스크를 이용하여 패터닝할 수 있고, 제 2 도전층(6), 제 2 게이트(4)상의 절연층 및 제 2 게이트(4)를 공통의 마스크를 이용하여 패터닝할 수 있다. 그것에 의해, 각층의 오버랩 면적을 확보할 수 있어, 기억 노드에 부가하는 용량의 편차를 저감할 수 있다.
또, 제 1 및 제 2 게이트(3, 4)와 제 1 및 제 2 도전층(5, 6)의 에지를 정렬할 수도 있어, 각 층과 콘택트부 사이의 마진을 작게 하는 것도 가능하다. 그 때문에, 메모리 셀 사이즈를 축소할 수 있다.
제 1 및 제 2 게이트(3, 4)와 제 1 및 제 2 도전층(5, 6)은 각각 도핑된 폴리실리콘층을 포함하는 것이 바람직하다. 이 경우, 폴리실리콘층 사이에 상기 절연층을 각각 형성한다. 그것에 의해, 실적이 있는 DRAM의 프로세스를 유용할 수 있어 작은 면적에 대용량을 용이하게 형성할 수 있다.
또한, 제 1 및 제 2 도전층(5, 6)을 폴리실리콘층과 실리사이드층의 적층 구조로 구성해도 되고, 제 1 및 제 2 도전층(5, 6)을 금속층 또는 금속층과 다른 도전층의 적층 구조로 구성해도 된다. 또, 제 1 및 제 2 게이트(3, 4)를 금속층으로 구성해도 된다. 그것에 의해, 제 1 및 제 2 게이트(3, 4)나 제 1 및 제 2 도전층(5, 6)의 저저항화를 실행할 수 있다.
도 1에 도시하는 바와 같이, 메모리 셀(1)은 제 1 게이트(3), 소정의 활성 영역(2) 및 제 2 도전층(6)을 접속하는 제 1 국소 배선(7)과, 제 2 게이트(4)와, 소정의 활성 영역(2) 및 제 1 도전층(5)을 접속하는 제 2 국소 배선(8)을 구비한다.
제 1 게이트(3)는 제 1 도전층(5)이 윗쪽에 존재하지 않는 제 1 부분을 갖고, 제 2 게이트(4)는 제 2 도전층(6)이 윗쪽에 존재하지 않는 제 2 부분을 갖는다. 제 1 부분은 제 2 로드 MOS 트랜지스터 Q4의 드레인상으로 연장하고, 이 드레인과 전기적으로 접속된다. 제 2 부분은 제 1 로드 MOS 트랜지스터 Q3의 드레인상으로 연장하고, 이 드레인과 전기적으로 접속된다.
제 1 국소 배선(7)은 제 1 부분상에 형성된 콘택트 홀을 거쳐서 제 1 부분과 전기적으로 접속되고, 제 2 도전층(6)상에 형성된 콘택트 홀(9e)을 거쳐서 제 2 도전층(6)과 전기적으로 접속되고, 제 2 드라이버 MOS 트랜지스터 Q2의 드레인과 전기적으로 접속된다.
제 2 국소 배선(8)은 제 2 부분상에 형성된 콘택트 홀을 거쳐서 제 2 부분과 전기적으로 접속되고, 제 1 도전층(5)상에 형성된 콘택트 홀(9d)을 거쳐서 제 1 도전층(5)과 전기적으로 접속되고, 제 1 드라이버 MOS 트랜지스터 Q1의 드레인과 전기적으로 접속된다.
상기한 바와 같이, 로드 MOS 트랜지스터 Q3, Q4의 드레인상에 위치하는 제 1또는 제 2 도전층(5, 6)을 선택적으로 제거하여 제 1 및 제 2 부분을 각각 형성하고 그 부분상에 콘택트부를 형성하므로, 메모리 셀(1)의 면적을 증대시키지 않고 콘택트부를 형성할 수 있다.
도 1에 도시하는 바와 같이, 콘택트 홀(9e)은 제 2 드라이버 MOS 트랜지스터 Q2와 제 2 로드 MOS 트랜지스터 Q4 사이의 소자 분리 영역상에 위치하고, 콘택트 홀(9d)은 제 1 드라이버 MOS 트랜지스터 Q1과 제 1 로드 MOS 트랜지스터 Q3 사이의 소자 분리 영역상에 위치한다. 그것에 의해, 상기 콘택트부 형성시의 손상이 트랜지스터에 가해지는 것을 저지할 수 있다.
보다 바람직하게는, 콘택트 홀(9e)을 제 2 드라이버 MOS 트랜지스터 Q2와 제 2 로드 MOS 트랜지스터 Q4 사이의 중앙부에 배치하고, 콘택트 홀(9d)을 제 1 드라이버 MOS 트랜지스터 Q1과 제 1 로드 MOS 트랜지스터 Q3 사이의 중앙부에 배치한다.
그것에 의해, 콘택트 홀(9d)을 콘택트 홀(9a, 9b)의 쌍방으로부터 이격시킬 수 있고, 또 콘택트 홀(9e)을 콘택트 홀(9i, 9j)의 쌍방으로부터 이격시킬 수 있다. 그 결과, 제 1 및 제 2 국소 배선(7, 8)(기억 노드)과 VDD선이나 GND선의 단락을 억제할 수 있다.
도 2에 도시하는 바와 같이 제 1 및 제 2 도전층(5, 6)보다 상층에 제 1 금속 배선(10a∼10g)이 형성되고, 제 1 금속 배선(10a∼10g)보다 상층에 제 2 금속 배선(11a∼11e)이 형성된다.
제 1 금속 배선(10a)은 콘택트 홀(9a)을 거쳐서 활성 영역(2)과 접속되고, 비아 홀(12a)을 거쳐서 제 2 금속 배선(GND선)(11a)과 접속된다. 제 1 금속 배선(10b)은 콘택트 홀(9b)을 거쳐서 활성 영역(2)과 접속되고, 비아 홀(12b)을 거쳐서 제 2 금속 배선(VDD선)(11c)과 접속된다.
제 1 금속 배선(10c)은 콘택트 홀(9c)을 거쳐서 활성 영역(2)과 접속되고, 비아 홀(12c)을 거쳐서 제 2 금속 배선(/BIT선)(11d)과 접속된다. 제 1 금속 배선(10d)은 워드선에 접속되고, 콘택트 홀(9f, 9g)을 거쳐서 제 3 게이트(14, 15)와 접속된다.
제 1 금속 배선(10e)은 콘택트 홀(9h)을 거쳐서 활성 영역(2)과 접속되고, 비아 홀(12f)을 거쳐서 제 2 금속 배선(BIT선)(11b)과 접속된다. 제 1 금속 배선(10f)은 콘택트 홀(9i)을 거쳐서 활성 영역(2)과 접속되고, 비아 홀(12e)을 거쳐서 제 2 금속 배선(11c)과 접속된다. 제 1 금속 배선(10g)은 콘택트 홀(9j)을 거쳐서 활성 영역(2)과 접속되고, 비아 홀(12d)을 거쳐서 제 2 금속 배선(GND선)(11e)과 접속된다.
도 4∼도 7에 상기한 구조를 갖는 메모리 셀(1)의 단면 구조를 도시한다. 도 4는 도 1 및 도 2에 도시되는 메모리 셀(1)의 100-100선에 따른 단면도이고, 도 5는 도 1 및 도 2에 도시되는 메모리 셀(1)의 200-200선에 따른 단면도이고, 도 6은 도 1 및 도 2에 도시되는 메모리 셀(1)의 300-300선에 따른 단면도이고, 도 7은 도 1 및 도 2에 도시되는 메모리 셀(1)의 400-400선에 따른 단면도이다.
도 4에 도시하는 바와 같이, 반도체 기판(16)의 주표면에 활성 영역을 규정하도록 선택적으로 소자 분리 절연층(17)을 형성한다. 그리고, 활성 영역상에 게이트 절연층(도시하지 않음)을 거쳐서 제 2 게이트(4), 절연층(21), 제 2 도전층(6)을 형성한다. 이들에 의해, 상술한 캐패시터(13b)가 형성된다. 또한, 제 2 도전층(6)은 본 실시예 1에서는, 폴리실리콘층과 텅스텐 실리사이드층의 적층 구조를 갖는다.
또, 소정의 활성 영역상에는 게이트 절연층(도시하지 않음)을 거쳐서 제 3 게이트(15)를 형성한다. 제 3 게이트(15)는 제 1 폴리실리콘층(18)과 제 2 폴리실리콘층(19)과 텅스텐 실리사이드층(20)의 적층 구조를 갖는다.
제 2 도전층(6) 및 제 3 게이트(15)상에 절연층(23)을 형성한다. 이 절연층(23)의 측벽상, 제 2 도전층(6)의 측벽상 및 제 3 게이트(15)의 측벽상에 에칭 스토퍼로서 기능할 수 있는 재질(예를 들면, 실리콘 질화물층)로 이루어지는 측벽 절연층(22)을 형성한다.
측벽 절연층(22)과 절연층(23)을 덮도록 층간 절연층(24)을 형성하고, 층간 절연층(24)을 관통하는 콘택트 홀(28, 9e)을 각각 형성한다. 콘택트 홀(28)내에 제 2 국소 배선(8)을 형성하고, 콘택트 홀(9e)내에 제 1 국소 배선(7)을 형성한다. 이 때, 측벽 절연층(22)에 의해 제 2 국소 배선(8)과 제 2 도전층(6) 사이의 전기적인 절연이 유지된다.
제 1 및 제 2 국소 배선(7, 8)을 덮도록 층간 절연층(25)을 형성하고, 층간 절연층(24, 25) 및 절연층(23)을 관통하도록 콘택트 홀(9g)을 형성한다. 이 콘택트 홀(9g)내에 제 1 금속 배선(10d)을 형성한다.
제 1 금속 배선(10d)을 덮도록 층간 절연층(26)을 형성하고, 층간 절연층(26)상에 제 2 금속 배선(11a∼11e)을 형성한다. 이 제 2 금속 배선(11a∼11e)을 덮도록 또 층간 절연층(도시하지 않음)을 형성하고, 이 층간 절연층에 비아 홀(도시하지 않음)을 형성하며, 또 층간 절연층상에 제 3 금속 배선(도시하지 않음)을 형성한다.
도 5에 도시하는 바와 같이, 제 1 액세스 MOS 트랜지스터 Q5의 게이트로 되는 제 3 게이트는 제 1 폴리실리콘층(18)상에 직접 제 2 폴리실리콘층(19) 및 텅스텐 실리사이드층(20)을 형성한 적층 구조를 갖고 있다.
그것에 의해, 제 1 액세스 MOS 트랜지스터 Q5의 게이트를 저저항화할 수 있다. 또, 제 1 폴리실리콘층(18)과 제 2 폴리실리콘층(19)사이에 절연층을 마련하고 있지 않으므로, 게이트에 불필요한 용량이 부가되는 것을 저지할 수 있고 제 1 액세스 MOS 트랜지스터 Q5에 통상의 동작을 실행시킬 수 있다. 즉, 결합 용량으로 제 1 액세스 MOS 트랜지스터 Q5를 동작시킨다고 하는 특이한 방법을 채용할 필요가 없어진다.
또, 제 1 액세스 MOS 트랜지스터 Q5의 게이트를 상기한 구조로 하는 것에 의해, 도 5에 도시하는 바와 같이 서로 인접하는 트랜지스터와의 사이에서 자기 정합 콘택트(self-aligned contact) 구조를 채용할 수 있다. 그것에 의해, 콘택트부 형성을 위해 트랜지스터 사이의 간격을 넓힐 필요가 없어져서, 셀 사이즈 확대를 억제할 수 있다.
또한, 제 2 액세스 MOS 트랜지스터 Q6도 제 1 액세스 MOS 트랜지스터 Q5와 마찬가지의 구조를 갖고 있으므로, 마찬가지의 효과가 얻어진다.
또, 도 9에 도시하는 바와 같이 주변 회로 영역(33)에 형성되는 MOS 트랜지스터(34)의 게이트와, 제 1 및 제 2 액세스 MOS 트랜지스터 Q5, Q6의 게이트를 동일 구조로 한다. 그것에 의해, MOS 트랜지스터(34)와 제 1 및 제 2 액세스 MOS 트랜지스터 Q5, Q6의 쌍방에 통상의 동작을 실행시킬 수 있다.
도 9에 도시하는 바와 같이, 주변 회로 영역(33)의 MOS 트랜지스터(34)는 소스/드레인으로 되는 1쌍의 불순물 확산층과 제 1 및 제 2 폴리실리콘층(18, 19) 및 텅스텐 실리사이드층(20)을 적층한 게이트를 갖는다. 그리고, 1쌍의 불순물 확산층에는 배선층(35, 36)이 각각 접속된다.
도 7에 도시하는 바와 같이, 층간 절연층(25)상에 워드선과 접속되는 제 1 금속 배선(10d)이 형성되고, 이 제 1 금속 배선(10d)은 메모리 셀(1)의 긴쪽 방향인 횡방향으로 연장하고 있다.
상술한 실시예에서는 반도체 기판(16)상에 SRAM을 형성하는 경우에 대해서 설명했지만, 도 8에 도시하는 바와 같이 SRAM을 기판(27)상에 절연층(31)을 거쳐서 형성된 반도체층(32)상에 형성해도 된다. 이와 같이, SOI 구조를 채용하는 것에 의해 소프트 에러 내성을 더욱 향상시킬 수 있다. 또, 주변 회로를 고속 동작시킬 수도 있고 누설 전류도 저감할 수 있다.
다음에, 본 발명에 따른 SRAM의 메모리 셀(1)의 제조 방법에 대해서 도 10∼도 35를 이용하여 설명한다.
도 10∼도 18은 도 1 및 도 2에 도시된 메모리 셀(1)의 각 공정에 있어서의 100-100선 단면도를 나타내고, 도 19∼도 26은 각 공정에 있어서의 200-200선 단면도를 나타내고, 도 27∼도 35는 각 공정에 있어서의 300-300선 단면도를 나타낸다.
또한, 이하의 설명에서는 반도체 기판상에 메모리 셀(1)을 형성하는 경우에 대해서 설명하겠지만, SOI 구조를 채용하는 경우에도 적용할 수 있다. 또, 도시의 편의상 반도체 기판내의 불순물 프로파일의 도시는 생략하고 있다.
도 10 및 도 27에 도시하는 바와 같이, 메모리 셀 영역내에 위치하는 반도체 기판(16)의 주 표면에 선택적으로 소자 분리 절연층(17)을 형성한다. 소자 분리 절연층(17)은, 예를 들면 반도체 기판(16)의 주표면을 선택적으로 열 산화하는 것에 의해 형성할 수 있다. 그 후, 웰(도시하지 않음) 형성용의 불순물 주입을 실행한다.
다음에, CVD(Chemical Vapor Deposition)법 등에 의해 게이트 절연층(도시하지 않음)을 형성한 후, 도 11,도 19 및 도 28에 도시하는 바와 같이 CVD법 등에 의해 제 1 폴리실리콘층(18)과 절연층(21)을 퇴적한다. 제 1 폴리실리콘층(18)에는 불순물을 도핑하는 것이 바람직하다. 절연층(21)으로서는, 예를 들면 실리콘 산화물층과, 실리콘 질화물층과, 실리콘 산화물층을 적층한 ONO층 등을 들 수 있다.
다음에, 절연층(21)상에 제 3 게이트(액세스 MOS 트랜지스터의 게이트) 형성 영역 이외의 영역을 피복하는 마스크층(도시하지 않음)을 형성하고, 이 마스크층을 이용하여 절연층(21)을 선택적으로 에칭한다. 그것에 의해, 도 12, 도 20에 도시하는 바와 같이 제 3 게이트 형성 영역상에 위치하는 절연층(21)을 제거한다.
다음에, CVD법 등에 의해 도 12, 도 20 및 도 29에 도시하는 바와 같이 절연층(21) 및 제 1 폴리실리콘층(18)상에 제 2 폴리실리콘층(19)을 형성한다. 또한, 저항 저감을 위해 제 2 폴리실리콘층(19)에 불순물을 도핑하는 것이 바람직하다.
제 2 폴리실리콘층(19)상에 텅스텐층을 형성하고, 이 상태에서 열 처리를 실시하는 것 등에 의해, 제 2 폴리실리콘층(19)상에 텅스텐 실리사이드층(20)을 형성한다. 그리고, CVD법 등에 의해 텅스텐 실리사이드층(20)상에 실리콘 산화물층 등으로 이루어지는 절연층(23)을 형성한다.
절연층(23)상에 마스크층(도시하지 않음)을 형성하고, 이 마스크층을 이용하여 절연층(23)을 선택적으로 에칭한다. 그것에 의해, 도 13, 도 21 및 도 30에 도시하는 바와 같이 제 3 게이트상에 위치하는 절연층(23)을 패터닝한다.
이 절연층(23)을 마스크로 해서 텅스텐 실리사이드층(20) 및 제 2 폴리실리콘층(19)의 적층 구조로 구성되는 제 1 및 제 2 도전층(5, 6)을 에칭하고, 절연층(21)에 의해 에칭을 정지한다.
다음에, 도 14, 도 22 및 도 31에 도시하는 바와 같이 절연층(23)을 덮도록 마스크층(37)을 형성하고, 마스크층(37) 및 절연층(23)을 마스크로서 이용하여 절연층(21) 및 제 1 폴리실리콘층(18)을 에칭한다. 그것에 의해, 제 1 및 제 2 게이트(3, 4)와 제 3 게이트(액세스 MOS 트랜지스터 Q5, Q6의 게이트)(14, 15)를 형성한다.
이 때, 마스크층(37)은 절연층(23)으로 덮여 있지 않은 절연층(21)상으로 연장하고 있으므로, 제 1 및 제 2 게이트(3, 4)에 제 2 폴리실리콘층(19) 아래로부터 제 1 및 제 2 액세스 MOS 트랜지스터 Q5, Q6을 향해 연장하고 제 2 폴리실리콘층(19)이 위에 존재하지 않는 제 1 및 제 2 부분을 형성할 수 있다.
또, 동시에 제 1 및 제 2 게이트(3, 4)상에 캐패시터를 형성할 수 있고, 기억 노드에 원하는 용량을 부가할 수 있다.
또, 제 1 및 제 2 게이트(3, 4)상에 캐패시터를 형성하는 것에 의해, 공통의 마스크(절연층(23))를 이용하여 제 1 및 제 2 도전층(5, 6), 절연층(21), 제 1 및 제 2 게이트(3, 4)를 패터닝할 수 있다. 그것에 의해, 각 층의 소정의 오버랩 면적을 확보할 수 있어, 기억 노드에 부가하는 용량의 편차를 저감할 수 있다.
다음에, 도 15, 도 23 및 도 32에 도시하는 바와 같이, 각 MOS 트랜지스터를형성하기 위한 불순물 주입이나 측벽 절연층(22)의 형성을 실행한다. 이 때, 측벽 절연층(22)의 재질로서는, 예를 들면 실리콘 질화물층과 같이 실리콘 산화물층의 에칭시에 에칭 스토퍼로서 기능할 수 있는 재질을 채용한다. 그 후, 절연층(23)을 선택적으로 에칭하여 개구부를 형성한다.
다음에, 전면에 실리콘 질화물층 등의 에칭 스토퍼층을 퇴적하고, 이 에칭 스토퍼층상에 실리콘 산화물 등으로 이루어지는 층간 절연층(24)을 퇴적한다. 이 층간 절연층(24)을 평탄화한 후에 층간 절연층(24)상에 국소 배선 형성용 마스크(도시하지 않음)를 형성하고, 이 마스크를 이용하여 층간 절연층(24)을 선택적으로 에칭한다.
그리고, 에칭 스토퍼층에 의해 에칭을 정지하고, 층간 절연층(24)이 제거된 부분의 에칭 스토퍼층을 제거한다. 그것에 의해, 도 16, 도 24 및 도 33에 도시하는 바와 같이 자기 정합 구조의 콘택트 홀(9d, 9e, 28, 30)을 형성한다.
다음에, CVD법 등에 의해 층간 절연층(24)을 덮도록 텅스텐층을 퇴적하고, 텅스텐층의 표면을 평탄화한다. 그것에 의해, 콘택트 홀(9d, 9e, 28, 30)내에 텅스텐층을 매립할 수 있고, 도 17, 도 25 및 도 34에 도시하는 바와 같이 제 1 및 제 2 국소 배선(7, 8)을 형성할 수 있다.
그 후, 층간 절연층(24)상에 실리콘 산화물층 등으로 이루어지는 층간 절연층(25)을 퇴적하고, 층간 절연층(25)에 평탄화 처리를 실시한다. 이 층간 절연층(25)상에 마스크층(도시하지 않음)을 형성하고, 이 마스크층을 이용하여 층간 절연층(24, 25)을 선택적으로 에칭하고, 제 3 게이트(14, 15)상에서는 이들에부가해서 에칭 스토퍼층 및 절연층(23)도 선택적으로 에칭한다.
그것에 의해, 도 17, 도 25 및 도 34에 도시하는 바와 같이 자기 정합 구조의 콘택트 홀(9a∼9c, 9f∼9j)을 형성한다.
다음에, CVD법 등에 의해 층간 절연층(25)을 덮도록 텅스텐층을 퇴적하고 텅스텐층을 패터닝한다. 그것에 의해, 콘택트 홀(9a∼9c, 9f∼9j)내에 텅스텐층을 매립함과 동시에, 도 18, 도 26 및 도 35에 도시하는 바와 같이 층간 절연층(25)상에 제 1 금속 배선(10a∼10g)을 형성할 수 있다.
그 후, 제 1 금속 배선(10a∼10g)을 덮도록 층간 절연층(26)을 형성하고, 층간 절연층(26)에 비아 홀(12a∼12f)을 형성하고, 비아 홀(12a∼12f)에 텅스텐층을 매립한다. 그리고, 층간 절연층(26)상에 금속층을 형성하고, 이것을 패터닝한다. 그것에 의해, 제 2 금속 배선(11a∼11e)을 형성한다.
이상의 공정을 거쳐 도 4∼도 6에 도시한 SRAM의 메모리 셀이 형성된다. 그 후, 제 2 금속 배선(11a∼11e) 상에 도시하지 않은 층간 절연층을 더 형성하고, 이 층간 절연층상에 제 3 금속 배선을 형성한다.
이상과 같이, 본 발명의 실시예에 대해서 설명을 했지만, 이번에 개시한 실시예는 모든 점에서 예시로서 제한적인 것은 아닌 것으로 고려되어야 한다. 본 발명의 범위는 특허 청구 범위에 의해서 나타내어지고, 특허 청구 범위와 균등한 의미 및 범위내에서의 모든 변경이 포함된다.
본 발명에 따르면, 기억 노드에 용량을 부가하기 위한 제 1 도전층, 제 1 절연층 및 제 1 게이트의 소정의 오버랩 면적과 제 2 도전층, 제 2 절연층 및 제 2 게이트의 소정의 오버랩 면적을 확보할 수 있으므로, 기억 노드에 부가하는 최저한의 용량을 확보할 수 있다. 그것에 의해, 기억 노드에 부가하는 용량의 편차를 종래예보다 저감할 수 있어, 원하는 용량을 기억 노드에 확실하게 부가할 수 있다. 그 결과, 소프트 에러 내성을 확실하게 향상시킬 수 있다.

Claims (3)

  1. 제 1 및 제 2 액세스 MOS(Metal 0xide Semiconductor) 트랜지스터, 제 1 및 제 2 드라이버 MOS 트랜지스터, 제 1 및 제 2 로드 MOS 트랜지스터를 포함하는 메모리 셀과,
    상기 제 1 드라이버 MOS 트랜지스터의 게이트와 상기 제 1 로드 MOS 트랜지스터의 게이트를 형성하는 제 1 게이트와,
    상기 제 1 게이트상에 제 1 절연층을 거쳐서 형성되고 상기 제 1 게이트와의 사이에 용량을 형성하기 위한 제 1 도전층과,
    상기 제 2 드라이버 MOS 트랜지스터의 게이트와 상기 제 2 로드 MOS 트랜지스터의 게이트를 형성하는 제 2 게이트와,
    상기 제 2 게이트상에 제 2 절연층을 거쳐서 형성되고 상기 제 2 게이트와의 사이에 용량을 형성하기 위한 제 2 도전층과,
    상기 제 1 게이트와 상기 제 2 도전층을 접속하는 제 1 국소 배선과,
    상기 제 2 게이트와 상기 제 1 도전층을 접속하는 제 2 국소 배선
    을 구비한 반도체 기억 장치.
  2. 제 1 항에 있어서,
    상기 반도체 기억 장치는,
    워드선과,
    상기 워드선의 연장 방향으로 배열되는 제 1 도전형의 제 1 웰 영역, 제 2 도전형의 제 2 웰 영역 및 제 1 도전형의 제 3 웰 영역을 구비하고,
    상기 제 1 웰 영역에 상기 제 1 액세스 MOS 트랜지스터와, 상기 제 1 드라이버 MOS 트랜지스터가 형성되며,
    상기 제 2 웰 영역에 상기 제 1 및 제 2 로드 MOS 트랜지스터가 형성되고,
    상기 제 3 웰 영역에 상기 제 2 액세스 MOS 트랜지스터와, 상기 제 2 드라이버 MOS 트랜지스터가 형성되는 반도체 기억 장치.
  3. 제 1 및 제 2 액세스 MOS(Metal 0xide Semiconductor) 트랜지스터, 제 1 및 제 2 드라이버 MOS 트랜지스터, 제 1 및 제 2 로드 MOS 트랜지스터를 포함하는 메모리 셀을 구비한 반도체 기억 장치의 제조 방법으로서,
    메모리 셀 영역상에 제 1 절연층을 거쳐서, 상기 제 1 및 제 2 액세스 MOS 트랜지스터의 게이트와, 상기 제 1 및 제 2 드라이버 MOS 트랜지스터의 게이트와, 상기 제 1 및 제 2 로드 MOS 트랜지스터의 게이트를 형성하기 위한 제 1 도전층을 형성하는 공정과,
    상기 제 1 도전층상에 제 2 절연층을 형성하는 공정과,
    상기 제 1 및 제 2 액세스 MOS 트랜지스터의 게이트 형성 영역상에 위치하는 상기 제 2 절연층을 제거하는 공정과,
    상기 제 1 도전층 및 상기 제 2 절연층을 덮도록 제 2 도전층을 형성하는 공정과,
    상기 제 2 도전층상에 제 1 마스크층을 형성하고 상기 제 1 마스크층을 이용하여 상기 제 2 도전층을 패터닝하는 공정과,
    상기 제 1 마스크층상에 제 2 마스크층을 형성하고 상기 제 1 및 제 2 마스크층을 이용하여 상기 제 2 절연층 및 상기 제 1 도전층을 각각 패터닝하는 공정
    을 구비한 반도체 기억 장치의 제조 방법.
KR10-2001-0047880A 2000-12-08 2001-08-09 반도체 기억 장치 및 그 제조 방법 Expired - Fee Related KR100396103B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2000-00374273 2000-12-08
JP2000374273A JP2002176112A (ja) 2000-12-08 2000-12-08 半導体記憶装置およびその製造方法

Publications (2)

Publication Number Publication Date
KR20020045499A KR20020045499A (ko) 2002-06-19
KR100396103B1 true KR100396103B1 (ko) 2003-08-27

Family

ID=18843493

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0047880A Expired - Fee Related KR100396103B1 (ko) 2000-12-08 2001-08-09 반도체 기억 장치 및 그 제조 방법

Country Status (6)

Country Link
US (1) US6479860B2 (ko)
JP (1) JP2002176112A (ko)
KR (1) KR100396103B1 (ko)
CN (1) CN1185714C (ko)
DE (1) DE10135558A1 (ko)
TW (1) TW502433B (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3656592B2 (ja) * 2001-03-26 2005-06-08 セイコーエプソン株式会社 半導体装置、メモリシステムおよび電子機器
KR100450683B1 (ko) * 2002-09-04 2004-10-01 삼성전자주식회사 Ｓｏｉ 기판에 형성되는 에스램 디바이스
JP2004103851A (ja) * 2002-09-10 2004-04-02 Renesas Technology Corp スタティック型半導体記憶装置
JP2004241473A (ja) * 2003-02-04 2004-08-26 Renesas Technology Corp 半導体記憶装置
JP3920804B2 (ja) * 2003-04-04 2007-05-30 松下電器産業株式会社 半導体記憶装置
JP4753534B2 (ja) * 2003-12-26 2011-08-24 ルネサスエレクトロニクス株式会社 半導体記憶装置
KR100618833B1 (ko) 2004-06-12 2006-08-31 삼성전자주식회사 비대칭 ｓｒａｍ 소자 및 그 제조방법
US7176125B2 (en) * 2004-07-23 2007-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a static random access memory with a buried local interconnect
US7759235B2 (en) * 2007-06-07 2010-07-20 Infineon Technologies Ag Semiconductor device manufacturing methods
US7598174B1 (en) 2008-05-27 2009-10-06 Infineon Technologies Ag Feature patterning methods
CN110875294B (zh) * 2018-08-29 2024-01-23 恒劲科技股份有限公司 半导体装置的封装结构及其制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1056078A (ja) * 1996-08-08 1998-02-24 Fujitsu Ltd 半導体装置
JPH1092953A (ja) * 1996-09-17 1998-04-10 Nec Corp 半導体装置及びその製造方法
JP2000036542A (ja) * 1998-07-17 2000-02-02 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2000195970A (ja) * 1998-12-24 2000-07-14 Sony Corp 半導体記憶装置およびその製造方法
KR20010030365A (ko) * 1999-09-10 2001-04-16 가네꼬 히사시 반도체장치 및 그 제조방법
KR100344488B1 (ko) * 1994-05-27 2002-11-23 히다치초엘에스아이 엔지니어링가부시키가이샤 반도체집적회로장치

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5712486A (en) 1980-06-26 1982-01-22 Mitsubishi Electric Corp Semiconductor storage device
JP2559360B2 (ja) * 1984-11-28 1996-12-04 株式会社日立製作所 半導体メモリ装置
US5057893A (en) * 1990-09-28 1991-10-15 Motorola, Inc. Static RAM cell with soft error immunity
JP2830535B2 (ja) * 1991-08-30 1998-12-02 日本電気株式会社 Ｃｍｏｓ型ｓｒａｍおよびその製造方法
EP0562207B1 (en) * 1992-03-27 1996-06-05 International Business Machines Corporation Method of forming thin film pseudo-planar PFET devices and structures resulting therefrom
JP2518133B2 (ja) * 1993-02-12 1996-07-24 日本電気株式会社 スタティック型半導体記憶装置
US5541427A (en) 1993-12-03 1996-07-30 International Business Machines Corporation SRAM cell with capacitor
JP2601171B2 (ja) * 1993-12-17 1997-04-16 日本電気株式会社 スタティック型半導体記憶装置
JP2601176B2 (ja) * 1993-12-22 1997-04-16 日本電気株式会社 半導体記憶装置
US5426324A (en) * 1994-08-11 1995-06-20 International Business Machines Corporation High capacitance multi-level storage node for high density TFT load SRAMs with low soft error rates
JP2694815B2 (ja) * 1995-03-31 1997-12-24 日本電気株式会社 半導体装置およびその製造方法
US5850090A (en) * 1995-05-24 1998-12-15 Mitsubishi Denki Kabushiki Kaisha Dynamic semiconductor memory device on SOI substrate
JP3824343B2 (ja) 1996-03-29 2006-09-20 富士通株式会社 半導体装置
JP3523762B2 (ja) 1996-12-19 2004-04-26 株式会社東芝 半導体記憶装置
JP4053647B2 (ja) * 1997-02-27 2008-02-27 株式会社東芝 半導体記憶装置及びその製造方法
US5831899A (en) * 1997-04-07 1998-11-03 Integrated Device Technology, Inc. Local interconnect structure and process for six-transistor SRAM cell
JP3064957B2 (ja) * 1997-05-23 2000-07-12 日本電気株式会社 半導体装置およびその製造方法
US6140684A (en) * 1997-06-24 2000-10-31 Stmicroelectronic, Inc. SRAM cell structure with dielectric sidewall spacers and drain and channel regions defined along sidewall spacers

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100344488B1 (ko) * 1994-05-27 2002-11-23 히다치초엘에스아이 엔지니어링가부시키가이샤 반도체집적회로장치
JPH1056078A (ja) * 1996-08-08 1998-02-24 Fujitsu Ltd 半導体装置
JPH1092953A (ja) * 1996-09-17 1998-04-10 Nec Corp 半導体装置及びその製造方法
JP2000036542A (ja) * 1998-07-17 2000-02-02 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2000195970A (ja) * 1998-12-24 2000-07-14 Sony Corp 半導体記憶装置およびその製造方法
KR20010030365A (ko) * 1999-09-10 2001-04-16 가네꼬 히사시 반도체장치 및 그 제조방법

Also Published As

Publication number Publication date
CN1185714C (zh) 2005-01-19
TW502433B (en) 2002-09-11
US20020074593A1 (en) 2002-06-20
DE10135558A1 (de) 2002-06-27
KR20020045499A (ko) 2002-06-19
US6479860B2 (en) 2002-11-12
JP2002176112A (ja) 2002-06-21
CN1356726A (zh) 2002-07-03

Similar Documents

Publication Publication Date Title
KR100547050B1 (ko) 반도체 집적 회로 장치의 제조 방법
US6359804B2 (en) Static semiconductor memory cell formed in an n-well and p-well
JP2002329798A (ja) 半導体装置
US7560382B2 (en) Embedded interconnects, and methods for forming same
CN106206586B (zh) 静态随机存取存储器
KR100396105B1 (ko) 반도체 기억 장치
KR100396103B1 (ko) 반도체 기억 장치 및 그 제조 방법
US5460995A (en) Fully CMOS-type SRAM device and method for fabricating the same
US6404023B1 (en) Semiconductor device having gate-gate, drain-drain, and drain-gate connecting layers and method of fabricating the same
US6009010A (en) Static semiconductor memory device having data lines in parallel with power supply lines
US6534864B1 (en) Semiconductor memory device and method of fabricating the same
KR100265763B1 (ko) 스태틱 랜덤 억세스 메모리 장치 및 그 제조방법
KR100377082B1 (ko) 반도체 장치
JP2689923B2 (ja) 半導体装置およびその製造方法
US6243286B1 (en) Semiconductor memory device and method of fabricating the same
JP2000269319A (ja) 半導体装置およびその製造方法
US6407463B2 (en) Semiconductor memory device having gate electrode, drain-drain contact, and drain-gate contact layers
KR100254072B1 (ko) 반도체 장치 및 그 제조 방법
KR0155182B1 (ko) Tft 부하를 갖는 반도체 스태틱 메모리 장치
US20050186743A1 (en) Method for manufacturing semiconductor device
JP4579506B2 (ja) 半導体記憶装置
JPH10178109A (ja) 半導体集積回路装置およびその製造方法
KR100464941B1 (ko) 풀 씨모스 에스램 셀 제조 방법
JP2003046087A (ja) 半導体集積回路
KR20050024099A (ko) 에스램 소자의 제조방법 및 그에 의해 제조된 에스램 소자

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20010809

PA0201 Request for examination
PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20030617

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20030818

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20030819

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20060810

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20070808

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20080808

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20080808

Start annual number: 6

End annual number: 6

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee