JP2518133B2 - スタティック型半導体記憶装置 - Google Patents
スタティック型半導体記憶装置Info
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- JP2518133B2 JP2518133B2 JP5047238A JP4723893A JP2518133B2 JP 2518133 B2 JP2518133 B2 JP 2518133B2 JP 5047238 A JP5047238 A JP 5047238A JP 4723893 A JP4723893 A JP 4723893A JP 2518133 B2 JP2518133 B2 JP 2518133B2
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- transistor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S257/903—FET configuration adapted for use as static memory cell
- Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明はスタティック型半導体記
憶装置に関し、特にバルク型ＭＯＳトランジスタを駆動
トランジスタとし薄膜トランジスタを負荷とするメモリ
セルを複数個備えたスタティック型半導体記憶装置に関
する。
憶装置に関し、特にバルク型ＭＯＳトランジスタを駆動
トランジスタとし薄膜トランジスタを負荷とするメモリ
セルを複数個備えたスタティック型半導体記憶装置に関
する。
【０００２】
【従来の技術】従来のスタティック型半導体記憶装置の
セル部分の等価回路を図５に示す。同図に示されるよう
に、ｐチャネル薄膜トランジスタＴ1 とｎチャネルＭＯ
ＳトランジスタＴ2 により第１のインバータ回路が構成
されており、ｐチャネル薄膜トランジスタＴ3 とｎチャ
ネルＭＯＳトランジスタＴ4 により第２インバータ回路
が構成されている。そしてこれら２組みのインバータ回
路の交差接続によりメモリセルとなるフリップフロップ
が構成されており、このメモリセルの記憶ノードＮ1 、
Ｎ2 に、“１”または“０”のデータを記憶させること
ができる。トランジスタＴ1 のゲートとトランジスタＴ
2 のゲートとの間、およびトランジスタＴ3 のゲートと
トランジスタＴ4 のゲートとの間には抵抗Ｒ1 、Ｒ2 が
接続されている（この抵抗の機能については後述す
る）。
セル部分の等価回路を図５に示す。同図に示されるよう
に、ｐチャネル薄膜トランジスタＴ1 とｎチャネルＭＯ
ＳトランジスタＴ2 により第１のインバータ回路が構成
されており、ｐチャネル薄膜トランジスタＴ3 とｎチャ
ネルＭＯＳトランジスタＴ4 により第２インバータ回路
が構成されている。そしてこれら２組みのインバータ回
路の交差接続によりメモリセルとなるフリップフロップ
が構成されており、このメモリセルの記憶ノードＮ1 、
Ｎ2 に、“１”または“０”のデータを記憶させること
ができる。トランジスタＴ1 のゲートとトランジスタＴ
2 のゲートとの間、およびトランジスタＴ3 のゲートと
トランジスタＴ4 のゲートとの間には抵抗Ｒ1 、Ｒ2 が
接続されている（この抵抗の機能については後述す
る）。
【０００３】ｎチャネルＭＯＳトランジスタＴ5 、Ｔ6
は、このメモリセルにデータの書き込みおよび読み出し
を行うための転送ゲートであり、これらのＭＯＳトラン
ジスタＴ5 、Ｔ6 のゲート電極はワード線ＷL に、その
ソース・ドレイン領域の一方はビット線ＢL に、またソ
ース・ドレイン領域の他方は、メモリセルの記憶ノード
Ｎ1 、Ｎ2 に接続されている。
は、このメモリセルにデータの書き込みおよび読み出し
を行うための転送ゲートであり、これらのＭＯＳトラン
ジスタＴ5 、Ｔ6 のゲート電極はワード線ＷL に、その
ソース・ドレイン領域の一方はビット線ＢL に、またソ
ース・ドレイン領域の他方は、メモリセルの記憶ノード
Ｎ1 、Ｎ2 に接続されている。
【０００４】図６は、上述した回路が形成されている半
導体装置を示す平面図である。近年、集積度の向上に伴
い、フリップフロップを構成する各インバータの負荷ト
ランジスタ（図５のトランジスタＴ1 、Ｔ3 ）をｐチャ
ネル薄膜トランジスタで形成し、これをインバータの駆
動トランジスタを構成するバルク型のｎチャネルＭＯＳ
トランジスタ（図５のトランジスタＴ2 、Ｔ4 ）の上層
部に配置することが行われている。図６には、この種の
従来の半導体記憶装置の例が示されている。
導体装置を示す平面図である。近年、集積度の向上に伴
い、フリップフロップを構成する各インバータの負荷ト
ランジスタ（図５のトランジスタＴ1 、Ｔ3 ）をｐチャ
ネル薄膜トランジスタで形成し、これをインバータの駆
動トランジスタを構成するバルク型のｎチャネルＭＯＳ
トランジスタ（図５のトランジスタＴ2 、Ｔ4 ）の上層
部に配置することが行われている。図６には、この種の
従来の半導体記憶装置の例が示されている。
【０００５】シリコンからなるｐ型半導体基板の表面領
域内に選択的に形成されたｎ+ 型不純物領域１ａ、１
ｂ、１ｃは、図５のトランジスタＴ6 およびＴ4 のソー
ス・ドレイン領域であり、ｎ+ 型不純物領域１ｄ、１
ｅ、１ｆは、トランジスタＴ5 およびＴ2 のソース・ド
レイン領域である。
域内に選択的に形成されたｎ+ 型不純物領域１ａ、１
ｂ、１ｃは、図５のトランジスタＴ6 およびＴ4 のソー
ス・ドレイン領域であり、ｎ+ 型不純物領域１ｄ、１
ｅ、１ｆは、トランジスタＴ5 およびＴ2 のソース・ド
レイン領域である。
【０００６】２ａ、２ｂは、それぞれ第１層ポリシリコ
ン膜により形成されたトランジスタＴ4 、Ｔ2 のゲート
電極、３ａ、３ｂは同じく第１層ポリシリコン膜により
形成されたワード線である。ここで、ワード線３ａ、３
ｂはトランジスタＴ5 およびＴ6 のゲート電極を兼ねて
いる。
ン膜により形成されたトランジスタＴ4 、Ｔ2 のゲート
電極、３ａ、３ｂは同じく第１層ポリシリコン膜により
形成されたワード線である。ここで、ワード線３ａ、３
ｂはトランジスタＴ5 およびＴ6 のゲート電極を兼ねて
いる。
【０００７】４ａ、４ｂは、それぞれ第２層ポリシリコ
ン膜からなるＧＮＤ配線、５ａ、５ｂは、ｎ+ 型拡散層
１ｃ、１ｆとＧＮＤ配線４ａ、４ｂとの間を接続するた
めのスルーホール、６ａ、６ｂは、それぞれ第３層ポリ
シリコン膜からなるｐチャネル薄膜トランジスタ（図５
のトランジスタＴ1 、Ｔ3 ）のゲート電極である。ゲー
ト電極６ａは、スルーホール７ａを介してゲート電極２
ｂ、ｎ+ 型拡散層１ｂに同時に接続され、ゲート電極６
ｂは、スルーホール７ｂを介してゲート電極２ａ、ｎ+
型拡散層１ｅに同時に接続されている。
ン膜からなるＧＮＤ配線、５ａ、５ｂは、ｎ+ 型拡散層
１ｃ、１ｆとＧＮＤ配線４ａ、４ｂとの間を接続するた
めのスルーホール、６ａ、６ｂは、それぞれ第３層ポリ
シリコン膜からなるｐチャネル薄膜トランジスタ（図５
のトランジスタＴ1 、Ｔ3 ）のゲート電極である。ゲー
ト電極６ａは、スルーホール７ａを介してゲート電極２
ｂ、ｎ+ 型拡散層１ｂに同時に接続され、ゲート電極６
ｂは、スルーホール７ｂを介してゲート電極２ａ、ｎ+
型拡散層１ｅに同時に接続されている。
【０００８】８ｃ、８ｄは、ｐチャネル薄膜トランジス
タのチャネル領域、ソース・ドレイン領域およびＶCC配
線を構成する多結晶シリコン膜（第４層ポリシリコン
膜）である。多結晶シリコン膜８ｃは、スルーホール９
ａを介して薄膜トランジスタのゲート電極６ｂに接続さ
れ、また多結晶シリコン膜８ｄは、スルーホール９ｂを
介して薄膜トランジスタのゲート電極６ａに接続されて
いる。図示されてはいないが、ｎ+ 型拡散層１ａ、１ｄ
上には、ビット線（図示なし）と接続するためのスルー
ホールが設けられている。
タのチャネル領域、ソース・ドレイン領域およびＶCC配
線を構成する多結晶シリコン膜（第４層ポリシリコン
膜）である。多結晶シリコン膜８ｃは、スルーホール９
ａを介して薄膜トランジスタのゲート電極６ｂに接続さ
れ、また多結晶シリコン膜８ｄは、スルーホール９ｂを
介して薄膜トランジスタのゲート電極６ａに接続されて
いる。図示されてはいないが、ｎ+ 型拡散層１ａ、１ｄ
上には、ビット線（図示なし）と接続するためのスルー
ホールが設けられている。
【０００９】次に、図７を参照して、従来のｐチャネル
薄膜トランジスタの構造について詳細に説明する。図７
の（ａ）は、図６より薄膜トランジスタ部分を抜き出し
たものであり、図７の（ｂ）は、そのＡ−Ａ′線の断面
図である。第３層ポリシリコン膜により形成されるゲー
ト電極６０上に、絶縁膜１００を介して第４層ポリシリ
コン膜により形成される多結晶シリコン膜８０が配置さ
れている。多結晶シリコン膜８０は、Ｖcc配線を兼ねる
ソース領域８０ａと、ドレイン領域８０ｂと、チャネル
領域８０ｃの各領域に分けられる。ソース領域８０ａ
は、ｐ型の高不純物濃度領域であり、また、ドレイン領
域８０ｂは、ｐ型の高不純物濃度領域８０ｂ1 と低不純
物濃度領域８０ｂ2 とから構成される領域である。これ
らの各領域は、ボロンのイオン注入によって形成される
領域である。図７に示されたように、ドレイン領域の高
不純物濃度領域８０ｂ1 をゲート電極６０から離して形
成するのは、主としてオフ時のリーク電流を低く抑える
ためである。
薄膜トランジスタの構造について詳細に説明する。図７
の（ａ）は、図６より薄膜トランジスタ部分を抜き出し
たものであり、図７の（ｂ）は、そのＡ−Ａ′線の断面
図である。第３層ポリシリコン膜により形成されるゲー
ト電極６０上に、絶縁膜１００を介して第４層ポリシリ
コン膜により形成される多結晶シリコン膜８０が配置さ
れている。多結晶シリコン膜８０は、Ｖcc配線を兼ねる
ソース領域８０ａと、ドレイン領域８０ｂと、チャネル
領域８０ｃの各領域に分けられる。ソース領域８０ａ
は、ｐ型の高不純物濃度領域であり、また、ドレイン領
域８０ｂは、ｐ型の高不純物濃度領域８０ｂ1 と低不純
物濃度領域８０ｂ2 とから構成される領域である。これ
らの各領域は、ボロンのイオン注入によって形成される
領域である。図７に示されたように、ドレイン領域の高
不純物濃度領域８０ｂ1 をゲート電極６０から離して形
成するのは、主としてオフ時のリーク電流を低く抑える
ためである。
【００１０】このように構成された従来のスタティック
型半導体記憶装置では、素子の小型化が進んだことによ
り、パッケージや配線材料等から放射されるα線によっ
てデータが反転するソフトエラーが起こりやすくなって
きている。ソフトエラーは次のようにして起こる。い
ま、図５において、記憶ノードＮ1がＨレベル
（“１”）、記憶ノードＮ2 がＬレベル（“０”）（こ
の場合、ｎ+型拡散層１ｅがＨレベルでｎ+ 型拡散層１
ｂがＬレベル）にあるものとする。ここで、α線が入射
すると、電子−ホール対が生成され、生成された電子は
ｎ+ 型拡散層１ｅに集められる。これにより記憶ノード
Ｎ1 の電位が低下し、ｎチャネルＭＯＳトランジスタＴ
4 がＯＦＦ、ｐチャネル薄膜トランジスタＴ3 がＯＮに
転じ、記憶ノードＮ2 の電位が上昇する。そのため、ｎ
チャネルＭＯＳトランジスタＴ2 がＯＮ、ｐチャネル薄
膜トランジスタＴ1 がＯＦＦとなって新たな安定状態に
入る。
型半導体記憶装置では、素子の小型化が進んだことによ
り、パッケージや配線材料等から放射されるα線によっ
てデータが反転するソフトエラーが起こりやすくなって
きている。ソフトエラーは次のようにして起こる。い
ま、図５において、記憶ノードＮ1がＨレベル
（“１”）、記憶ノードＮ2 がＬレベル（“０”）（こ
の場合、ｎ+型拡散層１ｅがＨレベルでｎ+ 型拡散層１
ｂがＬレベル）にあるものとする。ここで、α線が入射
すると、電子−ホール対が生成され、生成された電子は
ｎ+ 型拡散層１ｅに集められる。これにより記憶ノード
Ｎ1 の電位が低下し、ｎチャネルＭＯＳトランジスタＴ
4 がＯＦＦ、ｐチャネル薄膜トランジスタＴ3 がＯＮに
転じ、記憶ノードＮ2 の電位が上昇する。そのため、ｎ
チャネルＭＯＳトランジスタＴ2 がＯＮ、ｐチャネル薄
膜トランジスタＴ1 がＯＦＦとなって新たな安定状態に
入る。
【００１１】この種スタティック型半導体記憶装置のソ
フトエラー耐性を向上させる手段として、「１９９１年
電子情報通信学会秋季大会予稿集Ｃ−４２７、Ｐ．５−
１４１」により、薄膜トランジスタのゲート電極６ａ、
６ｂの不純物濃度を下げてそのシート抵抗を高くするこ
とが提案されている。この場合、通常１×１０19〜１×
１０20atoms ／cm3 のリンが導入されているゲート電極
６ａ、６ｂにシート抵抗を高くするためにリンの導入量
を１×１０17〜１×１０19atoms ／cm3 程度に減らす必
要がある。その結果、図５に示されるように、薄膜トラ
ンジスタＴ1 、Ｔ3 のゲートには等価的に抵抗Ｒ1 、Ｒ
2 が接続されたことになる。
フトエラー耐性を向上させる手段として、「１９９１年
電子情報通信学会秋季大会予稿集Ｃ−４２７、Ｐ．５−
１４１」により、薄膜トランジスタのゲート電極６ａ、
６ｂの不純物濃度を下げてそのシート抵抗を高くするこ
とが提案されている。この場合、通常１×１０19〜１×
１０20atoms ／cm3 のリンが導入されているゲート電極
６ａ、６ｂにシート抵抗を高くするためにリンの導入量
を１×１０17〜１×１０19atoms ／cm3 程度に減らす必
要がある。その結果、図５に示されるように、薄膜トラ
ンジスタＴ1 、Ｔ3 のゲートには等価的に抵抗Ｒ1 、Ｒ
2 が接続されたことになる。
【００１２】このような対策の採られた半導体記憶装置
では、記憶ノードＮ1 −薄膜トランジスタＴ3 のゲート
間および記憶ノードＮ2 −薄膜トランジスタＴ1 のゲー
ト間の抵抗が増大することにより、薄膜トランジスタの
ゲート電極を充電する回路の時定数が増大する。そのた
め、Ｈレベルにあった記憶ノードＮ1 の電位が、α線に
より生成された電子の注入を受けて低下しても薄膜トラ
ンジスタＴ3 のゲートの電位が低下するのは遅れる。従
って、α線照射を受けてもトランジスタＴ3 は直ちに導
通することはなく、記憶ノードＮ2 の電位はしばらく低
電位を保つ。そのため、薄膜トランジスタＴ1 はＯＮ、
ＭＯＳトランジスタＴ2 はＯＦＦの状態を保持し続け、
間もなく記憶ノードＮ1 の電位はＨレベルを回復する。
従って、上記の改良型半導体記憶装置の構成によりソフ
トエラー耐性は改善される。
では、記憶ノードＮ1 −薄膜トランジスタＴ3 のゲート
間および記憶ノードＮ2 −薄膜トランジスタＴ1 のゲー
ト間の抵抗が増大することにより、薄膜トランジスタの
ゲート電極を充電する回路の時定数が増大する。そのた
め、Ｈレベルにあった記憶ノードＮ1 の電位が、α線に
より生成された電子の注入を受けて低下しても薄膜トラ
ンジスタＴ3 のゲートの電位が低下するのは遅れる。従
って、α線照射を受けてもトランジスタＴ3 は直ちに導
通することはなく、記憶ノードＮ2 の電位はしばらく低
電位を保つ。そのため、薄膜トランジスタＴ1 はＯＮ、
ＭＯＳトランジスタＴ2 はＯＦＦの状態を保持し続け、
間もなく記憶ノードＮ1 の電位はＨレベルを回復する。
従って、上記の改良型半導体記憶装置の構成によりソフ
トエラー耐性は改善される。
【００１３】
【発明が解決しようとする課題】上述した従来のα線対
策を施したスタティック型半導体記憶装置では、薄膜ト
ランジスタのゲート電極へのリン導入量を１×１０17〜
１×１０19atoms ／cm3程度に減らしていたが、この場
合、製造条件のばらつき等によりシート抵抗値に大きな
ばらつきが生じる。また、十分に大きな抵抗値を得るこ
とができないことがあり、その場合には十分なソフトエ
ラー対策とはならなかった。さらに、従来の対策では、
大きなソフトエラー耐性向上効果をもつものではないた
め、仮に大きなシート抵抗値が得られたとしても、半導
体記憶装置の小型化がさらに進んだ場合のα線対策とし
ては不十分なものであった。
策を施したスタティック型半導体記憶装置では、薄膜ト
ランジスタのゲート電極へのリン導入量を１×１０17〜
１×１０19atoms ／cm3程度に減らしていたが、この場
合、製造条件のばらつき等によりシート抵抗値に大きな
ばらつきが生じる。また、十分に大きな抵抗値を得るこ
とができないことがあり、その場合には十分なソフトエ
ラー対策とはならなかった。さらに、従来の対策では、
大きなソフトエラー耐性向上効果をもつものではないた
め、仮に大きなシート抵抗値が得られたとしても、半導
体記憶装置の小型化がさらに進んだ場合のα線対策とし
ては不十分なものであった。
【００１４】よって、本発明の目的とするところは、製
造条件等により特性のばらつくことのない、新規なそし
てより大きなソフトエラー耐性向上効果をもつα線対策
を提案し、信頼性の高いスタティック型半導体記憶装置
を提供できるようにすることである。
造条件等により特性のばらつくことのない、新規なそし
てより大きなソフトエラー耐性向上効果をもつα線対策
を提案し、信頼性の高いスタティック型半導体記憶装置
を提供できるようにすることである。
【００１５】
【課題を解決するための手段】本発明によれば、上述の
目的を達成するために、第１のバルク型ｎチャネルＭＯ
Ｓトランジスタ（Ｔ2 ）を駆動トランジスタとし第１の
ｐチャネル薄膜トランジスタ（Ｔ1 ）を負荷トランジス
タとする第１のインバータと、第２のバルク型ｎチャネ
ルＭＯＳトランジスタ（Ｔ4 ）を駆動トランジスタとし
第２のｐチャネル薄膜トランジスタ（Ｔ3 ）を負荷トラ
ンジスタとする第２のインバータとを有しこれらが交差
接続されてなるメモリセルを複数個備えるスタティック
型半導体記憶装置において、第１および第２のｐチャネ
ル薄膜トランジスタのゲート電極が低不純物濃度乃至ノ
ンドープの半導体薄膜によって構成されることにより第
１、第２のｐチャネル薄膜トランジスタ（Ｔ 1 、Ｔ 3 ）
のゲート電極と第１、第２のバルク型ｎチャネルＭＯＳ
トランジスタ（Ｔ 2 、Ｔ 4 ）のゲート電極との間に抵抗
（Ｒ 1 、Ｒ 2 ）が接続され、かつ、第１および第２のｐ
チャンネル薄膜トランジスタのゲート電極とドレインと
の間にはそれぞれ容量素子（Ｃ1 、Ｃ2 ）が接続されて
いることを特徴とするスタティック型半導体記憶装置が
提供される。
目的を達成するために、第１のバルク型ｎチャネルＭＯ
Ｓトランジスタ（Ｔ2 ）を駆動トランジスタとし第１の
ｐチャネル薄膜トランジスタ（Ｔ1 ）を負荷トランジス
タとする第１のインバータと、第２のバルク型ｎチャネ
ルＭＯＳトランジスタ（Ｔ4 ）を駆動トランジスタとし
第２のｐチャネル薄膜トランジスタ（Ｔ3 ）を負荷トラ
ンジスタとする第２のインバータとを有しこれらが交差
接続されてなるメモリセルを複数個備えるスタティック
型半導体記憶装置において、第１および第２のｐチャネ
ル薄膜トランジスタのゲート電極が低不純物濃度乃至ノ
ンドープの半導体薄膜によって構成されることにより第
１、第２のｐチャネル薄膜トランジスタ（Ｔ 1 、Ｔ 3 ）
のゲート電極と第１、第２のバルク型ｎチャネルＭＯＳ
トランジスタ（Ｔ 2 、Ｔ 4 ）のゲート電極との間に抵抗
（Ｒ 1 、Ｒ 2 ）が接続され、かつ、第１および第２のｐ
チャンネル薄膜トランジスタのゲート電極とドレインと
の間にはそれぞれ容量素子（Ｃ1 、Ｃ2 ）が接続されて
いることを特徴とするスタティック型半導体記憶装置が
提供される。
【００１６】前記容量素子（Ｃ1 、Ｃ2 ）は、第１およ
び第２のｐチャネル薄膜トランジスタ（Ｔ1 、Ｔ3 ）の
ドレイン領域を構成するｐ型半導体薄膜のチャネル領域
への延長部分とゲート電極との間に形成することがで
き、あるいは、第１（第２）のｐチャネル薄膜トランジ
スタ（Ｔ1 、Ｔ3 ）のゲート電極とこれと絶縁膜を介し
て配置される第２（第１）のバルク型ｎチャネルＭＯＳ
トランジスタ（Ｔ4 、Ｔ2 ）のゲート電極との間に形成
することができるものである。
び第２のｐチャネル薄膜トランジスタ（Ｔ1 、Ｔ3 ）の
ドレイン領域を構成するｐ型半導体薄膜のチャネル領域
への延長部分とゲート電極との間に形成することがで
き、あるいは、第１（第２）のｐチャネル薄膜トランジ
スタ（Ｔ1 、Ｔ3 ）のゲート電極とこれと絶縁膜を介し
て配置される第２（第１）のバルク型ｎチャネルＭＯＳ
トランジスタ（Ｔ4 、Ｔ2 ）のゲート電極との間に形成
することができるものである。
【００１７】
【作用】図１において、記憶ノードＮ1 、Ｎ2 にそれぞ
れ“１”、“０”が記憶されているものとする。ここ
で、説明を簡単にするため、電源電圧Ｖccは２Ｖ、デー
タ“１”、“０”に対応する電圧をそれぞれ２Ｖ、０Ｖ
とする。パッケージ等から放出されたα線が記憶ノード
Ｎ1 にヒットすると、生成された電子がノードＮ1 に集
められ、ノードＮ1 の電位が２Ｖから−１Ｖ程度にまで
低下する。ここで、トランジスタＴ1 のドレインとゲー
ト電極との間には、本発明に従って、容量素子Ｃ1 が追
加されている。そのため、そのブートストラップ効果に
より、トランジスタＴ1 のゲート電位は０Ｖから概略−
３Ｖ程度にまで低下する。従って、トランジスタＴ1 の
ゲート−ソース間電圧ＶGSは、α線ヒット前後で、−２
Ｖから−５Ｖ程度へと大幅に変化する。その結果、α線
のヒット後のトランジスタＴ1 の電流供給能力は大幅に
増加してトランジスタＴ1 が記憶ノードＮ1 を急速に充
電し、ノードＮ1 の電位は−１Ｖ程度から２Ｖにまで速
やかに回復する。一方、記憶ノードＮ1 の電位が急速に
２Ｖに復帰するため、トランジスタＴ3、Ｔ4 のＯＮ、
ＯＦＦが反転することがなく、記憶ノードＮ2 の電位
は、０Ｖのままに留まる。すなわち、α線がヒットして
もメモリセルがソフト的に破壊されることは防止され、
スタティック型半導体記憶装置のソフトエラー耐性は大
幅に改善される。
れ“１”、“０”が記憶されているものとする。ここ
で、説明を簡単にするため、電源電圧Ｖccは２Ｖ、デー
タ“１”、“０”に対応する電圧をそれぞれ２Ｖ、０Ｖ
とする。パッケージ等から放出されたα線が記憶ノード
Ｎ1 にヒットすると、生成された電子がノードＮ1 に集
められ、ノードＮ1 の電位が２Ｖから−１Ｖ程度にまで
低下する。ここで、トランジスタＴ1 のドレインとゲー
ト電極との間には、本発明に従って、容量素子Ｃ1 が追
加されている。そのため、そのブートストラップ効果に
より、トランジスタＴ1 のゲート電位は０Ｖから概略−
３Ｖ程度にまで低下する。従って、トランジスタＴ1 の
ゲート−ソース間電圧ＶGSは、α線ヒット前後で、−２
Ｖから−５Ｖ程度へと大幅に変化する。その結果、α線
のヒット後のトランジスタＴ1 の電流供給能力は大幅に
増加してトランジスタＴ1 が記憶ノードＮ1 を急速に充
電し、ノードＮ1 の電位は−１Ｖ程度から２Ｖにまで速
やかに回復する。一方、記憶ノードＮ1 の電位が急速に
２Ｖに復帰するため、トランジスタＴ3、Ｔ4 のＯＮ、
ＯＦＦが反転することがなく、記憶ノードＮ2 の電位
は、０Ｖのままに留まる。すなわち、α線がヒットして
もメモリセルがソフト的に破壊されることは防止され、
スタティック型半導体記憶装置のソフトエラー耐性は大
幅に改善される。
【００１８】容量素子追加に加え、薄膜トランジスタの
ゲート電極を低不純物濃度乃至ノンドープ半導体薄膜に
より形成することにより、本発明の効果は一層顕著なも
のとなる。それは、容量素子、抵抗によるそれぞれの効
果に加え、前述のブートストラップ効果がより高まるか
らである。
ゲート電極を低不純物濃度乃至ノンドープ半導体薄膜に
より形成することにより、本発明の効果は一層顕著なも
のとなる。それは、容量素子、抵抗によるそれぞれの効
果に加え、前述のブートストラップ効果がより高まるか
らである。
【００１９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の第１の実施例の等価回路図
である。同図において、Ｔ1 、Ｔ3は、それぞれｐチャ
ネル薄膜トランジスタであり、Ｔ2 、Ｔ4 、Ｔ5 、Ｔ6
は、それぞれｎチャネルＭＯＳトランジスタである。ト
ランジスタＴ1 、Ｔ2 およびトランジスタＴ3 、Ｔ4 に
より、１対のインバータ回路が構成されており、これら
のインバータ回路は互いに交差接続されている。
て説明する。図１は本発明の第１の実施例の等価回路図
である。同図において、Ｔ1 、Ｔ3は、それぞれｐチャ
ネル薄膜トランジスタであり、Ｔ2 、Ｔ4 、Ｔ5 、Ｔ6
は、それぞれｎチャネルＭＯＳトランジスタである。ト
ランジスタＴ1 、Ｔ2 およびトランジスタＴ3 、Ｔ4 に
より、１対のインバータ回路が構成されており、これら
のインバータ回路は互いに交差接続されている。
【００２０】トランジスタＴ5 、Ｔ6 は、上記のように
構成されたメモリセルへデータの書き込みおよびデータ
の読み出しを行うための転送ゲートであって、これらの
トランジスタのゲート電極は、ワード線ＷL に、またそ
のソース・ドレイン領域の一方はビット線ＢL に、その
ソース・ドレイン領域の他方はメモリセルの記憶ノード
Ｎ1 、Ｎ2 にそれぞれ接続されている。また、ｐチャネ
ル薄膜トランジスタＴ1 、Ｔ3 のゲート電極とｎチャネ
ルＭＯＳトランジスタＴ2 、Ｔ4 のゲート電極との間に
は抵抗Ｒ1 、Ｒ2 が接続されている。以上の構成は図６
に示した従来例と同様である。本実施例の従来例と相違
する点は、ｐチャネル薄膜トランジスタＴ1 、Ｔ3 のゲ
ート電極とドレインとの間に、容量素子Ｃ1 、Ｃ2 が接
続されていることである。
構成されたメモリセルへデータの書き込みおよびデータ
の読み出しを行うための転送ゲートであって、これらの
トランジスタのゲート電極は、ワード線ＷL に、またそ
のソース・ドレイン領域の一方はビット線ＢL に、その
ソース・ドレイン領域の他方はメモリセルの記憶ノード
Ｎ1 、Ｎ2 にそれぞれ接続されている。また、ｐチャネ
ル薄膜トランジスタＴ1 、Ｔ3 のゲート電極とｎチャネ
ルＭＯＳトランジスタＴ2 、Ｔ4 のゲート電極との間に
は抵抗Ｒ1 、Ｒ2 が接続されている。以上の構成は図６
に示した従来例と同様である。本実施例の従来例と相違
する点は、ｐチャネル薄膜トランジスタＴ1 、Ｔ3 のゲ
ート電極とドレインとの間に、容量素子Ｃ1 、Ｃ2 が接
続されていることである。
【００２１】図２は、本発明の一実施例の平面図であ
る。図２において、ｎ+ 型不純物領域１ａ、１ｂ、１ｃ
は、シリコンからなるｐ型半導体基板の表面領域内に選
択的に形成された領域であって、図１のｎチャネルＭＯ
ＳトランジスタＴ6 およびＴ4のソース・ドレイン領域
を構成しており、またｎ+ 型不純物領域１ｄ、１ｅ、１
ｆは、ｎチャネルＭＯＳトランジスタＴ5 およびＴ2 の
ソース・ドレイン領域を構成する領域である。
る。図２において、ｎ+ 型不純物領域１ａ、１ｂ、１ｃ
は、シリコンからなるｐ型半導体基板の表面領域内に選
択的に形成された領域であって、図１のｎチャネルＭＯ
ＳトランジスタＴ6 およびＴ4のソース・ドレイン領域
を構成しており、またｎ+ 型不純物領域１ｄ、１ｅ、１
ｆは、ｎチャネルＭＯＳトランジスタＴ5 およびＴ2 の
ソース・ドレイン領域を構成する領域である。
【００２２】２ａ、２ｂは、それぞれ第１層ポリシリコ
ン膜により形成されたｎチャネルＭＯＳトランジスタＴ
4 、Ｔ2 のゲート電極、３ａ、３ｂは同じく第１層ポリ
シリコン膜により形成されたワード線である。ここで、
ワード線３ａ、３ｂはトランジスタＴ5 およびＴ6 のゲ
ート電極を兼ねている。
ン膜により形成されたｎチャネルＭＯＳトランジスタＴ
4 、Ｔ2 のゲート電極、３ａ、３ｂは同じく第１層ポリ
シリコン膜により形成されたワード線である。ここで、
ワード線３ａ、３ｂはトランジスタＴ5 およびＴ6 のゲ
ート電極を兼ねている。
【００２３】４ａ、４ｂは、それぞれ第２層ポリシリコ
ン膜からなるＧＮＤ配線、５ａ、５ｂは、ｎ+ 型拡散層
１ｃ、１ｆとＧＮＤ配線４ａ、４ｂとの間を接続するた
めのスルーホール、６ａ、６ｂは、それぞれ第３層ポリ
シリコン膜からなるｐチャネル薄膜トランジスタ（図１
のトランジスタＴ1 、Ｔ3 ）のゲート電極である。ゲー
ト電極６ａは、スルーホール７ａを介してゲート電極２
ｂ、ｎ+ 型拡散層１ｂに同時に接続され、ゲート電極６
ｂは、スルーホール７ｂを介してゲート電極２ａ、ｎ+
型拡散層１ｅに同時に接続されている。
ン膜からなるＧＮＤ配線、５ａ、５ｂは、ｎ+ 型拡散層
１ｃ、１ｆとＧＮＤ配線４ａ、４ｂとの間を接続するた
めのスルーホール、６ａ、６ｂは、それぞれ第３層ポリ
シリコン膜からなるｐチャネル薄膜トランジスタ（図１
のトランジスタＴ1 、Ｔ3 ）のゲート電極である。ゲー
ト電極６ａは、スルーホール７ａを介してゲート電極２
ｂ、ｎ+ 型拡散層１ｂに同時に接続され、ゲート電極６
ｂは、スルーホール７ｂを介してゲート電極２ａ、ｎ+
型拡散層１ｅに同時に接続されている。
【００２４】８ａ、８ｂは、第４層ポリシリコン膜によ
り形成された、ｐチャネル薄膜トランジスタのチャネル
領域、ソース・ドレイン領域およびＶCC配線を構成する
多結晶シリコン膜である。多結晶シリコン膜８ａは、ス
ルーホール９ａを介して薄膜トランジスタのゲート電極
６ｂに接続され、また多結晶シリコン膜８ｂは、スルー
ホール９ｂを介して薄膜トランジスタのゲート電極６ａ
に接続されている。図示されてはいないが、ｎ+ 型拡散
層１ａ、１ｄ上には、ビット線（図示なし）と接続する
ためのスルーホールが設けられている。
り形成された、ｐチャネル薄膜トランジスタのチャネル
領域、ソース・ドレイン領域およびＶCC配線を構成する
多結晶シリコン膜である。多結晶シリコン膜８ａは、ス
ルーホール９ａを介して薄膜トランジスタのゲート電極
６ｂに接続され、また多結晶シリコン膜８ｂは、スルー
ホール９ｂを介して薄膜トランジスタのゲート電極６ａ
に接続されている。図示されてはいないが、ｎ+ 型拡散
層１ａ、１ｄ上には、ビット線（図示なし）と接続する
ためのスルーホールが設けられている。
【００２５】図２に示した平面図は、図６の従来例のそ
れと半導体層のパターン上は同様である。両者の相違す
るする点は、従来例での多結晶シリコン膜８ｃ、８ｄが
本実施例では８ａ、８ｂとなっていることである。多結
晶シリコン膜８ａ、８ｂ；８ｃ、８ｄは、リン（Ｐ）の
ドープされたｎ型の領域とボロン（Ｂ）がドープされて
ｐ型化された領域とを有するが、８ａ、８ｂと８ｃ、８
ｄとでは、ボロンがドープされてｐ型化された領域のパ
ターンが相違している。図３を参照してこの点をより詳
しく説明する。
れと半導体層のパターン上は同様である。両者の相違す
るする点は、従来例での多結晶シリコン膜８ｃ、８ｄが
本実施例では８ａ、８ｂとなっていることである。多結
晶シリコン膜８ａ、８ｂ；８ｃ、８ｄは、リン（Ｐ）の
ドープされたｎ型の領域とボロン（Ｂ）がドープされて
ｐ型化された領域とを有するが、８ａ、８ｂと８ｃ、８
ｄとでは、ボロンがドープされてｐ型化された領域のパ
ターンが相違している。図３を参照してこの点をより詳
しく説明する。
【００２６】図３の（ａ）は、図２より薄膜トランジス
タ部分を抜き出した図であり、図３の（ｂ）は、そのＡ
−Ａ′線断面図である。第３層ポリシリコン膜により形
成されるゲート電極６０上に、絶縁膜１００を介して第
４層ポリシリコン膜により形成される多結晶シリコン膜
８０が配置されている。多結晶シリコン膜８０は、Ｖcc
配線を兼ねるソース領域８０ａと、ドレイン領域８０ｂ
と、チャネル領域８０ｃの各領域に分けられる。ソース
領域８０ａは、ｐ型の高不純物濃度領域であり、また、
ドレイン領域８０ｂは、ｐ型の高不純物濃度領域８０ｂ
1 と低不純物濃度領域８０ｂ2 とから構成される領域で
ある。さらに、チャネル領域８０ｃは、ｎ型のままの領
域８０ｃ1 とボロンがドープされたｐ型の低不純物濃度
領域８０ｃ2 から構成される。
タ部分を抜き出した図であり、図３の（ｂ）は、そのＡ
−Ａ′線断面図である。第３層ポリシリコン膜により形
成されるゲート電極６０上に、絶縁膜１００を介して第
４層ポリシリコン膜により形成される多結晶シリコン膜
８０が配置されている。多結晶シリコン膜８０は、Ｖcc
配線を兼ねるソース領域８０ａと、ドレイン領域８０ｂ
と、チャネル領域８０ｃの各領域に分けられる。ソース
領域８０ａは、ｐ型の高不純物濃度領域であり、また、
ドレイン領域８０ｂは、ｐ型の高不純物濃度領域８０ｂ
1 と低不純物濃度領域８０ｂ2 とから構成される領域で
ある。さらに、チャネル領域８０ｃは、ｎ型のままの領
域８０ｃ1 とボロンがドープされたｐ型の低不純物濃度
領域８０ｃ2 から構成される。
【００２７】この低不純物濃度領域８０ｃ2 とゲート電
極６０との間には容量素子が形成されるが、この容量素
子は図１に示されるように、薄膜トランジスタＴ1 、Ｔ
3 のゲート電極とドレインとの間に接続されたものとな
る。なお、高不純物濃度領域８０ｂ1 におけるボロンの
注入量は、１×１０15〜１×１０16／ｃｍ2 程度であ
り、低不純物濃度領域８０ｂ2 および８０ｃ2 における
それは１×１０12〜１×１０13／ｃｍ2 程度である。
極６０との間には容量素子が形成されるが、この容量素
子は図１に示されるように、薄膜トランジスタＴ1 、Ｔ
3 のゲート電極とドレインとの間に接続されたものとな
る。なお、高不純物濃度領域８０ｂ1 におけるボロンの
注入量は、１×１０15〜１×１０16／ｃｍ2 程度であ
り、低不純物濃度領域８０ｂ2 および８０ｃ2 における
それは１×１０12〜１×１０13／ｃｍ2 程度である。
【００２８】次に、図４を参照して本発明の第２の実施
例について説明する。図４は、第２の実施例の平面図で
あるが、同図において、図２に示した先の実施例の部分
に対応する部分については同一の符号を付すことにし重
複した説明は省略する。本実施例の第１の実施例と相違
する点は、第１の実施例での第２層ポリシリコン膜で形
成されるＧＮＤ配線４ａ、４ｂが、本実施例では、これ
より後退した形状の４ｃ、４ｄとなっている点である。
例について説明する。図４は、第２の実施例の平面図で
あるが、同図において、図２に示した先の実施例の部分
に対応する部分については同一の符号を付すことにし重
複した説明は省略する。本実施例の第１の実施例と相違
する点は、第１の実施例での第２層ポリシリコン膜で形
成されるＧＮＤ配線４ａ、４ｂが、本実施例では、これ
より後退した形状の４ｃ、４ｄとなっている点である。
【００２９】すなわち、第１の実施例では、第１層ポリ
シリコン膜で形成されるＭＯＳトランジスタＴ4 、Ｔ2
のゲート電極２ａ、２ｂと、第３層ポリシリコン膜で形
成される薄膜トランジスタＴ1 、Ｔ3 のゲート電極６
ａ、６ｂとの間に第２層ポリシリコン膜で形成されるＧ
ＮＤ配線４ａ、４ｂが介在していたが、本実施例では、
ＭＯＳトランジスタＴ4 、Ｔ2 のゲート電極２ａ、２ｂ
と、薄膜トランジスタＴ1 、Ｔ3 のゲート電極６ａ、６
ｂとがＧＮＤ配線を介することなく対向・配置されてい
る。そのため、ＭＯＳトランジスタＴ4 のゲート電極２
ａと薄膜トランジスタＴ1のゲート電極６ａとの間、お
よび、ＭＯＳトランジスタＴ2 のゲート電極２ｂと薄膜
トランジスタＴ3 のゲート電極６ｂとの間にそれぞれ容
量素子が形成されることになる。そして、ここに形成さ
れた容量素子は、電気的には薄膜トランジスタＴ1 、Ｔ
3 のゲート電極−ドレイン間に接続される容量素子と等
価である。よって、本実施例の等価回路図は、図１に示
された第１の実施例のそれと同等のものとなる。従っ
て、本実施例のものも先の実施例の場合と同様の効果を
奏することができる。
シリコン膜で形成されるＭＯＳトランジスタＴ4 、Ｔ2
のゲート電極２ａ、２ｂと、第３層ポリシリコン膜で形
成される薄膜トランジスタＴ1 、Ｔ3 のゲート電極６
ａ、６ｂとの間に第２層ポリシリコン膜で形成されるＧ
ＮＤ配線４ａ、４ｂが介在していたが、本実施例では、
ＭＯＳトランジスタＴ4 、Ｔ2 のゲート電極２ａ、２ｂ
と、薄膜トランジスタＴ1 、Ｔ3 のゲート電極６ａ、６
ｂとがＧＮＤ配線を介することなく対向・配置されてい
る。そのため、ＭＯＳトランジスタＴ4 のゲート電極２
ａと薄膜トランジスタＴ1のゲート電極６ａとの間、お
よび、ＭＯＳトランジスタＴ2 のゲート電極２ｂと薄膜
トランジスタＴ3 のゲート電極６ｂとの間にそれぞれ容
量素子が形成されることになる。そして、ここに形成さ
れた容量素子は、電気的には薄膜トランジスタＴ1 、Ｔ
3 のゲート電極−ドレイン間に接続される容量素子と等
価である。よって、本実施例の等価回路図は、図１に示
された第１の実施例のそれと同等のものとなる。従っ
て、本実施例のものも先の実施例の場合と同様の効果を
奏することができる。
【００３０】以上、好ましい実施例について説明した
が、本発明はこれら実施例に限定されるものではなく、
本発明の主旨にしたがって種々の改変が可能であり、こ
れらを本発明から排除するものではない。
が、本発明はこれら実施例に限定されるものではなく、
本発明の主旨にしたがって種々の改変が可能であり、こ
れらを本発明から排除するものではない。
【００３１】
【発明の効果】以上説明したように、本発明のスタティ
ック型半導体記憶装置では、インバータを構成する２つ
のトランジスタのゲート間に抵抗を接続し、かつ、メモ
リセルの負荷として用いるｐチャネル薄膜トランジスタ
のゲート電極とドレインとの間に容量素子を接続したの
で、抵抗と容量素子との相乗作用によりα線照射による
記憶ノードの電位低下を直ちに回復させることができる
ようになり、ソフトエラー耐性を大幅に改善することが
できる。さらに、容量素子のみでα線耐を向上させたも
のではないので、大容量の容量素子を用いなくても必要
なα線耐量を確保することが可能になり、半導体記憶装
置の動作遅延を招かないようにすることができる。
ック型半導体記憶装置では、インバータを構成する２つ
のトランジスタのゲート間に抵抗を接続し、かつ、メモ
リセルの負荷として用いるｐチャネル薄膜トランジスタ
のゲート電極とドレインとの間に容量素子を接続したの
で、抵抗と容量素子との相乗作用によりα線照射による
記憶ノードの電位低下を直ちに回復させることができる
ようになり、ソフトエラー耐性を大幅に改善することが
できる。さらに、容量素子のみでα線耐を向上させたも
のではないので、大容量の容量素子を用いなくても必要
なα線耐量を確保することが可能になり、半導体記憶装
置の動作遅延を招かないようにすることができる。
【図１】 本発明の第１の実施例の等価回路図。
【図２】 本発明の第１の実施例の平面図。
【図３】 本発明の第１の実施例の要部の平面図とその
Ａ−Ａ′線断面図。
Ａ−Ａ′線断面図。
【図４】 本発明の第２の実施例の平面図。
【図５】 従来例の等価回路図。
【図６】 従来例の平面図。
【図７】 従来例の要部の平面図とそのＡ−Ａ′線断面
図。
図。
１ａ〜１ｆ…ｎ+ 型拡散層、 ２ａ、２ｂ…ｎチャネ
ルＭＯＳトランジスタのゲート電極（第１層ポリシリコ
ン膜）、 ３ａ、３ｂ…ワード線（第１層ポリシリコ
ン膜）、 ４ａ〜４ｄ…ＧＮＤ配線（第２層ポリシリ
コン膜）、５ａ、５ｂ、７ａ、７ｂ、９ａ、９ｂ…スル
ーホール、 ６ａ、６ｂ、６０…ｐチャネル薄膜トラ
ンジスタのゲート電極（第３層ポリシリコン膜）、
８ａ〜８ｄ、８０…多結晶シリコン膜（第４層ポリシリ
コン膜）、 ８０ａ…ソース領域、 ８０ｂ…ドレ
イン領域、 ８０ｃ…チャネル領域、 ８０ｂ1…
高不純物濃度領域、 ８０ｂ2 、８０ｃ2 …低不純物
濃度領域、 １００…絶縁膜。
ルＭＯＳトランジスタのゲート電極（第１層ポリシリコ
ン膜）、 ３ａ、３ｂ…ワード線（第１層ポリシリコ
ン膜）、 ４ａ〜４ｄ…ＧＮＤ配線（第２層ポリシリ
コン膜）、５ａ、５ｂ、７ａ、７ｂ、９ａ、９ｂ…スル
ーホール、 ６ａ、６ｂ、６０…ｐチャネル薄膜トラ
ンジスタのゲート電極（第３層ポリシリコン膜）、
８ａ〜８ｄ、８０…多結晶シリコン膜（第４層ポリシリ
コン膜）、 ８０ａ…ソース領域、 ８０ｂ…ドレ
イン領域、 ８０ｃ…チャネル領域、 ８０ｂ1…
高不純物濃度領域、 ８０ｂ2 、８０ｃ2 …低不純物
濃度領域、 １００…絶縁膜。
Claims (4)
- 【請求項１】 第１のバルク型ｎチャネルＭＯＳトラン
ジスタを駆動トランジスタとし第１のｐチャネル薄膜ト
ランジスタを負荷トランジスタとする第１のインバータ
と、第２のバルク型ｎチャネルＭＯＳトランジスタを駆
動トランジスタとし第２のｐチャネル薄膜トランジスタ
を負荷トランジスタとする第２のインバータとを有しこ
れらが交差接続されてなるメモリセルを複数個備えるス
タティック型半導体記憶装置において、前記第１および
第２のｐチャネル薄膜トランジスタのゲート電極は低不
純物濃度乃至ノンドープの半導体薄膜によって構成さ
れ、かつ、前記第１および第２のｐチャンネル薄膜トラ
ンジスタのゲート電極とドレインとの間にはそれぞれ容
量素子が接続されていることを特徴とするスタティック
型半導体記憶装置。 - 【請求項２】 前記容量素子は、第１および第２の薄膜
トランジスタのドレイン領域を構成するｐ型半導体薄膜
がチャネル部分にまで延在しその延在部分と該当する薄
膜トランジスタのゲート電極との間に形成されたもので
あることを特徴とする請求項１記載のスタティック型半
導体記憶装置。 - 【請求項３】 前記ｐ型半導体薄膜は、前記ゲート電極
上およびその近傍でドレイン領域の他の部分より不純物
濃度が低くなされていることを特徴とする請求項２記載
のスタティック型半導体記憶装置。 - 【請求項４】 前記容量素子は、前記第１のｐチャネル
薄膜トランジスタのゲート電極とこれと絶縁膜を介して
配置される前記第２のバルク型ｎチャネルＭＯＳトラン
ジスタのゲート電極との間、および前記第２のｐチャネ
ル薄膜トランジスタのゲート電極とこれと絶縁膜を介し
て配置される前記第１のバルク型ｎチャネルＭＯＳトラ
ンジスタのゲート電極との間に形成されたものであるこ
とを特徴とする請求項１記載のスタティック型半導体記
憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5047238A JP2518133B2 (ja) | 1993-02-12 | 1993-02-12 | スタティック型半導体記憶装置 |
| EP94102155A EP0610949A3 (en) | 1993-02-12 | 1994-02-11 | Static semiconductor memory device having increased soft error immunity. |
| US08/195,034 US5406107A (en) | 1993-02-12 | 1994-02-14 | Static semiconductor memory device having capacitors for increased soft error immunity |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5047238A JP2518133B2 (ja) | 1993-02-12 | 1993-02-12 | スタティック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06244385A JPH06244385A (ja) | 1994-09-02 |
| JP2518133B2 true JP2518133B2 (ja) | 1996-07-24 |
Family
ID=12769640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
|---|---|
| US (1) | US5406107A (ja) |
| EP (1) | EP0610949A3 (ja) |
| JP (1) | JP2518133B2 (ja) |
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| JPH07235645A (ja) * | 1993-12-29 | 1995-09-05 | Mitsubishi Electric Corp | スタティック型半導体記憶装置およびその製造方法 |
| TW297158B (ja) * | 1994-05-27 | 1997-02-01 | Hitachi Ltd | |
| KR100274408B1 (ko) * | 1995-04-17 | 2000-12-15 | 야스카와 히데아키 | 반도체 장치 및 그 제조방법 |
| GB9520888D0 (en) * | 1995-10-12 | 1995-12-13 | Philips Electronics Nv | Electronic devices comprising thin-film circuitry |
| KR100214843B1 (ko) * | 1996-03-29 | 1999-08-02 | 김주용 | 반도체 소자 및 그의 제조방법 |
| JPH09270469A (ja) * | 1996-03-29 | 1997-10-14 | Sanyo Electric Co Ltd | 半導体メモリ装置 |
| US5982000A (en) * | 1998-04-03 | 1999-11-09 | Ericsson Inc. | Resistive interconnect of transistor cells |
| JP2002176112A (ja) * | 2000-12-08 | 2002-06-21 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| JP2003046085A (ja) * | 2001-08-01 | 2003-02-14 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| JP2003173681A (ja) * | 2001-12-07 | 2003-06-20 | Mitsubishi Electric Corp | 半導体メモリ回路およびラッチ回路 |
| JP2004013920A (ja) | 2002-06-03 | 2004-01-15 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2004079843A (ja) * | 2002-08-20 | 2004-03-11 | Renesas Technology Corp | 半導体記憶装置 |
| JP2004207282A (ja) * | 2002-12-20 | 2004-07-22 | Fujitsu Ltd | 不揮発性半導体記憶装置、及び不揮発性半導体記憶装置の製造方法 |
| US8189367B1 (en) * | 2007-02-23 | 2012-05-29 | Bae Systems Information And Electronic Systems Integration Inc. | Single event upset hardened static random access memory cell |
| US9466618B2 (en) * | 2011-05-13 | 2016-10-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including two thin film transistors and method of manufacturing the same |
| EP3264407A1 (en) * | 2016-06-30 | 2018-01-03 | LG Display Co., Ltd. | Organic light emitting display device and driving method of the same |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6038864A (ja) * | 1983-08-11 | 1985-02-28 | Nec Corp | 半導体メモリセル |
| JPH0685431B2 (ja) * | 1985-06-10 | 1994-10-26 | 株式会社日立製作所 | 半導体装置 |
| US5016070A (en) * | 1989-06-30 | 1991-05-14 | Texas Instruments Incorporated | Stacked CMOS sRAM with vertical transistors and cross-coupled capacitors |
| JPH03218667A (ja) * | 1989-11-01 | 1991-09-26 | Hitachi Ltd | 半導体記憶装置 |
| US5350933A (en) * | 1990-02-21 | 1994-09-27 | Sony Corporation | Semiconductor CMOS static RAM with overlapping thin film transistors |
| JP2599495B2 (ja) * | 1990-09-05 | 1997-04-09 | シャープ株式会社 | 半導体装置の製造方法 |
| JP3231345B2 (ja) * | 1991-03-08 | 2001-11-19 | 株式会社日立製作所 | 半導体記憶装置及びその製造方法 |
| JPH04334054A (ja) * | 1991-05-09 | 1992-11-20 | Mitsubishi Electric Corp | 半導体装置、電界効果トランジスタおよびその製造方法 |
-
1993
- 1993-02-12 JP JP5047238A patent/JP2518133B2/ja not_active Expired - Fee Related
-
1994
- 1994-02-11 EP EP94102155A patent/EP0610949A3/en not_active Withdrawn
- 1994-02-14 US US08/195,034 patent/US5406107A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5406107A (en) | 1995-04-11 |
| JPH06244385A (ja) | 1994-09-02 |
| EP0610949A3 (en) | 1995-11-08 |
| EP0610949A2 (en) | 1994-08-17 |
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