JPH07263577A

JPH07263577A - 半導体装置

Info

Publication number: JPH07263577A
Application number: JP6047573A
Authority: JP
Inventors: Hiroshi Katakura; 洋片倉
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-03-18
Filing date: 1994-03-18
Publication date: 1995-10-13

Abstract

(57)【要約】【目的】相補型のインバータをクロス接続してなるフリ
ップフロップ回路を設けてなる半導体装置、たとえば、
ＣＭＯＳ型のメモリセルを設けてなるＳＲＡＭに関し、
メモリセルのα線ソフトエラー耐性の強化と、電源線の
形成領域の拡大化と、メモリセルの面積の縮小化とを図
る。【構成】ｐＭＯＳトランジスタ７のドレイン（Ｐ型拡散
層６８）と、ｎＭＯＳトランジスタ９のドレイン（Ｎ型
拡散層７１）と、ポリシリコン層７７とを、他の層との
接続にコンタクト・ホールを必要としないタングステン
層８０で接続すると共に、ｐＭＯＳトランジスタ８のド
レイン（Ｐ型拡散層７０）と、ｎＭＯＳトランジスタ１
０のドレイン（Ｎ型拡散層７３）と、ポリシリコン層７
６とを、他の層との接続にコンタクト・ホールを必要と
しないタングステン層８１で接続する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、相補型のインバータを
クロス接続してなるフリップフロップ回路を設けてなる
半導体装置に関する。

【０００２】

【従来の技術】従来、この種の半導体装置として、ＣＭ
ＯＳ（complementory ＭＯＳ［metaloxide semiconduct
or］）型のメモリセルを設けてなるＳＲＡＭ（static r
andomaccess memory）が知られており、図９は、このＣ
ＭＯＳ型のメモリセルを示している。

【０００３】図中、１は行の選択を行うワード線、２、
３はデータ転送路をなすビット線、４は高電圧側の電源
電圧ＶＤＤを供給するＶＤＤ電源線、５は低電圧側の電
源電圧ＶＳＳを供給するＶＳＳ電源線である。

【０００４】また、６はフリップフロップ回路であり、
７、８は負荷トランジスタをなすエンハンスメント形の
ｐＭＯＳトランジスタ、９、１０は駆動トランジスタを
なすエンハンスメント形のｎＭＯＳトランジスタであ
る。

【０００５】また、１１、１２はワード線１を介して供
給されるワード線選択信号によって導通、非導通が制御
される転送ゲートをなすエンハンスメント形のｎＭＯＳ
トランジスタである。

【０００６】図１０は、このＣＭＯＳ型のメモリセルの
従来の構成例を示す概略的平面図であり、図中、１４〜
１６はＰ型拡散層、１７〜２１はＮ型拡散層、２２〜２
５はポリシリコン層、２６、２７はアルミニウム層であ
る。

【０００７】また、２８はＰ型拡散層１５とアルミニウ
ムからなるＶＤＤ電源線４とのコンタンクト部、２９は
Ｎ型拡散層１８とアルミニウムからなるＶＳＳ電源線５
とのコンタクト部である。

【０００８】また、３０はＰ型拡散層１４とアルミニウ
ム層２６とのコンタクト部、３１はＰ型拡散層１６とア
ルミニウム層２７とのコンタクト部、３２はＮ型拡散層
１７とアルミニウム層２６とのコンタクト部、３３はＮ
型拡散層１９とアルミニウム層２７とのコンタクト部で
ある。

【０００９】また、３４はＮ型拡散層２０とビット線２
とのコンタクト部、３５はＮ型拡散層２１とビット線３
とのコンタクト部、３６はアルミニウム層２６とポリシ
リコン２３とのコンタクト部、３７はアルミニウム層２
７とポリシリコン層２２とのコンタクト部である。

【００１０】また、図１１は、図１０のＡ−Ａ線に沿っ
た概略的断面図であり、図中、４０はシリコン基板、４
１はフィールド酸化膜、４２、４３はゲート酸化膜、４
４は絶縁膜、４５〜４８は側壁絶縁膜、４９は絶縁膜
（ＳＯＧ［spin on grass］膜）である。

【００１１】ここに、図１０において、Ｐ型拡散層１
４、１５と、ポリシリコン層２２とで、Ｐ型拡散層１５
をソース、Ｐ型拡散層１４をドレイン、ポリシリコン層
２２をゲートとするｐＭＯＳトランジスタ７が構成され
ている。

【００１２】また、Ｐ型拡散層１５、１６と、ポリシリ
コン層２３とで、Ｐ型拡散層１５をソース、Ｐ型拡散層
１６をドレイン、ポリシリコン層２３をゲートとするｐ
ＭＯＳトランジスタ８が構成されている。

【００１３】また、Ｎ型拡散層１７、１８と、ポリシリ
コン層２２とで、Ｎ型拡散層１７をドレイン、Ｎ型拡散
層１８をソース、ポリシリコン層２２をゲートとするｎ
ＭＯＳトランジスタ９が構成されている。

【００１４】また、Ｎ型拡散層１８、１９と、ポリシリ
コン層２３とで、Ｎ型拡散層１９をドレイン、Ｎ型拡散
層１８をソース、ポリシリコン層２３をゲートとするｎ
ＭＯＳトランジスタ１０が構成されている。

【００１５】また、２４はワード線１を構成するポリシ
リコン層であり、Ｎ型拡散層１７、２０と、ポリシリコ
ン層２４とで、Ｎ型拡散層１７をソース、Ｎ型拡散層２
０をドレイン、ポリシリコン層２４をゲートとするｎＭ
ＯＳトランジスタ１１が構成されている。

【００１６】また、Ｎ型拡散層１９、２１と、ポリシリ
コン層２４とで、Ｎ型拡散層１９をソース、Ｎ型拡散層
２１をドレイン、ポリシリコン層２４をゲートとするｎ
ＭＯＳトランジスタ１２が構成されている。

【００１７】なお、ポリシリコン層２５は、ワード線１
（ポリシリコン層２４）に隣接するワード線を構成する
ものである。

【００１８】ここに、近年、ＣＭＯＳ型のメモリセルを
設けてなるＳＲＡＭは、バイポーラＲＡＭを凌ぐ高速性
と、低消費電力とを合わせ持つため、大型計算機、ワー
クステーション、計測器などの高性能システムに多く使
用されるようになってきている。

【００１９】これら高性能システムにおいては、性能の
更なる向上を図るために、ＳＲＡＭに対して、より一層
の高集積化や高速化の要求がなされており、これを実現
するために、トランジスタの微細化や、情報保持電流の
減少による低電力化が図られている。

【００２０】ところが、ＣＭＯＳ型のメモリセルにおい
ては、微細化によるｎＭＯＳトランジスタ９、１０のド
レイン（記憶ノード）に付く容量の減少や低電力化によ
り、ｎＭＯＳトランジスタ９、１０におけるデータ保持
電荷量が少なくなるため、α（アルファ）線によるソフ
トエラーが発生し易く、これが、信頼性上、大きな問題
となっている。

【００２１】このα線は、ＩＣを収納するパッケージ材
料やＩＣを形成する配線材料のアルミニウム等に含まれ
るウラン（Ｕ）やトリウム（Ｔｈ）などのα崩壊によっ
て放出されるが、この放出されるα線のエネルギーは、
中心が５ＭeＶで、０〜１０ＭeＶに分布する。

【００２２】ここに、例えば、５ＭeＶのエネルギーの
α線がシリコン基板に照射されると、このα線は、深さ
３０μｍまで進入し、１.４×１０⁶個の電子・正孔対が
生成される。

【００２３】この場合、ｎＭＯＳトランジスタ９、１０
が形成されている領域においては、ｎＭＯＳトランジス
タ９、１０のドレインとＰウエルとの間では、生成され
た正孔はエネルギー準位の低いＰウエルに集められ、電
子はエネルギー準位の高いｎＭＯＳトランジスタのドレ
インに集められてしまう。

【００２４】このため、フリップフロップ回路６を構成
しているｎＭＯＳトランジスタ９、１０のうち、Ｈレベ
ルを保持しているｎＭＯＳトランジスタのドレインの電
位がＰウエルの電位（ＶＳＳ）近くまで下がってしま
う。

【００２５】この電位変化によりフリップフロップ回路
６を構成しているｎＭＯＳトランジスタ９、１０のう
ち、Ｌレベルを保持している側のｐＭＯＳトランジスタ
が導通、ｎＭＯＳトランジスタが非導通となり、記憶す
る情報の反転、いわゆる、α線ソフトエラーが発生して
しまう。

【００２６】従来、このα線シフトエラー対策として、
次のことが実施されている。パッケージ材料や配線材
料として、α線含有量の少ない材料を使用する。これ
は、チップ部品及び内部からのα線の放出を減らす目的
である。

【００２７】チップ表面にポリイミド・フィルムなど
のα線遮蔽膜を被着する。これは、他の部品など、チッ
プ外部から照射されるα線の内部への進入を減らす目的
である。

【００２８】メモリセルの記憶保持電圧、記憶保持電
流を大きくする。これは、情報を保持するためにｎＭＯ
Ｓトランジスタ９、１０に蓄積される電荷量を増やす目
的である。

【００２９】メモリセルの駆動トランジスタをなすｎ
ＭＯＳトランジスタ９、１０のドレインに付く容量を大
きくする。これは、情報を保持するためにｎＭＯＳトラ
ンジスタ９、１０に蓄積される電荷量を増やす目的であ
る。

【００３０】ここに、チップを構成するパッケージ材料
や配線材料からα線放出物質を完全に除去することは、
事実上、不可能であり、の対策は、完全な対策とはな
っていない。

【００３１】また、チップ表面にポリイミド樹脂などの
α線遮蔽膜を被着するという対策は、チップ外部から
照射されるα線には有効であるが、チップ内部から放出
されるα線には何ら有効ではない。

【００３２】また、メモリセルの記憶保持電圧、記憶保
持電流を大きくすることは、消費電力の増大を招くこと
になるが、全体の消費電力は、既に限界にきており、現
在以上に記憶保持電圧、記憶保持電流を大きくすること
はできない。

【００３３】このように、対策〜で、ある程度の改
善が見込めるが、完全ではなく、したがって、唯一、完
全な対策となるのは、メモリセルの駆動トランジスタを
なすｎＭＯＳトランジスタ９、１０のドレインに付く容
量を大きくするという対策である。

【００３４】

【発明が解決しようとする課題】ここに、図１０に示す
従来のＣＭＯＳ型のメモリセルにおいては、アルミニウ
ム層２６、２７とポリシリコン層２２、２３との間には
平坦化のためにＳＯＧ膜４９が形成されているが、この
ＳＯＧ膜４９の膜厚は、例えば、３０００オングストロ
ームと厚いため、これらアルミニウム層２６、２７を介
してｎＭＯＳトランジスタ９、１０のドレインに付く容
量を大きくすることはできない。

【００３５】したがって、この図１０に示す従来のＣＭ
ＯＳ型のメモリセルにおいては、ｎＭＯＳトランジスタ
９、１０に付く容量を大きくするためには、ｎＭＯＳト
ランジスタ９、１０のドレイン自体の面積を大きくする
必要があるが、このようにする場合には、メモリセルの
面積が大きくなってしまい、高集積化を図ることができ
ないという問題点があった。

【００３６】また、この図１０に示す従来のＣＭＯＳ型
のメモリセルにおいては、ｐＭＯＳトランジスタ７のド
レインと、ｎＭＯＳトランジスタ９のドレインと、ポリ
シリコン層２３とを接続する配線、及び、ｐＭＯＳトラ
ンジスタ８のドレインと、ｎＭＯＳトランジスタ１０の
ドレインと、ポリシリコン層２２とを接続する配線をア
ルミニウム層２６、２７で形成しているので、その分、
ＶＤＤ電源線４、ＶＳＳ電源線５を形成する領域が小さ
くなってしまうという問題点があった。

【００３７】また、この図１０に示す従来のＣＭＯＳ型
のメモリセルにおいては、アルミニウム層２６と、Ｐ型
拡散層１４、Ｎ型拡散層１７及びポリシリコン層２３と
の接続、及び、アルミニウム層２７と、Ｐ型拡散層１
６、Ｎ型拡散層１９及びポリシリコン層２２との接続に
コンタクト・ホールを必要とするため、メモリセルの面
積が大きくなってしまうという問題点もあった。

【００３８】本発明は、かかる点に鑑み、相補型のイン
バータをクロス接続してなるフリップフロップ回路を設
けてなる半導体装置であって、α線ソフトエラー耐性の
強化と、電源線の形成領域の拡大化と、フリップフロッ
プ回路の面積の縮小化とを図ることができるようにした
半導体装置を提供することを目的とする。

【００３９】

【課題を解決するための手段】図１は本発明の原理説明
図であり、本発明が設けているフリップフロップ回路を
示している。即ち、本発明の半導体装置は図１に示すよ
うなフリップフロップ回路を設けて構成される。

【００４０】図中、５１は高電圧側の電源電圧ＶＤＤを
供給するＶＤＤ電源線、５２は低電圧側の電源電圧ＶＳ
Ｓを供給するＶＳＳ電源線、５３、５４は負荷トランジ
スタをなすｐチャネル電界効果トランジスタ、５５、５
６は駆動トランジスタをなすｎチャネル電界効果トラン
ジスタである。

【００４１】また、５７はｐチャネル電界効果トランジ
スタ５３及びｎチャネル電界効果トランジスタ５５のゲ
ートを構成する導電層、５８はｐチャネル電界効果トラ
ンジスタ５４及びｎチャネル電界効果トランジスタ５６
のゲートを構成する導電層である。

【００４２】また、５９はｐチャネル電界効果トランジ
スタ５３のドレインと、ｎチャネル電界効果トランジス
タ５５のドレインと、導電層５８とに接続され、一部分
５９Ａが絶縁層を介して導電層５７上に配置された導電
層である。

【００４３】なお、この導電層５９は、コンタクト・ホ
ールを介さずに、導電層５８に接続されている。

【００４４】また、６０はｐチャネル電界効果トランジ
スタ５４のドレインと、ｎチャネル電界効果トランジス
タ５６のドレインと、導電層５７とに接続され、一部分
６０Ａが絶縁層を介して導電層５８上に配置された導電
層である。

【００４５】なお、この導電層６０は、コンタクト・ホ
ールを介さずに、導電層５７に接続されている。

【００４６】

【作用】本発明では、導電層５９は、コンタクト・ホー
ルを介さずに、導電層５８に接続されているので、導電
層５９の一部分５９Ａと導電層５７との間隔は狭いもの
とすることができ、導電層５９の一部分５９Ａと導電層
５７との間に形成される容量を大きなものとすることが
できる。

【００４７】したがって、駆動トランジスタをなすｎチ
ャネル電界効果トランジスタ５５のドレインに付く容量
を大きくすることができる。

【００４８】また、導電層６０は、コンタクト・ホール
を介さずに、導電層５７に接続されているので、導電層
６０の一部分６０Ａと導電層５８との間隔は狭いものと
することができ、導電層６０の一部分６０Ａと導電層５
８との間に形成される容量を大きなものとすることがで
きる。

【００４９】したがって、駆動トランジスタをなすｎチ
ャネル電界効果トランジスタ５６のドレインに付く容量
を大きくすることができる。

【００５０】このように、本発明によれば、ｎチャネル
電界効果トランジスタ５５、５６のドレインに付加され
る容量を大きくすることができるので、α線ソフトエラ
ー耐性を強化することができる。

【００５１】なお、導電層５９、６０と、ＶＤＤ電源線
５１、ＶＳＳ電源線５２とが絶縁層を介して対向するよ
うに構成する場合には、導電層５９、６０と、ＶＤＤ電
源線５１、ＶＳＳ電源線５２との間の容量をｎチャネル
電界効果トランジスタ５５、５６のドレインに付加する
ことができるので、更に、α線ソフトエラー耐性を強化
することができる。

【００５２】また、導電層５９は、コンタクト・ホール
を介さずに導電層５８に接続され、導電層６０は、コン
タクト・ホールを介さずに導電層５７に接続されている
ことから、これら導電層５９、６０は平坦化膜の下方に
形成することができる。

【００５３】したがって、ＶＤＤ電源線５１及びＶＳＳ
電源線５２を平坦化膜を介して導電層５９、６０の上方
に形成することができるので、これらＶＤＤ電源線５１
及びＶＳＳ電源線５２を形成する領域を大きくすること
ができる。

【００５４】また、同じく、導電層５９は、コンタクト
・ホールを介さずに導電層５８に接続され、導電層６０
は、コンタクト・ホールを介さずに導電層５７に接続さ
れていることから、フリップフロップ回路の面積の縮小
化を図ることができる。

【００５５】また、導電層５９を、コンタクト・ホール
を介さずに、ｐチャネル電界効果トランジスタ５３のド
レイン及びｎチャネル電界効果トランジスタ５５のドレ
インに接続すると共に、導電層６０を、コンタクト・ホ
ールを介さずに、ｐチャネル電界効果トランジスタ５４
のドレイン及びｎチャネル電界効果トランジスタ５６の
ドレインに接続するようにする場合には、更に、フリッ
プフロップ回路の面積の縮小化を図ることができる。

【００５６】なお、本発明が設けているフリップフロッ
プ回路は、たとえば、ＳＲＡＭにおいて、相補型のメモ
リセルに使用することができ、図２は、図１に示すフリ
ップフロップ回路を使用してなる相補型のメモリセルを
示している。

【００５７】図中、６１は図１に示すフリップフロップ
回路、６２は行の選択を行うワード線、６３、６４はデ
ータ転送路をなすビット線、６５、６６はワード線６２
を介して供給されるワード線選択信号により導通、非導
通が制御される転送ゲートをなすｎチャネル電界効果ト
ランジスタである。

【００５８】

【実施例】以下、図３〜図８を参照して、本発明の第１
実施例〜第５実施例について、本発明をＣＭＯＳ型のメ
モリセルを設けてなるＳＲＡＭに適用した場合を例にし
て説明する。

【００５９】第１実施例・・図３、図４図３は本発明の第１実施例の要部を示す図であり、本発
明の第１実施例が設けるＣＭＯＳ型のメモリセルの平面
構造を概略的に示しており、回路的には、図９に示すよ
うに構成されている。

【００６０】図中、６８〜７０はＰ型拡散層、７１〜７
５はＮ型拡散層、７６〜７９はポリシリコン層、８０、
８１は他の層との接続にコンタクト・ホールを必要とし
ない局所配線をなすタングステン（Ｗ）層である。

【００６１】また、８２はＰ型拡散層６９とアルミニウ
ム層からなるＶＤＤ電源線４とのコンタンクト部、８３
はＮ型拡散層７２とアルミニウムからなるＶＳＳ電源線
５とのコンタクト部である。

【００６２】また、８４はＮ型拡散層７４とビット線２
とのコンタクト部、８５はＮ型拡散層７５とビット線３
とのコンタクト部である。

【００６３】また、８６はＰ型拡散層６８とタングステ
ン層８０とのコンタクト部であり、タングステン層８０
は、コンタクト・ホールを介さずに、直接、Ｐ型拡散層
６８に接続されている。

【００６４】また、８７はＰ型拡散層７０とタングステ
ン層８１とのコンタクト部であり、タングステン層８１
は、コンタクト・ホールを介さずに、直接、Ｐ型拡散層
７０に接続されている。

【００６５】また、８８はＮ型拡散層７１とタングステ
ン層８０とのコンタクト部であり、タングステン層８０
は、コンタクト・ホールを介さずに、直接、Ｎ型拡散層
７１に接続されている。

【００６６】また、８９はＮ型拡散層７３とタングステ
ン層８１とのコンタクト部であり、タングステン層８１
は、コンタクト・ホールを介さずに、直接、Ｎ型拡散層
７３に接続されている。

【００６７】また、９０はタングステン層８０とポリシ
リコン層７７とのコンタクト部であり、タングステン層
８０は、コンタクト・ホールを介さずに、シリサイド層
を介してポリシリコン層７７に接続されている。

【００６８】また、９１はタングステン層８１とポリシ
リコン層７６とのコンタクト部であり、タングステン層
８１は、コンタクト・ホールを介さずに、シリサイド層
を介してポリシリコン層７６に接続されている。

【００６９】また、８０Ａはタングステン層８０のう
ち、絶縁層を介してポリシリコン層７６と対向する部
分、８１Ａはタングステン層８１のうち、絶縁層を介し
てポリシリコン層７７と対向する部分である。

【００７０】また、図４は図３のＢ−Ｂ線に沿った概略
的断面図であり、図中、９３はシリコン基板、９４はフ
ィールド酸化膜、９５、９６はゲート酸化膜、９７は絶
縁膜、９８〜１０１は側壁絶縁膜、１０２はシリサイ
ド、１０３は絶縁膜（ＳＯＧ）である。

【００７１】ここに、図３において、Ｐ型拡散層６８、
６９と、ポリシリコン層７６とで、Ｐ型拡散層６９をソ
ース、Ｐ型拡散層６８をドレイン、ポリシリコン層７６
をゲートとするｐＭＯＳトランジスタ７が構成されてい
る。

【００７２】また、Ｐ型拡散層６９、７０と、ポリシリ
コン層７７とで、Ｐ型拡散層６９をソース、Ｐ型拡散層
７０をドレイン、ポリシリコン層７７をゲートとするｐ
ＭＯＳトランジスタ８が構成されている。

【００７３】また、Ｎ型拡散層７１、７２と、ポリシリ
コン層７６とで、Ｎ型拡散層７１をドレイン、Ｎ型拡散
層７２をソース、ポリシリコン層７６をゲートとするｎ
ＭＯＳトランジスタ９が構成されている。

【００７４】また、Ｎ型拡散層７２、７３と、ポリシリ
コン層７７とで、Ｎ型拡散層７３をドレイン、Ｎ型拡散
層７２をソース、ポリシリコン層７７をゲートとするｎ
ＭＯＳトランジスタ１０が構成されている。

【００７５】また、ポリシリコン層７８はワード線１を
構成するものであり、Ｎ型拡散層７１、７４と、ポリシ
リコン層７８とで、Ｎ型拡散層７１をソース、Ｎ型拡散
層７４をドレイン、ポリシリコン層７８をゲートとする
ｎＭＯＳトランジスタ１１が構成されている。

【００７６】また、Ｎ型拡散層７３、７５と、ポリシリ
コン層７８とで、Ｎ型拡散層７３をソース、Ｎ型拡散層
７５をドレイン、ポリシリコン層７８をゲートとするｎ
ＭＯＳトランジスタ１２が構成されている。

【００７７】なお、ポリシリコン層７９は、ワード線１
（ポリシリコン層７８）に隣接するワード線を構成する
ものである。

【００７８】ここに、この第１実施例においては、ｐＭ
ＯＳトランジスタ７のドレイン（Ｐ型拡散層６８）と、
ｎＭＯＳトランジスタ９のドレイン（Ｎ型拡散層７１）
と、ポリシリコン層７７とは、他の層との接続にコンタ
クト・ホールを必要としないタングステン層８０で接続
されている。

【００７９】この結果、タングステン層８０の一部分８
０Ａとポリシリコン層７６との間隔は狭いものとするこ
とができるので、タングステン層８０の一部分８０Ａと
ポリシリコン層７６との間に形成される容量は大きなも
のとなる。

【００８０】したがって、フリップフロップ回路６の駆
動トランジスタをなすｎＭＯＳトランジスタ９のドレイ
ンに付く容量を大きくすることができる。

【００８１】また、ｐＭＯＳトランジスタ８のドレイン
（Ｐ型拡散層７０）と、ｎＭＯＳトランジスタ１０のド
レイン（Ｎ型拡散層７３）と、ポリシリコン層７６と
は、他の層との接続にコンタクト・ホールを必要としな
いタングステン層８１で接続されている。

【００８２】この結果、タングステン層８１の一部分８
１Ａとポリシリコン層７７との間隔は狭いものとするこ
とができるので、タングステン層８１の一部分８１Ａと
ポリシリコン層７７との間に形成される容量は大きなも
のとなる。

【００８３】したがって、フリップフロップ回路６の駆
動トランジスタをなすｎＭＯＳトランジスタ１０のドレ
インに付く容量を大きくすることができる。

【００８４】このように、この第１実施例によれば、ｎ
ＭＯＳトランジスタ９、１０のドレインに付加される容
量が大きくなるので、α線ソフトエラー耐性を強化する
ことができる。

【００８５】また、タングステン層８０は、コンタクト
・ホールを介さず、ｐＭＯＳトランジスタ７のドレイン
（Ｐ型拡散層６８）と、ｎＭＯＳトランジスタ９のドレ
イン（Ｎ型拡散層７１）と、ポリシリコン層７７とに接
続され、タングステン層８１は、コンタクト・ホールを
介さず、ｐＭＯＳトランジスタ８のドレイン（Ｐ型拡散
層７０）と、ｎＭＯＳトランジスタ１０のドレイン（Ｎ
型拡散層７３）と、ポリシリコン層７６とに接続されて
いることから、これらタングステン層８０、８１はＳＯ
Ｇ膜１０３の下方に形成することができる。

【００８６】したがって、ＶＤＤ電源線４及びＶＳＳ電
源線５をＳＯＧ膜１０３を介してタングステン層８０、
８１の上方に形成することができるので、これらＶＤＤ
電源線４及びＶＳＳ電源線５を形成する領域を大きくす
ることができる。

【００８７】また、タングステン層８０と、ｐＭＯＳト
ランジスタ７のドレイン（Ｐ型拡散層６８）、ｎＭＯＳ
トランジスタ９のドレイン（Ｎ型拡散層７１）及びポリ
シリコン層７７との接続、及び、タングステン層８１
と、ｐＭＯＳトランジスタ８のドレイン（Ｐ型拡散層７
０）、ｎＭＯＳトランジスタ１０のドレイン（Ｎ型拡散
層７３）及びポリシリコン層７６との接続にコンタクト
・ホールを必要としないので、メモリセルの面積の縮小
化を図ることができる。

【００８８】第２実施例・・図５図５は本発明の第２実施例の要部を示す図であり、本発
明の第２実施例が設けるＣＭＯＳ型のメモリセルの平面
構造を概略的に示しており、回路的には、図９に示すよ
うに構成されている。

【００８９】この第２実施例が設けるＣＭＯＳ型のメモ
リセルは、ポリシリコン層７６、７７に幅広部７６Ａ、
７７Ａを設け、タングステン層８０がポリシリコン層７
６と対向する部分８０Ａ及びタングステン層８１がポリ
シリコン層７７と対向する部分８１Ａを広くしたもので
あり、その他については、図３に示す第１実施例が設け
るＣＭＯＳ型のメモリセルと同様に構成したものであ
る。

【００９０】この第２実施例によれば、タングステン層
８０の一部分８０Ａとポリシリコン層７６との間に形成
される容量、及び、タングステン層８１の一部分８１Ａ
とポリシリコン層７７との間に形成される容量は、第１
実施例よりも大きなものとなる。

【００９１】したがって、この第２実施例によれば、フ
リップフロップ回路６の駆動トランジスタをなすｎＭＯ
Ｓトランジスタ９、１０のドレインに付く容量を第１実
施例の場合よりも大きくすることができるので、α線ソ
フトエラー耐性を第１実施例の場合よりも強化すること
ができると共に、ＶＤＤ電源線４及びＶＳＳ電源線５を
形成する領域の拡大化と、メモリセルの面積の縮小化と
を図ることができる。

【００９２】第３実施例・・図６図６は本発明の第３実施例の要部を示す図であり、本発
明の第３実施例が設けるＣＭＯＳ型のメモリセルの平面
構造を概略的に示しており、回路的には、図９に示すよ
うに構成されている。

【００９３】図中、１０５〜１０８はＰ型拡散層、１０
９〜１１４はＮ型拡散層、１１５〜１１８はポリシリコ
ン層、１１９、１２０は局所配線をなすタングステン層
である。

【００９４】また、１２１はＰ型拡散層１０５とアルミ
ニウム層からなるＶＤＤ電源線４とのコンタンクト部、
１２２はＰ型拡散層１０８とアルミニウム層からなるＶ
ＤＤ電源線４とのコンタンクト部である。

【００９５】また、１２３はＮ型拡散層１０９とアルミ
ニウムからなるＶＳＳ電源線５とのコンタクト部、１２
４はＮ型拡散層１１４とアルミニウムからなるＶＳＳ電
源線５とのコンタクト部である。

【００９６】また、１２５はＮ型拡散層１１１とビット
線２とのコンタクト部、１２６はＮ型拡散層１１２とビ
ット線３とのコンタクト部である。

【００９７】また、１２７はＰ型拡散層１０６とタング
ステン層１１９とのコンタクト部であり、タングステン
層１１９は、コンタクト・ホールを介さずに、直接、Ｐ
型拡散層１０６に接続されている。

【００９８】また、１２８はＰ型拡散層１０７とタング
ステン層１２０とのコンタクト部であり、タングステン
層１２８は、コンタクト・ホールを介さずに、直接、Ｐ
型拡散層１０７に接続されている。

【００９９】また、１２９はＮ型拡散層１１０とタング
ステン層１１９とのコンタクト部であり、タングステン
層１１９は、コンタクト・ホールを介さずに、直接、Ｎ
型拡散層１１０に接続されている。

【０１００】また、１３０はＮ型拡散層１１３とタング
ステン層１２０とのコンタクト部であり、タングステン
層１２０は、コンタクト・ホールを介さずに、直接、Ｎ
型拡散層１１３に接続されている。

【０１０１】また、１３１はタングステン層１１９とポ
リシリコン層１１６とのコンタクト部であり、タングス
テン層１１９は、コンタクト・ホールを介さずに、シリ
サイドを介してポリシリコン層１１６に接続されてい
る。

【０１０２】また、１３２はタングステン層１２０とポ
リシリコン層１１５とのコンタクト部であり、タングス
テン層１２０は、コンタクト・ホールを介さずに、シリ
サイドを介してポリシリコン層１１５に接続されてい
る。

【０１０３】また、１１５Ａはポリシリコン層１１５の
幅広部、１１６Ａはポリシリコン層１１６の幅広部、１
１９Ａはタングステン層１１９のうち、絶縁層を介して
ポリシリコン層１１５と対向する部分、１２０Ａはタン
グステン層１２０のうち、絶縁層を介してポリシリコン
層１１６と対向する部分である。

【０１０４】ここに、Ｐ型拡散層１０５、１０６と、ポ
リシリコン層１１５とで、Ｐ型拡散層１０５をソース、
Ｐ型拡散層１０６をドレイン、ポリシリコン層１１５を
ゲートとするｐＭＯＳトランジスタ７が構成されてい
る。

【０１０５】また、Ｐ型拡散層１０７、１０８と、ポリ
シリコン層１１６とで、Ｐ型拡散層１０８をソース、Ｐ
型拡散層１０７をドレイン、ポリシリコン層１１６をゲ
ートとするｐＭＯＳトランジスタ８が構成されている。

【０１０６】また、Ｎ型拡散層１０９、１１０と、ポリ
シリコン層１１５とで、Ｎ型拡散層１１０をドレイン、
Ｎ型拡散層１０９をソース、ポリシリコン層１１５をゲ
ートとするｎＭＯＳトランジスタ９が構成されている。

【０１０７】また、Ｎ型拡散層１１３、１１４と、ポリ
シリコン層１１６とで、Ｎ型拡散層１１３をドレイン、
Ｎ型拡散層１１４をソース、ポリシリコン層１１６をゲ
ートとするｎＭＯＳトランジスタ１０が構成されてい
る。

【０１０８】また、ポリシリコン層１１７はワード線１
を構成するものであり、Ｎ型拡散層１１０、１１１と、
ポリシリコン層１１７とで、Ｎ型拡散層１１０をソー
ス、Ｎ型拡散層１１１をドレイン、ポリシリコン層１１
７をゲートとするｎＭＯＳトランジスタ１１が構成され
ている。

【０１０９】また、Ｎ型拡散層１１２、１１３と、ポリ
シリコン層１１７とで、Ｎ型拡散層１１２をドレイン、
Ｎ型拡散層１１３をソース、ポリシリコン層１１７をゲ
ートとするｎＭＯＳトランジスタ１２が構成されてい
る。

【０１１０】なお、ポリシリコン層１１８は、ワード線
１（ポリシリコン層１１７）に隣接するワード線を構成
するものである。

【０１１１】ここに、この第３実施例においては、ｐＭ
ＯＳトランジスタ７のドレイン（Ｐ型拡散層１０６）
と、ｎＭＯＳトランジスタ９のドレイン（Ｎ型拡散層１
１０）と、ポリシリコン層１１６とは、他の層との接続
にコンタクト・ホールを必要としないタングステン層１
１９で接続されている。

【０１１２】この結果、タングステン層１１９の一部分
１１９Ａとポリシリコン層１１５との間隔は狭いものと
することができるので、タングステン層１１９の一部分
１１９Ａとポリシリコン層１１５との間に形成される容
量は大きなものとなる。

【０１１３】したがって、フリップフロップ回路６の駆
動トランジスタをなすｎＭＯＳトランジスタ９のドレイ
ン（Ｎ型拡散層１１０）に付く容量を大きくすることが
できる。

【０１１４】また、ｐＭＯＳトランジスタ８のドレイン
（Ｐ型拡散層１０７）と、ｎＭＯＳトランジスタ１０の
ドレイン（Ｎ型拡散層１１３）と、ポリシリコン層１１
５とは、他の層との接続にコンタクト・ホールを必要と
しないタングステン層１２０で接続されている。

【０１１５】この結果、タングステン層１２０の一部分
１２０Ａとポリシリコン層１１６との間隔は狭いものと
することができるので、タングステン層１２０の一部分
１２０Ａとポリシリコン層１１６との間に形成される容
量は大きなものとなる。

【０１１６】したがって、フリップフロップ回路６の駆
動トランジスタをなすｎＭＯＳトランジスタ１０のドレ
イン（Ｎ型拡散層１１３）に付く容量を大きくすること
ができる。

【０１１７】このように、この第３実施例によれば、ｎ
ＭＯＳトランジスタ９、１０のドレイン（Ｎ型拡散層１
１０、１１３）に付加される容量が大きくなるので、α
線ソフトエラー耐性を強化することができる。

【０１１８】しかも、この第３実施例によれば、ポリシ
リコン層１１５、１１６に幅広部１１５Ａ、１１６Ａが
設けられているので、ｎＭＯＳトランジスタ９、１０の
ドレイン（Ｎ型拡散層１１０、１１３）に付加される容
量を第１実施例の場合よりも大きくすることができ、そ
の分、α線ソフトエラー耐性を第１実施例の場合よりも
強化することができる。

【０１１９】また、タングステン層１１９は、コンタク
ト・ホールを介さず、ｐＭＯＳトランジスタ７のドレイ
ン（Ｐ型拡散層１０６）と、ｎＭＯＳトランジスタ９の
ドレイン（Ｎ型拡散層１１０）と、ポリシリコン層１１
６とに接続され、タングステン層１２０は、コンタクト
・ホールを介さず、ｐＭＯＳトランジスタ８のドレイン
（Ｐ型拡散層１０７）と、ｎＭＯＳトランジスタ１０の
ドレイン（Ｎ型拡散層１１３）と、ポリシリコン層１１
５とに接続されていることから、これらタングステン層
１１９、１２０は平坦化膜の下方に形成することができ
る。

【０１２０】したがって、ＶＤＤ電源線４及びＶＳＳ電
源線５を平坦化膜を介してタングステン層１１９、１２
０の上方に形成することができるので、これらＶＤＤ電
源線４及びＶＳＳ電源線５を形成する領域を大きくする
ことができる。

【０１２１】また、タングステン層１１９と、ｐＭＯＳ
トランジスタ７のドレイン（Ｐ型拡散層１０６）、ｎＭ
ＯＳトランジスタ９のドレイン（Ｎ型拡散層１１０）及
びポリシリコン層１１６との接続、及び、タングステン
層１２０と、ｐＭＯＳトランジスタ８のドレイン（Ｐ型
拡散層１０７）、ｎＭＯＳトランジスタ１０のドレイン
（Ｎ型拡散層１１３）及びポリシリコン層１１５との接
続にコンタクト・ホールを必要としないので、メモリセ
ルの面積の縮小化を図ることができる。

【０１２２】第４実施例・・図７図７は本発明の第４実施例の要部を示す図であり、本発
明の第４実施例が設けるＣＭＯＳ型のメモリセルの平面
構造を概略的に示しており、回路的には、図９に示すよ
うに構成されている。

【０１２３】このＣＭＯＳ型のメモリセルは、ポリシリ
コン層７６の幅広部７６Ａに孔部７６Ｂを設け、タング
ステン層８０がポリシリコン層７６の側壁とも対向する
ようにすると共に、ポリシリコン層７７の幅広部７７Ａ
に孔部７７Ｂを設け、タングステン層８１がポリシリコ
ン層７７の側壁とも対向するようにし、その他について
は、図５に示す第２実施例が設けるＣＭＯＳ型のメモリ
セルと同様に構成したものである。

【０１２４】この第４実施例によっても、フリップフロ
ップ回路６の駆動トランジスタをなすｎＭＯＳトランジ
スタ９、１０のドレインに付く容量を第１実施例の場合
よりも大きくすることができるので、α線ソフトエラー
耐性を第１実施例の場合よりも強化することができると
共に、ＶＤＤ電源線４及びＶＳＳ電源線５を形成する領
域の拡大化と、メモリセルの面積の縮小化とを図ること
ができる。

【０１２５】なお、孔部７６Ｂ、７７Ｂの代わりに、間
隙を設けるようにしても良いし、また、孔部７６Ｂ、７
７Ｂと共に、間隙を設けるようにしても良い。

【０１２６】第５実施例・・図８図８は本発明の第５実施例の要部を示す図であり、本発
明の第５実施例が設けるＣＭＯＳ型のメモリセルの平面
構造を概略的に示しており、回路的には、図９に示すよ
うに構成されている。

【０１２７】このＣＭＯＳ型のメモリセルは、ポリシリ
コン層１１５の幅広部１１５Ａに孔部１１５Ｂ、１１５
Ｃを設け、タングステン層１１９がポリシリコン層１１
５の側壁とも対向するようにすると共に、ポリシリコン
層１１６の幅広部１１６Ａに孔部１１６Ｂ、１１６Ｃを
設け、タングステン層１２０がポリシリコン層１１６の
側壁とも対向するようにし、その他については、図６に
示す第３実施例が設けるＣＭＯＳ型のメモリセルと同様
に構成したものである。

【０１２８】この第５実施例によっても、フリップフロ
ップ回路６の駆動トランジスタをなすｎＭＯＳトランジ
スタ９、１０のドレインに付く容量を第１実施例の場合
よりも大きくすることができるので、α線ソフトエラー
の耐性を第１実施例の場合よりも強化することができる
と共に、ＶＤＤ電源線４及びＶＳＳ電源線５を形成する
領域の拡大化と、メモリセルの面積の縮小化とを図るこ
とができる。

【０１２９】なお、孔部１１５Ｂ、１１６Ｂの代わり
に、間隙を設けるようにしても良いし、また、孔部１１
５Ｂ、１１６Ｂと共に、間隙を設けるようにしても良
い。

【０１３０】

【発明の効果】本発明によれば、フリップフロップ回路
を構成する一方の負荷トランジスタをなすｐチャネル電
界効果トランジスタのドレインと、一方の駆動トランジ
スタをなすｎチャネル電界効果トランジスタのドレイン
とを接続する導電層として、他方のｐチャネル電界効果
トランジスタ及び他方のｎチャネル電界効果トランジス
タのゲートをなす導電層との接続にコンタクト・ホール
を必要としない導電層を使用すると共に、他方の負荷ト
ランジスタをなすｐチャネル電界効果トランジスタのド
レインと、他方の駆動トランジスタをなすｎチャネル電
界効果トランジスタのドレインとを接続する導電層とし
て、一方のｐチャネル電界効果トランジスタ及び一方の
ｎチャネル電界効果トランジスタのゲートをなす導電層
との接続にコンタクト・ホールを必要としない導電層を
使用するとしたことにより、一方及び他方のｎチャネル
電界効果トランジスタのドレイン（記憶ノード）に付加
される容量を大きくすることができるので、α線ソフト
エラー耐性を強化することができると共に、電源線を形
成する領域の拡大化と、フリップフロップ回路の面積の
縮小化とを図ることができる。

【図面の簡単な説明】

【図１】本発明の原理説明図（本発明が設けているフリ
ップフロップ回路を示す図）である。

【図２】図１に示すフリップフロップ回路を使用してな
る相補型のメモリセルを示す図である。

【図３】本発明の第１実施例の要部（本発明の第１実施
例が設けるＣＭＯＳ型のメモリセルの平面構造）を示す
図である。

【図４】図３のＢ−Ｂ線に沿った概略的断面図である。

【図５】本発明の第２実施例の要部（本発明の第２実施
例が設けるＣＭＯＳ型のメモリセルの平面構造）を示す
図である。

【図６】本発明の第３実施例の要部（本発明の第３実施
例が設けるＣＭＯＳ型のメモリセルの平面構造）を示す
図である。

【図７】本発明の第４実施例の要部（本発明の第４実施
例が設けるＣＭＯＳ型のメモリセルの平面構造）を示す
図である。

【図８】本発明の第５実施例の要部（本発明の第５実施
例が設けるＣＭＯＳ型のメモリセルの平面構造）を示す
図である。

【図９】ＣＭＯＳ型のメモリセルを示す回路図である。

【図１０】ＣＭＯＳ型のメモリセルの従来の構成例を示
す概略的平面図である。

【図１１】図１０のＡ−Ａ線に沿った概略的断面図であ
る。

【符号の説明】

（図１）５１ＶＤＤ電源線５２ＶＳＳ電源線５３、５４ｐチャネル電界効果トランジスタ５５、５６ｎチャネル電界効果トランジスタ５７〜６０導電層（図２）６１図１に示すフリップフロップ回路６２ワード線６３、６４ビット線６５、６６ｎチャネル電界効果トランジスタ

Claims

【特許請求の範囲】

【請求項１】ソースを第１の電源電圧（ＶＤＤ）が供給
される第１の電源線（５１）に接続され、第１の導電層
（５７）をゲートとする第１のｐチャネル電界効果トラ
ンジスタ（５３）と、ソースを第２の電源電圧（ＶＳＳ）が供給される第２の
電源線（５２）に接続され、前記第１の導電層（５７）
をゲートとする第１のｎチャネル電界効果トランジスタ
（５５）と、ソースを前記第１の電源線（５１）に接続され、第２の
導電層（５８）をゲートとする第２のｐチャネル電界効
果トランジスタ（５４）と、ソースを前記第２の電源線（５２）に接続され、前記第
２の導電層（５８）をゲートとする第２のｎチャネル電
界効果トランジスタ（５６）と、第１の端部を前記第１のｐチャネル電界効果トランジス
タ（５３）のドレインに接続され、第２の端部を前記第
１のｎチャネル電界効果トランジスタ（５５）のドレイ
ンに接続され、第３の端部をコンタクト・ホールを介さ
ずに前記第２の導電層（５８）に接続され、一部分（５
９Ａ）が絶縁層を介して前記第１の導電層（５７）上に
配置された第３の導電層（５９）と、第１の端部を前記第２のｐチャネル電界効果トランジス
タ（５４）のドレインに接続され、第２の端部を前記第
２のｎチャネル電界効果トランジスタ（５６）のドレイ
ンに接続され、第３の端部をコンタクト・ホールを介さ
ずに前記第１の導電層（５７）に接続され、一部分（６
０Ａ）が絶縁層を介して前記第２の導電層（５８）上に
配置された第４の導電層（６０）とを設けて構成されて
いることを特徴とする半導体装置。
【請求項２】前記第３の導電層（５９）は、前記第１の
端部をコンタクト・ホールを介さずに前記第１のｐチャ
ネル電界効果トランジスタ（５３）のドレインに接続さ
れ、第２の端部をコンタクト・ホールを介さずに前記第
１のｎチャネル電界効果トランジスタ（５５）のドレイ
ンに接続され、前記第４の導電層（６０）は、第１の端部をコンタクト
・ホールを介さずに前記第２のｐチャネル電界効果トラ
ンジスタ（５４）のドレインに接続され、第２の端部を
コンタクト・ホールを介さずに前記第２のｎチャネル電
界効果トランジスタ（５６）のドレインに接続されてい
ることを特徴とする請求項１記載の半導体装置。
【請求項３】前記第３、第４の導電層（５９、６０）
と、前記第１、第２の電源線（５１、５２）とが絶縁層
を介して対向するように構成されていることを特徴とす
る請求項１又は２記載の半導体装置。
【請求項４】前記第１の導電層（５７）は、前記第３の
導電層（５９）と対向する部分を幅広部とされていると
共に、前記第２の導電層（５８）は、前記第４の導電層
（６０）と対向する部分を幅広部とされていることを特
徴とする請求項１、２又は３記載の半導体装置。
【請求項５】前記第１の導電層（５７）は、前記幅広部
に孔部を設け、この孔部を介しても前記第３の導電層
（５９）と対向するように構成されていると共に、前記
第２の導電層（５８）は、前記幅広部に孔部を設け、こ
の孔部を介しても前記第４の導電層（６０）と対向する
ように構成されていることを特徴とする請求項４記載の
半導体装置。
【請求項６】前記第１の導電層（５７）は、前記幅広部
に間隙を設け、この間隙を介しても前記第３の導電層
（５９）と対向するように構成されていると共に、前記
第２の導電層（５８）は、前記幅広部に間隙を設け、こ
の間隙を介しても前記第４の導電層（６０）と対向する
ように構成されていることを特徴とする請求項４又は５
記載の半導体装置。
【請求項７】前記第１、第２の導電層（５７、５８）
は、平面上、前記第３、第４の導電層（５９、６０）の
内側に形成されていることを特徴とする請求項１、２、
３、４、５又は６記載の半導体装置。
【請求項８】前記第１、第２の導電層（５７、５８）
は、平面上、前記第３、第４の導電層（５９、６０）の
外側に形成されていることを特徴とする請求項１、２、
３、４、５又は６記載の半導体装置。
【請求項９】ドレインを第１のビット線（６３）に接続
され、ソースを前記第１のｎチャネル電界効果トランジ
スタ（５５）のドレインに接続され、ゲートをワード線
（６２）に接続された第３のｎチャネル電界効果トラン
ジスタ（６５）と、ドレインを第２のビット線（６４）に接続され、ソース
を前記第２のｎチャネル電界効果トランジスタ（５６）
のドレインに接続され、ゲートを前記ワード線（６２）
に接続された第４のｎチャネル電界効果トランジスタ
（６６）とを設けていることを特徴とする請求項１、
２、３、４、５、６、７又は８記載の半導体装置。