JPH0150114B2 - - Google Patents
Info
- Publication number
- JPH0150114B2 JPH0150114B2 JP56019216A JP1921681A JPH0150114B2 JP H0150114 B2 JPH0150114 B2 JP H0150114B2 JP 56019216 A JP56019216 A JP 56019216A JP 1921681 A JP1921681 A JP 1921681A JP H0150114 B2 JPH0150114 B2 JP H0150114B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- layer
- well
- potential
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000000758 substrate Substances 0.000 claims description 30
- 239000004065 semiconductor Substances 0.000 claims description 20
- 239000003990 capacitor Substances 0.000 claims description 13
- 230000005669 field effect Effects 0.000 claims description 9
- 239000012535 impurity Substances 0.000 description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 238000009792 diffusion process Methods 0.000 description 9
- 238000002513 implantation Methods 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は、半導体集積回路型の高密度記憶装
置に関する。
置に関する。
一般的には、半導体集積回路型の高密度記憶装
置において、記憶単位であるメモリセルは、電荷
蓄積用のコンデンサとそのコンデンサの電荷の充
放電を行う電界効果トランジスタにより構成され
ている。この形式のメモリセルにおいては、集積
密度を向上させるために、多結晶シリコンの２層
構造を用い、１層目の多結晶シリコン層をコンデ
ンサの一方の対極とし、もう一方の対極としては
薄い絶縁膜を介して前記一層目の多結晶シリコン
層下に形成された反転層からなる構造が一般的に
使用されている。この場合、反転層下の基板には
空乏層が形成され、この空乏層の容量もメモリセ
ル容量の一部を構成している。この反転層を形成
するには、１層目の多結晶シリコン層に半導体基
板表面が反転するに十分な電圧を印加する方法
と、十分な電圧を印加しない時には、イオン注入
等により適当な不純物を基板表面に導入して反転
させるという方法がとられる。さらには、基板と
同導電型の不純物を深く、基板と逆導電型の不純
物を浅くイオン注入する事により反転層下の空乏
層の巾を小さくする事により空乏層容量を増加さ
せ、メモリセルの全容量を増加させる事が出来
る。
置において、記憶単位であるメモリセルは、電荷
蓄積用のコンデンサとそのコンデンサの電荷の充
放電を行う電界効果トランジスタにより構成され
ている。この形式のメモリセルにおいては、集積
密度を向上させるために、多結晶シリコンの２層
構造を用い、１層目の多結晶シリコン層をコンデ
ンサの一方の対極とし、もう一方の対極としては
薄い絶縁膜を介して前記一層目の多結晶シリコン
層下に形成された反転層からなる構造が一般的に
使用されている。この場合、反転層下の基板には
空乏層が形成され、この空乏層の容量もメモリセ
ル容量の一部を構成している。この反転層を形成
するには、１層目の多結晶シリコン層に半導体基
板表面が反転するに十分な電圧を印加する方法
と、十分な電圧を印加しない時には、イオン注入
等により適当な不純物を基板表面に導入して反転
させるという方法がとられる。さらには、基板と
同導電型の不純物を深く、基板と逆導電型の不純
物を浅くイオン注入する事により反転層下の空乏
層の巾を小さくする事により空乏層容量を増加さ
せ、メモリセルの全容量を増加させる事が出来
る。
ところで、Ｎチヤンネル電界効果トランジスタ
を主体とした半導体素子では、OVである基底電
位より負の電位を基板に与えるのが一般的であ
る。これは、第一義的には、電界効果トランジス
タのしきい値を回路上適切な正の値とするためで
あるが、電界効果トランジスタのソース・ドレイ
ン、並びに接続用配線に使用している不純物拡散
層が基板に対して持つ容量を減らす事になり、信
号伝達速度が向上し、特性上好ましい結果をもた
らす。また、もし、基板を基底電位にした状態で
は、素子外部から素子の入力端子に負の信号が加
えられた場合に、入力端子の不純物拡散層のPN
接合が順方向に印加され、基板中に電荷が注入さ
れ、メモリセルに記憶された情報電位が破壊され
てしまうことがある。この場合、負の電位が基板
に与えられておれば、以上の問題は防げる。以上
述べた様な事が基板に負電位を与える事の長所と
なつている。
を主体とした半導体素子では、OVである基底電
位より負の電位を基板に与えるのが一般的であ
る。これは、第一義的には、電界効果トランジス
タのしきい値を回路上適切な正の値とするためで
あるが、電界効果トランジスタのソース・ドレイ
ン、並びに接続用配線に使用している不純物拡散
層が基板に対して持つ容量を減らす事になり、信
号伝達速度が向上し、特性上好ましい結果をもた
らす。また、もし、基板を基底電位にした状態で
は、素子外部から素子の入力端子に負の信号が加
えられた場合に、入力端子の不純物拡散層のPN
接合が順方向に印加され、基板中に電荷が注入さ
れ、メモリセルに記憶された情報電位が破壊され
てしまうことがある。この場合、負の電位が基板
に与えられておれば、以上の問題は防げる。以上
述べた様な事が基板に負電位を与える事の長所と
なつている。
しかしながら、前記のメモリセルの容量を考え
た場合には、メモリセル容量のうちの空乏層容量
分は、基板に負の電位を印加してゆけばゆくほど
減少してゆく。また、空乏層巾が広がれば、放射
線、たとえばα粒子が通過した場合に、そこで発
生される電荷の数が多くなり、メモリセル容量に
貯えられた情報電位が失われ易くなり、信頼性上
も好ましくない。つまり、基板に負電位を与える
と、メモリセル以外の回路の特性は良くなるが、
メモリセルの容量にとつては好ましくない。逆
に、基板に基底電位を与えたままだとそれぞれ逆
の事が言える。
た場合には、メモリセル容量のうちの空乏層容量
分は、基板に負の電位を印加してゆけばゆくほど
減少してゆく。また、空乏層巾が広がれば、放射
線、たとえばα粒子が通過した場合に、そこで発
生される電荷の数が多くなり、メモリセル容量に
貯えられた情報電位が失われ易くなり、信頼性上
も好ましくない。つまり、基板に負電位を与える
と、メモリセル以外の回路の特性は良くなるが、
メモリセルの容量にとつては好ましくない。逆
に、基板に基底電位を与えたままだとそれぞれ逆
の事が言える。
本発明の目的は、共に両立しなかつた従来の半
導体記憶装置におけるメモリセルの容量の増大と
メモリセル以外の回路特性とを共に満足させるこ
とのできる半導体記憶装置を提供するにある。
導体記憶装置におけるメモリセルの容量の増大と
メモリセル以外の回路特性とを共に満足させるこ
とのできる半導体記憶装置を提供するにある。
本発明の半導体記憶装置は、一導電型の半導体
基板と、この半導体基板の一主面側に形成された
反対導電型で基底電位が与えられる第１種のウエ
ルおよび同じく反対導電型で前記第１種のウエル
と基板間のPN接合を逆バイアスする電位よりも
さらに大きく基板に対し逆方向にバイアスする電
位が与えられる第２種のウエルと、前記第１種の
ウエル内に形成された電界効果トランジスタおよ
びコンデンサとからなる１トランジスタ型メモリ
セルと、前記第２種のウエル内に形成された電界
効果トランジスタとを含む構成を有する。
基板と、この半導体基板の一主面側に形成された
反対導電型で基底電位が与えられる第１種のウエ
ルおよび同じく反対導電型で前記第１種のウエル
と基板間のPN接合を逆バイアスする電位よりも
さらに大きく基板に対し逆方向にバイアスする電
位が与えられる第２種のウエルと、前記第１種の
ウエル内に形成された電界効果トランジスタおよ
びコンデンサとからなる１トランジスタ型メモリ
セルと、前記第２種のウエル内に形成された電界
効果トランジスタとを含む構成を有する。
つぎに本発明を実施例により説明する。
第１図は本発明の一実施例の要部断面図であ
り、第１図において、１はＮ型半導体基板、２ａ
は第１種、２ｂは第２種のＰ型ウエル、３はＰ型
不純物拡散層、４はシリコン熱酸化膜、５，７は
多結晶シリコン、６は、Ｐウエル２ａ，２ｂ内の
Ｎ型不純物拡散層、８はＰウエルと上部電極を接
続するスルーホール、９は気相成長シリコン酸化
膜、１０ａ，１０ｂは、Ｐウエル２ａ，２ｂとそ
れぞれ接続する上部電極で、１０ａには基底電
位、１０ｂにはそれより負の電位を与える。つま
り、Ｐウエル２ｂには負の電位、Ｐウエル２ａに
は基底電位が与えられる。この負電位は、素子外
部から与えてもよいし、素子内部で回路的に発生
させた負電位を与えてもよい。第１図において、
拡散層３と多結晶シリコン５で形成される電界効
果トランジスタと拡散層６と多結晶シリコン５で
形成される電界効果トランジスタで構成される相
補型トランジスタが図示されている。勿論、相補
型トランジスタ方式ではなくＮチヤンネル型トラ
ンジスタのみを用いる方式でも良い。
り、第１図において、１はＮ型半導体基板、２ａ
は第１種、２ｂは第２種のＰ型ウエル、３はＰ型
不純物拡散層、４はシリコン熱酸化膜、５，７は
多結晶シリコン、６は、Ｐウエル２ａ，２ｂ内の
Ｎ型不純物拡散層、８はＰウエルと上部電極を接
続するスルーホール、９は気相成長シリコン酸化
膜、１０ａ，１０ｂは、Ｐウエル２ａ，２ｂとそ
れぞれ接続する上部電極で、１０ａには基底電
位、１０ｂにはそれより負の電位を与える。つま
り、Ｐウエル２ｂには負の電位、Ｐウエル２ａに
は基底電位が与えられる。この負電位は、素子外
部から与えてもよいし、素子内部で回路的に発生
させた負電位を与えてもよい。第１図において、
拡散層３と多結晶シリコン５で形成される電界効
果トランジスタと拡散層６と多結晶シリコン５で
形成される電界効果トランジスタで構成される相
補型トランジスタが図示されている。勿論、相補
型トランジスタ方式ではなくＮチヤンネル型トラ
ンジスタのみを用いる方式でも良い。
第１種のＰウエル２ａには、書込み読出しメラ
ンジスタと電荷蓄積用コンデンサが形成されてい
るが、コンデンサ部の半導体基板表面は深いＰ型
不純物層１１と浅いＮ型不純物注入層１２の二重
構造となつており、結果的にＮ型不純物注入層１
２を含む半導体基板表面はＮ型に反転しており、
図示していないが反転層が形成されている。前記
の電荷蓄積用コンデンサは、この反転層と多結晶
シリコン７とを電極として構成されるコンデンサ
と反転層が半導体基板に対して持つ容量分に相当
するコンデンサとにより構成される。また、書込
み読出しトランジスタは、不純物拡散層６と前記
の反転層をソース・ドレインとして、多結晶シリ
コン５をゲート電極として構成される。このコン
デンサとトランジスタとで１トランジスタ型のメ
モリセルが構成される。Ｐ型不純物注入層１１
は、その部分のＰ型不純物濃度を濃くする事によ
り、前記空乏層容量を増加させるために用いる。
Ｎ型不純物注入層１２はＰ型不純物注入層１１の
Ｐ型不純物注入によつて増加したしきい値を下げ
るために、Ｐ型不純物注入層１１より浅く注入し
た不純物注入層である。第１種のＰウエル２ａに
は、上部配線１０ａにより、スルーホール８を通
して基底電位が与えられるわけであるから、メモ
リセル容量の容量値を大きく保つ事が出来、第２
種のＰウエル２ｂには、Ｐウエル２ａと基板１の
PN接合を逆バイアスする電位よりもさらに大き
く基板に対し逆方向にバイアスする負電位が与え
られるわけであるから、前述した性能のよい回路
特性保持の長所が保たれる事になる。その結果、
より集積度が高く、高性能の半導体記憶回路装置
が実現出来る。
ンジスタと電荷蓄積用コンデンサが形成されてい
るが、コンデンサ部の半導体基板表面は深いＰ型
不純物層１１と浅いＮ型不純物注入層１２の二重
構造となつており、結果的にＮ型不純物注入層１
２を含む半導体基板表面はＮ型に反転しており、
図示していないが反転層が形成されている。前記
の電荷蓄積用コンデンサは、この反転層と多結晶
シリコン７とを電極として構成されるコンデンサ
と反転層が半導体基板に対して持つ容量分に相当
するコンデンサとにより構成される。また、書込
み読出しトランジスタは、不純物拡散層６と前記
の反転層をソース・ドレインとして、多結晶シリ
コン５をゲート電極として構成される。このコン
デンサとトランジスタとで１トランジスタ型のメ
モリセルが構成される。Ｐ型不純物注入層１１
は、その部分のＰ型不純物濃度を濃くする事によ
り、前記空乏層容量を増加させるために用いる。
Ｎ型不純物注入層１２はＰ型不純物注入層１１の
Ｐ型不純物注入によつて増加したしきい値を下げ
るために、Ｐ型不純物注入層１１より浅く注入し
た不純物注入層である。第１種のＰウエル２ａに
は、上部配線１０ａにより、スルーホール８を通
して基底電位が与えられるわけであるから、メモ
リセル容量の容量値を大きく保つ事が出来、第２
種のＰウエル２ｂには、Ｐウエル２ａと基板１の
PN接合を逆バイアスする電位よりもさらに大き
く基板に対し逆方向にバイアスする負電位が与え
られるわけであるから、前述した性能のよい回路
特性保持の長所が保たれる事になる。その結果、
より集積度が高く、高性能の半導体記憶回路装置
が実現出来る。
以上、上例では、Ｐウエルの例をとつて説明し
たが、Ｎウエルの場合も同様であることは言うま
でもない。
たが、Ｎウエルの場合も同様であることは言うま
でもない。
第１図は本発明の一実施例の断面図である。
１……Ｎ型半導体基板、２ａ……第１種のＰウ
エル、２ｂ……第２種のＰウエル、３……Ｐ型不
純物拡散層、４……シリコン熱酸化膜、５……ゲ
ート用多結晶シリコン酸化膜、６……ｎ型不純物
拡散層、７……コンデンサ対極多結晶シリコン酸
化膜、８……スルーホール、９……気相成長シリ
コン酸化膜、１０ａ，１０ｂ……上部電極、１１
……P+不純物注入層、１２……Ｎ型不純物注入
層。
エル、２ｂ……第２種のＰウエル、３……Ｐ型不
純物拡散層、４……シリコン熱酸化膜、５……ゲ
ート用多結晶シリコン酸化膜、６……ｎ型不純物
拡散層、７……コンデンサ対極多結晶シリコン酸
化膜、８……スルーホール、９……気相成長シリ
コン酸化膜、１０ａ，１０ｂ……上部電極、１１
……P+不純物注入層、１２……Ｎ型不純物注入
層。
Claims (1)
- １ 一導電型の半導体基板と、この半導体基板一
主表面側に形成された反対導電型で第１の電位が
与えられる第１種のウエルと、反対導電型で前記
第１種のウエルと前記半導体基板との間のPN接
合を逆バイアスする電位よりさらに大きく前記半
導体基板に対して逆方向にバイアスする第２の電
位が与えられる第２種のウエルとを有し、電界効
果トランジスタおよびコンデンサを有する１トラ
ンジスタ型メモリセルが前記第１種のウエル内に
形成され、前記メモリセル以外の回路を構成する
電界効果トランジスタが前記第２種のウエル内に
形成されていることを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56019216A JPS57133668A (en) | 1981-02-12 | 1981-02-12 | Semiconductor memory storage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56019216A JPS57133668A (en) | 1981-02-12 | 1981-02-12 | Semiconductor memory storage |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57133668A JPS57133668A (en) | 1982-08-18 |
| JPH0150114B2 true JPH0150114B2 (ja) | 1989-10-27 |
Family
ID=11993173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56019216A Granted JPS57133668A (en) | 1981-02-12 | 1981-02-12 | Semiconductor memory storage |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57133668A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995011492A1 (fr) * | 1993-10-21 | 1995-04-27 | Omron Corporation | Systeme d'entree de caracteres capable d'entrer des caracteres de deux manieres et roc utilise a cet effet |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136253A (ja) * | 1983-12-24 | 1985-07-19 | Toshiba Corp | Ｃ−ｍｏｓ半導体メモリ |
| US4646425A (en) * | 1984-12-10 | 1987-03-03 | Solid State Scientific, Inc. | Method for making a self-aligned CMOS EPROM wherein the EPROM floating gate and CMOS gates are made from one polysilicon layer |
| FR2577338B1 (fr) * | 1985-02-12 | 1987-03-06 | Eurotechnique Sa | Procede de fabrication d'une memoire dynamique en circuit integre et memoire obtenue par ce procede |
| JPS6251251A (ja) * | 1985-08-30 | 1987-03-05 | Toshiba Corp | スタテイツク型ランダムアクセスメモリ |
| JPS6251252A (ja) * | 1985-08-30 | 1987-03-05 | Toshiba Corp | ランダムアクセスメモリ |
| US5324982A (en) | 1985-09-25 | 1994-06-28 | Hitachi, Ltd. | Semiconductor memory device having bipolar transistor and structure to avoid soft error |
| US6740958B2 (en) | 1985-09-25 | 2004-05-25 | Renesas Technology Corp. | Semiconductor memory device |
| JPH01109762A (ja) * | 1987-10-22 | 1989-04-26 | Oki Electric Ind Co Ltd | 半導体メモリ装置 |
| JPH01253264A (ja) * | 1988-03-31 | 1989-10-09 | Sharp Corp | 半導体集積回路 |
| JPH0267759A (ja) * | 1988-09-01 | 1990-03-07 | Nec Corp | 半導体記憶装置 |
| JP2503707B2 (ja) * | 1990-02-07 | 1996-06-05 | 三菱電機株式会社 | 半導体記憶装置 |
| US5696721A (en) * | 1995-05-05 | 1997-12-09 | Texas Instruments Incorporated | Dynamic random access memory having row decoder with level translator for driving a word line voltage above and below an operating supply voltage range |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5354987A (en) * | 1976-10-29 | 1978-05-18 | Hitachi Ltd | Complementary type mos semiconductor memory |
| JPS54127291A (en) * | 1978-03-27 | 1979-10-03 | Cho Lsi Gijutsu Kenkyu Kumiai | Mos semiconductor ic device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5554958U (ja) * | 1978-10-09 | 1980-04-14 |
-
1981
- 1981-02-12 JP JP56019216A patent/JPS57133668A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5354987A (en) * | 1976-10-29 | 1978-05-18 | Hitachi Ltd | Complementary type mos semiconductor memory |
| JPS54127291A (en) * | 1978-03-27 | 1979-10-03 | Cho Lsi Gijutsu Kenkyu Kumiai | Mos semiconductor ic device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995011492A1 (fr) * | 1993-10-21 | 1995-04-27 | Omron Corporation | Systeme d'entree de caracteres capable d'entrer des caracteres de deux manieres et roc utilise a cet effet |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57133668A (en) | 1982-08-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0014388B1 (en) | Semiconductor memory device | |
| JP3057661B2 (ja) | 半導体装置 | |
| US5281842A (en) | Dynamic random access memory with isolated well structure | |
| US6531363B2 (en) | Method for manufacturing a semiconductor integrated circuit of triple well structure | |
| US4646118A (en) | Semiconductor memory device | |
| EP0175378A2 (en) | Dynamic random access memory (DRAM) | |
| US4849801A (en) | Semiconductor memory device having increased capacitance for the storing nodes of the memory cells | |
| US6600186B1 (en) | Process technology architecture of embedded DRAM | |
| US4084108A (en) | Integrated circuit device | |
| JPH0150114B2 (ja) | ||
| JPH0132660B2 (ja) | ||
| US4780751A (en) | Semiconductor integrated circuit device | |
| US4622570A (en) | Semiconductor memory | |
| JPS6050066B2 (ja) | Ｍｏｓ半導体集積回路装置 | |
| US5010379A (en) | Semiconductor memory device with two storage nodes | |
| JP2694815B2 (ja) | 半導体装置およびその製造方法 | |
| JPH08139206A (ja) | 半導体装置およびその製造方法 | |
| US4866494A (en) | Semiconductor memory device having a plurality of memory cells of single transistor type | |
| US4706107A (en) | IC memory cells with reduced alpha particle influence | |
| EP0224213A2 (en) | Semiconductor memory device | |
| US4152779A (en) | MOS ram cell having improved refresh time | |
| KR960000955B1 (ko) | 반도체 기억 장치 및 그 제조 방법 | |
| JP2554332B2 (ja) | １トランジスタ型ダイナミツクメモリセル | |
| US5424566A (en) | DRAM cell capacitor | |
| JP2515033B2 (ja) | 半導体スタティックメモリ装置の製造方法 |