JPS6251252A - ランダムアクセスメモリ - Google Patents
ランダムアクセスメモリInfo
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- JPS6251252A JPS6251252A JP60191592A JP19159285A JPS6251252A JP S6251252 A JPS6251252 A JP S6251252A JP 60191592 A JP60191592 A JP 60191592A JP 19159285 A JP19159285 A JP 19159285A JP S6251252 A JPS6251252 A JP S6251252A
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/18—Peripheral circuit regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/211—Design considerations for internal polarisation
- H10D89/213—Design considerations for internal polarisation in field-effect devices
Landscapes
- Engineering & Computer Science (AREA)
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- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ＭＯＢ型集積回路において２種類以上のパッ
ク、？−）パイ、了スをかける手段を具備したライダム
アクセスメモリ（ＲＡＭ） Ｋ関する。
ク、？−）パイ、了スをかける手段を具備したライダム
アクセスメモリ（ＲＡＭ） Ｋ関する。
一般にＭＯＢ型集積回路特にＮチャネル型ＭＯＢ集積回
路の高速化には、基板バイアスが非常に有効であり、基
板バイアスを印加することに占り、次に示すような効果
がある。
路の高速化には、基板バイアスが非常に有効であり、基
板バイアスを印加することに占り、次に示すような効果
がある。
（／１１． 接合下の空乏層がのびるため、接合容量
が小さく表る。
が小さく表る。
Ｃ＠ 寄生ＭＯ８）ランゾスタのしきい値が高くなるた
め、チャネルスト、ノ臂濃度を低くでき、接合容量が小
さくなる。
め、チャネルスト、ノ臂濃度を低くでき、接合容量が小
さくなる。
（ハ）基板効果が小さくできる。
第２図は基板バイアス電位Ｖ１ｍを、基板内でつくる場
合の自己基板バイア、ス回路の一例であり、リングオシ
レータで基板にチャージポンプを行なう０図中１はリン
グオシレータ、Ｔ、ＩＴｓはチャージポンプを構成する
トランジスタ、Ｃは容量である。基板バイアス電位Ｖｌ
Ｂは、自己基板バイアス回路の電流供給能力と基板上の
回路から基板に流れ込む基板電流との関係で決定される
。自己基板バイアス回路の電流供給能力は、電源電圧Ｖ
ＣＣに比例して上がるが、ＭＯＳトランジスタの基板電
流は、電源電圧ＶＣＣに対して指数関数的に増加するた
め、基板バイアス電位Ｖ１ｍは、第３図に示すように成
る電源電圧で最大値を示し、それ以上の電源電圧では、
基板バイアスＶ１ｍは急激ＫＯ＆ルトとなる。自己基板
バイアス回路を具備したＲＡＭにおいては、その動作を
安定させるため、動作範囲にわたってすべての電源電圧
で基板ｚ４イアスが発生するように１自己基板バイアス
回路は設計されており、従来のデ／４イス技術ではチ、
デの基板全体に、基準電位（接地電位）より深いバイア
スをかけている。
合の自己基板バイア、ス回路の一例であり、リングオシ
レータで基板にチャージポンプを行なう０図中１はリン
グオシレータ、Ｔ、ＩＴｓはチャージポンプを構成する
トランジスタ、Ｃは容量である。基板バイアス電位Ｖｌ
Ｂは、自己基板バイアス回路の電流供給能力と基板上の
回路から基板に流れ込む基板電流との関係で決定される
。自己基板バイアス回路の電流供給能力は、電源電圧Ｖ
ＣＣに比例して上がるが、ＭＯＳトランジスタの基板電
流は、電源電圧ＶＣＣに対して指数関数的に増加するた
め、基板バイアス電位Ｖ１ｍは、第３図に示すように成
る電源電圧で最大値を示し、それ以上の電源電圧では、
基板バイアスＶ１ｍは急激ＫＯ＆ルトとなる。自己基板
バイアス回路を具備したＲＡＭにおいては、その動作を
安定させるため、動作範囲にわたってすべての電源電圧
で基板ｚ４イアスが発生するように１自己基板バイアス
回路は設計されており、従来のデ／４イス技術ではチ、
デの基板全体に、基準電位（接地電位）より深いバイア
スをかけている。
ところでＭＯＢ型集積回路においては、その製造工程及
び材料等により、シリコン基板中に結晶欠陥が発生する
。これが接合の近傍の深い位置、例えば第４図（ｂ）の
集積回路の点ＰＫ発生することがある。この結晶欠陥が
自己基板バイアス回路を具備した第４図（ａｔのスタテ
イ、り型ＲＡＭのメモリセルＭｅのノードＮ）に発生し
た場合、ノードＮ１はメモリセルのデータ１１＃モしく
は０“を保持する部分であるので、電源電圧ＶＯＣが高
くなり、それに伴ない基板バイアスが深くなり、空乏層
がのびて結晶欠陥Ｐに達した時、ノードＮ１から基板へ
のリーク電流が急激に増加し、ノー１−”ＮＪの電位が
メモリセルＭｅのデータ〒ある高いレベルの場合には、
ノードＮＪの電位が低下しはじめ、これに伴ないノード
Ｎ２のし４ルが上昇しはじめ、ついにはメモリセルＭＣ
のデータは破壊する。自己基板バイアス回路は、許容動
作電源電圧の範囲内で最も深い基板バイアス電位を示す
ので、メモリセルは許容動作電源電圧で不良を発生する
。なお第４図（ｍｌのメモリセルＭＣにおいて、Ｔｓ
ａ Ｔ４ ＃ＴｓｓＴ−はメモリセルを構成するトラン
ジスタ、Ｒ１、Ｒ，は抵抗、ＢＬ、ＢＬはピット線、Ｗ
Ｌはワード線である。また鮪４図（ｂｌのノードＮ１付
近の断面図において、１１１ｄＰ型基板、１２はフィー
ルド酸化膜、１３は炉領域、１４はＩリシリコン層、１
５はｃ−ト酸化膜、１６はｒ−）電極である。
び材料等により、シリコン基板中に結晶欠陥が発生する
。これが接合の近傍の深い位置、例えば第４図（ｂ）の
集積回路の点ＰＫ発生することがある。この結晶欠陥が
自己基板バイアス回路を具備した第４図（ａｔのスタテ
イ、り型ＲＡＭのメモリセルＭｅのノードＮ）に発生し
た場合、ノードＮ１はメモリセルのデータ１１＃モしく
は０“を保持する部分であるので、電源電圧ＶＯＣが高
くなり、それに伴ない基板バイアスが深くなり、空乏層
がのびて結晶欠陥Ｐに達した時、ノードＮ１から基板へ
のリーク電流が急激に増加し、ノー１−”ＮＪの電位が
メモリセルＭｅのデータ〒ある高いレベルの場合には、
ノードＮＪの電位が低下しはじめ、これに伴ないノード
Ｎ２のし４ルが上昇しはじめ、ついにはメモリセルＭＣ
のデータは破壊する。自己基板バイアス回路は、許容動
作電源電圧の範囲内で最も深い基板バイアス電位を示す
ので、メモリセルは許容動作電源電圧で不良を発生する
。なお第４図（ｍｌのメモリセルＭＣにおいて、Ｔｓ
ａ Ｔ４ ＃ＴｓｓＴ−はメモリセルを構成するトラン
ジスタ、Ｒ１、Ｒ，は抵抗、ＢＬ、ＢＬはピット線、Ｗ
Ｌはワード線である。また鮪４図（ｂｌのノードＮ１付
近の断面図において、１１１ｄＰ型基板、１２はフィー
ルド酸化膜、１３は炉領域、１４はＩリシリコン層、１
５はｃ−ト酸化膜、１６はｒ−）電極である。
′本発明の目的は、高速性を実現するために深いバイア
スを行々うＲＡＭにおいて、結晶欠陥によるセル不良率
を大幅に低減しようとするもので、゛特にＲＡＭの高速
性を損なうことなく、結晶欠陥によるメモリセルのデー
タ破壊が起きにくくしたものである。
スを行々うＲＡＭにおいて、結晶欠陥によるセル不良率
を大幅に低減しようとするもので、゛特にＲＡＭの高速
性を損なうことなく、結晶欠陥によるメモリセルのデー
タ破壊が起きにくくしたものである。
メモリセルのデータ破壊を防ぐためには、メモリセルの
データ蓄積ノードの空乏層の延びを押えるような構造に
すればよい。つまり深いバイアスをかけないようにする
ことが有効な１つの手段であるが、この場合回路の高速
性が損なわれる。そこで基板中に複数のウェル（Ｔｕｂ
）領域を設置し、メモリセルを形成するウェル領域には
、バイアスとして例えば基準電位（接地レベル）を与え
て空乏層ののびを押えるようにし、メモリセル以外の周
辺回路を形成するウェル領域には、回路の高速性を保た
せるため深い一々イアスを４える。ここでＲＡＭのスピ
ードにおいて、メモリセルを形成するウェル領域を例え
ば接地レベルにすることによる接合容量の増大が原因の
スピード遅れは、データ線のイコライズ（＠ｑｕ＆ｒｙ
・）など回路上の工夫により充分補々うことができる。
データ蓄積ノードの空乏層の延びを押えるような構造に
すればよい。つまり深いバイアスをかけないようにする
ことが有効な１つの手段であるが、この場合回路の高速
性が損なわれる。そこで基板中に複数のウェル（Ｔｕｂ
）領域を設置し、メモリセルを形成するウェル領域には
、バイアスとして例えば基準電位（接地レベル）を与え
て空乏層ののびを押えるようにし、メモリセル以外の周
辺回路を形成するウェル領域には、回路の高速性を保た
せるため深い一々イアスを４える。ここでＲＡＭのスピ
ードにおいて、メモリセルを形成するウェル領域を例え
ば接地レベルにすることによる接合容量の増大が原因の
スピード遅れは、データ線のイコライズ（＠ｑｕ＆ｒｙ
・）など回路上の工夫により充分補々うことができる。
以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の製造工程図である。
図は同実施例の製造工程図である。
まず第１図（ａ）に示す如くＮ型またはπ型、（１００
）方位のシリコン基板２１を９００℃の酸化オ囲気中に
さらし、約１７ｏｏ１のシリコン酸化膜２２を成長させ
る０次に第１図（ｂｌ Ｋ示す如く写真蝕刻法を用い、
シリコン酸化膜２２にＰウェル領域の／中ターンを形成
し、該Ｐウェル領域内のシリコン酸化膜２２をエツチン
グ除去する。
）方位のシリコン基板２１を９００℃の酸化オ囲気中に
さらし、約１７ｏｏ１のシリコン酸化膜２２を成長させ
る０次に第１図（ｂｌ Ｋ示す如く写真蝕刻法を用い、
シリコン酸化膜２２にＰウェル領域の／中ターンを形成
し、該Ｐウェル領域内のシリコン酸化膜２２をエツチン
グ除去する。
このシリコン酸化膜除去部により基板２１が露出した部
分に、硼素をイオンインデランテーシ■ンで１０Ｃ１１
１程度打ち込んでＰウェル領域２Ｍ、！４を形成し、１
２００℃で熱酸化し、硼素を拡散した後、酸化膜を全面
剥離する（第１図（ｅ） ） ６ ！ １図（ｄ）Ｆｉ
ＭＩ図（ａ＞の平面図である。
分に、硼素をイオンインデランテーシ■ンで１０Ｃ１１
１程度打ち込んでＰウェル領域２Ｍ、！４を形成し、１
２００℃で熱酸化し、硼素を拡散した後、酸化膜を全面
剥離する（第１図（ｅ） ） ６ ！ １図（ｄ）Ｆｉ
ＭＩ図（ａ＞の平面図である。
このよう罠形成されたＰウェル領域ｊ１３にメモリセル
を形成し、Ｐウェル領域２４にメモリセルの周辺回路を
形成する。そしてＰウェル領域２３ｔ？例えば接地レベ
ル（Ｏｖ）で〆櫂イアスし、Ｐウェル領域２４を例えば
第２図の回路でＶｌＢレベル（負の深いバイアス）に−
量イアスする。この場合Ｐウェル領域Ｊ！、２４の形状
、数等に制限はなく、周辺回路を形成するＰウェル領域
Ｊ４にメモリセルを形成するＰウェル領域２３より深い
バイアスを与えるようにすれば、その／寸イアス発生回
路はどこにあってもよい。
を形成し、Ｐウェル領域２４にメモリセルの周辺回路を
形成する。そしてＰウェル領域２３ｔ？例えば接地レベ
ル（Ｏｖ）で〆櫂イアスし、Ｐウェル領域２４を例えば
第２図の回路でＶｌＢレベル（負の深いバイアス）に−
量イアスする。この場合Ｐウェル領域Ｊ！、２４の形状
、数等に制限はなく、周辺回路を形成するＰウェル領域
Ｊ４にメモリセルを形成するＰウェル領域２３より深い
バイアスを与えるようにすれば、その／寸イアス発生回
路はどこにあってもよい。
またＰウェル領域は深ｈバイアス電位Ｖｌｌまたは接地
電位と々っているので、シリコン基板２１の電位は電源
ＶＣＣ％ＣＣ型位のどちらでもよい。
電位と々っているので、シリコン基板２１の電位は電源
ＶＣＣ％ＣＣ型位のどちらでもよい。
上記のようにメモリセルを形成するウェル領域２３には
、バイアスとして例えば接地電位を与え、空乏層ののび
を押えて、第４図（ａ）、（ｂ）の場合の如き結晶欠陥
によるメモリセルのデータ破壊が起きＫ＜くする、ま九
周辺回路を形成するウェル領域２４には、深いバイアス
Ｖｌｌｌを与えて回路の高速性を保持するものである。
、バイアスとして例えば接地電位を与え、空乏層ののび
を押えて、第４図（ａ）、（ｂ）の場合の如き結晶欠陥
によるメモリセルのデータ破壊が起きＫ＜くする、ま九
周辺回路を形成するウェル領域２４には、深いバイアス
Ｖｌｌｌを与えて回路の高速性を保持するものである。
なお本発明は上記実施例のみに限られることなく種々の
応用が可能である６例えば実施例〒はＮチャネルＭＯＳ
スタティック型ＲＡＭについて説明したが、ＣＭＯＳス
タティック型ＲＡＭ Ｋついても、Ｎ型基板またはＮウ
ェルＫＰチャネルＭＯ８トランゾスタを形成することで
、ＮチャネルＭＯＳスタティック型ＲＡＭと同様に実施
ｆきる。
応用が可能である６例えば実施例〒はＮチャネルＭＯＳ
スタティック型ＲＡＭについて説明したが、ＣＭＯＳス
タティック型ＲＡＭ Ｋついても、Ｎ型基板またはＮウ
ェルＫＰチャネルＭＯ８トランゾスタを形成することで
、ＮチャネルＭＯＳスタティック型ＲＡＭと同様に実施
ｆきる。
ま九スタテイ、り型のＲＡＭに限らず、ダイナミ、り型
のＲＡＭにも適用することができる。
のＲＡＭにも適用することができる。
以上説明した如く本発明によれば、特別な製造工程や装
置を用いること々く、今まで防ぎようがなかりた結晶欠
陥によるメモリセルのデータ破壊が発生しＫくいＲＡＭ
を提供できるものである。
置を用いること々く、今まで防ぎようがなかりた結晶欠
陥によるメモリセルのデータ破壊が発生しＫくいＲＡＭ
を提供できるものである。
第１図は本発明の一実施例の製造工程図、第２図は自己
基板バイアス回路の一例を示す回路図、第３図は自己基
板ｐ４イ了ス回路の特性図、第４図（ａ）はスタテイ、
り型メモリセルの具体例を示す回路図、第４図（ｂ）は
そのデータ蓄積ノード部分の断面図である。 ２１・・・シリコン基板、２！Ｉ・・・メモリセルを形
成するＰウェル領域、２４・・・周辺回路を形成するＰ
ウェル領域。 出願人代理人 弁理士 鈴 江 武 彦（ａ） （ｂ） （Ｃ） （ｄ）
基板バイアス回路の一例を示す回路図、第３図は自己基
板ｐ４イ了ス回路の特性図、第４図（ａ）はスタテイ、
り型メモリセルの具体例を示す回路図、第４図（ｂ）は
そのデータ蓄積ノード部分の断面図である。 ２１・・・シリコン基板、２！Ｉ・・・メモリセルを形
成するＰウェル領域、２４・・・周辺回路を形成するＰ
ウェル領域。 出願人代理人 弁理士 鈴 江 武 彦（ａ） （ｂ） （Ｃ） （ｄ）
Claims (3)
- （１）メモリセルと該メモリセル以外の回路（周辺回路
）とをそれぞれ異なるウェル（Ｔｕｂ）領域に形成し、
前記周辺回路を形成するウェル領域と、前記メモリセル
を形成するウェル領域は、相異なるレベルのバイアス状
態となっており、しかも前記メモリセルを形成するウェ
ル領域のバイアスレベルが、前記周辺回路を形成するウ
ェル領域のバイアスレベルより浅く設定されていること
を特徴とするランダムアクセスメモリ。 - （２）前記周辺回路を形成するウェル領域は、同一チッ
プ上に形成されたバイアス発生回路によりバイアスが与
えられ、前記メモリセルを形成するウェル領域は、接地
レベルにバイアスされていることを特徴とする特許請求
の範囲第１項に記載のランダムアクセスメモリ。 - （３）前記各ウェル領域は、それぞれ同一チツプ上に形
成されたバイアス発生回路によつてバイアスされている
ことを特徴とする特許請求の範囲第１項に記載のランダ
ムアクセスメモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60191592A JPS6251252A (ja) | 1985-08-30 | 1985-08-30 | ランダムアクセスメモリ |
| US06/900,517 US4760560A (en) | 1985-08-30 | 1986-08-26 | Random access memory with resistance to crystal lattice memory errors |
| EP86111908A EP0214561B1 (en) | 1985-08-30 | 1986-08-28 | Random access memory |
| DE8686111908T DE3680053D1 (de) | 1985-08-30 | 1986-08-28 | Ram-speicher. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60191592A JPS6251252A (ja) | 1985-08-30 | 1985-08-30 | ランダムアクセスメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6251252A true JPS6251252A (ja) | 1987-03-05 |
Family
ID=16277201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60191592A Pending JPS6251252A (ja) | 1985-08-30 | 1985-08-30 | ランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6251252A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01109762A (ja) * | 1987-10-22 | 1989-04-26 | Oki Electric Ind Co Ltd | 半導体メモリ装置 |
| JP2003065872A (ja) * | 2001-08-24 | 2003-03-05 | Surpass Kogyo Kk | 圧力センサ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54107278A (en) * | 1978-02-10 | 1979-08-22 | Hitachi Ltd | Semiconductor device |
| JPS57133668A (en) * | 1981-02-12 | 1982-08-18 | Nec Corp | Semiconductor memory storage |
| JPS5922359A (ja) * | 1982-07-29 | 1984-02-04 | Nec Corp | 集積化半導体記憶装置 |
-
1985
- 1985-08-30 JP JP60191592A patent/JPS6251252A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54107278A (en) * | 1978-02-10 | 1979-08-22 | Hitachi Ltd | Semiconductor device |
| JPS57133668A (en) * | 1981-02-12 | 1982-08-18 | Nec Corp | Semiconductor memory storage |
| JPS5922359A (ja) * | 1982-07-29 | 1984-02-04 | Nec Corp | 集積化半導体記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01109762A (ja) * | 1987-10-22 | 1989-04-26 | Oki Electric Ind Co Ltd | 半導体メモリ装置 |
| JP2003065872A (ja) * | 2001-08-24 | 2003-03-05 | Surpass Kogyo Kk | 圧力センサ |
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