JPS5922359A - 集積化半導体記憶装置 - Google Patents
集積化半導体記憶装置Info
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- JPS5922359A JPS5922359A JP57132605A JP13260582A JPS5922359A JP S5922359 A JPS5922359 A JP S5922359A JP 57132605 A JP57132605 A JP 57132605A JP 13260582 A JP13260582 A JP 13260582A JP S5922359 A JPS5922359 A JP S5922359A
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 230000015654 memory Effects 0.000 claims abstract description 59
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 239000011159 matrix material Substances 0.000 claims abstract description 6
- 239000002344 surface layer Substances 0.000 claims abstract description 3
- 239000000969 carrier Substances 0.000 abstract description 6
- 238000005215 recombination Methods 0.000 abstract description 3
- 230000006798 recombination Effects 0.000 abstract description 3
- 230000007423 decrease Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 8
- 239000002245 particle Substances 0.000 description 8
- 230000014759 maintenance of location Effects 0.000 description 7
- 230000006378 damage Effects 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 229920001090 Polyaminopropyl biguanide Polymers 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005596 ionic collisions Effects 0.000 description 1
- 238000011017 operating method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積化半導体記憶装置に関する。
従来、ＭＯＳＦＥＴ を用いて構成した集積化半導体記
憶装置のうち、ｎチャネルＭ ＯＳ、 Ｆ Ｅ Ｔのみ
で構成されたメモリでは、メモリセルを構成するＭＯＳ
ＦＥＴ の基板と、メモリセルを駆動する周辺回路のＭ
ＯＳＦＥＴ の半導体基板とは同一のバイアス電圧が
印加されていた。例えば、現在、大容量ダイナミックＲ
ＡＭの主流であるｎチャネルＭＯ８ＦＥＴを用いた１ト
ランジスタ型ダイナミックＲＡＭにおいては、基板は負
電圧にバイアスされている。これは情報を記憶する拡散
層と基板との間に形成される空乏層の幅を長くすること
によって、拡散層と基板との間の接合容量を小さくして
、高速動作を可能にするためと、ＭＯＳＦＥＴ の閾
値電圧が基板電圧によって大きく変動しない領域でＭＯ
ＳＦＥＴ を安定に動作させるためである。
憶装置のうち、ｎチャネルＭ ＯＳ、 Ｆ Ｅ Ｔのみ
で構成されたメモリでは、メモリセルを構成するＭＯＳ
ＦＥＴ の基板と、メモリセルを駆動する周辺回路のＭ
ＯＳＦＥＴ の半導体基板とは同一のバイアス電圧が
印加されていた。例えば、現在、大容量ダイナミックＲ
ＡＭの主流であるｎチャネルＭＯ８ＦＥＴを用いた１ト
ランジスタ型ダイナミックＲＡＭにおいては、基板は負
電圧にバイアスされている。これは情報を記憶する拡散
層と基板との間に形成される空乏層の幅を長くすること
によって、拡散層と基板との間の接合容量を小さくして
、高速動作を可能にするためと、ＭＯＳＦＥＴ の閾
値電圧が基板電圧によって大きく変動しない領域でＭＯ
ＳＦＥＴ を安定に動作させるためである。
これに対し、最近、５Ｖ単一電源の大容量ダイナミック
ＲＡＭにおいて、基板電圧を０■に保持する方式も用い
られている。この方式の利点は、バイアス電圧発生回路
が不要であること、及び、拡散層と基板との間の空乏層
幅が狭くなるために、記憶容量が増大し、更に、リーク
電流の基になる再結合電流が減シ、記憶電荷の保持時間
が長くなること等の利点がある。しかし、この方式の欠
点として、基板電圧が接地電圧であるために、入力端子
にサージ電圧（負電圧）が印加されたときへ入力端子の
拡散層と基板との間が順方向バイアスされて、少数キャ
リア（電子）が基板中に注入され、メモリセル中の記憶
電荷が破壊される点である。しかし、上記の欠点は、大
規模集積回路メモリ（以下ＬＳＩメモリという）におい
て、メモリセル領域のＭＯＳＦＥＴ の基板電圧を０
■に、周辺回路のＭＯＳＦＥＴ の基板電圧を負電圧
にノくイアスすることによって、取除くどとができる。
ＲＡＭにおいて、基板電圧を０■に保持する方式も用い
られている。この方式の利点は、バイアス電圧発生回路
が不要であること、及び、拡散層と基板との間の空乏層
幅が狭くなるために、記憶容量が増大し、更に、リーク
電流の基になる再結合電流が減シ、記憶電荷の保持時間
が長くなること等の利点がある。しかし、この方式の欠
点として、基板電圧が接地電圧であるために、入力端子
にサージ電圧（負電圧）が印加されたときへ入力端子の
拡散層と基板との間が順方向バイアスされて、少数キャ
リア（電子）が基板中に注入され、メモリセル中の記憶
電荷が破壊される点である。しかし、上記の欠点は、大
規模集積回路メモリ（以下ＬＳＩメモリという）におい
て、メモリセル領域のＭＯＳＦＥＴ の基板電圧を０
■に、周辺回路のＭＯＳＦＥＴ の基板電圧を負電圧
にノくイアスすることによって、取除くどとができる。
最近・従来からある２値Ｖ″′″″″り°・りを皆いた
メモリセルとは違って、３値レベルのクロックを用いた
高集積高密度のＬＳＩメモリが提案されている。その−
例として、１９７８年２月に開催されたアイ・イー・イ
ー・イー・インターナショナル・ソリッドステート・サ
ーキツツ・コンファレンス（１９７８ＩＥＥＥ ＩＮＴ
Ｂ）ＬＮＡＴＩＯＮＡＬＳＯＬＩＩ）−８ＴＡＴＥ
ＣＩＲＣＵＩＴＳ Ｃ０Ｎ−ル・ペーパーズ（ＩＳＳ
ＣＣＤＩＧＥＳＴ ０ＦＴＥＣＨＮＩＣＡＬ ＰＡＰＢ
Ｒ８）第２４〜２５頁（１９７８年２月会議時に同時頒
布）に掲載された「層状電荷メモリ（” ５ｔｒａｔｉ
ｆｉｅｄ Ｃｈａｒｇｅ Ｍｅ −ｍｏｒｙ”）Ｊと題
するアープ（Ｄ 、Ｍ：、 Ｅｒｂ ）氏の論文がある
。この論文に述べられたメモリセルは、電荷記憶領域と
電流読出し領域が縦型に集積化された小面積のメモリセ
ルであυ、大容量のＬＳＩメモリに適している。メモリ
セルの動作は、書込み動作時にｐチャネルのＭＯＳＦＥ
Ｔを導通させて、基板（ＯＶ電圧）から電荷を注入する
か、基板へ掃出すかによって、２値情報のいずれか一方
を書込み、読出し動作時には％ ｎチャネルのＭＯＳ−
ＦＥＴ ｉ用いて、電流読出しを行なう。この場合、２
値の記憶電荷量に応じて、読出し電流が変化するので、
これら両者の電流値の差を検知するととによって、２値
記憶情報の弁別が行なわれる。しかし、このセルの駆動
には、ｐチャネルＭＯ８−ＦＥＴとｎチャネルＭＯ８Ｆ
ＥＴとの逆極性のＭＯＳＦＥＴを駆動させるために、基
準電圧、ｎチャネルＭＯ８ＦＥＴの閾値電圧以上の電圧
（正電圧）。
メモリセルとは違って、３値レベルのクロックを用いた
高集積高密度のＬＳＩメモリが提案されている。その−
例として、１９７８年２月に開催されたアイ・イー・イ
ー・イー・インターナショナル・ソリッドステート・サ
ーキツツ・コンファレンス（１９７８ＩＥＥＥ ＩＮＴ
Ｂ）ＬＮＡＴＩＯＮＡＬＳＯＬＩＩ）−８ＴＡＴＥ
ＣＩＲＣＵＩＴＳ Ｃ０Ｎ−ル・ペーパーズ（ＩＳＳ
ＣＣＤＩＧＥＳＴ ０ＦＴＥＣＨＮＩＣＡＬ ＰＡＰＢ
Ｒ８）第２４〜２５頁（１９７８年２月会議時に同時頒
布）に掲載された「層状電荷メモリ（” ５ｔｒａｔｉ
ｆｉｅｄ Ｃｈａｒｇｅ Ｍｅ −ｍｏｒｙ”）Ｊと題
するアープ（Ｄ 、Ｍ：、 Ｅｒｂ ）氏の論文がある
。この論文に述べられたメモリセルは、電荷記憶領域と
電流読出し領域が縦型に集積化された小面積のメモリセ
ルであυ、大容量のＬＳＩメモリに適している。メモリ
セルの動作は、書込み動作時にｐチャネルのＭＯＳＦＥ
Ｔを導通させて、基板（ＯＶ電圧）から電荷を注入する
か、基板へ掃出すかによって、２値情報のいずれか一方
を書込み、読出し動作時には％ ｎチャネルのＭＯＳ−
ＦＥＴ ｉ用いて、電流読出しを行なう。この場合、２
値の記憶電荷量に応じて、読出し電流が変化するので、
これら両者の電流値の差を検知するととによって、２値
記憶情報の弁別が行なわれる。しかし、このセルの駆動
には、ｐチャネルＭＯ８−ＦＥＴとｎチャネルＭＯ８Ｆ
ＥＴとの逆極性のＭＯＳＦＥＴを駆動させるために、基
準電圧、ｎチャネルＭＯ８ＦＥＴの閾値電圧以上の電圧
（正電圧）。
ｐチャネルＭＯ８ＦＥＴの閾値電圧以下の電圧（負電圧
）を３値レベルとするクロックが必要となる。
）を３値レベルとするクロックが必要となる。
そのために、これらのクロックを発生させる周辺回路の
ＭＯ８’ＦＥＴを、ｎチャネルのＭＯＳＦＥＴで作るた
めには、基板電圧としては、３値レベルクロツクの負電
圧以下の電圧にバイアスする必要がある。つまシ、当該
メモリセルを用いたＬＳＩメモリでは、メモリセル領域
の基板電圧をＯ■に。
ＭＯ８’ＦＥＴを、ｎチャネルのＭＯＳＦＥＴで作るた
めには、基板電圧としては、３値レベルクロツクの負電
圧以下の電圧にバイアスする必要がある。つまシ、当該
メモリセルを用いたＬＳＩメモリでは、メモリセル領域
の基板電圧をＯ■に。
周辺回路のＭＯＳＦＥＴの基板電圧を負電圧にバイアス
することが必要となる。メモリセルが負電圧にバイアス
されると拡散層と基板との間の接合容量が小さくなシ、
リーク電流の基になる再結合電流も増大し、メモリセル
の保持時間が短くなるという欠点がある。また、ｎチャ
ネルＭＯ８ＦＥＴを用いた１トラｙ°ジスタ型ダイナミ
ックＲＡＭにおいては情報を記憶する拡散層が全くウェ
ルに囲まれていないのでα粒子の入射による情報破壊に
対して弱い欠点がある。前記アープ氏の提案せる層状電
荷メモリにおいてもｐチャネルまたはｎチャネルのいず
れか一方のＭＯＳＦＥＴがウェルに囲まれていないから
、α粒子による情報破壊に対してもやはシ弱いという欠
点がある。
することが必要となる。メモリセルが負電圧にバイアス
されると拡散層と基板との間の接合容量が小さくなシ、
リーク電流の基になる再結合電流も増大し、メモリセル
の保持時間が短くなるという欠点がある。また、ｎチャ
ネルＭＯ８ＦＥＴを用いた１トラｙ°ジスタ型ダイナミ
ックＲＡＭにおいては情報を記憶する拡散層が全くウェ
ルに囲まれていないのでα粒子の入射による情報破壊に
対して弱い欠点がある。前記アープ氏の提案せる層状電
荷メモリにおいてもｐチャネルまたはｎチャネルのいず
れか一方のＭＯＳＦＥＴがウェルに囲まれていないから
、α粒子による情報破壊に対してもやはシ弱いという欠
点がある。
本発明は上記欠点を除き、保持特性が良好で、α粒子の
入射による情報破壊に対しても強い耐性を有し、しかも
大容量高集積化に適する集積化半導体記憶装置を提供す
るものである。
入射による情報破壊に対しても強い耐性を有し、しかも
大容量高集積化に適する集積化半導体記憶装置を提供す
るものである。
本発明の集積化半導体記憶装置は、第１導電型の半導体
基板と、該半導体基板の表層部に、それぞれ、分離して
設けられた第２導電型の第１及び第２のウェルと、前記
第１のウェル内の表面に形成されたメモリセルマトリッ
クスと、前記ｆｓ２のウェル内及び表面に形成されたメ
モリセル駆動回路と、前記第１及び第２のウェルにそれ
ぞれ設けられ、それぞれ異なる電圧にバイアスするため
の端子とを含んで構成される。
基板と、該半導体基板の表層部に、それぞれ、分離して
設けられた第２導電型の第１及び第２のウェルと、前記
第１のウェル内の表面に形成されたメモリセルマトリッ
クスと、前記ｆｓ２のウェル内及び表面に形成されたメ
モリセル駆動回路と、前記第１及び第２のウェルにそれ
ぞれ設けられ、それぞれ異なる電圧にバイアスするため
の端子とを含んで構成される。
次に、本発明の実施例について図面を用いて説明する。
第１図は本発明の一実施例の平面図、第２図は第１図に
示す第１及び第２のウェルとその中に形成されたＭｏ８
ＦＥＴとを抜出して示した断面図である。
示す第１及び第２のウェルとその中に形成されたＭｏ８
ＦＥＴとを抜出して示した断面図である。
以下の説明において、−導電型をｐ型として説明する。
−導電型をｎ型とするときは符号を反対にすれば良い。
第１図に示すように、ｐ型半導体基板１にｎ型の第１の
ウェル２と第２のウェル３とを設ける。
ウェル２と第２のウェル３とを設ける。
第１のウェル２内にはメモリセルを−ｒ）リックス状ニ
配置したメモリセルマトリックス４を形成する。第２の
ウェル３内にＸデコーダ５．Ｘデコーダ６、入出力制御
回路７等のメモリセル駆動回路を形成する。入出力制御
回路にはアドレスインバータ回路、入出力データバッフ
ァ回路及び制御クロック発生回路が含まれる。
配置したメモリセルマトリックス４を形成する。第２の
ウェル３内にＸデコーダ５．Ｘデコーダ６、入出力制御
回路７等のメモリセル駆動回路を形成する。入出力制御
回路にはアドレスインバータ回路、入出力データバッフ
ァ回路及び制御クロック発生回路が含まれる。
第２図に示すように、第１のウェル２．第２のウェル３
にそれぞれゲート絶縁膜８を設け、その両側にそれぞれ
ｐ型のソース及びドレイン領域９゜１０．１２．１３を
設ける。ゲート絶縁膜８の上にゲート電極１１．１４を
それぞれ設け、Ｍｏ８−ＦＥＴを形成する。第２図では
Ｍｏ８ＦＥＴ をウェル毎に１個しか示していないが、
これは代表的。
にそれぞれゲート絶縁膜８を設け、その両側にそれぞれ
ｐ型のソース及びドレイン領域９゜１０．１２．１３を
設ける。ゲート絶縁膜８の上にゲート電極１１．１４を
それぞれ設け、Ｍｏ８−ＦＥＴを形成する。第２図では
Ｍｏ８ＦＥＴ をウェル毎に１個しか示していないが、
これは代表的。
に示したものであって、実際は多数個形成される。
第１のウェル２．第２のウェル３にそれぞれバイアス用
の端子１５．１６を設ける。端子１５．１６はそれぞれ
第１．第２のウェル２，３をバイアスする電源に接続さ
れる。このように、第１のウェル２と第２のウェル３を
設け、それぞれ電圧の異なるバイアス源に接続できるよ
うな構造にしたことがこの発明の特徴の一つである。そ
してこの構造にしたことによシ従来の欠点が解消される
のである。バイアス電圧は任意に定めることができる。
の端子１５．１６を設ける。端子１５．１６はそれぞれ
第１．第２のウェル２，３をバイアスする電源に接続さ
れる。このように、第１のウェル２と第２のウェル３を
設け、それぞれ電圧の異なるバイアス源に接続できるよ
うな構造にしたことがこの発明の特徴の一つである。そ
してこの構造にしたことによシ従来の欠点が解消される
のである。バイアス電圧は任意に定めることができる。
例えば、５Ｖ単一電源で動皐させる場合には基板１を５
■の電源に、端子１５を接地電圧源に、端子１６を負電
圧源に接続する。バイアス電源には一般に用いられてい
る基板バイアス発生回路を用いることができるし、この
回路を同一基板内に組込むこともできる。これらの事は
任意である。以下の説明では、基板電圧を５Ｖ、第１の
ウェル２を接地電圧、第２のウェルを負電圧（−２〜−
３Ｖ）に保持するものとする。
■の電源に、端子１５を接地電圧源に、端子１６を負電
圧源に接続する。バイアス電源には一般に用いられてい
る基板バイアス発生回路を用いることができるし、この
回路を同一基板内に組込むこともできる。これらの事は
任意である。以下の説明では、基板電圧を５Ｖ、第１の
ウェル２を接地電圧、第２のウェルを負電圧（−２〜−
３Ｖ）に保持するものとする。
この発明による集積化半導体記憶装置の動作方法は、従
来のものとまったく同一である。つまυ、Ｘデコーダ５
によって選択された１本のワード線が、該ワード線に結
合されたメモリセル４を活性化し、更に、該メモリセル
に結合されたビット線にメモリ情報が読出される。この
ビット線がＸデコーダ６によって選択され、入出力制御
回路７によって出力信号として外部に情報が読出される
。
来のものとまったく同一である。つまυ、Ｘデコーダ５
によって選択された１本のワード線が、該ワード線に結
合されたメモリセル４を活性化し、更に、該メモリセル
に結合されたビット線にメモリ情報が読出される。この
ビット線がＸデコーダ６によって選択され、入出力制御
回路７によって出力信号として外部に情報が読出される
。
メモリセルを構成するＭｏ８ＦＥＴのソース９゜ドレイ
ン１０．ゲート１１のうち、ドレイン１０に情報が蓄え
られているとすると、このＭｏ８−ＦＥＴの基板となる
第１のウェル２はＯｖにノ（イアスされているので、負
電圧に）（イアスされている場合に比べて、ドレイン１
０とウェル２との間の接合容量が増大し、更に、リーク
電流の基になる再結合電流も減少するために、メモリセ
ルの保持時間が増大する。他方、メモリセル駆動回路を
構成するＭｏ８ＦＥＴ１２，１３．１４は、基板となる
第２のウェル３が負電圧に）（イアスされているため、
外部回路から入力端子に、たとえ、負のサージ電圧が印
加されたとしても、少数キャリアがウェル３に注入され
ることはない。又、メモリセル駆動回路中のＭｏ ８
Ｆ Ｅ栄を短チヤネル化することによって、イオン衝突
等で発生したウェル３の中の少数キャリアは基板１に吸
収されてしまい、メモリセルを破壊することはない。従
って、従来の１トランジスタ型ＭＯ８ＲＡＭで見られた
メモリセル駆動回路の中で発生した少数キャリアによら
て、メモリセルの保持特性が劣化することがないので、
本実施例の半導体記憶装置のメモリセルの保持特性は格
段に長くなる。
ン１０．ゲート１１のうち、ドレイン１０に情報が蓄え
られているとすると、このＭｏ８−ＦＥＴの基板となる
第１のウェル２はＯｖにノ（イアスされているので、負
電圧に）（イアスされている場合に比べて、ドレイン１
０とウェル２との間の接合容量が増大し、更に、リーク
電流の基になる再結合電流も減少するために、メモリセ
ルの保持時間が増大する。他方、メモリセル駆動回路を
構成するＭｏ８ＦＥＴ１２，１３．１４は、基板となる
第２のウェル３が負電圧に）（イアスされているため、
外部回路から入力端子に、たとえ、負のサージ電圧が印
加されたとしても、少数キャリアがウェル３に注入され
ることはない。又、メモリセル駆動回路中のＭｏ ８
Ｆ Ｅ栄を短チヤネル化することによって、イオン衝突
等で発生したウェル３の中の少数キャリアは基板１に吸
収されてしまい、メモリセルを破壊することはない。従
って、従来の１トランジスタ型ＭＯ８ＲＡＭで見られた
メモリセル駆動回路の中で発生した少数キャリアによら
て、メモリセルの保持特性が劣化することがないので、
本実施例の半導体記憶装置のメモリセルの保持特性は格
段に長くなる。
更に、尚該装置のメモリセルは、情報を記憶する拡散層
１０がウェル２によって囲まれているために、α粒子に
よる情報破壊も起こシにくい利点がある。つま−シ、α
粒子によって生成する電荷のうちで、情報破壊に寄与す
る電荷は、拡散層１゜及びウェル２の中で発生した電荷
のみであるので、ウェル２の深さを浅くしておけば、α
粒子による流入電荷量は減少し、それだけ、情報破壊が
起こりにくくなる。
１０がウェル２によって囲まれているために、α粒子に
よる情報破壊も起こシにくい利点がある。つま−シ、α
粒子によって生成する電荷のうちで、情報破壊に寄与す
る電荷は、拡散層１゜及びウェル２の中で発生した電荷
のみであるので、ウェル２の深さを浅くしておけば、α
粒子による流入電荷量は減少し、それだけ、情報破壊が
起こりにくくなる。
本発明の集積化半導体記憶装置は、３値レベルクロツク
を用いるメモリセルによって構成されるＭＯ８ＲＡＭに
も、前記と同様に適用できる。この場合にも、メモリセ
ル及びメモリセル駆動回路は前記した実施例の第１図及
び第２図の構造となシ、メモリセル４が形成される第１
のウェル２は０■に、メモリセル駆動回路５，６．７が
形成される第２のウェル３は−２〜−３■にバイアスさ
れる。
を用いるメモリセルによって構成されるＭＯ８ＲＡＭに
も、前記と同様に適用できる。この場合にも、メモリセ
ル及びメモリセル駆動回路は前記した実施例の第１図及
び第２図の構造となシ、メモリセル４が形成される第１
のウェル２は０■に、メモリセル駆動回路５，６．７が
形成される第２のウェル３は−２〜−３■にバイアスさ
れる。
５Ｖ単一電源の場合には、３値レベルクロツクとして、
例、ｔば、＋３Ｖ、ｏｖ、−１，５Ｖ（７）り０ツクが
入出力制御回路７の中で作られ、メモリセル４を駆動す
る。このようなＭＯ８ＲＡＭにおいても、メモリセルと
メモリセル駆動回路が別々のウェル中で形成されるため
、メモリセル駆動回路で発生した少数キャリアがメモリ
セルを破壊することはない。又、メモリセルがウェルに
よって囲まれているために、耐α粒子性が強くなること
も前記したとおシである。
例、ｔば、＋３Ｖ、ｏｖ、−１，５Ｖ（７）り０ツクが
入出力制御回路７の中で作られ、メモリセル４を駆動す
る。このようなＭＯ８ＲＡＭにおいても、メモリセルと
メモリセル駆動回路が別々のウェル中で形成されるため
、メモリセル駆動回路で発生した少数キャリアがメモリ
セルを破壊することはない。又、メモリセルがウェルに
よって囲まれているために、耐α粒子性が強くなること
も前記したとおシである。
以上詳細に説明したように、本発明は、従来の１トラン
ジスタ型ダイナミックＲＡＭのみならず、３値レベルク
ロツクを用いる高密度メモリセルによる大容量高集積Ｌ
ＳＩメモリにも適用でき、その結果、外部雑音に強く、
且つ、保持特性が長くなること、更には、α粒子に強い
集積化半導体記憶装置を得ることができるという効果を
有する。
ジスタ型ダイナミックＲＡＭのみならず、３値レベルク
ロツクを用いる高密度メモリセルによる大容量高集積Ｌ
ＳＩメモリにも適用でき、その結果、外部雑音に強く、
且つ、保持特性が長くなること、更には、α粒子に強い
集積化半導体記憶装置を得ることができるという効果を
有する。
第１図は本発明の一実施例の平面図、第２図は第１図に
示す第１及び第２のウェルとその中に形成されたＭＯＳ
ＦＥＴとを抜出して示した断面図である。 １・・・・・・半導体基板、２・・・・・・第１のウェ
ル、３・・・・・・第２のウェル、４・・・・・・メモ
リセルマトリックス、５・・・・・・Ｘデコーダ、６・
・・・・・Ｘデコーダ、７・・・・・・入出力制御回路
、８・・・・・・ゲート絶縁膜、９・・・−′：・ソー
ス、１０・・・・・・ドレイン、１１・・・・・・ゲー
ト、１２・・・・・・ソース、１３・・・・・・ドレイ
ン、１４・・川・ケート、１５．１６・・・・・・端子
。
示す第１及び第２のウェルとその中に形成されたＭＯＳ
ＦＥＴとを抜出して示した断面図である。 １・・・・・・半導体基板、２・・・・・・第１のウェ
ル、３・・・・・・第２のウェル、４・・・・・・メモ
リセルマトリックス、５・・・・・・Ｘデコーダ、６・
・・・・・Ｘデコーダ、７・・・・・・入出力制御回路
、８・・・・・・ゲート絶縁膜、９・・・−′：・ソー
ス、１０・・・・・・ドレイン、１１・・・・・・ゲー
ト、１２・・・・・・ソース、１３・・・・・・ドレイ
ン、１４・・川・ケート、１５．１６・・・・・・端子
。
Claims (1)
- 第１導電型の半導体基板と、該半導体基板の表層部にそ
れぞれ分離して設けられた第２導電型の第１及び第２の
ウェルと、前記第１のウェル内の表面に形成されたメモ
リセルマトリックスと、前記第２のウェル内の表面に形
成されたメモリセル駆動回路と、前記第１及び第２のウ
ェルにそれぞれ設けられ、それぞれ異なる電圧にバイア
スするだめの端子とを含むことを特徴とする集積化半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57132605A JPS5922359A (ja) | 1982-07-29 | 1982-07-29 | 集積化半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57132605A JPS5922359A (ja) | 1982-07-29 | 1982-07-29 | 集積化半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5922359A true JPS5922359A (ja) | 1984-02-04 |
Family
ID=15085238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57132605A Pending JPS5922359A (ja) | 1982-07-29 | 1982-07-29 | 集積化半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5922359A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61290692A (ja) * | 1985-06-17 | 1986-12-20 | ホエスト−アルピン・アクチエンゲゼルシヤフト | 電気炉 |
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-
1982
- 1982-07-29 JP JP57132605A patent/JPS5922359A/ja active Pending
Patent Citations (3)
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