JP3900126B2

JP3900126B2 - 論理処理回路、半導体デバイス及び論理処理装置

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Publication number: JP3900126B2
Application number: JP2003294579A
Authority: JP
Inventors: 一郎隈田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2003-08-18
Filing date: 2003-08-18
Publication date: 2007-04-04
Anticipated expiration: 2023-08-18
Also published as: CN101005281B; JP2005065044A; CN1585112A; CN100353524C; US20060279336A1; US7145365B2; US7492192B2; CN101005281A; US20050040859A1; KR20050020647A; KR101028191B1

Description

本発明は、前段フリップフロップに保持されているデータが論理ゲート回路網で処理された上、処理結果が後段フリップフロップに保持されるようにした、ＣＭＯＳ型半導体集積回路としての論理処理回路に係り、特に論理ゲート回路網でのオフリーク電流が低減化され得る論理処理回路、更には、この論理処理回路が搭載されてなるチップをパッケージ内部に封止してなる半導体デバイス、更にはまた、その半導体デバイスを構成要素として含む論理処理装置に関する。

近年、機器のモバイル化に伴い、ＬＳＩ自体等での消費電力のより一層の低消費電力化が要請されているのが実情である。一方、ＣＭＯＳ（Complementary MOS、相補型MOS）プロセスの進化に伴い９０nm、６５nmといったプロセス世代では、ＭОＳトランジスタでのオフリーク電流が大きくなり、これによる電力消費も無視し得なくなってきているのも事実である。これに対する対策として、これまでにあっては、ＭＴ（Multi Threshhold）―ＣＭＯＳを用いる等、クロックが停止される待機モードでは、電源遮断が行われるようになっている。

因みに、特許文献１には、低電源電圧で高速動作するとともに、消費電力を低減するために、確実で安定したパワーダウン動作が実施可能とされた順序回路が開示されている。また、特許文献２には、待機時に消費電力を低減する機能を備え、記憶されているデータが待機時に失われないマスタスレーブ型フリップフロップが開示されている。

更に、特許文献３には、ＭＯＳトランジスタを含む半導体集積回路において、アクティブ時には低電源電圧での動作が可能であり、且つスタンバイ時にはリーク電流に起因する消費電力が抑制可能とされた半導体集積回路装置が開示されている。更にまた、特許文献４には、待機時での消費電力が削減されるべく、一時記憶素子（電源電圧を遮断すると記憶情報が消滅してしまうレジスタ素子およびメモリ素子）以外の素子には、一切、電源電圧が供給されないようになっている。
特開平０７―２７１４７７号公報特開平１１―２８４４９３号公報特開２０００―２０８７１３号公報特開２００１―２５１１８０号公報

しかしながら、クロックが入力され、回路が実際に動作している動作モードにおいては、オフリーク電流を低減させることは、実際上、不可能となっているのが実情である。

よって、本発明の目的は、クロックが入力され、回路が実際に動作している動作モードにおいて、オフリーク電流が低減化され得る論理処理回路、更には、この論理処理回路が搭載されてなるチップをパッケージ内部に封止してなる半導体デバイス、更にはまた、その半導体デバイスを構成要素として含む論理処理装置を提供することにある。

本発明の論理処理回路は、前段フリップフロップに保持されているデータが論理ゲート回路網で処理された上、処理結果が後段フリップフロップに保持されるようにしたものであり、常時、電源が供給された状態で、前段、後段でそれぞれ、データ、処理結果をクロック信号の立上り、または立下りの時点に同期して保持するフリップフロップと、そのクロック信号のローレベル状態期間、またはハイレベル状態期間内に電源が供給された状態で、前段フリップフロップに保持されているデータを処理した上、処理結果を後段フリップフロップに出力する、組合せ回路としての論理ゲート回路網とを含み、上記クロック信号のローレベル状態期間、またはハイレベル状態期間は、上記論理ゲート回路網での処理遅延時間と後段フリップフロップでのデータセットアップ時間との和よりも若干大きい時間として設定される、構成とされたものである。

したがって、例えばクロック信号の立上り時点で前段フリップフロップにはデータが、また、後段フリップフロップには論理ゲート回路網からの処理結果が保持されるとすれば、そのクロック信号のローレベル状態期間、即ち、Ｌレベル状態期間内でのみ論理ゲート回路網には電源が供給された状態で、前段フリップフロップからのデータが処理可能とされているものであり、そのローレベル状態期間が必要最小限の時間（その論理ゲート回路網での処理遅延時間と後段フリップフロップでのデータセットアップ時間との和）よりも若干大きい時間として設定される場合には、論理ゲート回路網でのオフリーク電流が大幅に低減化され得るものである。

クロックが入力され、回路が実際に動作している動作モードにおいて、オフリーク電流が低減化され得る論理処理回路や、この論理処理回路が搭載されてなるチップをパッケージ内部に封止してなる半導体デバイス、この半導体デバイスを構成要素として含む論理処理装置が提供される。

以下、本発明の一実施の形態について、図１から図１０により説明する。
先ず本発明による論理処理回路の一例での基本構成を図１に示す。図示のように、前段フリップフロップ１１〜１３や後段フリップフロップ２１〜２３には、常時、電源電圧Ｖ_DDが供給されている一方、それら間に介在配置されている論理ゲート回路網３１に対しては、電源カットＴｒ（Ｔｒ：トランジスタ）としてのｐチャネルＭОＳトランジスタ(以下、単にｐＭОＳと称す)４１、ｎチャネルＭОＳトランジスタ(以下、単にｎＭОＳと称す)５１を介し、電源電圧Ｖ_DDが供給可能とされている。論理ゲート回路網３１に対し、何時、電源電圧Ｖ_DDが供給されるかは、クロック信号ＣＫの状態によっている。本例では、フリップフロップ１１〜１３，２１〜２３に対し、クロック信号ＣＫの立上り時点で、外部からのデータＤ１１〜Ｄ１３や論理ゲート回路網３１からの処理結果Ｄ２１〜Ｄ２３が保持（取込み）される場合が想定されていることから、クロック信号ＣＫがＬレベル状態にある期間、論理ゲート回路網３１には電源電圧Ｖ_DDが供給されるようになっている。

クロック信号ＣＫがＬレベル状態にある期間、ｐＭＯＳ４１はＯＮ状態に、また、ｎＭОＳ５１もインバータ６１を介しＯＮ状態におかれることで、論理ゲート回路網３１では、前段フリップフロップ１１〜１３から保持出力されているデータＤ１１〜Ｄ１３が処理されているが、その処理結果はまた、クロック信号ＣＫの次立上り時点で後段フリップフロップ２１〜２３に保持されているものである。因みに、本例では、ｐＭОＳ４１及びｎＭОＳ５１を介し論理ゲート回路網３１に電源が供給可能とされているが、何れか一方を不要として、他方のみがＯＮ／ＯＦＦ制御されるようにしてもよい。また、本例では、フリップフロップ１１〜１３，２１〜２３として、立上りエッジのＤ型フリップフロップ(以下、単にＤＦＦと称す)が想定されているが、立下りエッジのものでもよく、これら以外には、ＪＫマスタスレーブ型フリップフロップ等が使用可能となっている。

さて、図２にはまた、以上の論理処理回路での動作タイミングチャートが示されているが、これによる場合、クロック信号ＣＫが立上がる度に、外部からのデータＤ１１〜Ｄ１３はＤＦＦ１１〜１３に保持されるようになっている。保持されたデータＤ１１〜Ｄ１３は、その後、クロック信号ＣＫのＬレベル状態への遷移を待って、論理ゲート回路網３１で処理される。この論理ゲート回路網３１からの処理結果Ｄ２１〜Ｄ２３はまた、クロック信号ＣＫの立上り時点でＤＦＦ２１〜２３に取込みされるようになっている。結局、クロック信号ＣＫが立上がる度に、データＤ１１〜Ｄ１３がＤＦＦ１１〜１３に保持されると同時に、処理結果Ｄ２１〜Ｄ２３がＤＦＦ２１〜２３に保持されているものであり、データＤ１１〜Ｄ１３がＤＦＦ１１〜１３に保持されれば、クロック信号ＣＫの１周期後には、それの処理結果Ｄ２１〜Ｄ２３がＤＦＦ２１〜２３に保持されているものである。因みに、図中、メッシュ表示は、処理結果Ｄ２１〜Ｄ２３が不確定状態にあることを示す。

したがって、処理結果Ｄ２１〜Ｄ２３はそれが確定されるのを待って、ＤＦＦ２１〜２３に保持される必要があることから、クロック信号ＣＫのＬレベル状態期間は、論理ゲート回路網３１での処理に要される時間（処理遅延時間）と後段フリップフロップでのデータセットアップ時間との和よりも大きい時間以上として設定されることになる。しかしながら、本発明の所期の目的、即ち、回路が実際に動作している動作モードにおいて、オフリーク電流を低減化させることからすれば、その和よりも若干大きい時間として設定されることになる。

以上、論理処理回路の基本構成とその動作について説明したが、図３に示すような構成も考えられるものとなっている。図示のように、既述の論理ゲート回路網３１全体は処理方向に沿って３分割されており、既述のクロック信号ＣＫと同一周波数とされるクロック信号ＣＫ１からは、位相が異なるクロック信号、例えば位相が２π／３づつずれた、２種類の遅延クロック信号ＣＫ２，ＣＫ３が作成されている一方、３分割後の論理ゲート回路網部分３１１，３１２、３１２，３１３間それぞれには、新たに中間段ＤＦＦ７１〜７３，８１〜８３が介在配置されている。論理ゲート回路網部分３１１〜３１３それぞれの周囲にはまた、ｐＭОＳ４１１〜４１３やｎＭОＳ５１１〜５１３、インバータ６１１〜６１３が図示の如くに配置された上、クロック信号ＣＫ１〜ＣＫ３が所定に与えられるようになっている。

図４にはまた、以上の論理処理回路での動作タイミングチャートが示されているが、これによる場合、クロック信号ＣＫ１が立上がる度に、外部からのデータＤ１１〜Ｄ１３はＤＦＦ１１〜１３に保持されるようになっている。保持されたデータＤ１１〜Ｄ１３は、その後、クロック信号ＣＫ２のＬレベル状態への遷移を待って、論理ゲート回路網部分３１１で処理された上、その（中間）処理結果Ｄ２１〜Ｄ２３はクロック信号ＣＫ２の立上り時点でＤＦＦ７１〜７３に保持される。このＤＦＦ７１〜７３に保持された処理結果はまた、クロックＣＫ３のＬレベル状態への遷移を待って、論理ゲート回路網部分３１２で処理された上、その（中間）処理結果Ｄ３１〜Ｄ３３はクロック信号ＣＫ３の立上り時点でＤＦＦ８１〜８３に保持される。ＤＦＦ８１〜８３に保持された処理結果はまた、クロックＣＫ１のＬレベル状態への遷移を待って、論理ゲート回路網部分３１３で処理された上、その（最終）処理結果Ｄ４１〜Ｄ４３はクロック信号ＣＫ１の立上り時点でＤＦＦ２１〜２３に保持されるようになっている。

結局、クロック信号ＣＫ１が立上がる度に、データＤ１１〜Ｄ１３がＤＦＦ１１〜１３に保持されると同時に、処理結果Ｄ４１〜Ｄ４３がＤＦＦ２１〜２３に保持されているものであり、データＤ１１〜Ｄ１３がＤＦＦ１１〜１３に保持されれば、クロック信号ＣＫの１周期後には、それの処理結果Ｄ４１〜Ｄ４３がＤＦＦ２１〜２３に保持されているものである。以上のように、論理ゲート回路網部分３１１，３１２、３１２，３１３それぞれでの処理タイミングがずらされる場合は、図１の場合に比し、ラッシュカーレント（突入電流）の大きさが抑制され得るものである。また、論理ゲート回路網部分３１１〜３１３それぞれでの処理に要される時間は一般に同一とはされないが、もしも、ほぼ同一であるとすれば、クロック信号ＣＫ１〜ＣＫ３それぞれにおけるＬレベル状態期間もほぼ同一時間として設定されることになる。当然のことながら、この時間は、クロック信号ＣＫにおけるそれよりも短く設定されることになる。

ここで、ＤＦＦについて説明すれば、その一例での内部構成を図５（Ａ）に、また、その構成要素として使用されているクロックド・インバータへのクロック信号ＣＫ，ＣＫＩ，ＸＣＫＩ相互間の関係を図５（Ｂ）に示す。これら図（Ａ），（Ｂ）についての説明に先立って、先ずクロックド・インバータなるものについて説明すれば、そのシンボル表示を図６（Ａ）に、また、その一例での具体的回路構成を図６（Ｂ）に示す。即ち、図６（Ａ）に示すクロックド・インバータ６００は、図６（Ｂ）に示すように、電源電圧Ｖ_DDとグランドＧＮＤ電位との間に、ｐＭＯＳ６０１、ＣＭＯＳインバータ（ｐＭＯＳ６０２及びｎＭＯＳ６０３から構成）、ｎＭＯＳ６０４が直列接続されたものとして構成されており、相互に反転関係にあるクロック信号ＥＮ，ＸＥＮがそれぞれ、Ｈレベル状態、Ｌレベル状態にある期間のみ、そのＣＭＯＳインバータでは、入力信号ＩＮの反転されたものが出力信号ＯＵＴとして、低出力インピーダンス状態で出力され得るものとなっている。

さて、再び図５に戻り、ＤＦＦについての説明を続行すれば、先ずクロック信号ＣＫ，ＣＫＩ，ＸＣＫＩ相互間の関係は、図５（Ｂ）に示すようである。即ち、クロック信号ＣＫはインバータ５０１により反転されることで、クロック信号ＸＣＫＩが得られており、そのクロック信号ＸＣＫＩはまた、更にインバータ５０２により反転されることで、クロック信号ＣＫＩが得られるようになっている。結局、クロック信号ＣＫ，ＣＫＩはほぼ同一として得られることになる。

ここで、ＤＦＦの内部構成について、具体的に説明すれば、その入力段としてクロックド・インバータ５０３が配置されているが、これにより、クロック信号ＣＫＩがＬレベル状態の期間にある場合のみ、入力信号Ｄはそのクロックド・インバータ５０３により反転され、その後、更にインバータ５０４により反転されるようになっている。やがて、クロック信号ＣＫＩがＨレベル状態に遷移すれば、その遷移直前での入力信号Ｄの状態が、インバータ５０４とクロックド・インバータ５０５により記憶保持されることになる。この記憶状態はクロックド・インバータ５０６、インバータ５０７を介し、バッファゲート５０９から外部にＱ出力として取出されるが、その記憶状態は、たとえ、クロック信号ＣＫＩが、その後、Ｌレベル状態に遷移したとしても、インバータ５０７とクロックド・インバータ５０８により記憶保持されるようになっている。これにより、ＤＦＦでは、クロック信号ＣＫの立上り時点で、その直前での入力信号Ｄの状態が保持出力可能とされているものである。したがって、クロック信号ＣＫがＨレベル状態にある期間内では、電源が供給されていない論理ゲート回路網や論理ゲート回路網部分から不確定な入力電圧が入力されようとも、クロックド・インバータ５０３内のｐＭＯＳ６０１、ｎＭＯＳ６０４はともにＯＦＦ状態におかれ、入力段で貫通電流が発生されることはないことから、省電力化が図れることになる。

引続き、論理処理回路の異なる他の構成について説明すれば、その構成を図７に、また、その動作タイミングチャートを図８に示す。図示のように、Ｌレベル状態期間の一部が相互に重複する状態となるべく、図３におけるクロック信号ＣＫ１と同一周波数とされているクロック信号ＣＫ１は、遅延ゲート７０１，７０２を順次、介されることで、クロック信号ＣＫ１から、少しづつ遅延されたクロック信号ＣＫ２，ＣＫ３が作成されており、これらクロック信号ＣＫ１，ＣＫ２，ＣＫ３それぞれにより、論理ゲート回路網部分３１１，３１２，３１３が順次、処理可能状態におかれている。結果的に、図１の場合と同様に、クロック信号ＣＫ１の立上り時点でデータＤ１１〜Ｄ１３がＤＦＦ１１〜１３に保持されれば、クロック信号ＣＫ１の１周期後には、それの処理結果Ｄ４１〜Ｄ４３がＤＦＦ２１〜２３に保持されるようになっている。図１の場合とは異なり、そのような電源供給方法が採られているのは、一般に、論理ゲート回路網部分３１１，３１２，３１３それぞれに同時に電源が供給された場合を想定すれば、回路としての安定状態は、論理ゲート回路網部分３１１での初段から始まり、論理ゲート回路網部分３１１から徐々に論理ゲート回路網部分３１３での最終段に向かうと考えられ、したがって、既に十分、安定状態にある回路部分や、処理が行われるまでに、まだ、十分、時間的余裕がある回路部分については、電源の供給が不要であり、図１に示すものよりもオフリーク電流の低減化が図れると考えられたからである。

その論理処理回路とは更に異なる他の構成について説明すれば、その構成を図９に、また、その動作タイミングチャートを図１０に示す。図９に示すように、全体としての構成は図７に示すものにほほ同様ながらも、クロック信号ＣＫ２，ＣＫ３それぞれにおけるＬレベル状態期間が短く設定されるようになっている。即ち、図７に示すものにおいては、クロック信号ＣＫ２，ＣＫ３はそれぞれ、遅延ゲート７０１，７０２から直接得られているが、図９では、それぞれ、１入力を元のクロック信号ＣＫ２，ＣＫ３、他入力をクロック信号ＣＫ１とする２入力否定ＮＡＮＤゲート（その機能は、２入力ОＲゲートに同一）から改めてクロック信号ＣＫ２，ＣＫ３が得られており、その結果、図７におけるクロック信号ＣＫ２，ＣＫ３に比し、Ｌレベル状態期間は短く設定されており、しかも、クロック信号ＣＫ３のＬレベル状態期間の終了タイミングは、クロック信号ＣＫ１の立上り時点に一致するようになっている。したがって、図７に示すものに比し、オフリーク電流の低減化がより図れることになる。

以上、本発明者によってなされた発明を実施の形態に基づき、具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲内で種々変更可能であることはいうまでもない。

本発明による論理処理回路の一例での基本構成を示す図である。その動作タイミングチャートを示す図である。本発明による論理処理回路の他の構成を示す図である。その動作タイミングチャートを示す図である。ＤＦＦ（Ｄ型フリップフロップ）の一例での内部構成を示す図である。クロックド・インバータの具体的回路構成を示す図である。本発明による論理処理回路の異なる他の構成を示す図である。その動作タイミングチャートを示す図である。本発明による論理処理回路の更に異なる他の構成を示す図である。その動作タイミングチャートを示す図である。

符号の説明

１１〜１３…前段フリップフロップ、２１〜２３…後段フリップフロップ、７１〜７３，８１〜８３…中間段フリップフロップ、３１…論理ゲート回路網、３１１〜３１３…論理ゲート回路網部分、４１，４１１〜４１３…ｐチャネルＭＯＳトランジスタ、５１，５１１〜５１３…ｎチャネルＭＯＳトランジスタ、６１，６１１〜６１３…インバータ

Claims

前段フリップフロップに保持されているデータが論理ゲート回路網で処理された上、処理結果が後段フリップフロップに保持されるようにした、ＣＭＯＳ型半導体集積回路としての論理処理回路であって、
常時、電源が供給された状態で、前段、後段でそれぞれ、データ、処理結果をクロック信号の立上り、または立下りの時点に同期して保持するフリップフロップと、
上記クロック信号のローレベル状態期間、またはハイレベル状態期間内に電源が供給された状態で、前段フリップフロップに保持されているデータを処理した上、処理結果を後段フリップフロップに出力する論理ゲート回路網と、を備え、
上記クロック信号のローレベル状態期間、またはハイレベル状態期間は、上記論理ゲート回路網での処理遅延時間と後段フリップフロップでのデータセットアップ時間との和よりも若干大きい時間として設定される
論理処理回路。
請求項１記載の論理処理回路において、
上記フリップフロップ各々は、Ｄ型フリップフロップとされる
論理処理回路。
請求項２記載の論理処理回路において、
上記Ｄ型フリップフロップの入力段は、クロックド・インバータとして構成される
論理処理回路。
請求項１記載の論理処理回路において、
上記論理ゲート回路網が処理方向に沿ってｎ（ｎ：２以上の整数）分割される場合、上記クロック信号からは位相が異なる、（ｎ−１）種類の遅延クロック信号が作成される一方、ｎ個の論理ゲート回路網部分間それぞれには中間段フリップフロップが介在配置された上、上記クロック信号は前段フリップフロップ及び後段フリップフロップにクロック信号として与えられるとともに、該クロック信号により最終段論理ゲート回路網部分には電源が供給され、上記（ｎ−１）種類の遅延クロック信号は、該当する中間段フリップフロップにクロック信号として与えられるとともに、該遅延クロック信号により該当する非最終段論理ゲート回路網部分には順次、電源が供給される
論理処理回路。
請求項１記載の論理処理回路において、
上記論理ゲート回路網が処理方向に沿ってｎ（ｎ：２以上の整数）分割される場合、ローレベル状態期間、またはハイレベル状態期間の一部が相互に重複する状態となるべく、上記クロック信号から位相が少しづつずれた、（ｎ−１）種類の遅延クロック信号が作成された上、該遅延クロック信号及び上記クロック信号によって、ｎ個の論理ゲート回路網部分それぞれには順次、電源が供給される
論理処理回路。
請求項５記載の論理処理回路において、
ローレベル状態期間、またはハイレベル状態期間の一部が相互に重複する状態として、上記クロック信号から位相が少しづつずれた、（ｎ−１）種類の遅延クロック信号が作成されるに際し、該遅延クロック信号は、遅延時間が大なる程に、上記ローレベル状態期間、またはハイレベル状態期間は時間が短い状態として設定される
論理処理回路。
常時、電源が供給された状態で、前段、後段で、それぞれデータ、処理結果をクロック信号の立上り、または立下りの時点に同期して保持するフリップフロップと、上記クロック信号のローレベル状態期間、またはハイレベル状態期間内に電源が供給された状態で、前段のフリップフロップに保持されているデータを処理した上、処理結果を後段のフリップフロップに出力する論理ゲート回路網とを含む、ＣＭＯＳ型半導体集積回路としての論理処理回路が搭載されているチップが、パッケージ内部に封止され、
上記クロック信号のローレベル状態期間、またはハイレベル状態期間は、上記論理ゲート回路網での処理遅延時間と後段フリップフロップでのデータセットアップ時間との和よりも若干大きい時間として設定される
半導体デバイス。
常時、電源が供給された状態で、前段、後段で、それぞれデータ、処理結果をクロック信号の立上り、または立下りの時点に同期して保持するフリップフロップと、上記クロック信号のローレベル状態期間、またはハイレベル状態期間内に電源が供給された状態で、前段のフリップフロップに保持されているデータを処理した上、処理結果を後段のフリップフロップに出力する論理ゲート回路網とを含む、ＣＭＯＳ型半導体集積回路としての論理処理回路が搭載されているチップをパッケージ内部に封止してなる半導体デバイスが、構成要素として含まれ、
上記クロック信号のローレベル状態期間、またはハイレベル状態期間は、上記論理ゲート回路網での処理遅延時間と後段フリップフロップでのデータセットアップ時間との和よりも若干大きい時間として設定される
論理処理装置。