JPH09200026A - Ｌｓｉ論理回路 - Google Patents
Ｌｓｉ論理回路Info
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- JPH09200026A JPH09200026A JP8008435A JP843596A JPH09200026A JP H09200026 A JPH09200026 A JP H09200026A JP 8008435 A JP8008435 A JP 8008435A JP 843596 A JP843596 A JP 843596A JP H09200026 A JPH09200026 A JP H09200026A
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Abstract
(57)【要約】
【課題】 消費電力の低減化を図る。
【解決手段】 制御回路２２は、切り替えピン１４−
１，１４−２が示す果たすべき機能にしたがって、該機
能を果たすべき機能ブロックをアクティブにするため
に、その機能ブロックに対応する出力信号をＬ、それ以
外の機能ブロックをインアクティブするためにその機能
ブロックに対応する出力信号をＨにする。ＯＲゲート２
３−Ａ〜２３−Ｄは、制御回路２２の出力信号とパワー
オンリセット端子に入力されるリセット信号を入力し
て、論理和を取り、機能ブロック２１−Ａ〜２１−Ｄの
リセット端子に出力する。ＯＲゲート２４−Ａ〜２４−
Ｄは、制御回路２２の出力信号とメリンクロックピンに
に入力される外部クロック信号を入力して、論理和を取
り、ドライバ２５−Ａ〜２５−Ｄを介して、機能ブロッ
ク２１−Ａ〜２１−Ｄのクロック端子に出力する。機能
ブロック２１−Ａ〜２１−Ｄは、クロック信号にしたが
って動作する。
１，１４−２が示す果たすべき機能にしたがって、該機
能を果たすべき機能ブロックをアクティブにするため
に、その機能ブロックに対応する出力信号をＬ、それ以
外の機能ブロックをインアクティブするためにその機能
ブロックに対応する出力信号をＨにする。ＯＲゲート２
３−Ａ〜２３−Ｄは、制御回路２２の出力信号とパワー
オンリセット端子に入力されるリセット信号を入力し
て、論理和を取り、機能ブロック２１−Ａ〜２１−Ｄの
リセット端子に出力する。ＯＲゲート２４−Ａ〜２４−
Ｄは、制御回路２２の出力信号とメリンクロックピンに
に入力される外部クロック信号を入力して、論理和を取
り、ドライバ２５−Ａ〜２５−Ｄを介して、機能ブロッ
ク２１−Ａ〜２１−Ｄのクロック端子に出力する。機能
ブロック２１−Ａ〜２１−Ｄは、クロック信号にしたが
って動作する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩ論理回路に
関するものであり、特に、ＣＭＯＳ ＬＳＩなどのＬＳ
Ｉ論理回路における消費電力の低減化に関するものであ
る。
関するものであり、特に、ＣＭＯＳ ＬＳＩなどのＬＳ
Ｉ論理回路における消費電力の低減化に関するものであ
る。
【０００２】
【従来の技術】図２は、従来のＣＭＯＳ ＬＳＩで構成
したＬＳＩ論理回路を示す構成図である。一般に、ＣＭ
ＯＳ ＬＳＩの回路構成は、図２に示すように、ＬＳＩ
論理回路５の順序回路５−１を構成するフリップフロッ
プをパワーオンリセットピン２に入力されるリセット信
号により初期化しておく。そして、メインクロックピン
２に外部クロックを入力して、該外部クロックを配線遅
延差によるクロックスキュー対策およびファンアウト対
策用のクロックドライバ４を介してクロック端子に入力
し、データ入力ピン１−１、…からデータを入力して、
ＬＳＩ論理回路５の順序回路５−１及び組み合わせ回路
５−２をクロックに同期して動作させる。
したＬＳＩ論理回路を示す構成図である。一般に、ＣＭ
ＯＳ ＬＳＩの回路構成は、図２に示すように、ＬＳＩ
論理回路５の順序回路５−１を構成するフリップフロッ
プをパワーオンリセットピン２に入力されるリセット信
号により初期化しておく。そして、メインクロックピン
２に外部クロックを入力して、該外部クロックを配線遅
延差によるクロックスキュー対策およびファンアウト対
策用のクロックドライバ４を介してクロック端子に入力
し、データ入力ピン１−１、…からデータを入力して、
ＬＳＩ論理回路５の順序回路５−１及び組み合わせ回路
５−２をクロックに同期して動作させる。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
ＬＳＩ論理回路では、以下のような課題があった。ＬＳ
Ｉ論理回路が持っている機能のうちの一部の機能を使用
したい場合、つまり、ＬＳＩ動作モードにより一部の回
路のみを動作させて他の回路は動作させたくない場合で
おいても、回路全てがシステム・クロックに同期して動
作してしまう。このため、動作させたくない回路も動作
して論理レベルが逐次変化して、電流が流れ、消費電力
が増加する。さらに、ＬＳＩ論理回路をＣＭＯＳで構成
した場合には、論理レベルが変化することにより電源か
らグラウンドに貫通電流が流れてしまい、ＬＳＩ論理回
路全体の消費電力を増加させてしまうという問題点があ
った。
ＬＳＩ論理回路では、以下のような課題があった。ＬＳ
Ｉ論理回路が持っている機能のうちの一部の機能を使用
したい場合、つまり、ＬＳＩ動作モードにより一部の回
路のみを動作させて他の回路は動作させたくない場合で
おいても、回路全てがシステム・クロックに同期して動
作してしまう。このため、動作させたくない回路も動作
して論理レベルが逐次変化して、電流が流れ、消費電力
が増加する。さらに、ＬＳＩ論理回路をＣＭＯＳで構成
した場合には、論理レベルが変化することにより電源か
らグラウンドに貫通電流が流れてしまい、ＬＳＩ論理回
路全体の消費電力を増加させてしまうという問題点があ
った。
【０００４】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、クロック信号に基づいて動作する複
数の機能ブロックと、実行すべき機能を示す複数ビット
の切り替え信号を入力して、該切り替え信号が示す機能
を実行するために動作するべき前記１つもしくは複数の
機能ブロックをアクティブするために、その機能ブロッ
クに対応する前記制御信号を第１の論理レベルにし、そ
の機能では実行する必要のない機能ブロックをインアク
ティブにするために、その機能ブロックに対応する前記
制御信号を第２の論理レベルにする制御回路と、外部ク
ロック信号と前記機能ブロック数分の制御信号とを入力
し、前記制御信号が第１の論理レベルを示す時、該制御
信号に対応する機能ブロックの前記クロック信号をアク
ティブにするために、前記外部クロック信号を出力し、
前記制御信号が第２の論理レベルを示す時、該制御信号
に対応する機能ブロックの前記クロック信号をインアク
ティブにするために、第３の論理レベルの信号を出力す
るクロック停止回路とを備えている。以上のように、Ｌ
ＳＩ論理回路を構成したので、切り替え信号が示す機能
に従って、この機能を実行するべき機能ブロックが動作
して、その機能を実行するのに必要のない機能ブロック
のクロック信号がインアクティブとなり、その機能ブロ
ックは動作しない。そのため、その動作しない機能ブロ
ックの消費電力は低減される。従って、前記課題を解決
できるのである。
を解決するために、クロック信号に基づいて動作する複
数の機能ブロックと、実行すべき機能を示す複数ビット
の切り替え信号を入力して、該切り替え信号が示す機能
を実行するために動作するべき前記１つもしくは複数の
機能ブロックをアクティブするために、その機能ブロッ
クに対応する前記制御信号を第１の論理レベルにし、そ
の機能では実行する必要のない機能ブロックをインアク
ティブにするために、その機能ブロックに対応する前記
制御信号を第２の論理レベルにする制御回路と、外部ク
ロック信号と前記機能ブロック数分の制御信号とを入力
し、前記制御信号が第１の論理レベルを示す時、該制御
信号に対応する機能ブロックの前記クロック信号をアク
ティブにするために、前記外部クロック信号を出力し、
前記制御信号が第２の論理レベルを示す時、該制御信号
に対応する機能ブロックの前記クロック信号をインアク
ティブにするために、第３の論理レベルの信号を出力す
るクロック停止回路とを備えている。以上のように、Ｌ
ＳＩ論理回路を構成したので、切り替え信号が示す機能
に従って、この機能を実行するべき機能ブロックが動作
して、その機能を実行するのに必要のない機能ブロック
のクロック信号がインアクティブとなり、その機能ブロ
ックは動作しない。そのため、その動作しない機能ブロ
ックの消費電力は低減される。従って、前記課題を解決
できるのである。
【０００５】
【発明の実施の形態】図１は、本発明の実施形態のＬＳ
Ｉ論理回路を示す構成図である。本実施形態のＬＳＩ論
理回路が従来のＬＳＩ論理回路と異なる点は、第１に、
ＬＳＩ論理回路の機能をブロックに分割した時に、１つ
機能を持ち単独で動作させるモードがあるもの、又は単
独で動作するモードがない場合でも、他のモジュールと
一体で動作するモードが複数個ある場合は、各モジュー
ルを１機能ブロックとして機能ブロックを分割している
ことである。第２に、実現するべき機能を示す切り替え
信号を入力して、該切り替え信号が示す機能を果たすた
めに動作するべき機能ブロックをアクティブにして、そ
れ以外の機能ブロックをインアクティブにする制御回路
と、動作させない機能ブロックの順序回路をリセットす
るとともにクロックを停止して、動作させる機能ブロッ
クの順序回路のみみパーワオンリセット信号とクロック
信号を入力するクロック停止回路とリセット制御回路と
を設けたことである。以下、本実施形態のＬＳＩ論理回
路の構成を説明する。
Ｉ論理回路を示す構成図である。本実施形態のＬＳＩ論
理回路が従来のＬＳＩ論理回路と異なる点は、第１に、
ＬＳＩ論理回路の機能をブロックに分割した時に、１つ
機能を持ち単独で動作させるモードがあるもの、又は単
独で動作するモードがない場合でも、他のモジュールと
一体で動作するモードが複数個ある場合は、各モジュー
ルを１機能ブロックとして機能ブロックを分割している
ことである。第２に、実現するべき機能を示す切り替え
信号を入力して、該切り替え信号が示す機能を果たすた
めに動作するべき機能ブロックをアクティブにして、そ
れ以外の機能ブロックをインアクティブにする制御回路
と、動作させない機能ブロックの順序回路をリセットす
るとともにクロックを停止して、動作させる機能ブロッ
クの順序回路のみみパーワオンリセット信号とクロック
信号を入力するクロック停止回路とリセット制御回路と
を設けたことである。以下、本実施形態のＬＳＩ論理回
路の構成を説明する。
【０００６】まず、ＬＳＩ論理回路２０を機能ブロック
毎に分割する。その分割の方法としては、その分割され
たブロックが１つの機能を持ち、単独で動作させるモー
ドがあるものを１ブロックとして構成する。もしくは、
単独で動作させるモードがない場合でも他のモジュール
と一体で動作するモードが複数ある場合に、そのモジュ
ールを１機能ブロックとして分割する。図１に示すＬＳ
Ｉ論理回路では、一例として、機能１〜機能４の４個の
機能のモードに分類し、機能ブロックを２１−Ａ〜２１
−Ｄの４個に分割した場合を示している。図１に示すＬ
ＳＩ論理回路２０は、複数のデータ入力ピン１１−１、
１１−２、１１−３、…、パワーオンリセットピン１
２、メインクロックピン１３、切り替えピン１４−１、
１４−２に接続されている。ＬＳＩ論理回路２０は、機
能ブロック２１−Ａ，２１−Ｂ，２１−Ｃ，２１−Ｄ、
モードの数を表すに必要なビット数分（ここでは、モー
ド数を４個としてので、２ビット）の入力端子と機能ブ
ロック数分（ここでは、４個）の出力端子を持つ制御回
路２２、機能ブロック数分の２入力ＯＲゲート２３−Ａ
〜２３−Ｄ、機能ブロック数分の２入力ＯＲゲート２４
−Ａ〜２４−Ｄ、及び機能ブロック数分のクロックドラ
イバ２５−Ａ〜２５−Ｄを備えている。
毎に分割する。その分割の方法としては、その分割され
たブロックが１つの機能を持ち、単独で動作させるモー
ドがあるものを１ブロックとして構成する。もしくは、
単独で動作させるモードがない場合でも他のモジュール
と一体で動作するモードが複数ある場合に、そのモジュ
ールを１機能ブロックとして分割する。図１に示すＬＳ
Ｉ論理回路では、一例として、機能１〜機能４の４個の
機能のモードに分類し、機能ブロックを２１−Ａ〜２１
−Ｄの４個に分割した場合を示している。図１に示すＬ
ＳＩ論理回路２０は、複数のデータ入力ピン１１−１、
１１−２、１１−３、…、パワーオンリセットピン１
２、メインクロックピン１３、切り替えピン１４−１、
１４−２に接続されている。ＬＳＩ論理回路２０は、機
能ブロック２１−Ａ，２１−Ｂ，２１−Ｃ，２１−Ｄ、
モードの数を表すに必要なビット数分（ここでは、モー
ド数を４個としてので、２ビット）の入力端子と機能ブ
ロック数分（ここでは、４個）の出力端子を持つ制御回
路２２、機能ブロック数分の２入力ＯＲゲート２３−Ａ
〜２３−Ｄ、機能ブロック数分の２入力ＯＲゲート２４
−Ａ〜２４−Ｄ、及び機能ブロック数分のクロックドラ
イバ２５−Ａ〜２５−Ｄを備えている。
【０００７】データ入力ピン１１−１、１１−２、…、
は、機能ブロック２１−Ａ〜２１−Ｄに入力に接続され
ている。パワーオンリセットピン１２は、ＯＲゲート２
３−Ａ〜２３−Ｄの一方の入力に接続されている。メイ
ンクロックピン１３は、機能ブロック数分のクロックラ
インを介して、ＯＲゲート２４−Ａ〜２４−Ｄの一方の
入力に接続されている。切り替えピン１４−１は、制御
回路２２のＤ１入力に接続されている。切り替えピン１
４−２は、制御回路２２のＤ２入力に接続されている。
制御回路２２のＡ出力は、ＯＲゲート２３−Ａ及びＯＲ
ゲート２４−Ａの他方の入力に接続されている。制御回
路２２のＢ出力は、ＯＲゲート２３−Ｂ及びＯＲゲート
２４−Ｂの他方の入力に接続されている。制御回路２２
のＣ出力は、ＯＲゲート２３−Ｃ及びＯＲゲート２４−
Ｃの他方の入力に接続されている。制御回路２２のＤ出
力は、ＯＲゲート２３−Ｄ及びＯＲゲート２４−Ｄの他
方の入力に接続されている。ＯＲゲート２３−Ａの出力
は、機能ブロック２１−Ａの順序回路のリセット入力に
接続されている。ＯＲゲート２３−Ｂの出力は、機能ブ
ロック２１−Ｂの順序回路のリセット入力に接続されて
いる。ＯＲゲート２３−Ｃの出力は、機能ブロック２１
−Ｃの順序回路のリセット入力に接続されている。ＯＲ
ゲート２３−Ｄの出力は、機能ブロック２１−Ｄの順序
回路のリセット入力に接続されている。
は、機能ブロック２１−Ａ〜２１−Ｄに入力に接続され
ている。パワーオンリセットピン１２は、ＯＲゲート２
３−Ａ〜２３−Ｄの一方の入力に接続されている。メイ
ンクロックピン１３は、機能ブロック数分のクロックラ
インを介して、ＯＲゲート２４−Ａ〜２４−Ｄの一方の
入力に接続されている。切り替えピン１４−１は、制御
回路２２のＤ１入力に接続されている。切り替えピン１
４−２は、制御回路２２のＤ２入力に接続されている。
制御回路２２のＡ出力は、ＯＲゲート２３−Ａ及びＯＲ
ゲート２４−Ａの他方の入力に接続されている。制御回
路２２のＢ出力は、ＯＲゲート２３−Ｂ及びＯＲゲート
２４−Ｂの他方の入力に接続されている。制御回路２２
のＣ出力は、ＯＲゲート２３−Ｃ及びＯＲゲート２４−
Ｃの他方の入力に接続されている。制御回路２２のＤ出
力は、ＯＲゲート２３−Ｄ及びＯＲゲート２４−Ｄの他
方の入力に接続されている。ＯＲゲート２３−Ａの出力
は、機能ブロック２１−Ａの順序回路のリセット入力に
接続されている。ＯＲゲート２３−Ｂの出力は、機能ブ
ロック２１−Ｂの順序回路のリセット入力に接続されて
いる。ＯＲゲート２３−Ｃの出力は、機能ブロック２１
−Ｃの順序回路のリセット入力に接続されている。ＯＲ
ゲート２３−Ｄの出力は、機能ブロック２１−Ｄの順序
回路のリセット入力に接続されている。
【０００８】ＯＲゲート２４−Ａの出力は、クロックド
ライバ２５−Ａの入力に接続され、さらに、クロックド
ライバ２５−Ａの出力は、機能ブロック２１−Ａの順序
回路のクロック端子に接続されている。ＯＲゲート２４
−Ｂの出力は、クロックドライバ２５−Ｂの入力に接続
され、さらに、クロックドライバ２５−Ｂの出力は、機
能ブロック２１−Ｂの順序回路のクロック端子に接続さ
れている。ＯＲゲート２４−Ｃの出力は、クロックドラ
イバ２５−Ｃの入力に接続され、さらに、クロックドラ
イバ２５−Ｃの出力は、機能ブロック２１−Ｃの順序回
路のクロック端子に接続されている。ＯＲゲート２４−
Ｄの出力は、クロックドライバ２５−Ｄの入力に接続さ
れ、さらに、クロックドライバ２５−Ｄの出力は、機能
ブロック２１−Ｄの順序回路のクロック端子に接続され
ている。
ライバ２５−Ａの入力に接続され、さらに、クロックド
ライバ２５−Ａの出力は、機能ブロック２１−Ａの順序
回路のクロック端子に接続されている。ＯＲゲート２４
−Ｂの出力は、クロックドライバ２５−Ｂの入力に接続
され、さらに、クロックドライバ２５−Ｂの出力は、機
能ブロック２１−Ｂの順序回路のクロック端子に接続さ
れている。ＯＲゲート２４−Ｃの出力は、クロックドラ
イバ２５−Ｃの入力に接続され、さらに、クロックドラ
イバ２５−Ｃの出力は、機能ブロック２１−Ｃの順序回
路のクロック端子に接続されている。ＯＲゲート２４−
Ｄの出力は、クロックドライバ２５−Ｄの入力に接続さ
れ、さらに、クロックドライバ２５−Ｄの出力は、機能
ブロック２１−Ｄの順序回路のクロック端子に接続され
ている。
【０００９】図３は、図１のＬＳＩ論理回路の機能の一
例を示す図である。本実施形態では、ＬＳＩ論理回路の
機能を機能１〜機能４の４個のモードに分類している。
機能１は、機能ブロック２１−Ａ，２１−Ｂ，２１−Ｄ
を同時に動作させて、機能ブロック２１−Ｃは動作させ
ないモードである。機能２は、機能ブロック２１−Ａの
みを動作させて、機能ブロック２１−Ｂ，２１−Ｃ，２
１−Ｄを動作させないモードである。機能３は、機能ブ
ロック２１−Ｂ，２１−Ｃを動作させて、機能ブロック
２１−Ａ，２１−Ｄを動作させないモードである。機能
４は、機能ブロック２１−Ｄのみ動作させて、機能ブロ
ック２１−Ａ〜２１−Ｃを動作させないモードである。
機能ブロック２１−Ａ〜２１−Ｄは、リセット端子とク
ロック端子とを持ち、クロックに非同期でリセットさ
れ、クロック端子に入力されるクロック信号に基づいて
動作する順序回路と組み合わせ回路とを有するブロック
回路である。
例を示す図である。本実施形態では、ＬＳＩ論理回路の
機能を機能１〜機能４の４個のモードに分類している。
機能１は、機能ブロック２１−Ａ，２１−Ｂ，２１−Ｄ
を同時に動作させて、機能ブロック２１−Ｃは動作させ
ないモードである。機能２は、機能ブロック２１−Ａの
みを動作させて、機能ブロック２１−Ｂ，２１−Ｃ，２
１−Ｄを動作させないモードである。機能３は、機能ブ
ロック２１−Ｂ，２１−Ｃを動作させて、機能ブロック
２１−Ａ，２１−Ｄを動作させないモードである。機能
４は、機能ブロック２１−Ｄのみ動作させて、機能ブロ
ック２１−Ａ〜２１−Ｃを動作させないモードである。
機能ブロック２１−Ａ〜２１−Ｄは、リセット端子とク
ロック端子とを持ち、クロックに非同期でリセットさ
れ、クロック端子に入力されるクロック信号に基づいて
動作する順序回路と組み合わせ回路とを有するブロック
回路である。
【００１０】制御回路２２は、複数個のモードの中か
ら、切り替えピン１４−１，１４−２に入力される切り
替え信号が示すモードの時に動作する機能ブロックをア
クティブして、動作しない機能ブロックをインアクティ
ブにするデコーダである。ここでは、モードの個数を４
（＝２2 ）個としているので、制御回路２２の入力は切
り替えピン１４−１，１４−２の２個であり、制御回路
２２の出力は、機能ブロック２１−Ａ〜２１−Ｄの個数
の４個である。ＯＲゲート２３−Ａ〜２３−Ｄは、動作
させるべき機能ブロックの順序回路のリセット端子に
は、パワーオンリセットピン１２より入力されるリセッ
ト信号を出力して、動作させない機能ブロックの順序回
路はリセットするリセット制御回路である。ＯＲゲート
２４−Ａ〜２４−Ｄは、動作させるべき機能ブロックの
順序回路のクロック端子には、メインクロックピン１３
より入力される外部クロック信号を出力して、動作させ
ない機能ブロックの順序回路のクロック端子には、Ｈを
出力するクロック停止回路である。クロックドライバ２
５−Ａ〜２５−Ｄは、配線遅延により順序回路の誤動作
をグ防止するためのクロックスキュー、及びクロックの
なまりを防止するファンアウト対策用のドライバであ
る。
ら、切り替えピン１４−１，１４−２に入力される切り
替え信号が示すモードの時に動作する機能ブロックをア
クティブして、動作しない機能ブロックをインアクティ
ブにするデコーダである。ここでは、モードの個数を４
（＝２2 ）個としているので、制御回路２２の入力は切
り替えピン１４−１，１４−２の２個であり、制御回路
２２の出力は、機能ブロック２１−Ａ〜２１−Ｄの個数
の４個である。ＯＲゲート２３−Ａ〜２３−Ｄは、動作
させるべき機能ブロックの順序回路のリセット端子に
は、パワーオンリセットピン１２より入力されるリセッ
ト信号を出力して、動作させない機能ブロックの順序回
路はリセットするリセット制御回路である。ＯＲゲート
２４−Ａ〜２４−Ｄは、動作させるべき機能ブロックの
順序回路のクロック端子には、メインクロックピン１３
より入力される外部クロック信号を出力して、動作させ
ない機能ブロックの順序回路のクロック端子には、Ｈを
出力するクロック停止回路である。クロックドライバ２
５−Ａ〜２５−Ｄは、配線遅延により順序回路の誤動作
をグ防止するためのクロックスキュー、及びクロックの
なまりを防止するファンアウト対策用のドライバであ
る。
【００１１】図４は、図１中の制御回路２２の構成図で
ある。図４に示すように、制御回路２２は、ＥＸ−ＯＲ
ゲート２２−１とＯＲゲート２２−２とを有している。
Ｄ１入力は、ＥＸ−ＯＲゲート２２−１の一方の入力に
接続されている。Ｄ１入力の反転信号は、ＯＲゲート２
２−２の一方の入力に接続されている。Ｄ２入力は、Ｅ
Ｘ−ＯＲゲート２２−１の他方の入力、及びＯＲゲート
２２−２の他方の入力に接続されている。図５は、図１
の動作説明図である。図５に示すように、機能１は、切
り替えピンＤ１＝０、Ｄ２＝０、機能２は、Ｄ１＝０，
Ｄ２＝１，機能３は、Ｄ１＝１，Ｄ２＝０，機能４は、
Ｄ１＝１，Ｄ２＝０を表すものとする。以下、図５を参
照しつつ、図１の動作（ａ）〜（ｄ）の説明をする。
ある。図４に示すように、制御回路２２は、ＥＸ−ＯＲ
ゲート２２−１とＯＲゲート２２−２とを有している。
Ｄ１入力は、ＥＸ−ＯＲゲート２２−１の一方の入力に
接続されている。Ｄ１入力の反転信号は、ＯＲゲート２
２−２の一方の入力に接続されている。Ｄ２入力は、Ｅ
Ｘ−ＯＲゲート２２−１の他方の入力、及びＯＲゲート
２２−２の他方の入力に接続されている。図５は、図１
の動作説明図である。図５に示すように、機能１は、切
り替えピンＤ１＝０、Ｄ２＝０、機能２は、Ｄ１＝０，
Ｄ２＝１，機能３は、Ｄ１＝１，Ｄ２＝０，機能４は、
Ｄ１＝１，Ｄ２＝０を表すものとする。以下、図５を参
照しつつ、図１の動作（ａ）〜（ｄ）の説明をする。
【００１２】（ａ） 機能１ 図５に示すように、機能１を実行するために、ＬＳＩ論
理回路２０に接続される図示しない回路（例えば、ＡＳ
ＩＣなど）で切り替えピンＤ１＝０，Ｄ２＝０にする。
図４に示す制御回路２２は、Ａ出力をＤ１（＝０）の論
理レベルに等しいＬ（第１の論理レベル）、Ｂ出力をＤ
２（＝０）の論理レベルに等しいＬ（第１の論理レベ
ル）、Ｃ出力をＯＲゲート２２−２により、Ｄ１の反転
信号（＝１）とＤ２との論理和を取りＨ（第２の論理レ
ベル）、Ｄ出力をＥＸ−ＯＲゲート２２−１により、Ｄ
１とＤ２との排他的論理和を取りＬ（第１の論理レベ
ル）にする。ＯＲゲート２３−Ａは、Ｌの出力Ａとパワ
ーオンリセットピン１２に入力されるパワーオンリセッ
ト信号との論理和を取り、パワーオンリセット信号を機
能ブロック２１−Ａの順序回路のリセット端子に出力す
る。ＯＲゲート２３−Ｂは、Ｌの出力Ｂとパワーオンリ
セットピン１２に入力されるパワーリセット信号との論
理和を取り、パワーリセット信号を機能ブロック２１−
Ｂの順序回路のリセット端子に出力する。
理回路２０に接続される図示しない回路（例えば、ＡＳ
ＩＣなど）で切り替えピンＤ１＝０，Ｄ２＝０にする。
図４に示す制御回路２２は、Ａ出力をＤ１（＝０）の論
理レベルに等しいＬ（第１の論理レベル）、Ｂ出力をＤ
２（＝０）の論理レベルに等しいＬ（第１の論理レベ
ル）、Ｃ出力をＯＲゲート２２−２により、Ｄ１の反転
信号（＝１）とＤ２との論理和を取りＨ（第２の論理レ
ベル）、Ｄ出力をＥＸ−ＯＲゲート２２−１により、Ｄ
１とＤ２との排他的論理和を取りＬ（第１の論理レベ
ル）にする。ＯＲゲート２３−Ａは、Ｌの出力Ａとパワ
ーオンリセットピン１２に入力されるパワーオンリセッ
ト信号との論理和を取り、パワーオンリセット信号を機
能ブロック２１−Ａの順序回路のリセット端子に出力す
る。ＯＲゲート２３−Ｂは、Ｌの出力Ｂとパワーオンリ
セットピン１２に入力されるパワーリセット信号との論
理和を取り、パワーリセット信号を機能ブロック２１−
Ｂの順序回路のリセット端子に出力する。
【００１３】ＯＲゲート２３−Ｃは、Ｈの出力Ｃとパワ
ーオンリセットピン１２に入力されるパワーオンリセッ
ト信号との論理和を取り、Ｈを機能ブロック２１−Ｃの
順序回路のリセット端子に出力する。ＯＲゲート２３−
Ｄは、Ｌの出力Ｄとパワーオンリセットピン１２に入力
されるパワーオンリセット信号との論理和を取り、パワ
ーオンリセット信号を機能ブロック２１−Ｄの順序回路
のリセット端子に出力する。ＯＲゲート２４−Ａは、Ｌ
の出力Ａとメインクロックピン１３に入力される外部ク
ロック信号との論理和を取り、クロック信号をクロック
ドライバ２５−Ａを介して、機能ブロック２１−Ａの順
序回路のクロック端子に出力する。ＯＲゲート２４−Ｂ
は、Ｌの出力Ｂとメインクロックピン１３に入力される
外部クロック信号との論理和を取り、クロック信号をク
ロックドライバ２５−Ｂを介して、機能ブロック２１−
Ｂの順序回路のクロック端子に出力する。ＯＲゲート２
４−Ｃは、Ｈの出力Ｃとメインクロックピン１３に入力
される外部クロック信号との論理和を取り、Ｈ（第３の
論理レベル）をクロックドライバ２５−Ｃを介して、機
能ブロック２１−Ｃのクロック端子に出力して、クロッ
ク入力をインアクティブにする。
ーオンリセットピン１２に入力されるパワーオンリセッ
ト信号との論理和を取り、Ｈを機能ブロック２１−Ｃの
順序回路のリセット端子に出力する。ＯＲゲート２３−
Ｄは、Ｌの出力Ｄとパワーオンリセットピン１２に入力
されるパワーオンリセット信号との論理和を取り、パワ
ーオンリセット信号を機能ブロック２１−Ｄの順序回路
のリセット端子に出力する。ＯＲゲート２４−Ａは、Ｌ
の出力Ａとメインクロックピン１３に入力される外部ク
ロック信号との論理和を取り、クロック信号をクロック
ドライバ２５−Ａを介して、機能ブロック２１−Ａの順
序回路のクロック端子に出力する。ＯＲゲート２４−Ｂ
は、Ｌの出力Ｂとメインクロックピン１３に入力される
外部クロック信号との論理和を取り、クロック信号をク
ロックドライバ２５−Ｂを介して、機能ブロック２１−
Ｂの順序回路のクロック端子に出力する。ＯＲゲート２
４−Ｃは、Ｈの出力Ｃとメインクロックピン１３に入力
される外部クロック信号との論理和を取り、Ｈ（第３の
論理レベル）をクロックドライバ２５−Ｃを介して、機
能ブロック２１−Ｃのクロック端子に出力して、クロッ
ク入力をインアクティブにする。
【００１４】ＯＲゲート２４−Ｄは、Ｌの出力Ｄとメイ
ンクロックピン１３に入力される外部クロック信号との
論理和を取り、クロック信号をクロックドライバ２５−
Ｄを介して、機能ブロック２１−Ｄのクロック端子に出
力する。機能ブロック２１−Ａ、２１−Ｂ、２１−Ｄの
順序回路は、パワーオンリセットピン１２に入力される
パワーオンリセット信号によって、リセットされる。そ
して、機能ブロック２１−Ａ、２１−Ｂ、２１−Ｄは、
データ入力ピン１１−１，１１−２、…に入力されるデ
ータを入力して、メインクロックピン１３に入力される
クロックにしたがって、動作して機能１を実行する。こ
の時、機能ブロック２１−Ａ、２１−Ｂ、２１−Ｄのク
ロック端子には、クロックスキュー対策用及びファンア
ウト対策用のクロックドライバ２５−Ａ，２１−Ｂ、２
１−Ｄから直接クロック信号が入力されるので、クロッ
クスキュ−及びファンアウトが問題になることがない。
一方、機能ブロック２１−Ｃのリセット端子には、Ｈが
入力されて、リセットされるとともに、クロック端子
は、Ｈ固定となり、機能ブロック２１−Ｃは動作しな
い。この時、機能ブロック２１−Ｃの消費電力は、クロ
ック及びリセット以外のデータピンＤ１、Ｄ２、…の変
化のみで生じる極めて小さな数値となり、機能１におけ
る総消費電力が低減される。
ンクロックピン１３に入力される外部クロック信号との
論理和を取り、クロック信号をクロックドライバ２５−
Ｄを介して、機能ブロック２１−Ｄのクロック端子に出
力する。機能ブロック２１−Ａ、２１−Ｂ、２１−Ｄの
順序回路は、パワーオンリセットピン１２に入力される
パワーオンリセット信号によって、リセットされる。そ
して、機能ブロック２１−Ａ、２１−Ｂ、２１−Ｄは、
データ入力ピン１１−１，１１−２、…に入力されるデ
ータを入力して、メインクロックピン１３に入力される
クロックにしたがって、動作して機能１を実行する。こ
の時、機能ブロック２１−Ａ、２１−Ｂ、２１−Ｄのク
ロック端子には、クロックスキュー対策用及びファンア
ウト対策用のクロックドライバ２５−Ａ，２１−Ｂ、２
１−Ｄから直接クロック信号が入力されるので、クロッ
クスキュ−及びファンアウトが問題になることがない。
一方、機能ブロック２１−Ｃのリセット端子には、Ｈが
入力されて、リセットされるとともに、クロック端子
は、Ｈ固定となり、機能ブロック２１−Ｃは動作しな
い。この時、機能ブロック２１−Ｃの消費電力は、クロ
ック及びリセット以外のデータピンＤ１、Ｄ２、…の変
化のみで生じる極めて小さな数値となり、機能１におけ
る総消費電力が低減される。
【００１５】（ｂ） 機能２ 図５に示すように、機能２を実行するために、ＬＳＩ論
理回路２０に接続される図示しない回路（例えば、ＡＳ
ＩＣなど）で切り替えピンＤ１＝０，Ｄ２＝１にする。
図４に示す制御回路２２は、Ａ出力をＤ１（＝０）のレ
ベルに等しいＬ、Ｂ出力をＤ２（＝１）のレベルに等し
いＨ、Ｃ出力をＨ、Ｄ出力をＨにする。ＯＲゲート２３
−Ａは、機能ブロック２１−Ａの順序回路のリセット端
子にパワーオンリセットピン１２より入力されたパワー
オンリセット信号を出力する。ＯＲゲート２３−Ｂは、
機能ブロック２１−Ｂの順序回路のリセット端子にＨを
出力する。ＯＲゲート２３−Ｃは、機能ブロック２１−
Ｃの順序回路のリセット端子にＨを出力する。ＯＲゲー
ト２３−Ｄは、機能ブロック２１−Ｄの順序回路のリセ
ット端子にＨを出力する。ＯＲゲート２４−Ａは、クロ
ックドライバ２５−Ａを介して、機能ブロック２１−Ａ
の順序回路のクロック端子にメインクロックピン１３よ
り入力され外部クロック信号を出力する。ＯＲゲート２
４−Ｂは、クロックドライバ２５−Ｂを介して、機能ブ
ロック２１−Ｂの順序回路のクロック端子にＨを出力す
る。ＯＲゲート２４−Ｃは、クロックドライバ２５−Ｃ
を介して、機能ブロック２１−Ｃの順序回路のクロック
端子にＨを出力する。ＯＲゲート２４−Ｄは、クロック
ドライバ２５−Ｄを介して、機能ブロック２１−Ｄの順
序回路のクロック端子にＨを出力する。
理回路２０に接続される図示しない回路（例えば、ＡＳ
ＩＣなど）で切り替えピンＤ１＝０，Ｄ２＝１にする。
図４に示す制御回路２２は、Ａ出力をＤ１（＝０）のレ
ベルに等しいＬ、Ｂ出力をＤ２（＝１）のレベルに等し
いＨ、Ｃ出力をＨ、Ｄ出力をＨにする。ＯＲゲート２３
−Ａは、機能ブロック２１−Ａの順序回路のリセット端
子にパワーオンリセットピン１２より入力されたパワー
オンリセット信号を出力する。ＯＲゲート２３−Ｂは、
機能ブロック２１−Ｂの順序回路のリセット端子にＨを
出力する。ＯＲゲート２３−Ｃは、機能ブロック２１−
Ｃの順序回路のリセット端子にＨを出力する。ＯＲゲー
ト２３−Ｄは、機能ブロック２１−Ｄの順序回路のリセ
ット端子にＨを出力する。ＯＲゲート２４−Ａは、クロ
ックドライバ２５−Ａを介して、機能ブロック２１−Ａ
の順序回路のクロック端子にメインクロックピン１３よ
り入力され外部クロック信号を出力する。ＯＲゲート２
４−Ｂは、クロックドライバ２５−Ｂを介して、機能ブ
ロック２１−Ｂの順序回路のクロック端子にＨを出力す
る。ＯＲゲート２４−Ｃは、クロックドライバ２５−Ｃ
を介して、機能ブロック２１−Ｃの順序回路のクロック
端子にＨを出力する。ＯＲゲート２４−Ｄは、クロック
ドライバ２５−Ｄを介して、機能ブロック２１−Ｄの順
序回路のクロック端子にＨを出力する。
【００１６】機能ブロック２１−Ａは、パワーオンリセ
ットピン１２に入力されるパワーオンリセット信号によ
って、リセットされる。そして、機能ブロック２１−Ａ
は、データ入力ピン１１−１，１１−２、…に入力され
るデータを入力して、メインクロックピン１３に入力さ
れるクロックにしたがって、動作して機能２を実行す
る。この時、機能ブロック２１−Ａのクロック端子に
は、クロックスキュー対策用及びファンアウト対策用の
クロックドライバ２５−Ａから直接クロック信号が入力
されるので、クロックスキュ−及びファンアウトが問題
になることがない。一方、機能ブロック２１−Ｂ、２１
−Ｃ、２１−Ｄの順序回路のリセット端子には、Ｈが入
力されて、リセットされるとともに、クロック端子は、
Ｈ固定となり、機能ブロック２１−Ｂ、２１−Ｃ、２１
−Ｄは動作しない。この時、機能ブロック２１−Ｂ、２
１−Ｃ、２１−Ｄの消費電力は、クロック及びリセット
以外のデータピンＤ１、Ｄ２、…の変化のみで生じる極
めて小さな数値となり、機能２における総消費電力が大
幅に低減される。
ットピン１２に入力されるパワーオンリセット信号によ
って、リセットされる。そして、機能ブロック２１−Ａ
は、データ入力ピン１１−１，１１−２、…に入力され
るデータを入力して、メインクロックピン１３に入力さ
れるクロックにしたがって、動作して機能２を実行す
る。この時、機能ブロック２１−Ａのクロック端子に
は、クロックスキュー対策用及びファンアウト対策用の
クロックドライバ２５−Ａから直接クロック信号が入力
されるので、クロックスキュ−及びファンアウトが問題
になることがない。一方、機能ブロック２１−Ｂ、２１
−Ｃ、２１−Ｄの順序回路のリセット端子には、Ｈが入
力されて、リセットされるとともに、クロック端子は、
Ｈ固定となり、機能ブロック２１−Ｂ、２１−Ｃ、２１
−Ｄは動作しない。この時、機能ブロック２１−Ｂ、２
１−Ｃ、２１−Ｄの消費電力は、クロック及びリセット
以外のデータピンＤ１、Ｄ２、…の変化のみで生じる極
めて小さな数値となり、機能２における総消費電力が大
幅に低減される。
【００１７】（ｃ） 機能３ 図５に示すように、機能３を実行するために、ＬＳＩ論
理回路２０に接続される図示しない回路（例えば、ＡＳ
ＩＣなど）で切り替えピンＤ１＝１，Ｄ２＝０にする。
図４に示す制御回路２２は、Ａ出力をＤ１（＝１）のレ
ベルに等しいＨ、Ｂ出力をＤ２（＝０）のレベルに等し
いＬ、Ｃ出力をＬ、Ｄ出力をＨにする。ＯＲゲート２３
−Ａは、機能ブロック２１−Ａの順序回路のリセット端
子にＨを出力する。ＯＲゲート２３−Ｂは、機能ブロッ
ク２１−Ｂの順序回路のリセット端子にパワーオンリセ
ットピン１２に入力されたパワーオンリセット信号を出
力する。ＯＲゲート２３−Ｃは、機能ブロック２１−Ｃ
の順序回路のリセット端子にパワーオンリセットピン１
２に入力されたパワーオンリセット信号を出力する。Ｏ
Ｒゲート２３−Ｄは、機能ブロック２１−Ｄの順序回路
のリセット端子にＨを出力する。
理回路２０に接続される図示しない回路（例えば、ＡＳ
ＩＣなど）で切り替えピンＤ１＝１，Ｄ２＝０にする。
図４に示す制御回路２２は、Ａ出力をＤ１（＝１）のレ
ベルに等しいＨ、Ｂ出力をＤ２（＝０）のレベルに等し
いＬ、Ｃ出力をＬ、Ｄ出力をＨにする。ＯＲゲート２３
−Ａは、機能ブロック２１−Ａの順序回路のリセット端
子にＨを出力する。ＯＲゲート２３−Ｂは、機能ブロッ
ク２１−Ｂの順序回路のリセット端子にパワーオンリセ
ットピン１２に入力されたパワーオンリセット信号を出
力する。ＯＲゲート２３−Ｃは、機能ブロック２１−Ｃ
の順序回路のリセット端子にパワーオンリセットピン１
２に入力されたパワーオンリセット信号を出力する。Ｏ
Ｒゲート２３−Ｄは、機能ブロック２１−Ｄの順序回路
のリセット端子にＨを出力する。
【００１８】ＯＲゲート２４−Ａは、クロックドライバ
２５−Ａを介して、機能ブロック２１−Ａの順序回路の
クロック端子にＨを出力する。ＯＲゲート２４−Ｂは、
クロックドライバ２５−Ｂを介して、機能ブロック２１
−Ｂの順序回路のクロック端子にメインクロックピン１
３より入力された外部クロック信号を出力する。ＯＲゲ
ート２４−Ｃは、クロックドライバ２５−Ｃを介して、
機能ブロック２１−Ｃの順序回路のクロック端子にメイ
ンクロックピン１３より入力された外部クロック信号を
出力する。ＯＲゲート２４−Ｄは、クロックドライバ２
５−Ｄを介して、機能ブロック２１−Ｄの順序回路のク
ロック端子にＨを出力する。機能ブロック２１−Ｂ、２
１−Ｃは、パワーオンリセットピン１２に入力されるパ
ワーオンリセット信号によって、リセットされる。そし
て、機能ブロック２１−Ｂ、２１−Ｃは、データ入力ピ
ン１１−１，１１−２、…に入力されるデータを入力し
て、メインクロックピン１３に入力されるクロックにし
たがって、動作して機能３を実行する。
２５−Ａを介して、機能ブロック２１−Ａの順序回路の
クロック端子にＨを出力する。ＯＲゲート２４−Ｂは、
クロックドライバ２５−Ｂを介して、機能ブロック２１
−Ｂの順序回路のクロック端子にメインクロックピン１
３より入力された外部クロック信号を出力する。ＯＲゲ
ート２４−Ｃは、クロックドライバ２５−Ｃを介して、
機能ブロック２１−Ｃの順序回路のクロック端子にメイ
ンクロックピン１３より入力された外部クロック信号を
出力する。ＯＲゲート２４−Ｄは、クロックドライバ２
５−Ｄを介して、機能ブロック２１−Ｄの順序回路のク
ロック端子にＨを出力する。機能ブロック２１−Ｂ、２
１−Ｃは、パワーオンリセットピン１２に入力されるパ
ワーオンリセット信号によって、リセットされる。そし
て、機能ブロック２１−Ｂ、２１−Ｃは、データ入力ピ
ン１１−１，１１−２、…に入力されるデータを入力し
て、メインクロックピン１３に入力されるクロックにし
たがって、動作して機能３を実行する。
【００１９】この時、機能ブロック２１−Ｂ、２１−Ｃ
のクロック端子には、クロックスキュー対策用及びファ
ンアウト対策用のクロックドライバ２５−Ｂ、２５−Ｃ
から直接クロック信号が入力されるので、クロックスキ
ュ−及びファンアウトが問題になることがない。一方、
機能ブロック２１−Ａ、２１−Ｄの順序回路のリセット
端子には、Ｈが入力されて、リセットされるとともに、
クロック端子は、Ｈ固定となり、機能ブロック２１−
Ａ、２１−Ｄは動作しない。この時、機能ブロック２１
−Ａ、２１−Ｄの消費電力は、クロック及びリセット以
外のデータピンＤ１、Ｄ２、…の変化のみで生じる極め
て小さな数値となり、機能２における総消費電力が低減
される。
のクロック端子には、クロックスキュー対策用及びファ
ンアウト対策用のクロックドライバ２５−Ｂ、２５−Ｃ
から直接クロック信号が入力されるので、クロックスキ
ュ−及びファンアウトが問題になることがない。一方、
機能ブロック２１−Ａ、２１−Ｄの順序回路のリセット
端子には、Ｈが入力されて、リセットされるとともに、
クロック端子は、Ｈ固定となり、機能ブロック２１−
Ａ、２１−Ｄは動作しない。この時、機能ブロック２１
−Ａ、２１−Ｄの消費電力は、クロック及びリセット以
外のデータピンＤ１、Ｄ２、…の変化のみで生じる極め
て小さな数値となり、機能２における総消費電力が低減
される。
【００２０】（ｄ） 機能４ 図５に示すように、機能４を実行するために、ＬＳＩ論
理回路２０に接続される図示しない回路（例えば、ＡＳ
ＩＣなど）で切り替えピンＤ１＝１，Ｄ２＝１にする。
図４に示す制御回路２２は、Ａ出力をＤ１（＝１）のレ
ベルに等しいＨ、Ｂ出力をＤ２（＝０）のレベルに等し
いＨ、Ｃ出力をＨ、Ｄ出力をＬにする。ＯＲゲート２３
−Ａは、機能ブロック２１−Ａの順序回路のリセット端
子にＨを出力する。ＯＲゲート２３−Ｂは、機能ブロッ
ク２１−Ｂの順序回路のリセット端子にＨを出力する。
ＯＲゲート２３−Ｃは、機能ブロック２１−Ｃの順序回
路のリセット端子にＨを出力する。ＯＲゲート２３−Ｄ
は、機能ブロック２１−Ｄの順序回路のリセット端子に
パワーオンリセットピン１２に入力されたパワーオンリ
セット信号を出力する。
理回路２０に接続される図示しない回路（例えば、ＡＳ
ＩＣなど）で切り替えピンＤ１＝１，Ｄ２＝１にする。
図４に示す制御回路２２は、Ａ出力をＤ１（＝１）のレ
ベルに等しいＨ、Ｂ出力をＤ２（＝０）のレベルに等し
いＨ、Ｃ出力をＨ、Ｄ出力をＬにする。ＯＲゲート２３
−Ａは、機能ブロック２１−Ａの順序回路のリセット端
子にＨを出力する。ＯＲゲート２３−Ｂは、機能ブロッ
ク２１−Ｂの順序回路のリセット端子にＨを出力する。
ＯＲゲート２３−Ｃは、機能ブロック２１−Ｃの順序回
路のリセット端子にＨを出力する。ＯＲゲート２３−Ｄ
は、機能ブロック２１−Ｄの順序回路のリセット端子に
パワーオンリセットピン１２に入力されたパワーオンリ
セット信号を出力する。
【００２１】ＯＲゲート２４−Ａは、クロックドライバ
２５−Ａを介して、機能ブロック２１−Ａの順序回路の
クロック端子にＨを出力する。ＯＲゲート２４−Ｂは、
クロックドライバ２５−Ｂを介して、機能ブロック２１
−Ｂの順序回路のクロック端子にＨを出力する。ＯＲゲ
ート２４−Ｃは、クロックドライバ２５−Ｃを介して、
機能ブロック２１−Ｃの順序回路のクロック端子にＨを
出力する。ＯＲゲート２４−Ｄは、クロックドライバ２
５−Ｄを介して、機能ブロック２１−Ｄの順序回路のク
ロック端子にメインクロックピン１３より入力された外
部クロック信号を出力する。機能ブロック２１−Ｄは、
パワーオンリセットピン１２に入力されるパワーオンリ
セット信号によって、リセットされる。そして、機能ブ
ロック２１−Ｄは、データ入力ピン１１−１，１１−
２、…に入力されるデータを入力して、メインクロック
ピン１３に入力されるクロックにしたがって、動作して
機能４を実行する。
２５−Ａを介して、機能ブロック２１−Ａの順序回路の
クロック端子にＨを出力する。ＯＲゲート２４−Ｂは、
クロックドライバ２５−Ｂを介して、機能ブロック２１
−Ｂの順序回路のクロック端子にＨを出力する。ＯＲゲ
ート２４−Ｃは、クロックドライバ２５−Ｃを介して、
機能ブロック２１−Ｃの順序回路のクロック端子にＨを
出力する。ＯＲゲート２４−Ｄは、クロックドライバ２
５−Ｄを介して、機能ブロック２１−Ｄの順序回路のク
ロック端子にメインクロックピン１３より入力された外
部クロック信号を出力する。機能ブロック２１−Ｄは、
パワーオンリセットピン１２に入力されるパワーオンリ
セット信号によって、リセットされる。そして、機能ブ
ロック２１−Ｄは、データ入力ピン１１−１，１１−
２、…に入力されるデータを入力して、メインクロック
ピン１３に入力されるクロックにしたがって、動作して
機能４を実行する。
【００２２】この時、機能ブロック２１−Ｄのクロック
端子には、クロックスキュー対策用及びファンアウト対
策用のクロックドライバ２５−Ｄから直接クロック信号
が入力されるので、クロックスキュ−及びファンアウト
が問題になることがない。一方、機能ブロック２１−
Ａ、２１−Ｂ、２１−Ｃの順序回路のリセット端子に
は、Ｈが入力されて、リセットされるとともに、クロッ
ク端子は、Ｈ固定となり、機能ブロック２１−Ａ、２１
−Ｂ、２１−Ｃは動作しない。この時、機能ブロック２
１−Ａ、２１−Ｂ、２１−Ｃの消費電力は、クロック及
びリセット以外のデータピンＤ１、Ｄ２、…の変化のみ
で生じる極めて小さな数値となり、機能２における総消
費電力が大幅に低減される。以上説明したように、本実
施形態によれば、ＬＳＩ論理回路を機能毎に分割し、切
り替えピンにて、未使用時の機能ブロックへ入力される
クロックをＨに固定し、リセットをアクティブ状態（こ
こでは、Ｈ）に固定することにより、各機能毎に動作す
る順序回路を限定して、ＬＳＩ論理回路全体の消費電力
削減の効果が期待できる。
端子には、クロックスキュー対策用及びファンアウト対
策用のクロックドライバ２５−Ｄから直接クロック信号
が入力されるので、クロックスキュ−及びファンアウト
が問題になることがない。一方、機能ブロック２１−
Ａ、２１−Ｂ、２１−Ｃの順序回路のリセット端子に
は、Ｈが入力されて、リセットされるとともに、クロッ
ク端子は、Ｈ固定となり、機能ブロック２１−Ａ、２１
−Ｂ、２１−Ｃは動作しない。この時、機能ブロック２
１−Ａ、２１−Ｂ、２１−Ｃの消費電力は、クロック及
びリセット以外のデータピンＤ１、Ｄ２、…の変化のみ
で生じる極めて小さな数値となり、機能２における総消
費電力が大幅に低減される。以上説明したように、本実
施形態によれば、ＬＳＩ論理回路を機能毎に分割し、切
り替えピンにて、未使用時の機能ブロックへ入力される
クロックをＨに固定し、リセットをアクティブ状態（こ
こでは、Ｈ）に固定することにより、各機能毎に動作す
る順序回路を限定して、ＬＳＩ論理回路全体の消費電力
削減の効果が期待できる。
【００２３】なお、本発明は、上記実施形態に限定され
ず種々の変形が可能である。その変形例としては、例え
ば次のようなものがある。 （１） 上記実施形態では、４つの機能、機能ブロック
数が４個の場合を説明したが、ｎ（ｎ≧２）個の機能ブ
ロック、ｍ（ｎ≧ｍ≧２の整数）個の機能の場合にも、
勿論、適用可能である。この場合は、切り替えピンの数
をｌとした時に、２l ≧ｍとして、ｌビットの切り替え
信号が示す機能を果たすために動作するべき機能ブロッ
クに対応する出力信号を、例えば、Ｌにして、それ以外
の機能ブロックをインアクティブにするために、その機
能ブロックに対応する出力信号を、例えば、Ｈにするよ
うに、制御回路を組み合わせ回路で構成すればよい。 （２） ＬＳＩ論理回路は、ＣＭＯＳ以外のＢｉＣＭＯ
Ｓなどで構成した場合も、機能ブロックをインアクティ
ブにすることにより、論理レベルが変化することによる
電流が流れることが少なくなり、消費電力を低減するこ
とができる。
ず種々の変形が可能である。その変形例としては、例え
ば次のようなものがある。 （１） 上記実施形態では、４つの機能、機能ブロック
数が４個の場合を説明したが、ｎ（ｎ≧２）個の機能ブ
ロック、ｍ（ｎ≧ｍ≧２の整数）個の機能の場合にも、
勿論、適用可能である。この場合は、切り替えピンの数
をｌとした時に、２l ≧ｍとして、ｌビットの切り替え
信号が示す機能を果たすために動作するべき機能ブロッ
クに対応する出力信号を、例えば、Ｌにして、それ以外
の機能ブロックをインアクティブにするために、その機
能ブロックに対応する出力信号を、例えば、Ｈにするよ
うに、制御回路を組み合わせ回路で構成すればよい。 （２） ＬＳＩ論理回路は、ＣＭＯＳ以外のＢｉＣＭＯ
Ｓなどで構成した場合も、機能ブロックをインアクティ
ブにすることにより、論理レベルが変化することによる
電流が流れることが少なくなり、消費電力を低減するこ
とができる。
【００２４】（３） 上記実施形態では、イクアクティ
ブにする機能ブロックのリセット、クロックともにＨで
固定したが、一般的には、順序回路のトランジスタ構成
による消費電力の特性に合わせて最も低消費電力化が実
現できる値に固定する。例えば、リセット状態でクロッ
クをＬに固定した方が低消費電力化が図れる様なトラン
ジスタ回路によって順序回路が構成されている場合に
は、クロックラインに挿入したＯＲゲートをＮＯＲゲー
トにして非動作時には、クロックをＬに固定する。 （４） 上記実施形態では、クロック非同期型のリセッ
ト機能の順序回路についてて説明したが、クロック同期
型のリセット機能の順序回路についても、動作させない
ものについては、クロックを停止させて、リセット端子
をＨまたはＬで固定することにより同様の利点が得られ
る。 （５） データピンＤ１、Ｄ２、…から入力されるデー
タに対しても、制御回路の出力とデータピンＤ１、Ｄ
２、…から入力されるデータとのＯＲを取り、動作させ
ない機能ブロックについては、Ｈ固定入力するようにし
てもよい。 （６） 上記実施形態では、ＬＳＩ論理回路２０を１チ
ップで構成して、切り替えピン１４−１、１４−２及び
データピン１１−１、１１−２、…に接続される回路を
別チップで構成する例を示したが、制御回路２２及びデ
ータピンＤ１、Ｄ２、…に接続される回路をそのＬＳＩ
論理回路２０のチップ内に設けてもよい。
ブにする機能ブロックのリセット、クロックともにＨで
固定したが、一般的には、順序回路のトランジスタ構成
による消費電力の特性に合わせて最も低消費電力化が実
現できる値に固定する。例えば、リセット状態でクロッ
クをＬに固定した方が低消費電力化が図れる様なトラン
ジスタ回路によって順序回路が構成されている場合に
は、クロックラインに挿入したＯＲゲートをＮＯＲゲー
トにして非動作時には、クロックをＬに固定する。 （４） 上記実施形態では、クロック非同期型のリセッ
ト機能の順序回路についてて説明したが、クロック同期
型のリセット機能の順序回路についても、動作させない
ものについては、クロックを停止させて、リセット端子
をＨまたはＬで固定することにより同様の利点が得られ
る。 （５） データピンＤ１、Ｄ２、…から入力されるデー
タに対しても、制御回路の出力とデータピンＤ１、Ｄ
２、…から入力されるデータとのＯＲを取り、動作させ
ない機能ブロックについては、Ｈ固定入力するようにし
てもよい。 （６） 上記実施形態では、ＬＳＩ論理回路２０を１チ
ップで構成して、切り替えピン１４−１、１４−２及び
データピン１１−１、１１−２、…に接続される回路を
別チップで構成する例を示したが、制御回路２２及びデ
ータピンＤ１、Ｄ２、…に接続される回路をそのＬＳＩ
論理回路２０のチップ内に設けてもよい。
【００２５】
【発明の効果】以上詳細に説明したように、第１〜第３
の発明によれば、機能を示す切り替え信号を入力して、
該切り替え信号が示す機能を実行するために制御信号を
生成する制御回路と、機能を実行する必要の無い機能ブ
ロックのクロック入力を停止するクロック停止回路を設
けたので、必要の無い機能ブロックは動作しないので、
消費電力を低減させることができる。
の発明によれば、機能を示す切り替え信号を入力して、
該切り替え信号が示す機能を実行するために制御信号を
生成する制御回路と、機能を実行する必要の無い機能ブ
ロックのクロック入力を停止するクロック停止回路を設
けたので、必要の無い機能ブロックは動作しないので、
消費電力を低減させることができる。
【図１】本発明の実施形態のＬＳＩ論理回路の構成図で
ある。
ある。
【図２】従来のＬＳＩ論理回路の構成図である。
【図３】図１のＬＳＩ論理回路の機能の一例を示す図で
ある。
ある。
【図４】図１中の制御回路の構成図である。
【図５】図１の動作説明図である。
１１−１，１１−２，… データ入
力ピン １２ パワーオ
ンリセットピン １３ メインク
ロックピン １４−１，１４−２ 切り替え
ピン ２２ 制御回路 ２３−Ａ〜２３−Ｄ ＯＲゲー
ト ２４−Ａ〜２４−Ｄ ＯＲゲー
ト ２５−Ａ〜２５−Ｄ クロック
ドライバ
力ピン １２ パワーオ
ンリセットピン １３ メインク
ロックピン １４−１，１４−２ 切り替え
ピン ２２ 制御回路 ２３−Ａ〜２３−Ｄ ＯＲゲー
ト ２４−Ａ〜２４−Ｄ ＯＲゲー
ト ２５−Ａ〜２５−Ｄ クロック
ドライバ
Claims (3)
- 【請求項１】 クロック信号に基づいて動作する複数の
機能ブロックと、 実行すべき機能を示す複数ビットの切り替え信号を入力
して、該切り替え信号が示す機能を実行するために動作
するべき前記１つもしくは複数の機能ブロックをアクテ
ィブするために、その機能ブロックに対応する制御信号
を第１の論理レベルにし、その機能では実行する必要の
ない機能ブロックをインアクティブにするために、その
機能ブロックに対応する前記制御信号を第２の論理レベ
ルにする制御回路と、 外部クロック信号と前記各機能ブロックに対応する前記
制御信号とを入力し、前記制御信号が第１の論理レベル
を示す時、該制御信号に対応する機能ブロックの前記ク
ロック信号をアクティブにするために、前記外部クロッ
ク信号を出力し、前記制御信号が第２の論理レベルを示
す時、該制御信号に対応する機能ブロックの前記クロッ
ク信号をインアクティブにするために、第３の論理レベ
ルの信号を出力するクロック停止回路とを、 備えたことを特徴とするＬＳＩ論理回路。 - 【請求項２】 前記クロック停止回路の出力信号を入力
して、前記機能ブロックの前記クロック信号を出力する
クロックスキュー対策用かファンアウト対策用の少なく
ともいずれかの対策用のクロックドライバを設けたこと
を特徴とする請求項１記載のＬＳＩ論理回路。 - 【請求項３】 前記機能ブロックは、 リセット端子を持つ順序回路を有し、 外部リセット信号と前記機能ブロックに対応する前記制
御信号とを入力して、前記制御信号が第１の論理レベル
を示す時、前記外部リセット信号を該制御信号に対応す
る機能ブロックの前記リセット端子に出力し、前記制御
信号が第２の論理レベルを示す時、該制御信号に対応す
る機能ブロックをリセットするリセット制御回路を設け
たことを特徴する請求項１記載のＬＳＩ論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8008435A JPH09200026A (ja) | 1996-01-22 | 1996-01-22 | Ｌｓｉ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8008435A JPH09200026A (ja) | 1996-01-22 | 1996-01-22 | Ｌｓｉ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09200026A true JPH09200026A (ja) | 1997-07-31 |
Family
ID=11693055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8008435A Withdrawn JPH09200026A (ja) | 1996-01-22 | 1996-01-22 | Ｌｓｉ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09200026A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6492848B1 (en) | 1999-06-30 | 2002-12-10 | Hyundai Electronics Industries Co., Ltd. | Power-on reset circuit generating reset signal for different power-on signals |
| US6937364B2 (en) | 2001-04-05 | 2005-08-30 | Kabushiki Kaisha Toshiba | Image processing apparatus |
| US7492192B2 (en) | 2003-08-18 | 2009-02-17 | Sony Corporation | Logic processing apparatus, semiconductor device and logic circuit |
| US7685439B2 (en) | 2002-05-14 | 2010-03-23 | Nxp B.V. | Method for effecting the controlled shutdown of data processing units |
| US8125261B2 (en) | 2003-07-22 | 2012-02-28 | Nec Corporation | Multi-power source semiconductor device |
-
1996
- 1996-01-22 JP JP8008435A patent/JPH09200026A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6492848B1 (en) | 1999-06-30 | 2002-12-10 | Hyundai Electronics Industries Co., Ltd. | Power-on reset circuit generating reset signal for different power-on signals |
| US6937364B2 (en) | 2001-04-05 | 2005-08-30 | Kabushiki Kaisha Toshiba | Image processing apparatus |
| US7685439B2 (en) | 2002-05-14 | 2010-03-23 | Nxp B.V. | Method for effecting the controlled shutdown of data processing units |
| US8125261B2 (en) | 2003-07-22 | 2012-02-28 | Nec Corporation | Multi-power source semiconductor device |
| US7492192B2 (en) | 2003-08-18 | 2009-02-17 | Sony Corporation | Logic processing apparatus, semiconductor device and logic circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030401 |