JP2859234B2

JP2859234B2 - 半導体集積回路装置

Info

Publication number: JP2859234B2
Application number: JP8347814A
Authority: JP
Inventors: 芳裕押川
Original assignee: NIPPON DENKI AISHII MAIKON SHISUTEMU KK
Current assignee: NIPPON DENKI AISHII MAIKON SHISUTEMU KK
Priority date: 1996-12-26
Filing date: 1996-12-26
Publication date: 1999-02-17
Anticipated expiration: 2016-12-26
Also published as: US6080205A; JPH10190445A; CN1186332A; KR100299601B1; KR19980064670A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路装置
に関し、特にレイアウト終了後において、配線負荷に対
応して、機能ブロックに対する出力駆動能力を可変とす
る機能を有するマスタースライス方式のゲートアレイ形
式による半導体集積回路装置に関する。

【０００２】

【従来の技術】従来のマスタースライス方式のゲートア
レイ形式による半導体集積回路装置（以下、ＬＳＩと略
称する）においては、設計時のレイアウト設定前におい
ては配線遅延を予測してシミュレーションが行われてお
り、当該ＬＳＩのレイアウト設定後においては、回路接
続情報による配線容量および抵抗を基にして実配線遅延
量を計算してシミュレーションが行われている。レイア
ウト終了後におけるシミュレーション（以下、バックア
ノテーションと云う）において論理期待値が不一致であ
り、タイミング・エラー無しと判断される場合には、Ｌ
ＳＩテスターにより、当該ＬＳＩに対するテスト後装置
評価（以下、ＬＳＩテストと云う）が行われている。

【０００３】しかしながら、ＬＳＩの設計時における配
線遅延と、ＬＳＩテスタ上およびＬＳＩ上における配線
遅延とは量的に異なる場合があり、これにより、前記Ｌ
ＳＩテスト時において、論理期待値不一致が生じるとい
う問題がある。この問題の要因は、ＬＳＩ設計時におけ
る論理シミュレーションにおいては前記論理期待値が一
致しているので、配線遅延に起因するエラーであるもの
と判断され、機能ブロックの配線遅延に対する依存度を
修正するという対応が為されている。即ち、再度、新規
にＬＳＩ設計に関する検討が行われて、機能ブロックの
出力駆動能力を変更するという対策が採られている。上
記の論理期待値不一致が生じる要因としては、ＬＳＩの
高密度化、高集積化によるアルミ配線の配線交差および
並列配線によるノイズの発生および製造時における製造
バラツキ等が挙げられる。なお、一般に、レイアウト前
後におけるシミュレーションにおいては、上記の問題は
考慮外とされており、この問題を考慮してＬＳＩ設計を
行う場合には、ＡＳＩＣの開発ＴＡＴ内には収まらない
という別個の問題が存在している。

【０００４】図１０は配線遅延により論理期待値不一致
が発生する回路例である。当該回路例は、インバータ８
５および８６と、Ｄフリップフロップ８７とにより構成
される一部の回路を示しており、Ｄフリップフロップ８
７のデータ入力端子にはインバータ８５の出力が信号線
１２３を介して入力されており、またＤフリップフロッ
プ８７のクロック入力端子には、インバータ８６の出力
が信号線１２４を介して入力されている。この回路例に
おいては、インバータ８５より出力されるデータが信号
線１２３を介してＤフリップフロップ８７に入力される
過程において、他の信号線１２５との間において、６回
の配線交差と、２回の並列配線という近接状態が存在し
ている。図１１（ａ）、（ｂ）および（ｃ）は、図１０
の回路例における、ＬＳＩテスト時とバックアノテーシ
ョン時における、各信号線の信号レベルを示す動作タイ
ミング図であり、それぞれ、信号線１２３、１２４およ
び１２６における、ＬＳＩテスト時（実線にて表示）お
よびバックアノテーション時（破線にて表示）のレベル
の推移が示されている。即ち、ＬＳＩテスト時において
は、実線にて示されるように、信号線１２３と信号線１
２５との間の配線交差と並列配線によるノイズの影響を
受けて（図１１（ａ）参照）、信号線１２６におけるＤ
フリップフロップ８９の出力は、図１１（ｃ）に示され
るように、バックアノテーション時とは異なるレベルの
信号が出力される。即ち、論理期待値不一致という状態
が発生している。

【０００５】また、図１２は、上記の論理期待値不一致
を解決する従来の方法の１例を示す回路例であり、図１
０の回路に対して、インバータ８５の出力レベルをアッ
プするために、インバータ８８が当該インバータ８５に
並列接続されており、この出力レベル・アップにより、
Ｄフリップフロップ８７のデータ入力端子に対する駆動
入力レベルを増大させ、信号線１２３に対する、信号線
１２５の近接状態による影響度を相対的に低減させて、
配線交差および並列配線によるノイズの影響を削減する
ことにより、論理期待値不一致を解消するという方策が
採られている。そして、このような解決策が採られる場
合には、新規にＬＳＩの再設計が行われて、当該ＬＳＩ
が再製造されるのが通例である。

【０００６】次に、図１３は、従来のマスタースライス
方式のゲートアレイ形式によるＬＳＩの１例に含まれる
内部セル領域を示すブロック図である。図１３に示され
るように、本従来例の内部セル領域３３には、複数の基
本セル８９がマトリクス状に配置されている。このよう
に、従来のマスタースライス方式のゲートアレイ形式に
よるＬＳＩにおいては、当該ＬＳＩに含まれる内部セル
領域３３は、基本セル８９がマトリクス状に配置されて
いるのみであり、これらの基本セル間における配線は一
切布設されることがない。当該基本セル間の配線は、Ｌ
ＳＩの機能ブロックの機能構成の設定に対応して、ユー
ザの要求条件に沿い別途布設されるものである。

【０００７】また、図１４は、特開平６−１９５１４８
号公報において開示されている従来例を示すブロック図
であり、リセット信号１２７およびクロック信号１２８
を入力とする選択手段９２と、選択手段９２より出力さ
れる信号Ｃ（Ｑ）、Ｃ（ＸＱ）、Ｂ（Ｑ）、Ｂ（Ｘ
Ｑ）、Ａ（Ｑ）およびＡ（ＸＱ）とクロック信号１２８
を入力とするクロック発生回路９３とを備えて構成され
る。クロック発生回路９３には、図示されてはいない
が、任意の駆動能力を有する駆動部が含まれており、選
択手段９２より入力される前記信号Ｃ（Ｑ）、Ｃ（Ｘ
Ｑ）、Ｂ（Ｑ）、Ｂ（ＸＱ）、Ａ（Ｑ）およびＡ（Ｘ
Ｑ）とクロック信号１２８の入力を介して、種々の負荷
に対応する前記駆動部が選択されて信号ＸおよびＹとし
て出力される。本従来例においては、クロック発生回路
９３（制御信号回路ブロック）より生成出力される前記
信号Ｃ（Ｑ）、Ｃ（ＸＱ）、Ｂ（Ｑ）、Ｂ（ＸＱ）、Ａ
（Ｑ）およびＡ（ＸＱ）の遅延時間は、種々の負荷に応
じて適宜許容範囲内に収められており、そのことを可能
としている。

【０００８】

【発明が解決しようとする課題】上述した従来の半導体
集積回路装置においては、ＬＳＩのバックアノテーショ
ン時においては、ＬＳＩテスト時における交差配線／並
列配線等に起因するノイズの発生、またはＬＳＩ製造時
における製造バラツキによる影響等を予測して対応策を
考慮することができないために、更には、ＬＳＩの高集
積化、高速化に伴ない、機能ブロック自体の遅延量より
も配線遅延による遅延量の方が大きくなり、これによ
り、外部入力端子から外部出力端子に至るまでの遅延量
においても、配線遅延による遅延量の占める割合の方が
大きくなるために、バックアノテーション時において
は、論理期待値不一致が生じないような場合において
も、ＬＳＩテスト時においては、往々にして論理期待値
不一致が出力されるという欠点がある。

【０００９】また、前記特開平６−１９５１４８号公報
において開示されている従来例においては、異なる駆動
能力の機能ブロック（クロック発生回路）を、不特定の
負荷に対応して任意数分取り揃えることが必要であり、
しかも選択回路により、これらの機能ブロックを任意に
選択する方法が採られているために、選択されない機能
ブロックは未使用のままの状態に置かれる状態となり、
無用の機能ブロックの存在により回路規模が大となり、
半導体チップの占有面積が増大するという欠点がある。

【００１０】

【課題を解決するための手段】本発明の半導体集積回路
装置は、所定の内部回路の機能ブロックを駆動する複数
の基本セルが、直交するＸ方向ならびにＹ方向に沿って
アレイ状に配置されて形成される内部セル領域を有する
マスタースライス方式のゲートアレイ形式の半導体装置
において、所定の外部信号の入力を受けて、前記内部セ
ル領域を形成する複数の基本セルの内より任意に一つの
基本セルを選択する基本セル選択手段と、所定のマスタ
ースライス上にアレイ状に配置される前記基本セルに対
してそれぞれ１対１の対応において個別に接続され、前
記機能ブロックに対する当該基本セルの駆動出力レベル
を可変制御する複数の駆動能力可変手段と、を少なくと
も備えて構成され、前記駆動能力可変手段が、Ｘ方向に
布設される複数の選択信号線ならびにＹ方向に布設され
る複数の選択信号線を介して、前記基本セル選択手段に
接続されることを特徴としている。

【００１１】なお、前記駆動能力可変手段は、ソースが
対応する制御信号線に接続され、ゲートが対応する選択
信号線に接続される第１のＮＭＯＳトランジスタにより
形成される駆動能力情報書込み制御回路と、入力端子お
よび出力端子が、それぞれ相手方の出力端子および入力
端子に接続される第１および第２のインバータにより形
成され、入力側が前記第１のＮＭＯＳトランジスタのド
レインに接続されて、前記制御信号線より前記駆動能力
情報書込み制御回路を介して入力される制御信号を保持
する駆動能力情報記憶回路と、ゲートが前記駆動能力情
報記憶回路の出力側に接続され、ソースに内部回路内の
機能ブロック内部信号線が接続される第２のＮＭＯＳト
ランジスタにより形成され、当該駆動能力情報記憶回路
より入力される制御信号により制御されて、対応する基
本セルによる駆動能力の切替作用を行う駆動能力切替回
路と、入力端子が前記第２のＮＭＯＳトランジスタのド
レインに接続される第３のインバータにより形成されて
おり、駆動能力のアップ切替時に、前記駆動能力切替回
路より入力されるレベル信号を反転して駆動能力加算用
の駆動信号として出力する可変駆動能力回路とを備えて
構成するとともに、前記基本セルは、入力端子が前記第
２のＮＭＯＳトランジスタのソースに接続され、出力端
子が前記第３のインバータの出力端子に接続される第４
のインバータにより形成される駆動回路を備えて構成す
るようにしてもよい。

【００１２】或はまた、前記駆動能力可変手段は、ソー
スが対応する制御信号線に接続され、ゲートが対応する
選択信号線に接続される第１のＮＭＯＳトランジスタに
より形成される駆動能力情報書込み制御回路と、ＥＰＲ
ＯＭにより形成されて前記制御信号線より前記駆動能力
情報書込み制御回路を介して入力される制御信号を保持
する駆動能力情報記憶回路と、ゲートが前記駆動能力情
報記憶回路の出力側に接続され、ソースに内部回路内の
機能ブロック内部信号線が接続される第２のＮＭＯＳト
ランジスタにより形成され、当該駆動能力情報記憶回路
より入力される制御信号により制御されて、対応する基
本セルによる駆動能力の切替作用を行う駆動能力切替回
路と、入力端子が前記第２のＮＭＯＳトランジスタのド
レインに接続される第３のインバータにより形成されて
おり、駆動能力のアップ切替時に、前記駆動能力切替回
路より入力されるレベル信号を反転して駆動能力加算用
の駆動信号として出力する可変駆動能力回路とを備えて
構成するとともに、前記基本セルは、入力端子が前記第
２のＮＭＯＳトランジスタのソースに接続され、出力端
子が前記第３のインバータの出力端子に接続される第４
のインバータにより形成される駆動回路を備えて構成す
るようにしてもよい。

【００１３】更に、前記基本セル選択手段は、外部から
の可変信号、クロック信号およびリセット信号の入力を
受けて、前記複数の制御信号線を介して、所定レベルの
制御信号を前記複数の駆動能力可変手段に伝達する制御
回路と、前記クロック信号および前記リセット信号の入
力を受けて、当該クロック信号の周波数を１／２分周し
た１／２分周信号およびイネーブル信号を生成して出力
するクロック分周回路と、外部からの基本セル選択用の
データ信号、前記１／２分周信号およびイネーブル信号
の入力を受けて基本セル選択用のデコード信号を生成
し、前記複数の選択信号線を介して、当該デコード信号
を前記複数の駆動能力可変手段に出力する選択回路とを
備えて構成するようにしてもよく、或はまた、外部から
の可変信号、クロック信号およびリセット信号の入力を
受けて、前記複数の制御信号線に対応する所定レベルの
第１の制御信号を出力する制御回路と、前記クロック信
号および前記リセット信号の入力を受けて、当該クロッ
ク信号の周波数を１／２分周した１／２分周信号および
イネーブル信号を生成して出力するクロック分周回路
と、外部からの基本セル選択用のデータ信号、前記１／
２分周信号およびイネーブル信号の入力を受けて基本セ
ル選択用のデコード信号を生成し、前記複数の選択信号
線を介して、当該デコード信号を前記複数の駆動能力可
変手段に伝達する選択回路と、前記制御回路より出力さ
れる第１の制御信号の入力を受けて当該第１の制御信号
のレベルをアップし、前記複数の制御信号線に対応する
所定レベルの第２の制御信号を出力する昇圧回路とを備
えて構成するようにしてもよい。

【００１４】また、前記制御回路は、縦続接続される複
数段のＤフリップフロップによるシフトレジスタとして
形成し、前記クロック信号ならびにリセット信号を、そ
れぞれ各Ｄフリップフロップのクロック入力端子ならび
にリセット入力端子に対して共通に入力して、前記可変
信号を初段のＤフリップフロップのデータ入力端子に対
して入力するとともに、各段のＤフリップフロップのデ
ータ出力端子を、それぞれ対応する前記複数の制御線に
接続するようにしてもよく、前記クロック分周回路は、
クロック入力端子に前記クロック信号が入力され、リセ
ット端子に前記リセット信号が入力されて、前記１／２
分周信号を生成して出力する第１のＴフリップフロップ
と、クロック入力端子に前記１／２分周信号が入力さ
れ、リセット端子に前記リセット信号が入力されて、１
／４分周信号を生成して出力する第２のＴフリップフロ
ップと、前記１／２分周信号と前記１／４分周信号を入
力して論理和をとり反転して出力するＮＯＲ回路と、前
記クロック信号と前記ＮＯＲ回路の論理和出力の論理積
をとり、イネーブル信号を生成して出力するＡＮＤ回路
とを備えて構成するようにしてもよい。

【００１５】また、前記選択回路としては、データ入力
端子に前記基本セル選択用のデータ信号が入力され、ク
ロック端子に前記前記１／２分周信号が入力されるとと
もに、リセット入力端子に前記リセット信号が入力され
る第１のＤフリップフロップと、データ入力端子に前記
第１のＤフリップフロップの出力データが入力され、ク
ロック端子に前記前記１／２分周信号が入力されるとと
もに、リセット入力端子に前記リセット信号が入力され
る第２のＤフリップフロップと、前記第１および第２の
Ｄフリップフロップの出力データを入力し、前記クロッ
ク分周回路より出力されるイネーブル信号を介してデコ
ードし、当該デコード信号を前記選択制御線の内の選択
された選択制御線に出力するデコード回路とを備えて構
成するようにしてもよい。

【００１６】

【発明の実施の形態】次に、本発明について図面を参照
して説明する。

【００１７】図１は本発明の１実施形態に含まれる内部
セル領域部分のみの構成を示すブロック図である。図１
に示されるように、本実施形態における内部セル領域３
３においては、水平方向（横方向）には基本セルが４セ
ル配置され、垂直方向（縦方向）に対しても基本セルが
４セル配置されている。水平方向に配置される各基本セ
ル５、６、７、８、１３、１４、１５、１６、２１、２
２、２３、２４、２９、３０、３１および３２に対して
は、それぞれ個別に駆動能力可変回路１、２、３、４、
９、１０、１１、１２、１７、１８、２０、２５、２
６、２７および２８が配置されて接続される。そして、
制御信号線１０５、１０６、１０７および１０８と、選
択信号線１０１、１０２、１０３および１０４が、それ
ぞれ当該ＬＳＩの内部セル領域を水平方向と垂直方向に
取り囲む状態でマトリクス状に配置されて、それぞれ各
セルの駆動能力可変回路に接続されている。即ち、選択
信号線１０１は、駆動能力可変回路１、２、３および４
の入力端子に接続されており、選択信号線１０２は、駆
動能力可変回路９、１０、１１および１２の入力端子に
接続され、選択信号線１０３は、駆動能力可変回路１
７、１８、１９および２０の入力端子に接続されて、選
択信号線１０４は、駆動能力可変回路２５、２６、２７
および２８の入力端子に接続されている。また、制御信
号線１０５は、駆動能力可変回路１、９、１７および２
５の入力端子に接続されており、制御信号線１０６は、
駆動能力可変回路２、１０、１８および２５の入力端子
に接続され、制御信号線１０７は、駆動能力可変回路
３、１１、１９および２７の入力端子に接続されて、制
御信号線１０８は、駆動能力可変回路４、１２、２０お
よび２８の入力端子に接続される。図１３の従来例との
対比により明らかなように、本発明による内部セル領域
３３においては、ユーザの要求の如何に関せず、各基本
セルに対応して、それぞれ駆動能力可変回路が設けられ
ており、且つ、これらの駆動能力可変回路に対しては、
図１に示されるように、制御信号線および選択信号線を
含めて、所定の配線が事前に布設されている。この点に
本発明の大きな特徴があり、図１３に示されるように、
基本セル８９がアレイ上に配置されているのみで、これ
らの基本セルに対応する配線が一切布設されていない従
来のマスタースライス方式のゲートアレイ形式による半
導体装置の内部セル領域とは、極めて大きな差異があ
る。

【００１８】図２は、図１に示される基本セル領域３３
と、外部からの信号により、当該基本セル領域３３内の
基本セルを選択するように機能する基本セル選択手段の
第１の実施形態の構成を示すブロック図である。当該基
本セル選択手段の第１の実施形態は、駆動能力可変回路
１〜４、９〜１２、１７〜２０および２５〜２８と、基
本セル５〜８、１３〜１６、２１〜２４および２９〜３
２とを含む内部セル領域３３に対応して、駆動可変端子
３４、リセット端子３５、クロック端子３６および選択
端子３７を含み、駆動可変端子３４からの可変信号１０
９、リセット端子３５からのリセット信号１１０および
クロック端子３６からのクロック信号１１１の各信号入
力に対応して、内部セル領域３３に対する制御信号線１
０５〜１０８に接続される制御回路３９と、選択端子３
７からのデータ信号１１２の入力に対応して、内部セル
領域３３に対する選択信号線１０１〜１０４に接続され
る選択回路３８と、リセット信号１１０およびクロック
信号１１１の入力に対応して、当該クロック信号１１１
の１／２分周信号１１５およびイネーブル信号１１４を
出力するクロック分周回路４０とを備えて構成される。

【００１９】また、図６（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）、
（ｊ）、（ｋ）、（ｌ）、（ｍ）、（ｎ）、（ｏ）、
（ｐ）および（ｑ）は、上記の本実施形態における各部
の信号または各信号線における信号の状態を示す動作タ
イミング図であり、当該各部の信号および各信号線にお
ける信号のレベル推移の状態が示されている。

【００２０】本実施形態のＬＳＩにおいて、ＬＳＩ設計
時におけるバックアノテーション時には、論理期待値不
一致が生じることがない状態になっており、ＬＳＩテス
ト時において、論理期待値不一致が発生するような動作
状況下においては、半導体装置の内部回路内の機能ブロ
ックに対する出力駆動レベルを変更することが必要であ
るものと識別されて、任意の駆動可変端子３４より所定
の可変信号１０９（図６（ｃ）参照）が制御回路３９に
入力され、当該制御回路３９を介して内部セル領域３３
の制御信号線１０５、１０６、１０７および１０８（図
６（ｄ）、（ｅ）、（ｆ）および（ｇ）参照）に出力さ
れる。選択回路３８に対しては、任意の選択端子３７か
ら、選択の対象とする選択信号線に対応するデータ信号
１１２（図６（ｋ）参照）が入力されるが、当該選択回
路３８に対しては、クロック端子３６より入力されるク
ロック信号１１１（図６（ａ）参照）と、クロック分周
回路４０より出力される１／２分周信号１１５（図６
（ｈ）参照）およびイネーブル信号１１４（図６（ｊ）
参照）も入力されており、これらの１／２分周信号１１
５およびイネーブル信号１１４を介して、選択信号線１
０１〜１０４の内のデータ信号１１２に対応する選択信
号線が選択される。そして、前記可変信号１０９を介し
て制御回路３９より出力される制御信号が、制御信号線
１０５、１０６、１０７および１０８に対して設定され
る時点において、選択端子３７より入力されて、選択回
路３８においてデコードされたデコード信号が選択され
た選択信号線に出力されて、これらの制御信号線および
選択信号線に対応する駆動能力可変回路が選択されて制
御される。

【００２１】図３は、当該制御回路３９の内部構成を示
す回路図であり、図３に示されるように、駆動可変端子
３４、リセット端子３５およびクロック端子３６と、電
源電圧Ｖ_DDとリセット端子３５との間に接続されてプル
アップ抵抗として機能する抵抗４５と、クロック端子３
６と接地点との間に接続されてプルダウン抵抗として機
能する抵抗４６に対応して、当該制御回路３９は、Ｄフ
リップフロップ４１、４２、４３および４４を含む４セ
ルのシフトレジスタとして構成される。図３において、
Ｄフリップフロップ４１のデータ入力端子には、駆動可
変端子３４に入力される可変信号１０９（図６（ｃ）参
照）が入力され、Ｄフリップフロップ４１、４２、４３
および４４のクロック入力端子およびリセット入力端子
には、それぞれクロック端子３６より入力されるクロッ
ク信号１１１（図６（ａ）参照）およびリセット端子３
５より入力されるリセット信号１１０（図６（ｂ）参
照）が入力されている。そして、Ｄフリップフロップ４
１のデータ出力は、次段のＤフリップフロップ４２のデ
ータ入力端子に入力され、以下、各段のＤフリップフロ
ープのデータ出力が次段のＤフリップフロップのデータ
入力端子に入力されている。このような回路構成により
４セルのシフトレジスタとして構成されるＤフリップフ
ロップ４１、４２、４３および４４の各データ出力端子
は、それぞれ制御信号線１０５、１０６、１０７および
１０８（図６（ｄ）、（ｅ）、（ｆ）および（ｇ）参
照）に接続されて、各データ出力端子より出力される制
御信号は、それぞれの制御信号線に出力されて内部セル
領域３３に含まれる対応する駆動能力可変回路に入力さ
れる。

【００２２】また、図４は、クロック分周回路４０およ
び選択回路３８の内部構成を示す図であり、クロック分
周回路４０は、Ｔフリップフロップ４７および４８と、
ＮＯＲ回路４９と、ＡＮＤ回路５０とを備えて構成さ
れ、選択回路３８は、Ｄフリップフロップ５１および５
２と、デコード回路５３とを備えて構成される。図４に
おいて、クロック分周回路４０に含まれるＴフリップフ
ロップ４７および４８のリセット入力端子には、リセッ
ト端子３５よりリセット信号１１０（図６（ｂ）参照）
が入力されており、Ｔフリップフロップ４８のクロック
入力端子には、クロック端子３６よりクロック信号１１
１（図６（ａ）参照）が入力される。Ｔフリップフロッ
プ４７のデータ出力端子からは１／２分周信号１１５
（図６（ｈ）参照）が出力され、Ｔフリップフロップ４
８のクロック入力端子およびＮＯＲ回路の一方の入力端
子に入力されるとともに、選択回路３８内のＤフリップ
フロップ５１および５２のクロック入力端子にも入力さ
れる。Ｔフリップフロップ４８のデータ出力端子から
は、１／２分周信号１１５の入力に対応して１／４分周
信号１１３（図６（ｉ）参照）が出力され、ＮＯＲ回路
４９のもう一方の入力端子に入力される。ＮＯＲ回路４
９においては、１／２分周信号１１５と１／４分周信号
１１３の論理和がとられて反転出力され、ＡＮＤ回路５
０の一方の入力端子に入力される。ＡＮＤ回路５０の他
方の入力端子にはクロック端子３６からのクロック信号
１１１が入力されており、ＡＮＤ回路５０において、Ｎ
ＯＲ回路４９の出力とクロック信号１１１の論理積がと
られ、当該論理積はイネーブル信号１１４（図６（ｊ）
参照）として出力されて、選択回路３８内のデコード回
路５３に入力される。即ち、このような論理操作による
動作を介して、クロック分周回路４０からは、１／２分
周信号１１５およびイネーブル信号１１４を含む任意の
タイミング信号が出力されて選択回路３８に入力され
る。

【００２３】また、選択回路３８は、シフトレジスタを
構成するＤフリップフロップ５１および５２と、デコー
ド回路５３とを備えて構成されている。Ｄフリップフロ
ップ５１および５２のリセット入力端子には、それぞれ
リセット端子よりリセット信号１１０（図６（ｂ）参
照）が入力されており、またそれぞれのクロック入力端
子には、クロック分周回路４０より出力される１／２分
周信号１１５（図６（ｈ）参照）が入力されている。Ｄ
フリップフロップ５２のデータ入力端子には、選択端子
３７からのデータ信号１１２（図６（ｋ）参照）が入力
され、当該Ｄフリップフロップ５２のデータ出力端子か
らのデータ出力信号１１７（図６（ｍ）参照）は、Ｄフ
リップフロップ５１のデータ入力端子およびデコード回
路５３の一方の入力端子に入力される。そしてＤフリッ
プフロップ５１のデータ出力信号１１６（図６（ｌ）参
照）は、デコード回路５３の他方の入力端子に入力され
る。デコード回路５３においては、Ｄフリップフロップ
５１のデータ出力信号１１６、Ｄフリップフロップ５２
のデータ出力信号１１７、およびクロック分周回路４０
より入力されるイネーブル信号１１４（図６（ｊ）参
照）の入力を受けて、選択端子３７より入力されるデー
タ信号１１２に対応して、任意のデコード信号が生成さ
れて、対応する選択信号線１０１、１０２、１０３およ
び１０４（図６（ｎ）、（ｏ）、（ｐ）および（ｑ）参
照）に出力される。

【００２４】次に、図５を参照して、図１に示される基
本セル３２に対する駆動能力可変回路２８を抽出して、
制御回路３９より制御信号線１０４に伝達される制御信
号、ならびに選択回路３８より選択信号線１０４に伝達
されるデコード信号の入力に対応する駆動能力可変回路
２８と基本セル３２との相互動作について説明するもの
とする。云うまでもなく、駆動能力可変回路２８以外の
他の駆動能力可変回路および基本セルについても、その
動作内容は同様である。

【００２５】図５に示されるように、駆動能力可変回路
２８は、選択信号線１０４および制御信号線１０８に対
応して、ソースが制御信号線１０８に接続され、ゲート
が選択信号線１０４に接続されるＮＭＯＳトランジスタ
５５により形成される駆動能力情報書込み制御回路５４
と、相互に入力端子と出力端子とが接続されるインバー
タ５７および５８により形成され、駆動能力情報書込み
制御回路５４の出力を入力とする駆動能力情報記憶回路
５６と、ゲートが駆動能力情報記憶回路５６の出力端子
に接続されるＮＭＯＳトランジスタ６０により形成さ
れ、駆動能力情報記憶回路５６の出力を入力とする駆動
能力切替回路５９と、入力端子がＮＭＯＳトランジスタ
６０のドレインに接続されるインバータ６２により形成
され、その出力が基本セル３２に送出される可変駆動能
力回路６１とを備えて構成されている。また、基本セル
３２は、入力端子に駆動能力可変回路２８内のＮＭＯＳ
トランジスタ６０のソースが接続されるとともに、所定
の内部配線１１８が接続され、出力端子には、駆動能力
可変回路２８内のインバータ６２の出力端子が接続され
るインバータ６４により形成される駆動回路６３により
構成されている。

【００２６】図５において、制御回路３９より制御信号
線１０８を介して入力される制御信号は、駆動能力書込
み制御回路５４に含まれるＮＭＯＳトランジスタ５５の
ソースに入力され、選択回路３８より選択信号線１０４
（図６（ｑ）参照）を介して入力されるハイレベルのデ
コード信号は、駆動能力情報書込み制御回路５４に含ま
れるＮＭＯＳトランジスタ５５のゲートに入力される。
この駆動能力情報書込み制御回路５４を介して、当該制
御信号は駆動能力情報記憶回路５６に入力されて保持さ
れる。この制御信号は駆動能力切替回路５９のＮＭＯＳ
トランジスタ６０のゲートに入力されるが、当該ＮＭＯ
Ｓトランジスタ６０のソースは、機能ブロック内部信号
線１１８に接続されており、機能ブロック内部信号線１
１８のレベルに対応してＮＭＯＳトランジスタ６０がＯ
Ｎ状態にある場合には、インバータ６２を含む可変駆動
能力回路６１が動作して、当該制御信号は基本セル３２
の出力端に伝達され、ＮＭＯＳトランジスタ６０がＯＦ
Ｆ状態にある場合には、当該可変駆動能力回路６１は非
動作状態のままに保持される。従って、駆動能力切替回
路５９の切替制御作用により、可変駆動能力回路６１が
動作可能な状態にある場合には、基本セル内の駆動回路
６３の出力端において、内部信号線１１８の信号に対応
する出力レベルと、可変駆動能力回路６１の出力レベル
とが重畳されるために、当該駆動回路６３は高駆動能力
を保持する動作状態となり、また可変駆動能力回路６１
が動作不可能な状態にある場合には、駆動回路６３は低
駆動能力を保持する動作状態となる。

【００２７】以下においては、当該基本セル選択手段の
第１の実施形態に対応して基本セルを選択する総合動作
において、選択信号線１０４に接続される駆動能力可変
回路２５、２６、２７および２８に対して、それぞれ接
続される基本セル２９、３０および３１の各駆動回路の
出力駆動能力が低駆動能力状態に設定され、基本セル３
２の駆動回路の出力駆動能力が高駆動能力状態に設定さ
れる場合を動作例として、当該動作を要約し敷衍して説
明する。

【００２８】図３において、制御回路３９を形成する４
セルのシフトレジスタに対して、駆動可変端子３４に
“０”レベルの可変信号１０９が入力されると、当該可
変信号１０９は、クロック端子３６より入力されるクロ
ック信号１１１の立ち上がりエッジにおいてラッチされ
る。同様に、駆動可変端子３４に“１”、“１”、
“１”レベルの値の可変信号１０９がシリアルに入力さ
れて、クロック信号１１１の立ち上がりエッジにおいて
ラッチされると、制御信号線１０５、１０６および１０
７にはそれぞれ“１”レベルが出力される。この制御回
路３９より出力される制御信号のレベル値に対応して、
図５において、駆動能力可変回路２５、２６、２７およ
び２８に対する入力として、制御信号線１０８に“０”
レベルの制御信号が入力される場合には、可変駆動能力
回路６１および駆動回路６３の出力信号線は高駆動出力
状態となり、逆に制御信号線１０８に“１”レベルの制
御信号が入力される場合には、可変駆動能力回路６１お
よび駆動回路６３の出力信号線は低駆動出力状態とな
る。即ち、上述のように、制御回路３９より出力される
制御信号の値が、制御信号線１０５、１０６および１０
７に対しては“１”レベルとして出力され、制御信号線
１０８に対しては“０”レベルとして出力される場合に
は、基本セル２９、３０および３１の各駆動回路の出力
駆動能力は低駆動能力状態に設定され、基本セル３２の
駆動回路の出力駆動能力は高駆動能力状態に設定され
る。

【００２９】また、図４において、選択端子３７に
“１”、“１”レベルの値のデータ信号１１２がシリア
ルに入力されると、当該データ信号１１２は、選択回路
３８内のＤフリップフロップ５１および５２において、
クロック分周回路より入力される１／２分周信号１１５
の立ち上がりエッジにおいてラッチされ、それぞれＤフ
リップフロップ５１のデータ出力線１１６（図６（ｌ）
参照）に対して“１”レベル、Ｄフリップフロップ５２
のデータ出力線１１７（図６（ｍ）参照）に対して
“１”レベルのデータが出力され、デコード回路５３に
入力される。また、一方において、クロック分周回路４
０より出力されるイネーブル信号１１４もデコード回路
５３に入力されており、デコード回路５３においては
“１”、“１”レベルのデコード値が生成されて、当該
“１”、“１”レベルのデコード値により、選択信号線
としては選択信号線１０４が選択される。そして、デコ
ード回路５３からは当該選択信号線１０４に対して
“１”レベルの値が出力される。勿論、他の選択信号線
に対する選択についても、選択回路３８に入力されるデ
ータ信号１１２により同様に行われるが、この場合にお
いては、選択されなかった他の選択信号線１０１、１０
２および１０３に対しては、それぞれ“０”レベルの値
が出力される。

【００３０】このようにして、制御信号線および選択信
号線に対する入力レベルが指定されて、対応する駆動能
力可変回路３２の設定が終了すると、クロック端子３６
からのクロック信号１１１の入力が停止されて、クロッ
ク分周回路４０より出力されるイネーブル信号１１４は
“０”レベルとなり、これにより、デコード回路５３は
ディスイネーブル状態となる。従って、選択信号線１０
１、１０２、１０３および１０４に対するデコード値は
全て“０”となり、また制御信号線１０５、１０６、１
０７および１０８に対する制御信号の値が、それぞれ対
応する駆動能力可変回路内の駆動能力情報記憶回路に入
力されないために、駆動能力可変回路自体の設定が完了
された状態となる。

【００３１】なお、ここにおいて、本実施形態による改
善動作原理の説明上、駆動能力レベルと時間遅延との間
の因果関連性について、ＦＡＮ−ＯＵＴ依存回路を例と
して説明する。以下においては、図８および図９に示さ
れるＦＡＮ−ＯＵＴ依存回路を参照して、機能ブロック
の駆動能力と、ＦＡＮ−ＯＵＴ（以下、Ｆ／Ｏと略記す
る）と、配線遅延との関係について説明する。なお、こ
の場合に、各遅延係数としては、下記のように設定する
ものとする。

【００３２】高駆動２入力ＮＡＮＤ回路の内部遅延（Ｔpd₀）：０．１５６高駆動２入力ＮＡＮＤ回路の配線遅延係数（Ｔ₀）：０．０３Ｆ／Ｏ＝６の配線容量（Ｉo ）：１８．５２９低駆動２入力ＮＡＮＤ回路の内部遅延（Ｔpd₁）：０．１６９低駆動２入力ＮＡＮＤ回路の配線遅延係数（Ｔ₁）：０．０５９Ｆ／Ｏ＝１の配線容量（Ｉ₁）：２．８３８図８に示されるＦ／Ｏ依存回路においては、２入力のＮ
ＡＮＤ回路６６の出力が、Ｆ／Ｏ＝６において、Ｄフリ
ップフロップ６７、６８、６９、７０、７１および７２
のデータ入力端子に入力される。その際に、ＮＡＮＤ回
路６６が高駆動能力の状態にある場合と、低駆動能力の
状態にある場合における配線遅延は、次式により計算さ
れる。

【００３３】Ｔpd＝Ｔpd₀＋（ΣＦ／Ｏ＋１）＊Ｔ₁ 上式を用いて、高駆動能力の機能ブロック使用時および
低駆動能力の機能ブロック使用時における遅延Ｔpdが、
次式のようにして求められる。

【００３４】高駆動能力時：Ｔpd＝０．１５６＋（６＋１８．５２９）＊０．０３＝０．８９２（ｎｓ）低駆動能力時：Ｔpd＝０．１６９＋（６＋１８．５２９）＊０．０５９＝１．６１６（ｎｓ）また、図９に示されるＦ／Ｏ依存回路においては、２入
力のＮＡＮＤ回路７３、７４、７５、７６、７７および
７８の出力が、Ｆ／Ｏ＝１において、Ｄフリップフロッ
プ７９、８０、８１、８２、８３および８４のデータ入
力端子に入力される。その際に、これらのＮＡＮＤ回路
が高駆動能力の状態にある場合と、低駆動能力の状態に
ある場合における配線遅延は、上記と同様に、次式のよ
うにして求められる。

【００３５】高駆動能力時：Ｔpd＝０．１５６＋（１＋２．８３８）＊０．０３＝０．２７１（ｎｓ）低駆動能力時：Ｔpd＝０．１６９＋（１＋２．８３８）＊０．０５９＝０．３９５（ｎｓ）上記のＦ／Ｏ＝６のようにＦ／Ｏが多い場合の方が、Ｆ
／Ｏ＝１のようにＦ／Ｏが少ない場合に比較して、機能
ブロックに対する出力駆動能力の差異による影響の度合
が顕著に現われており、高駆動能力と低駆動能力の差分
に対応して遅延時間が大きく変化している。ＦＡＮ−Ｏ
ＵＴ依存回路においては、これらの特徴を利用して、順
序回路のクロック信号に対するタイミング調整を行うこ
とが可能となる。即ち、機能ブロックに対する駆動能力
の差異により、遅延時間に差異を生じ、駆動能力が高い
程遅延時間は圧縮される。上記の第１の実施形態より明
らかなように、本発明においては、この動作原理を用い
て、基本セル内の駆動回路の駆動能力を可変とし、適宜
駆動能力をアップすることにより、ＬＳＩテスト時にお
ける配線遅延等に起因する論理不一致を排除している。

【００３６】図７は、本発明の第２の実施形態における
改善部分の構成を抽出して示す部分ブロック図であり、
前記内部セル領域３３に含まれる駆動能力可変回路２８
および基本セル３２と、当該内部セル領域３３に対する
基本セル選択機能にかかわる周辺回路の他の実施形態が
示されている。図７に示されるように、当該周辺回路の
他の実施形態は、内部セル領域３３に含まれる駆動能力
可変回路２８および基本セル３２に対応して、駆動可変
端子３４、リセット端子３５、クロック端子３６および
選択端子３７を含み、駆動可変端子３４、リセット端子
３５およびクロック端子３６の入力に対応して、制御信
号線１０５、１０６、１０７および１０８に接続される
制御回路３９と、選択端子３７の入力に対応して、内部
セル領域３３に対する選択信号線１０１〜１０４に接続
される選択回路３８と、リセット信号１１０およびクロ
ック信号１１１の入力に対応して、当該クロック信号１
１１の１／２分周信号１１５およびイネーブル信号１１
４を出力するクロック分周回路４０と、制御信号線１０
５、１０６、１０７および１０８を介して制御回路３９
に接続されるとともに、内部セル領域３３に対する昇圧
制御信号線１１９、１２０、１２１および１２２に接続
される昇圧器６５とを備えて構成される。なお、駆動能
力可変回路２８および基本セル３２の内部構成は、図５
に示される構成要素と同様である。本実施形態の前述の
第１の実施形態との相違点は、図２との対比により明ら
かなように、本実施形態における前記周辺回路内に、新
たに、制御回路３９より出力される制御信号を昇圧し
て、制御信号線１１９、１２０、１２１および１２２を
介して、内部セル領域３３に出力する昇圧器６５が付加
されていることである。

【００３７】図７の第２の実施形態においては、駆動能
力可変回路に対応する駆動能力情報記憶回路としてはＥ
ＰＲＯＭが使用されている。駆動能力情報記憶回路とし
てＥＰＲＯＭを使用するのは、半導体装置に対する電源
供給をオフとしても、駆動能力情報記憶回路に格納され
ている情報が保持されており、再起動時における再設定
操作を不要とすることを目的としているからである。制
御回路３９に接続される制御信号線１０５、１０６、１
０７および１０８は昇圧器６５に接続されており、当該
昇圧器６５は、内部セル領域３３に対する昇圧制御信号
線１１９、１２０、１２１および１２２に接続されてい
る。制御回路３９より出力される制御信号は昇圧器６５
により昇圧され、内部セル領域３３に対する昇圧制御信
号として昇圧制御信号線１１９、１２０、１２１および
１２２に出力される。前述のように、内部セル領域３３
における駆動能力可変回路２８および基本セル３２を抽
出して考えると、図７において、昇圧制御信号線１２２
の“Ｈ”レベルの制御信号は、駆動能力情報書込み制御
回路５４の入力端子に入力され、当該駆動能力情報書込
み制御回路５４の出力端子からは、ＥＰＲＯＭにより形
成される駆動能力情報記憶回路５６の制御ゲートに入力
されて、当該昇圧制御信号のデータ情報が保持される。
このＥＰＲＯＭの出力端子は駆動能力切替回路５９の入
力端子に接続されており、昇圧制御線１２２の昇圧制御
信号により制御されて、ＥＰＲＯＭに保持されている記
憶内容が切替え制御される。このように、第２の実施形
態において、駆動能力情報記憶回路５６としてＥＰＲＯ
Ｍを用いることにより、上述したように、一旦、電源オ
フの状態としても、当該ＥＰＲＯＭ内には昇圧制御信号
によるデータ情報が保持されており、電源の再投入時に
おける再設定が不要になるという利点がある。

【００３８】

【発明の効果】以上説明したように、本発明は、内部セ
ル領域を形成する各基本セルに対応して、それぞれの基
本セルに可変駆動能力回路を備えて接続し、当該可変駆
動能力回路に対する外部からの制御信号ならびに選択デ
ータ値により、当該基本セルに含まれる駆動回路による
機能ブロックに対する駆動能力を、対応する負荷に応じ
て高駆動能力と低駆動能力とに切替制御することによ
り、ＬＳＩにおける配線遅延等に起因するタイミング不
良が排除することが可能となり、当該タイミング不良に
起因するＬＳＩテスト時における論理期待値不一致を排
除することができるという効果がある。

【図面の簡単な説明】

【図１】本発明における内部セル領域の１実施形態を示
すブロック図である。

【図２】前記内部セル領域の１実施形態および当該内部
セル領域に対応する基本セル選択手段の第１の実施形態
を示すブロック図である。

【図３】前記基本セル選択手段の第１の実施形態に含ま
れる制御回路を示す回路図である。

【図４】前記基本セル選択手段の第１の実施形態に含ま
れるクロック分周回路および選択回路を示すブロック図
である。

【図５】前記内部セル領域の１実施形態に含まれる駆動
能力可変回路および対応する基本セルを示す回路図であ
る。

【図６】前記内部セル領域の１実施形態および前記基本
セル選択手段の第１の実施形態における動作タイミング
図である。

【図７】前記内部セル領域の１実施形態の一部および当
該内部セル領域に対応する基本セル選択手段の第２の実
施形態を示すブロック図である。

【図８】ＦＡＮ−ＯＵＴ依存の回路を示す図である。

【図９】他のＦＡＮ−ＯＵＴ依存の回路を示す図であ
る。

【図１０】従来の配線遅延を生じる回路例を示す図であ
る。

【図１１】前記配線遅延を生じる回路例における動作タ
イミング図である。

【図１２】前記配線遅延を生じる回路に対する従来の改
善例を示す図である。

【図１３】従来例における内部セル領域を示すブロック
図である。

【図１４】他の従来例を示すブロック図である。

【符号の説明】

１〜４、９〜１２、１７〜２０、２５〜２８駆動能
力可変回路５〜８、１３〜１６、２１〜２４、２９〜３２、６６、
９１基本セル３３内部セル領域３４駆動可変端子３５リセット端子３６クロック端子３７選択端子３８選択回路３９制御回路４０クロック分周回路４１〜４４、５１、５２、６７〜７２、７９〜８４、８
７Ｄフリップフロップ４５、４６抵抗４７、４８Ｔフリッフフロップ４９ＮＯＲ回路５０ＡＮＤ回路５３デコード回路５４駆動能力情報書込み制御回路５５、６０ＮＭＯＳトランジスタ５６駆動能力情報記憶回路５７、５８、６２、６４、８５、８６、８８インバ
ータ５９駆動能力切替回路６１可変駆動能力回路６３駆動回路６５昇圧器６６、７３〜７８ＮＡＮＤ回路９２選択手段９３クロック発生回路

Claims

(57)【特許請求の範囲】

【請求項１】所定の内部回路の機能ブロックを駆動す
る複数の基本セルが、直交するＸ方向ならびにＹ方向に
沿ってアレイ状に配置されて形成される内部セル領域を
有するマスタースライス方式のゲートアレイ形式の半導
体集積回路装置において、所定の外部信号の入力を受けて、前記内部セル領域を形
成する複数の基本セルの内より任意に一つの基本セルを
選択する基本セル選択手段と、所定のマスタースライス上にアレイ状に配置される前記
基本セルに対してそれぞれ１対１の対応において個別に
接続され、前記機能ブロックに対する当該基本セルの駆
動出力レベルを可変制御する複数の駆動能力可変手段
と、を少なくとも備えて構成され、前記駆動能力可変手段
が、Ｘ方向に布設される複数の選択信号線ならびにＹ方
向に布設される複数の制御信号線を介して、前記基本セ
ル選択手段に接続されることを特徴とする半導体集積回
路装置。
【請求項２】前記駆動能力可変手段が、ソースが対応
する制御信号線に接続され、ゲートが対応する選択信号
線に接続される第１のＮＭＯＳトランジスタにより形成
される駆動能力情報書込み制御回路と、入力端子および出力端子が、それぞれ相手方の出力端子
および入力端子に接続される第１および第２のインバー
タにより形成され、入力側が前記第１のＮＭＯＳトラン
ジスタのドレインに接続されて、前記制御信号線より前
記駆動能力情報書込み制御回路を介して入力される制御
信号を保持する駆動能力情報記憶回路と、ゲートが前記駆動能力情報記憶回路の出力側に接続さ
れ、ソースに内部回路内の機能ブロック内部信号線が接
続される第２のＮＭＯＳトランジスタにより形成され、
当該駆動能力情報記憶回路より入力される制御信号によ
り制御されて、対応する基本セルによる駆動能力の切替
作用を行う駆動能力切替回路と、入力端子が前記第２のＮＭＯＳトランジスタのドレイン
に接続される第３のインバータにより形成されており、
駆動能力のアップ切替時に、前記駆動能力切替回路より
入力されるレベル信号を反転して駆動能力加算用の駆動
信号として出力する可変駆動能力回路と、を備えて構成
されるとともに、前記基本セルが、入力端子が前記第２のＮＭＯＳトラン
ジスタのソースに接続され、出力端子が前記第３のイン
バータの出力端子に接続される第４のインバータにより
形成される駆動回路を備えて構成される請求項１記載の
半導体集積回路装置。
【請求項３】前記駆動能力可変手段が、ソースが対応
する制御信号線に接続され、ゲートが対応する選択信号
線に接続される第１のＮＭＯＳトランジスタにより形成
される駆動能力情報書込み制御回路と、ＥＰＲＯＭにより形成されて、前記制御信号線より前記
駆動能力情報書込み制御回路を介して入力される制御信
号を保持する駆動能力情報記憶回路と、ゲートが前記駆動能力情報記憶回路の出力側に接続さ
れ、ソースに内部回路内の機能ブロック内部信号線が接
続される第２のＮＭＯＳトランジスタにより形成され、
当該駆動能力情報記憶回路より入力される制御信号によ
り制御されて、対応する基本セルによる駆動能力の切替
作用を行う駆動能力切替回路と、入力端子が前記第２のＮＭＯＳトランジスタのドレイン
に接続される第３のインバータにより形成されており、
駆動能力のアップ切替時に、前記駆動能力切替回路より
入力されるレベル信号を反転して駆動能力加算用の駆動
信号として出力する可変駆動能力回路と、を備えて構成
されるとともに、前記基本セルが、入力端子が前記第２のＮＭＯＳトラン
ジスタのソースに接続され、出力端子が前記第３のイン
バータの出力端子に接続される第４のインバータにより
形成される駆動回路を備えて構成される請求項１記載の
半導体集積回路装置。
【請求項４】前記基本セル選択手段が、外部からの可
変信号、クロック信号およびリセット信号の入力を受け
て、前記複数の制御信号線を介して、所定レベルの制御
信号を前記複数の駆動能力可変手段に伝達する制御回路
と、前記クロック信号および前記リセット信号の入力を受け
て、当該クロック信号の周波数を１／２分周した１／２
分周信号およびイネーブル信号を生成して出力するクロ
ック分周回路と、外部からの基本セル選択用のデータ信号、前記１／２分
周信号およびイネーブル信号の入力を受けて基本セル選
択用のデコード信号を生成し、前記複数の選択信号線を
介して、当該デコード信号を前記複数の駆動能力可変手
段に出力する選択回路と、を備えて構成される請求項１記載の半導体集積回路装
置。
【請求項５】前記基本セル選択手段が、外部からの可
変信号、クロック信号およびリセット信号の入力を受け
て、前記複数の制御信号線に対応する所定レベルの第１
の制御信号を出力する制御回路と、前記クロック信号および前記リセット信号の入力を受け
て、当該クロック信号の周波数を１／２分周した１／２
分周信号およびイネーブル信号を生成して出力するクロ
ック分周回路と、外部からの基本セル選択用のデータ信号、前記１／２分
周信号およびイネーブル信号の入力を受けて基本セル選
択用のデコード信号を生成し、前記複数の選択信号線を
介して、当該デコード信号を前記複数の駆動能力可変手
段に伝達する選択回路と、前記制御回路より出力される第１の制御信号の入力を受
けて当該第１の制御信号のレベルをアップし、前記複数
の制御信号線に対応する所定レベルの第２の制御信号を
出力する昇圧回路と、を備えて構成される請求項１記載の半導体集積回路装
置。
【請求項６】前記制御回路が、縦続接続される複数段
のＤフリップフロップによるシフトレジスタとして形成
され、前記クロック信号ならびにリセット信号が、それ
ぞれ各Ｄフリップフロップのクロック入力端子ならびに
リセット入力端子に対して共通に入力されており、前記
可変信号が初段のＤフリップフロップのデータ入力端子
に対して入力されるとともに、各段のＤフリップフロッ
プのデータ出力端子が、それぞれ対応する前記複数の制
御線に接続される請求項４または請求項５記載の半導体
集積回路装置。
【請求項７】前記クロック分周回路が、クロック入力
端子に前記クロック信号が入力され、リセット端子に前
記リセット信号が入力されて、前記１／２分周信号を生
成して出力する第１のＴフリップフロップと、クロック入力端子に前記１／２分周信号が入力され、リ
セット端子に前記リセット信号が入力されて、１／４分
周信号を生成して出力する第２のＴフリップフロップ
と、前記１／２分周信号と前記１／４分周信号を入力して論
理和をとり反転して出力するＮＯＲ回路と、前記クロック信号と前記ＮＯＲ回路の論理和出力の論理
積をとり、イネーブル信号を生成して出力するＡＮＤ回
路と、を備えて構成される請求項４または請求項５記載の半導
体集積回路装置。
【請求項８】前記選択回路が、データ入力端子に前記
基本セル選択用のデータ信号が入力され、クロック端子
に前記前記１／２分周信号が入力されるとともに、リセ
ット入力端子に前記リセット信号が入力される第１のＤ
フリップフロップと、データ入力端子に前記第１のＤフリップフロップの出力
データが入力され、ククロック端子に前記前記１／２分
周信号が入力されるとともに、リセット入力端子に前記
リセット信号が入力される第２のＤフリップフロップ
と、前記第１および第２のＤフリップフロップの出力データ
を入力し、前記クロック分周回路より出力されるイネー
ブル信号を介してデコードし、当該デコード信号を前記
選択制御線の内の選択された選択制御線に出力するデコ
ード回路と、を備えて構成される請求項４または請求項５記載の半導
体集積回路装置。