JP2002368727A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- 238000000034 method Methods 0.000 claims description 2
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 abstract description 13
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 abstract description 13
- 102100040856 Dual specificity protein kinase CLK3 Human genes 0.000 abstract description 11
- 101000749304 Homo sapiens Dual specificity protein kinase CLK3 Proteins 0.000 abstract description 11
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- 101100113626 Arabidopsis thaliana CKL2 gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
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- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/0045—Correction by a latch cascade
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Abstract
(57)【要約】
【課題】 半導体集積回路の動作速度を向上させる。
【解決手段】 半導体集積回路１を構成するチップ上に
は、２つの論理ブロック２，３が形成されている。論理
ブロック２，３は、それぞれ自論理ブロック独自のクロ
ック信号ＣＬＫ２，ＣＬＫ３に同期して動作する。論理
ブロック２から論理ブロック３へのデータは、データ線
５を介して論理ブロック３へ送られる。論理ブロック３
では、同期化回路３１が、論理ブロック２からのデータ
を、論理ブロック２からのクロック信号ＣＬＫ２と自論
理ブロック３独自のクロック信号ＣＬＫ３を使用して、
クロック信号ＣＬＫ３に同期させる。 【効果】 クロック信号に同期した動作が要求される範
囲を各論理ブロック内に閉じることができるので、回路
全体を１つのクロック信号に同期させて動作させる場合
に比較してクロックスキューを小さくし、動作速度を向
上させることができる。
は、２つの論理ブロック２，３が形成されている。論理
ブロック２，３は、それぞれ自論理ブロック独自のクロ
ック信号ＣＬＫ２，ＣＬＫ３に同期して動作する。論理
ブロック２から論理ブロック３へのデータは、データ線
５を介して論理ブロック３へ送られる。論理ブロック３
では、同期化回路３１が、論理ブロック２からのデータ
を、論理ブロック２からのクロック信号ＣＬＫ２と自論
理ブロック３独自のクロック信号ＣＬＫ３を使用して、
クロック信号ＣＬＫ３に同期させる。 【効果】 クロック信号に同期した動作が要求される範
囲を各論理ブロック内に閉じることができるので、回路
全体を１つのクロック信号に同期させて動作させる場合
に比較してクロックスキューを小さくし、動作速度を向
上させることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特にクロック信号に同期して動作する半導体集積
回路に関する。
関し、特にクロック信号に同期して動作する半導体集積
回路に関する。
【０００２】
【従来の技術】従来のこの種の半導体集積回路は、一般
に、複数の論理回路と、それらをクロック信号に同期さ
せるための複数のフリップフロップと、クロック発生回
路とを半導体チップ上に形成することにより構成されて
いる。クロック発生回路から出力されるクロック信号
は、半導体チップ上の各所に形成されたフリップフロッ
プに供給され、回路全体を同期して動作させる。
に、複数の論理回路と、それらをクロック信号に同期さ
せるための複数のフリップフロップと、クロック発生回
路とを半導体チップ上に形成することにより構成されて
いる。クロック発生回路から出力されるクロック信号
は、半導体チップ上の各所に形成されたフリップフロッ
プに供給され、回路全体を同期して動作させる。
【０００３】
【発明が解決しようとする課題】ところで、半導体集積
回路においては、その動作速度を向上させるため、より
高いクロック周波数で動作させることが要求されてい
る。しかし、従来の半導体集積回路は、回路全体を１つ
のクロック信号に同期して動作させるようにしているた
め、論理規模，チップ面積が大きくなると、クロックス
キューがネックとなり、クロック周波数を高くすること
が難しいという問題がある。クロックスキューとは、各
フリップフロップにクロック信号が届くときに存在する
遅延差であり、半導体集積回路の論理規模，チップ面積
が大きくなるほど大きくなる傾向にある。近年の半導体
集積回路は、その論理規模，チップ面積が大きくなる傾
向にあり、このため半導体集積回路の動作速度を向上さ
せることは益々難しくなってきている。
回路においては、その動作速度を向上させるため、より
高いクロック周波数で動作させることが要求されてい
る。しかし、従来の半導体集積回路は、回路全体を１つ
のクロック信号に同期して動作させるようにしているた
め、論理規模，チップ面積が大きくなると、クロックス
キューがネックとなり、クロック周波数を高くすること
が難しいという問題がある。クロックスキューとは、各
フリップフロップにクロック信号が届くときに存在する
遅延差であり、半導体集積回路の論理規模，チップ面積
が大きくなるほど大きくなる傾向にある。近年の半導体
集積回路は、その論理規模，チップ面積が大きくなる傾
向にあり、このため半導体集積回路の動作速度を向上さ
せることは益々難しくなってきている。
【０００４】そこで、本発明の目的は、半導体集積回路
の論理規模，チップ面積に関わらず、クロックスキュー
を小さくできるようにすることにより、半導体集積回路
の動作速度を向上させることにある。
の論理規模，チップ面積に関わらず、クロックスキュー
を小さくできるようにすることにより、半導体集積回路
の動作速度を向上させることにある。
【０００５】
【課題を解決するための手段】本発明の半導体集積回路
は、上記目的を達成するため、それぞれが独自のクロッ
ク信号に同期して動作する複数の論理ブロックを同一の
半導体チップ上に構成し、且つ、前記論理ブロック間の
データ転送を非同期転送方式で行う。
は、上記目的を達成するため、それぞれが独自のクロッ
ク信号に同期して動作する複数の論理ブロックを同一の
半導体チップ上に構成し、且つ、前記論理ブロック間の
データ転送を非同期転送方式で行う。
【０００６】より具体的には、本発明の半導体集積回路
は、データの転送元の論理ブロックとデータの転送先の
論理ブロックとを接続するデータ線と、前記データの転
送元の論理ブロックと前記データの転送先の論理ブロッ
クとを接続するクロック線とを備え、且つ、前記データ
の転送元の論理ブロックが、前記データ線を介して前記
転送先の論理ブロックへデータを転送すると共に、前記
クロック線を介して自論理ブロック独自のクロックを前
記転送先の論理ブロックへ転送する構成を有し、前記デ
ータの転送先の論理ブロックが、前記データ線を介して
送られてくるデータを、前記クロック線を介して送られ
てくるクロック信号と自論理ブロック独自のクロック信
号とを使用して、自論理ブロック独自のクロック信号に
同期させる同期化回路を備えている。
は、データの転送元の論理ブロックとデータの転送先の
論理ブロックとを接続するデータ線と、前記データの転
送元の論理ブロックと前記データの転送先の論理ブロッ
クとを接続するクロック線とを備え、且つ、前記データ
の転送元の論理ブロックが、前記データ線を介して前記
転送先の論理ブロックへデータを転送すると共に、前記
クロック線を介して自論理ブロック独自のクロックを前
記転送先の論理ブロックへ転送する構成を有し、前記デ
ータの転送先の論理ブロックが、前記データ線を介して
送られてくるデータを、前記クロック線を介して送られ
てくるクロック信号と自論理ブロック独自のクロック信
号とを使用して、自論理ブロック独自のクロック信号に
同期させる同期化回路を備えている。
【０００７】この構成によれば、クロック信号に同期し
た動作が要求される範囲を、各論理ブロック内に閉じる
ことができる。従って、半導体チップ上の回路全体を１
つのクロック信号に同期させて動作させる場合に比較し
てクロックスキューを小さくすることができ、その結
果、半導体集積回路の動作速度を高速化することができ
る。
た動作が要求される範囲を、各論理ブロック内に閉じる
ことができる。従って、半導体チップ上の回路全体を１
つのクロック信号に同期させて動作させる場合に比較し
てクロックスキューを小さくすることができ、その結
果、半導体集積回路の動作速度を高速化することができ
る。
【０００８】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【０００９】
【実施例の構成】図１は本発明の実施例のブロック図で
ある。本実施例の半導体集積回路１は、１つの半導体チ
ップ上に形成された２つの論理ブロック２，３と、クロ
ック発生回路４と、論理ブロック２，３間のデータ線
５，６と、論理ブロック２，３間のクロック線７，８と
を備えている。
ある。本実施例の半導体集積回路１は、１つの半導体チ
ップ上に形成された２つの論理ブロック２，３と、クロ
ック発生回路４と、論理ブロック２，３間のデータ線
５，６と、論理ブロック２，３間のクロック線７，８と
を備えている。
【００１０】クロック発生回路４は、クロック信号ＣＬ
Ｋを論理ブロック２，３に供給する。
Ｋを論理ブロック２，３に供給する。
【００１１】論理ブロック２，３は、それぞれ自論理ブ
ロック独自のクロック信号ＣＬＫ２，ＣＬＫ３に同期し
て動作するものであり、同期化回路２１，３１と、論理
回路２２，３２と、フリップフロップ２３，３３と、バ
ッファ２４，３４とを含んでいる。尚、図１に於いて
は、論理ブロック２，３内に同期化回路，論理回路，フ
リップフロップ等をそれぞれ１つずつしか図示していな
いが、実際には複数存在し、それらは、自論理ブロック
２，３独自のクロック信号に同期して動作する。また、
論理ブロック２，３は、クロック信号に同期した動作が
要求される範囲を個々の論理ブロック内部に限定し、ク
ロックスキューを小さくすることを目的としているた
め、その形状は、縦，横の長さが略等しい矩形が望まし
い。また、論理ブロック２，３は、例えば、ベクトル演
算部を論理ブロック２とし、その制御部を論理ブロック
３とするというように、機能毎に論理ブロックを設ける
ようにするのが、設計を容易に行えるようにするために
望ましい。
ロック独自のクロック信号ＣＬＫ２，ＣＬＫ３に同期し
て動作するものであり、同期化回路２１，３１と、論理
回路２２，３２と、フリップフロップ２３，３３と、バ
ッファ２４，３４とを含んでいる。尚、図１に於いて
は、論理ブロック２，３内に同期化回路，論理回路，フ
リップフロップ等をそれぞれ１つずつしか図示していな
いが、実際には複数存在し、それらは、自論理ブロック
２，３独自のクロック信号に同期して動作する。また、
論理ブロック２，３は、クロック信号に同期した動作が
要求される範囲を個々の論理ブロック内部に限定し、ク
ロックスキューを小さくすることを目的としているた
め、その形状は、縦，横の長さが略等しい矩形が望まし
い。また、論理ブロック２，３は、例えば、ベクトル演
算部を論理ブロック２とし、その制御部を論理ブロック
３とするというように、機能毎に論理ブロックを設ける
ようにするのが、設計を容易に行えるようにするために
望ましい。
【００１２】論理ブロック２内の同期化回路２１は、デ
ータ線６を介して論理ブロック３から送られてくるデー
タを、クロック線８を介して論理ブロック３から送られ
てくるクロック信号ＣＬＫ３とバッファ２４を介して加
えられるクロック信号ＣＬＫ２とを使用して、クロック
信号ＣＬＫ２に同期させる。尚、データ線６とクロック
線８とは、略同じ長さになっており、遅延量が略等しく
なっている。
ータ線６を介して論理ブロック３から送られてくるデー
タを、クロック線８を介して論理ブロック３から送られ
てくるクロック信号ＣＬＫ３とバッファ２４を介して加
えられるクロック信号ＣＬＫ２とを使用して、クロック
信号ＣＬＫ２に同期させる。尚、データ線６とクロック
線８とは、略同じ長さになっており、遅延量が略等しく
なっている。
【００１３】図２は同期化回路２１の構成例を示すブロ
ック図であり、データ線６を介して入力されるデータ
を、クロック線８を介して入力されるクロック信号ＣＬ
Ｋ３に従って保持するフリップフロップ２１１と、フリ
ップフロップ２１１の出力を自論理ブロック２独自のク
ロック信号ＣＬＫ２に従って保持するフリップフロップ
２１２とから構成されている。尚、同期化回路２１の構
成は、これに限られるものではなく、ＦＩＦＯ等を用い
て構成するようにしても良い。
ック図であり、データ線６を介して入力されるデータ
を、クロック線８を介して入力されるクロック信号ＣＬ
Ｋ３に従って保持するフリップフロップ２１１と、フリ
ップフロップ２１１の出力を自論理ブロック２独自のク
ロック信号ＣＬＫ２に従って保持するフリップフロップ
２１２とから構成されている。尚、同期化回路２１の構
成は、これに限られるものではなく、ＦＩＦＯ等を用い
て構成するようにしても良い。
【００１４】論理回路２２は、同期化回路２１から出力
される、クロックＣＬＫ２に同期したデータに対して論
理演算を行い、演算結果を出力する。
される、クロックＣＬＫ２に同期したデータに対して論
理演算を行い、演算結果を出力する。
【００１５】フリップフロップ２３は、バッファ２４を
介して供給されるクロック信号ＣＬＫ２に従って論理回
路２２の出力を保持し、データ信号線５を介して論理ブ
ロック３へ送る。
介して供給されるクロック信号ＣＬＫ２に従って論理回
路２２の出力を保持し、データ信号線５を介して論理ブ
ロック３へ送る。
【００１６】一方、論理ブロック３内の同期化回路３１
は、データ線５を介して論理ブロック２から送られてく
るデータを、クロック線７を介して論理ブロック２から
送られてくるクロック信号ＣＬＫ２と自論理ブロック独
自のクロック信号ＣＬＫ３とを使用して、クロック信号
ＣＬＫ３に同期させる。尚、同期化回路３１も同期化回
路２１と同様の構成を有する。また、データ線５とクロ
ック線７とは、遅延量が略等しくなっている。
は、データ線５を介して論理ブロック２から送られてく
るデータを、クロック線７を介して論理ブロック２から
送られてくるクロック信号ＣＬＫ２と自論理ブロック独
自のクロック信号ＣＬＫ３とを使用して、クロック信号
ＣＬＫ３に同期させる。尚、同期化回路３１も同期化回
路２１と同様の構成を有する。また、データ線５とクロ
ック線７とは、遅延量が略等しくなっている。
【００１７】論理回路３２は、同期化回路３１から出力
される、クロック信号ＣＬＫ３に同期したデータに対し
て論理演算を行い、演算結果を出力する。
される、クロック信号ＣＬＫ３に同期したデータに対し
て論理演算を行い、演算結果を出力する。
【００１８】フリップフロップ３３は、バッファ３４を
介して供給されるクロック信号ＣＬＫ３に従って、論理
回路３２の出力を保持し、データ線６を介して論理ブロ
ック２へ送る。
介して供給されるクロック信号ＣＬＫ３に従って、論理
回路３２の出力を保持し、データ線６を介して論理ブロ
ック２へ送る。
【００１９】
【実施例の動作】次に本実施例の動作について、図３を
参照して詳細に説明する。
参照して詳細に説明する。
【００２０】論理ブロック２に於いては、図３（Ａ）に
示すように、同期化回路２１，フリップフロップ２３
は、自論理ブロック２独自のクロック信号ＣＬＫ２に同
期してデータを保持、出力する。
示すように、同期化回路２１，フリップフロップ２３
は、自論理ブロック２独自のクロック信号ＣＬＫ２に同
期してデータを保持、出力する。
【００２１】一方、論理ブロック３に於いては、図３
（Ｂ）に示すように、同期化回路３１，フリップフロッ
プ３３は、自論理ブロック３独自のクロック信号ＣＬＫ
３に同期してデータを保持、出力する。
（Ｂ）に示すように、同期化回路３１，フリップフロッ
プ３３は、自論理ブロック３独自のクロック信号ＣＬＫ
３に同期してデータを保持、出力する。
【００２２】このとき、論理ブロック２，３内のクロッ
ク信号ＣＬＫ２，３のタイミング関係は、図３（Ａ），
（Ｂ）に示すように、全く無関係である。従って、デー
タ線５，６或いはクロック線７，８を介して論理ブロッ
ク２，３間でやり取りされるデータ，クロック信号は、
図３（Ｃ）に示すように、通信相手の論理ブロックのク
ロック信号ＣＫＬ２，ＣＬＫ３とは同期しないものとな
る。
ク信号ＣＬＫ２，３のタイミング関係は、図３（Ａ），
（Ｂ）に示すように、全く無関係である。従って、デー
タ線５，６或いはクロック線７，８を介して論理ブロッ
ク２，３間でやり取りされるデータ，クロック信号は、
図３（Ｃ）に示すように、通信相手の論理ブロックのク
ロック信号ＣＫＬ２，ＣＬＫ３とは同期しないものとな
る。
【００２３】上記したように、論理ブロック２，３間で
やり取りされるデータが、クロック信号ＣＬＫ２，ＣＬ
Ｋ３に同期しないものになったとしても、論理ブロック
２，３では、同期回路２１，３１を使用して通信相手の
論理ブロックから送られてくるデータを、自論理ブロッ
ク２，３独自のクロック信号ＣＬＫ２，ＣＬＫ３に同期
させているので、受信データを正しく処理することがで
きる。
やり取りされるデータが、クロック信号ＣＬＫ２，ＣＬ
Ｋ３に同期しないものになったとしても、論理ブロック
２，３では、同期回路２１，３１を使用して通信相手の
論理ブロックから送られてくるデータを、自論理ブロッ
ク２，３独自のクロック信号ＣＬＫ２，ＣＬＫ３に同期
させているので、受信データを正しく処理することがで
きる。
【００２４】尚、上述した実施例に於いては、半導体チ
ップ上に構成する論理ブロックの数を２個としたが、３
個以上であっても構わない。
ップ上に構成する論理ブロックの数を２個としたが、３
個以上であっても構わない。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
クロック信号に同期した動作が要求される範囲が、各論
理ブロック内に閉じられるため、動作周波数に影響を及
ぼすクロックスキューを小さくすることができ、その結
果、動作速度を向上させることができる。
クロック信号に同期した動作が要求される範囲が、各論
理ブロック内に閉じられるため、動作周波数に影響を及
ぼすクロックスキューを小さくすることができ、その結
果、動作速度を向上させることができる。
【００２６】また、本発明によれば、各論理ブロック毎
にクロック設計を行えば良いので、半導体チップ上の全
回路を対象にしてクロック設計を行う場合に比較して、
クロックの設計が簡単になる効果もある。
にクロック設計を行えば良いので、半導体チップ上の全
回路を対象にしてクロック設計を行う場合に比較して、
クロックの設計が簡単になる効果もある。
【図１】本発明の実施例のブロック図である。
【図２】同期化回路２１の構成例を示すブロック図であ
る。
る。
【図３】実施例の動作を説明するためのタイムチャート
である。
である。
【符号の説明】 １…半導体集積回路 ２，３…論理ブロック ２１，３１…同期化回路 ２１１，２１２…フリップフロップ ２２，３２…論理回路 ２３，３３…フリップフロップ ２４，３４…バッファ ４…クロック発生回路 ５，６…データ線 ７，８…クロック線
Claims (4)
- 【請求項１】 それぞれが独自のクロック信号に同期し
て動作する複数の論理ブロックを同一の半導体チップ上
に構成し、且つ、前記論理ブロック間のデータ転送を非
同期転送方式で行うことを特徴とする半導体集積回路。 - 【請求項２】 請求項１記載の半導体集積回路に於い
て、 データの転送元の論理ブロックとデータの転送先の論理
ブロックとを接続するデータ線と、 前記データの転送元の論理ブロックと前記データの転送
先の論理ブロックとを接続するクロック線とを備え、且
つ、 前記データの転送元の論理ブロックが、前記データ線を
介して前記転送先の論理ブロックへデータを転送すると
共に、前記クロック線を介して自論理ブロック独自のク
ロックを前記転送先の論理ブロックへ転送する構成を有
し、 前記データの転送先の論理ブロックが、前記データ線を
介して送られてくるデータを、前記クロック線を介して
送られてくるクロック信号と自論理ブロック独自のクロ
ック信号とを使用して、自論理ブロック独自のクロック
信号に同期させる同期化回路を備えたことを特徴とする
半導体集積回路。 - 【請求項３】 請求項２記載の半導体集積回路に於い
て、 前記各論理ブロックは、 複数の論理回路と、 該各論理回路を自論理ブロック独自のクロック信号に同
期させるフリップフロップとを備えたことを特徴とする
半導体集積回路。 - 【請求項４】 請求項３記載の半導体集積回路に於い
て、 前記各論理ブロックには、同一のクロック発生回路から
同一のクロック信号が供給されることを特徴とする半導
体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001167841A JP2002368727A (ja) | 2001-06-04 | 2001-06-04 | 半導体集積回路 |
| US10/160,109 US6788109B2 (en) | 2001-06-04 | 2002-06-04 | Asynchronous data transfer between logic box with synchronization circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001167841A JP2002368727A (ja) | 2001-06-04 | 2001-06-04 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002368727A true JP2002368727A (ja) | 2002-12-20 |
Family
ID=19010167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001167841A Pending JP2002368727A (ja) | 2001-06-04 | 2001-06-04 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6788109B2 (ja) |
| JP (1) | JP2002368727A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7526017B2 (en) | 2004-09-27 | 2009-04-28 | Fujitsu Limited | Transmitting device, receiving device, transmission system, and transmission method |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3900126B2 (ja) * | 2003-08-18 | 2007-04-04 | ソニー株式会社 | 論理処理回路、半導体デバイス及び論理処理装置 |
| US7574635B1 (en) * | 2004-12-23 | 2009-08-11 | Xilinx, Inc. | Circuit for and method of testing a memory device |
| US7619449B2 (en) * | 2007-06-07 | 2009-11-17 | Micron Technology, Inc. | Method and apparatus for synchronous clock distribution to a plurality of destinations |
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