JP2005348296A

JP2005348296A - 半導体集積回路

Info

Publication number: JP2005348296A
Application number: JP2004168258A
Authority: JP
Inventors: Hiroyuki Shinpo; 宏幸新保
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2004-06-07
Filing date: 2004-06-07
Publication date: 2005-12-15
Also published as: US20050280442A1; CN1707949A

Abstract

【課題】インバータの数を増加させても負荷トランジスタによる回路面積が増加することのない遅延回路を得る。
【解決手段】直列に接続した４つのインバータ１０１と、２つの負荷トランジスタ１０４，１０５を備え、全てのインバータ１０１が消費するＶＤＤ電源電流を、１つの負荷トランジスタ１０４を通じて供給し、全てのインバータ１０１０が消費するＶＳＳ電源電流を、もう一つの負荷トランジスタ１０５を通じて供給するように構成した。
【選択図】図１

Description

本発明は、半導体集積回路に関するものであり、特に信号の伝達を遅らせることを目的とした遅延回路に関するものである。

従来、半導体集積回路においては、信号の伝達時間を意図的に遅らせる目的で遅延回路を用いることがある。例えばエッジ・トリガ方式の同期式設計手法で設計された半導体集積回路においては、パルスラッチ回路に備えられるパルス生成回路に用いられる。

図４は、従来のパルスラッチ回路４００の構成を示すブロック図である。図４に示すパルスラッチ回路４００は、３個のレベル・トリガ型のラッチ回路４０１と、２個の組み合わせ回路４０２と、１個のパルス生成回路４０３とからなる。２個の組み合わせ回路４０２の１つは、初段のラッチ回路４０１と２段目のラッチ回路４０１との間に設けられており、残りの１つは２段目のラッチ回路４０１と３段目のラッチ回路４０１との間に設けられている。パルス生成回路４０３は、クロック信号ＣＫの入力によりパルス信号Ｓｐを出力する。パルス生成回路４０３から出力されたパルス信号Ｓｐは各ラッチ回路４０１に入力され、各ラッチ回路４０１をトリガする。

１段目のラッチ回路４０１から出力されたデータ信号は組み合わせ回路４０２に入力され、組み合わせ回路４０２から出力されたデータ信号は次のラッチ回路４０１に入力される。さらに、次のラッチ回路４０１から出力されたデータ信号は次の組み合わせ回路４０２に入力され、次の組み合わせ回路４０２から出力されたデータ信号は３段目のラッチ回路４０１に入力される。

図５は、上記パルスラッチ回路４００におけるクロック信号ＣＫとパルス信号Ｓｐの電圧波形である。この図に示すように、クロック信号ＣＫは一定周期の方形波であり、パルス信号Ｓｐはクロック信号ＣＫと同じ周期であって、極短い時間Ｔｓの期間だけＨｉｇｈレベルとなり、それ以外の時刻ではＬｏｗレベルとなる方形波である。パルスラッチ回路４００は、高速動作のために、レベル・トリガ型のラッチをエッジ・トリガ型のレジスタとして使用する。

このため、入力されるパルス信号Ｓｐによってラッチ回路４０１をトリガしてデータを出力し終えた時点で、即座にラッチ回路４０１の出力を保持することにより、あたかもレベル・トリガ型のラッチがエッジ・トリガ型のレジスタであるかのように用いている。したがって、ラッチ回路４０１に入力された信号に応答してから出力信号が変化し終えるまでの期間だけラッチ回路４０１はオープン状態であれば良く、パルス信号Ｓｐが入力されてから出力信号が確定するまでの時間だけパルス信号ＳｐのＨｉｇｈ状態が維持されるように、パルス波形の時間Ｔｓは決定される。

図６は、パルス生成回路４０３の構成を示すブロック図である。図６において、パルス生成回路４０３は、入力ノード６０１と、遅延回路６００と、論理回路６０２と、出力ノード６０３とを備えている。入力ノード６０１にはクロック信号ＣＫが入力される。遅延回路６００は、入力信号の位相を遅らせる機能を有するものであり、入力されるクロック信号ＣＫの位相を遅らせる。

論理回路６０２は、入力された２つの信号の位相差に相当する幅のパルス波を生成する論理演算を行う。この論理回路６０２に入力される信号は、１つはクロック信号ＣＫであり、もう１つは遅延回路６００の出力信号である。論理回路６０２は出力ノード６０３からはパルス信号Ｓｐが出力される。このとき、時間Ｔｓは遅延回路６００で与えられる位相の遅れ、すなわち遅延回路６００に信号が入力されてから出力されるまでの伝達遅延値に相当する。

ここで、遅延回路６００に関してさらに説明を加える。従来であれば、遅延回路は複数のインバータを直列に接続することにより構成されるが、インバータの個数に比例して消費電力が高くなるため、単純に複数のインバータを直列に接続するのみでは問題がある。この課題を解決した技術がある（例えば、特許文献１参照）。

図７は、特許文献１で開示されている遅延回路７００の構成を示す図である。図７において、この遅延回路７００は、Ｐｃｈ（Ｐチャネル）トランジスタ７０１及び７０２、Ｎｃｈ（Ｎチャネル）トランジスタ７０３及び７０４を直列に接続して構成されるインバータ７０５を４つ備えている。各インバータ７０５において、Ｐｃｈトランジスタ７０２及びＮｃｈトランジスタ７０３のドレインが各インバータ７０５の出力端子に接続されており、ゲートの電位が固定され、ソース・ドレイン間が導通状態になっている。さらに、Ｐｃｈトランジスタ７０１及びＮｃｈトランジスタ７０４は、ゲートが各インバータ７０５の入力端子に接続されている。

Ｐｃｈトランジスタ７０２及びＮｃｈトランジスタ７０３は、インバータ７０５の１段あたりの信号伝達遅延を大きくする負荷トランジスタとしての働きを有する。これは、Ｐｃｈトランジスタ７０２及びＮｃｈトランジスタ７０３が導通状態で固定されているため、そのソース・ドレイン間の抵抗成分により、インバータを流れる電流量を抑制することができるためである。このように、特許文献１においては、負荷トランジスタとして電流を抑制する１組のＰｃｈトランジスタ、Ｎｃｈトランジスタを設けることにより消費電力の低減を図っている。

特開平２−２１０９１０号公報

ところで、携帯電話などの携帯性を重視する製品では、小型、軽量化が望まれており、使用する部品の小型、軽量化の促進が欠かせないものとなっている。しかしながら、特許文献１で開示された遅延回路においては、負荷電流を抑制する１組のＰｃｈトランジスタ、Ｎｃｈトランジスタを設けることで消費電力の低減を図っているものの、それらのトランジスタがインバータごとに設けられるので、それらが占める面積がインバータの数に比例して増加することから、小型、軽量化を阻害するという問題がある。

本発明は、インバータの数を増加させても負荷トランジスタによる回路面積が増加することのない半導体集積回路を提供することを目的とする。

上記課題を解決するために、本発明の半導体集積回路は、各々、第１の電源端子、第２の電源端子、入力端子及び出力端子並びに第１のトランジスタ及び第２のトランジスタを有するＮ個（Ｎ：４以上の自然数）の反転回路と、電源電圧の印加により導通状態となるようにゲート電位が固定された第１の負荷トランジスタ及び第２の負荷トランジスタとを備え、前記Ｎ個の反転回路が、各々、前記入力端子と前記出力端子を介して直列に接続され、前記第１のトランジスタが前記第１の電源端子と前記出力端子との間に直列に接続され、前記第２のトランジスタが前記第２の電源端子と前記出力端子との間に直列に接続され、前記第１の負荷トランジスタのドレインが、前記Ｎ個の反転回路の各第１の電源端子と共通接続され、前記第２の負荷トランジスタのドレインが、前記Ｎ個の反転回路の各第２の電源端子と共通接続されるように構成した。

本発明によれば、全てのインバータが、同一の負荷トランジスタに接続されているため、同一段数のインバータを備える従来の遅延回路と比較すると、負荷トランジスタの面積は４分の１以下となり、面積が削減される。

さらに、すべてのインバータの動作電流が、１つの負荷トランジスタを通じて供給されるが、負荷トランジスタは、負荷トランジスタを構成するトランジスタのソース・ドレイン電流より多くの電流を流すことができない。このため、各インバータが動作する際の動作電流の総和は、負荷トランジスタのソース・ドレイン電流によって制限される。これにより、同時刻に動作している複数のインバータにおいて、それぞれの出力端子の電流駆動能力を下げることができるため、インバータ１段あたりの信号伝達遅延を増加させることができる。このため、同一の信号伝達遅延を得るために遅延回路全体のインバータの総数を減らすことができるため、さらに従来の遅延回路より面積を削減することができる。

以下、本発明の実施の形態を、図面を参照しながら説明する。
図１は、本発明の実施の形態における遅延回路の構成を示す図である。図１においては、この実施の形態に係る遅延回路１００は、半導体集積回路の例えばパルスラッチ回路の構成部品として用いられるものであり、４つのインバータ（反転回路）１０１と、負荷トランジスタ（第１の負荷トランジスタ）１０４と、負荷トランジスタ（第２の負荷トランジスタ）１０５とを備えている。各インバータ１０１は、Ｐｃｈトランジスタ（第１のトランジスタ）１０２及びＮｃｈトランジスタ（第２のトランジスタ）１０３を１つずつ備えている。なお、各インバータ１０１には、第１の電源端子１０１ａと、第２の電源端子１０１ｂと、入力端子１０１ｃと、出力端子１０１ｄとが設けられている。なお、この図では、１段目のインバータ１０１にのみ符号を付している。

各インバータ１０１において、Ｐｃｈトランジスタ１０２とＮｃｈトランジスタ１０３それぞれのドレインがインバータ１０１の出力端子１０１ｄに接続されており、それぞれのゲートがインバータ１０１の入力端子１０１ｃに接続されている。負荷トランジスタ１０４はＰｃｈトランジスタであり、負荷トランジスタ１０５はＮｃｈトランジスタであり、負荷トランジスタ１０４のソースが電源電圧ＶＤＤ側に接続され、負荷トランジスタ１０５のソースがグランド電圧ＶＳＳ側に接続され、それぞれのソース・ドレイン間が導通状態になるように電気的に固定されている。

さらに、全てのインバータ１０１に含まれるＰｃｈトランジスタ１０２について、そのソースが負荷トランジスタ１０４のドレインに接続されており、また全てのインバータ１０１に含まれるＮｃｈトランジスタ１０３について、そのソースが負荷トランジスタ１０５のドレインに接続されている。

ここで、負荷トランジスタ１０４及び１０５の面積及びトランジスタ形状は、それぞれ図７に示す特許文献１におけるＰｃｈトランジスタ７０２及びＮｃｈトランジスタ７０３と同一であり、またＰｃｈトランジスタ１０２及びＮｃｈトランジスタ１０３の面積及びトランジスタ形状は、それぞれＰｃｈトランジスタ７０１及びＮｃｈトランジスタ７０４と同一に構成されているものと仮定する。これにより、図７に示す特許文献１における遅延回路７００においては１６個のトランジスタが必要であったものが、本実施の形態では１０個のトランジスタの構成で済むことになる。

次に、上記遅延回路１００の動作を説明する。遅延回路１００にＨ信号（Ｈｉｇｈレベルの信号）が入力されると、まず１段目のインバータ１０１に備えられたＮｃｈトランジスタ１０３のゲートがオープンする。これにより、１段目のインバータ１０１は、入力されているＨ信号（Ｈｉｇｈレベルの信号）を反転したＬ信号（Ｌｏｗレベルの信号）を出力する。２段目のインバータ１０１はこのＬ信号を受け取る。すると、２段目のインバータ１０１に備えられたＰｃｈトランジスタ１０２のゲートがオープンする。これにより、２段目のインバータ１０１は、入力されているＬ信号を反転したＨ信号を出力する。以下、３段目と４段目の各インバータ１０１についても同様の信号伝達を繰り返す。

したがって、１段目と３段目のインバータ１０１におけるＮｃｈトランジスタ１０３と、２段目と４段目のインバータ１０１におけるＰｃｈトランジスタ１０２のゲートがオープンすることになる。このとき、１段目と３段目のインバータ１０１に備えられたＮｃｈトランジスタ１０３は、そのゲートがオープンする際に消費する電流を、負荷トランジスタ１０５のドレインから共通して受け取ることになる。

ところで、負荷トランジスタ１０５のドレイン端子から供給される電流量の総和は、負荷トランジスタ１０５を構成するトランジスタのソース・ドレイン電流を超えることができないので、各Ｎｃｈトランジスタのソースに供給される電流量は、負荷トランジスタ１０５のソース・ドレイン電流に加えて、他の段のＮｃｈトランジスタに供給される電流量の影響を受けて抑制される。このため、１段目のインバータ１０１に供給される電流量と同時刻に動作している３段目のインバータ１０１に供給される電流量は互いに影響を受けて抑制される。これにより、１段目のインバータ１０１と３段目のインバータ１０１の電流駆動能力は、特許文献１の遅延回路７００に記載された同一段のインバータ７０５と比較すると低下するので、インバータ１段あたりの信号伝達遅延時間は増加する。

同様に、２段目と４段目のインバータ１０１に備えられたＰｃｈトランジスタ１０２についても供給される電流量の総和は、その上限値を、負荷トランジスタ１０４により制限される。したがって、同時刻に動作する２段目と４段目のインバータ１０５の電流駆動能力はインバータ７０５と比較すると低下し、インバータ１段あたりの信号伝達遅延は増加する。したがって、全てのインバータ１０１は、その信号伝達遅延は増加することになる。これは、遅延回路１００に入力される信号がＬ信号であっても同様である。

このように、全てのインバータ１０１が、同一の負荷トランジスタ１０４及び１０５に接続されるため、同一段数のインバータを備える従来の遅延回路７００と比較すると、各インバータの電流経路に存在するインピーダンスの総量を変えることなく、負荷トランジスタの数を４分の１に削減することが可能となる。したがって、全体のトランジスタの面積削減率は６／１６＝３７．５％となる。このことから、各インバータの電流駆動能力及び信号伝達遅延時間を変えることなく、遅延回路の面積を削減することが可能となる。さらに、インバータ１０１の段数が増えても負荷トランジスタの面積が増加しないので、インバータ１０１の段数が増える場合にはさらに面積削減率は高くなる。

また、全てのインバータ１０１における動作電流は、１つの負荷トランジスタ１０４もしくは１つの負荷トランジスタ１０５を通過してから供給されるが、負荷トランジスタ１０４もしくは１０５は、それぞれの負荷トランジスタを構成するトランジスタのソース・ドレイン電流より多くの電流を流すことができない。このため、各インバータが動作する際の動作電流の総和は、負荷トランジスタのソース・ドレイン電流によって制限される。

このように、本実施の形態における遅延回路１００は、同時刻に動作している複数のインバータにおいて、それぞれの出力端子の電流駆動能力を下げることができるため、インバータ１段あたりの信号伝達遅延を増加させることができる。これにより、遅延回路全体のインバータの総数を減らすことができる。また、特許文献１における遅延回路７００より面積を削減することができる。例えば、特許文献１における遅延回路７００であれば６段のインバータ７０５が必要であった信号伝達遅延を４段で実現した場合であると、特許文献１の遅延回路７００においては２４個必要であったトランジスタが１０個のみで構成できることとなり、面積削減効果は非常に大きい。

なお、本実施の形態では、インバータ１０１の数を「４」としたが、４つ以上であれば、幾つでもでも良いことは言うまでもない。また、本実施の形態では、インバータ１０１に備えられるＰｃｈトランジスタ１０２もしくはＮｃｈトランジスタ１０３の数を「１」としたが、１つでなく複数であっても良く、その際、複数のＰｃｈトランジスタ１０２とＮｃｈトランジスタ１０３は、それぞれのソースとドレインを介して直列に接続される。また、Ｐｃｈトランジスタが５個以上ある場合には、１つのＰｃｈ負荷トランジスタ１０４が全てのＰｃｈトランジスタと接続されている必要は必ずしもなく、２つ以上のＰｃｈ負荷トランジスタを用いて全てのＰｃｈトランジスタと接続しても良い。重要なのは４個以上のＰｃｈトランジスタを１つのＰｃｈ負荷トランジスタで共通に接続することである。これはＮｃｈ負荷トランジスタについても同様であることは言うまでもない。

図２は、本実施の形態におけるパルス生成回路の構成を示す図である。図２において、この実施の形態のパルス生成回路２００は、上述した実施の形態１の遅延回路１００を備えており、この遅延回路１００の他、入力ノード２０１と、出力ノード２０２と、論理回路２０３とを備えている。

論理回路２０３は、インバータ２０３１と、入力端子を２つ備えるＡＮＤゲート２０３２とから構成され、インバータ２０３１から出力された信号がＡＮＤゲート２０３２の一つの入力端子に入力される。また、入力ノード２０１に入力された信号がＡＮＤゲート２０３２のもう一つの入力端子に入力される。

このような構成のパルス生成回路２００において、入力ノード２０１に入力された信号は、図１における４つのインバータ１０１のうち、初段のインバータ１０１に入力される。また、４つのインバータ１０１のうち、最終段のインバータ１０１から出力された信号は論理回路２０３に入力される（更に詳しくは論理回路２０３に備えられているインバータ２０３１に入力される）。入力ノード２０１に方形波を入力すると、出力ノード２０２からは遅延回路１００を経由する際の信号伝達遅延に相当する時間だけ持続するパルス波形を出力することができる。

このように、本実施の形態のパルス生成回路２００は、図１に示す実施の形態の遅延回路１００を備えているため、図７に示す特許文献１の遅延回路７００を備える場合に比べると、より少ない面積でパルス波形を生成することができる。

なお、本実施の形態では、論理回路２０３はＡＮＤゲート２０３２を備えたものであるが、このＡＮＤゲート２０３２の代わりにＮＡＮＤゲートを用いても良い。また、論理回路２０３のインバータ２０３１を省いてもよい。

図３は、本発明の実施の形態におけるパルスラッチ回路の構成を示すブロック図である。図３において、この実施の形態のパルスラッチ回路３００は、上述した実施の形態２のパルス生成回路２００を備えており、このパルス生成回路２００の他、３つのラッチ回路３０１と、２つの組み合わせ回路３０２とを備えている。各ラッチ回路３０１は、パルス信号とデータ信号を入力し、パルス信号のエッジに応答してデータ信号を出力する。各組み合わせ回路３０２は、ラッチ回路３０１からデータ信号を受け取り、演算を行い、次のラッチ回路３０１へデータ信号を出力する。

パルス生成回路２００は初期入力としてクロック信号を受け取り、パルス信号を出力する。パルス生成回路２００から出力されたパルス信号は各ラッチ回路３０１に送られ、各ラッチ回路３０１をトリガする。したがって、このパルスラッチ回路３００全体はエッジ・トリガ型の同期式回路として機能する。

このように、本実施の形態のパルス生成回路２００は、図１の遅延回路１００を備えていることから、図７の特許文献１の遅延回路７００を備える場合と比較すると、より少ない面積でエッジ・トリガ型の同期式回路を実現できる。なお、１つのパルス生成回路２００から出力されたパルス信号は、単一のラッチ回路に入力するようにしても構わない。

本発明の半導体集積回路は、遅延回路の面積削減効果を有し、半導体集積回路のレイアウト設計におけるチップ面積の削減技術等として有用である。

本発明の実施の形態１における遅延回路の構成を示す図本発明の実施の形態２におけるパルス生成回路の構成を示す図本発明の実施の形態３におけるパルスラッチ回路の構成を示す図従来のパルスラッチ回路の構成を示す図従来のパルスラッチ回路におけるクロック信号ＣＫとパルス信号Ｓｐの電圧波形図従来のパルス生成回路の構成を示す図従来の遅延回路の構成を示す図

符号の説明

１００遅延回路
１０１インバータ
１０１ａ第１の電源端子
１０１ｂ第２の電源端子
１０１ｃ入力端子
１０１ｄ出力端子
１０２Ｐｃｈトランジスタ
１０３Ｎｃｈトランジスタ
１０４、１０５負荷トランジスタ
２００パルス生成回路
２０１入力ノード
２０２出力ノード
２０３論理回路
２０３１インバータ
２０３２ＡＮＤゲート
３００パルスラッチ回路
３０１ラッチ回路
３０２組み合わせ回路

Claims

各々、第１の電源端子、第２の電源端子、入力端子及び出力端子並びに第１のトランジスタ及び第２のトランジスタを有するＮ個（Ｎ：４以上の自然数）の反転回路と、
電源電圧の印加により導通状態となるようにゲート電位が固定された第１の負荷トランジスタ及び第２の負荷トランジスタとを備え、
前記Ｎ個の反転回路が、各々、前記入力端子と前記出力端子を介して直列に接続され、前記第１のトランジスタが前記第１の電源端子と前記出力端子との間に直列に接続され、前記第２のトランジスタが前記第２の電源端子と前記出力端子との間に直列に接続され、
前記第１の負荷トランジスタのドレインが、前記Ｎ個の反転回路の各第１の電源端子と共通接続され、
前記第２の負荷トランジスタのドレインが、前記Ｎ個の反転回路の各第２の電源端子と共通接続される半導体集積回路。
請求項１に記載の半導体集積回路と、
前記半導体集積回路への入力と前記半導体集積回路からの出力とを入力とする論理回路と、
を備える半導体集積回路。
前記論理回路はＮＡＮＤ回路であり、前記反転回路が奇数個である請求項２記載の半導体集積回路。
前記論理回路はＡＮＤ回路であり、前記反転回路が奇数個である請求項２記載の半導体集積回路。
前記論理回路は、前記半導体集積回路からの出力を反転するインバータ回路と、前記半導体集積回路への入力と前記インバータ回路からの出力とを入力とするＮＡＮＤ回路とを備え、前記反転回路が偶数個である請求項２記載の半導体集積回路。
前記論理回路は、前記半導体集積回路からの出力を反転するインバータ回路と、前記半導体集積回路への入力と前記インバータ回路からの出力とを入力とするＡＮＤ回路とを備え、前記反転回路が偶数個である請求項２記載の半導体集積回路。
請求項６記載の半導体集積回路と、
前記半導体集積回路の出力タイミングで作動する少なくとも１つのラッチ回路と、
を備える半導体集積回路。
前記半導体集積回路は、クロック信号を初期入力として作動する請求項７記載の半導体集積回路。