CN102208908A

CN102208908A - 静态相位内插器与应用此内插器的时脉与数据还原电路

Info

Publication number: CN102208908A
Application number: CN2010105996580A
Authority: CN
Inventors: 傅敬铭
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2010-03-30
Filing date: 2010-12-13
Publication date: 2011-10-05
Also published as: US20110241746A1

Abstract

一种静态相位内插器与应用其的时脉与数据还原电路。静态相位内插器包含第一和第二反相器、第一和第二开关组件以及第三反相器。第一反相器并联于接收第一时脉信号的第一输入节点和输出节点间。第二反相器并联于接收第二时脉信号的第二输入节点和输出节点间。第一和第二开关组件耦接至第一和第二反相器，以根据相位控制信号来选择性地分别开启第一反相器的数者和第二反相器的数者。第三反相器耦接至输出节点。静态相位内插器可包含回转率(slew rate)控制器，耦接至第一和第二输入端。静态相位内插器的每一反相器亦可包含与N型金属氧化半导体(NMOS)晶体管串联的P型金属氧化半导体(PMOS)晶体管，并具有位于NMOS晶体管和PMOS晶体管间的开关组件的分别一者。

Description

静态相位内插器与应用此内插器的时脉与数据还原电路

技术领域

本发明一般是有关于一种相位内插器，特别是有关于一种使用于时脉与数据回复电路中的静态相位内插器。

背景技术

相位内插器是使用于时脉与数据还原电路(clock and data recovery circuit)中，以产生具有不同相位的时脉信号并挑选具有适合相位的时脉信号。给定两个相位输入(例如：相位相差90度的反相信号)，相位内插器可提供具有位于此两输入相位间的一相位的输出。

图1是绘示时脉与数据还原电路10的方块图。时脉与数据还原电路10包含相位内插器15，此相位内插器15是接收一对具有不同相位的信号CLKP和CLKN。相位内插器15的输出是耦接至感应放大正反器(sense amplifier flip flop；SAFF)或选择性地耦接至闩锁器(一起标示为感应放大正反器/闩锁器20)，此感应放大正反器/闩锁器是接收做为输入的数据信号(输入数据)，此数据信号将被还原。一结构为互补式金属氧化半导体(CMOS)电路，而其它结构可为电流模式逻辑(current mode logic；CML)电路。设计者可选择任一结构来进行通过时脉来获得数据或边缘信息的操作。信号DATA和EDGE是从感应放大正反器/闩锁器20来输出至非必需的(optional)解多工器(demultiplexer)25，此解多工器25是提供输出信号DATA OUT，以供其它数字模块来进行数据处理。从感应放大正反器/闩锁器20输出的信号DATA的数据是通过相位内插器所提供的时脉CLK来同步化(synchronized)。已被解多工的信号DATA和EDGE被提供至做为数字滤波器30的有限状态机(finite state machine；FSM)，此数字滤波器30输出相位码信号来控制相位内插器15。解多工器并非是必需的且根据有限状态机的操作速度来选择。

时脉与数据还原电路10的有限状态机方块30是判断被感应放大正反器/闩锁器20利用时脉信号CLK来还原的信号DATA与时脉边缘(EDGE)的目前关系。图2是绘示时脉边缘与还原数据的可能关系“落后”、“对准/完美”以及“提早”。有限状态机30产生合适的相位码来减少时脉CLK和数据间的相位差。相位内插器15基于相位码来产生时脉信号的相应相位，以供感应放大正反器/闩锁器20来使用，以产生正确的数据。

相位内插器15的一个已知结构为电流模式逻辑结构。此结构大多因为其良好的线性(例如；在所产生的插入相位间的相等间隔)而被采用。然而，电流模式逻辑结构使用了大量的区域以及消耗大量的电能。

做为电流模式逻辑结构的另一选择为所谓的静态相位内插器，其例子是如图3所绘示。虽然，相较于基于电流模式逻辑的相位内插器，图3的静态相位内插器在尺寸和功耗两方面皆较小，但是静态相位内插器无法提供良好的线性。因此需要提供良好线性且具有较小底面积和功耗的相位内插器。

发明内容

本发明的一目的是在提供一种静态相位内插器与应用此内插器的时脉与数据还原电路。

根据本发明的一实施例，此静态相位内插器是根据相位控制信号来提供数个时脉信号，其中时脉信号具有位于第一时脉信号的第一相位和第二时脉信号的第二相位间的不同相位。静态相位内插器包含数个第一反相器、数个第二反相器、数个第一开关组件、数个第二开关组件、第三反相器以及回转率(slew rate)控制器。第一反相器并联于用以接收第一时脉信号的第一输入节点以及输出节点间。第二反相器并联于用以接收第二时脉信号的第二输入节点以及输出节点间。第一开关组件耦接至第一反相器，以根据相位控制信号来选择性地分别开启第一反相器的数者。第二开关组件耦接至第二反相器，以根据相位控制信号来选择性地分别开启第二反相器的数者。第三反相器具有耦接至输出节点的输入。回转率控制器耦接至第一和第二输入节点。

根据本发明的另一实施例，此静态相位内插器是根据相位控制信号来提供数个时脉信号，其中时脉信号具有位于第一时脉信号的第一相位和第二时脉信号的第二相位间的不同相位。静态相位内插器包含数个第一反相器、数个第二反相器、数个第一开关组件、数个第二开关组件以及第三反相器。第一反相器并联于用以接收第一时脉信号的第一输入节点以及输出节点间。第二反相器并联于用以接收第二时脉信号的第二输入节点以及输出节点间。第一开关组件耦接至第一反相器，以根据相位控制信号来选择性地分别开启第一反相器的数者。第二开关组件耦接至第二反相器，以根据相位控制信号来选择性地分别开启第二反相器的数者。第三反相器具有耦接至输出节点的输入。其中，第一反相器与第二反相器中的每一者包含与N型金属氧化半导体(NMOS)晶体管串联的P型金属氧化半导体(PMOS)晶体管，且第一反相器与第二反相器中的每一者的NMOS晶体管与PMOS晶体管之间设置有第一开关组件和第二开关组件中的其中一者。

根据本发明的另一实施例，此时脉与数据还原电路包含数据还原模块、数字滤波器和静态相位内插器。数据还原模块具有用以接收数据信号和时脉信号的数个输入，且用以输出已还原数据和数个时脉边缘信号。数字滤波器根据已还原数据和时脉边缘信号来提供输出相位码。其中，静态相位内插器包含数个相位选择开关单元；输出相位码触发相位选择开关单元来以相位回转顺序增加时脉信号的相位；相位选择开关单元是以被选择的顺序来被触发，以增加介于0度至90度间的量至时脉信号的相位上；相位选择开关单元亦以被选择的顺序来被触发，以增加介于90度至180度间的量至时脉信号的相位上。

本发明的实施例提供了一种静态相位内插器，其具有较小的面积以及较低的功耗，且可实施回转率控制机制来帮助改善相位内插器的线性度。

附图说明

为让本发明的上述和其它目的、特征、和优点能更明显易懂，上文特举一较佳实施例，并配合所附附图，作详细说明如下：

图1是绘示时脉与数据还原电路的方块图与其时序图；

图2是绘示表现时脉信号与数据信号间的潜在关系的时序图；

图3是绘示先前技术的静态相位内插器；

图4是绘示根据本发明的各种不同实施例的静态相位内插器的实施例；

图5是绘示图4的静态相位内插器中的开关单元；

图6是绘示如图3和图4所示的静态相位内插器的一般操作的时序图；

图7A和7B是绘示时脉与数据还原电路的数字滤波器中的已知相位回转顺序；

图8A和8B是绘示根据本发明的实施例的时脉与数据还原电路的数字滤波器中的相位回转顺序。

【主要组件符号说明】

10：时脉与数据还原电路 15：相位内插器

20：感应放大正反器/闩锁器 25：解多工器

30：数字滤波器

100：相位内插器 110：相位选择电路

112：开关单元 114：开关组件

115：上方路径 120：下方路径

130、140：输入节点 150：输出节点

160：反相器 170：输出节点

180：回转率控制电路 180a：第一回转率控制电路

180b：第二回转率控制电路

A：信号

波形

B：信号波形

C：波形

波形

CLK：时脉 CLKP、CLKN：信号

DATA：数据 EDGE：信号

INV1～INV 11：反相器 PHASE 1：时脉信号

PHASE 2：时脉信号 OUT：信号

OUT1：信号 W<0>～W<n>：相位句柄

WB<0>～WB<n>：反相句柄

具体实施方式

例示性实施例中的叙述应连同附加的附图一起阅读，这些附加的附图应被考虑为整体说明的一部分。相对用语是为了说明方便而使用且不需要在特定方向上来操作或建构装置。关于沟通、耦接及诸如此类的用语，例如“连接”和“内连接”，是指特征与另一特征直接或间接地透过居中的装置来沟通，除非另有特别的叙述。

图4为静态内插器100的一例示性实施例的电路示意图。图5是绘示位于图4所示的静态相位内插器中的开关单元的一者的设计。图6一般是绘示如图3和图4所示的静态相位内插器的操作时序图。

请参照图4，静态相位内插器100具有第一和第二输入节点130、140，分别接收第一和第二反相的时脉信号PHASE 1和PHASE 2。这些信号较佳为相位相差90度的反向信号，但这些信号的相位差可在0度至180度之间的任何一处。静态相位内插器100包含相位选择电路110，此相位选择电路110具有上方路径115和下方路径120，上方路径115包含数量为n的相位选择开关单元112，下方路径120包含数量为n的相位选择开关单元112。每一相位选择开关单元112(如同图5所示)包含一反相器，此反相器是由耦接于各个电压供应节点(例如：VDD和VSS)间的上方P型金属氧化半导体(PMOS)晶体管和下方N型金属氧化半导体(NMOS)晶体管所形成。每一条路径的反相器是并联于输出节点150(与信号OUT一起标示)以及输入节点130或140任一者间，以分别接收信号PHASE 1或PHASE 2的任一者。节点150透过反相器160来耦接至输出节点170(与信号OUT1标示在一起)。在实施例中，透过第一和第二回转率控制电路180a、180b来提供回转率控制至输入节点130、140。

回到关于相位选择开关单元112的叙述，相位选择开关单元112的每一反相器具有与其连接的开关组件114，用以根据相位控制信号来开启/关闭反相器。在绘示的实施例中，开关组件114包含一对堆叠的金属氧化半导体(MOS)晶体管，例如一对堆叠的PMOS和NMOS晶体管，连接于形成相位选择开关单元112的反相器的PMOS和NMOS晶体管之间。相位控制信号是例如包含相位句柄W<0>至W<n>和反相句柄WB<0>至WB<n>。包含相位选择开关单元112的上方路径115的PMOS晶体管与下方路径120的NMOS晶体管是耦接至相位句柄W<0>至W<n>，而包含相位选择开关单元112的上方路径115的NMOS晶体管与下方路径120的PMOS晶体管是耦接至相位句柄WB<0>至WB<n>。如此，当W<i>为0时，包含开关单元112的上方路径115的各个反相器(individual ones of the inverters)为开启状态，而当W<i>为1时，包含开关单元112的上方路径120的各个反相器(individual ones of the inverters)为开启状态。

静态相位内插器的一般操作可利用图6的时序图来说明。如图6所示，信号PHASE 1和PHASE 2为相差90度的反相信号。如果所有的w<0>至w<n>皆为0，则在上方路径115中的所有反相器为开启状态，而在下方路径120中的所有反相器为关闭状态。信号OUT1的波形将会是信号PHASE 1的反相。在时序图中，信号PHASE 1的反相是以信号A表示。如此，信号OUT的波形便为信号A的反相(例如：信号PHASE 1)，即波形

如果所有的W<0>至W<n>皆为1，则在上方路径115中的所有反相器为关闭状态，而在下方路径120中的所有反相器为开启状态。信号OUT1的波形将会是信号PHASE 2的反相。在时序图中，信号PHASE 2的反相是以信号B表示。如此，信号OUT的波形便为信号B的反相(例如：信号PHASE 2)，即波形

信号OUT1的回转率是根据相位选择电路中开启的PMOS和NOMS晶体管的比例来控制。通过例子来说明，假设W<0>至W<n-1>的每一者皆为0而W<n>为1，则在上方路径115中的所有反相器，除了第n个反相器外，其它皆为开启状态，而在下方路径115中的所有反相器，除了第n个反相器外，其它皆为关闭状态。当信号PHASE 1从0变至1且信号PHASE 2依然为0时，信号OUT1的回转率将会变慢，因为有1个PMOS和n-1个NMOS晶体管同时被开启。

当上方路径115中的半数反相器和下方路径120中的半数反相器为开启状态时，信号OUT1是以波形C来表示。信号OUT的波形为波形C的反相。如第6图所示，波形C的反相，即波形

具有位于信号PHASE 1的相位和信号PHASE 2相位间一半的相位。如果有更多上方路径的反相器处于开启状态，波形C的反相的相位将会较接近信号PHASE 1的相位，而如果有更多下方路径的反相器处于开启状态，波形C的反相的相位将会较接近信号PHASE 2的相位。

简而言之，相位句柄W<0>至W<n>是用来调整信号OUT1的波形的回转率。对信号OUT1波形所提供之不同回转率可导致信号OUT的波形具有不同的相位。对于信号OUT1而言，最大的相位差为|PHASE 1-PHASE 2|。

在绘示的实施例中，回转率控制电路180可被用来控制相位内插器100的输入负载。在一实施例中，回转率控制电路180包含可透过开关来选择性地连接至第一和第二输入节点130、140的数个电容。如果回转率控制电路180的所有开关皆为开启状态，所有开关会将全数的电容连接到输入节点130、140，负载会增加且输入波形的回转率将会增加。输入波形的斜率将会影响相位内插器100的线性度。如此，在不同的操作时脉下，回转率控制机制可被用来改善相位内插器100的线性度。回转率控制可透过句柄来输入。对信号PHASE 1和PHASE 2两者的回转率控制而言，控制电路及操作皆相同。回转率控制是例如使用于时脉速度小于所需的时脉速度的时候，或时脉速度小于负责(account for)外在环境条件所需的时候，此外在环境条件是例如数据处理、提供电压和温度变化。回转率控制方法包含提供不同的驱动强度或负载至输入。图4是绘示基于修改输入负载的回转率控制的例子。

在图3所示的先前技术的静态相位内插器中，被相位码控制信号控制的开关晶体管是置放于两电源供应节点间以及反相器以下。这些开关晶体管显著地大于反相器的NMOS和PMOS晶体管。对于数字叠接(cascode)电路而言，因为速度的差异，外侧MOS装置的尺寸一般是两倍于内侧MOS装置的尺寸。此尺寸差异对已知技术的相位内插器的线性有不良的影响。已知技术反相器的操作就如同有电阻位于反相器中间一样，减少了线性度。如上所述，可增加回转率控制电路180，以于不同的时脉的情况下帮助改善静态相位内插器的线性。如图4和图5所示的回转率控制电路的其它变形，开关组件114是置放于每一开关单元112的反相器的NOMS晶体管和PMOS晶体管之间。开关组件114的P/NMOS晶体管也具有与分别形成反相器的P/NMOS晶体管相同的尺寸。对相位内插器而言，关键的效能计量为线性度。降低外侧P/NMOS装置的尺寸牺牲了一些操作速度但改善了线性度。本实施例不只在内插器的效能方面提供改善的线性度，也在静态相位内插器的尺寸方面提供了显著的缩减。

在时脉与数据还原电路的实施例中，改善的相位回转顺序(phase rotate order)可被实现于时脉与数据还原电路10的有限状态机(数字滤波器)中，以改善线性度。为了说明改善的相位回转顺序，假设相位码为7位码而相位内插器的每一上方和下方反相器路径具有11个反相器和用以根据相位码和反相相位码来开启/关闭反相器的相应的11个开关组件。图7A和图7B是绘示实现于已知有限状态机30中的相位回转顺序，而图8A和图8B是绘示改善的相位回转顺序的一实施例。图7A和图8A是绘示句柄的上方部分(第1行至第12行)，此句柄是用来增加从0度至90度的量至由相位内插器所输出的时脉信号的相位上。这些句柄在已知的和推荐的两个相位回转顺序中，都是相同的。图7B和图8B是绘示下方部分(第13行至第24行)，其是对应这些回转顺序，例如用来增加从90度至180度的量至由相位内插器所输出的时脉信号的相位上。如同从这些附图中所观察到，在图7B和图8B中的行13至24并不相同。

对反相器而言，推荐的顺序(图8A和图8B)是将相位从第一个码回转到第12个码(0度至90度)时的触发(例如：开启或关闭)顺序与相位从第13个码回转到第24个码(90度至180度)时的触发顺序维持相同。然而，当已知的相位转换顺序从第1个码回转至第12个码(0度至90度)时，相较于从第13个码回转至第24个码(90度至180度)时，已知的相位转换顺序将会造成相反的开启/关闭顺序。例如，就第2行和第14行的码而言，对应已知顺序的码为10000000000和11111111110，而对应推荐的相位回转顺序的码为10000000000和01111111111。就已知的顺序而言，在码为10000000000的情况下，开启的反相器为PHASE 2反相器链中的第一个反相器INV1以及PHASE 1反相器链中的第2个至第11个反相器(INV2～INV11)。但是，在码为11111111110的情况下，开启的反相器为PHASE 2反相器链中的第1个至第10个反相器(INV1～INV10)和PHASE 1反相器链中的第11个反相器(INV11)。

如以上所讨论，信号OUT1波形的不同回转率是用来产生不同的输出相位。为了改善相位间转换的线性度，就PHASE 1和PHASE 2路径中第1个反相器至第11个反相器而言，反相器的尺寸并不一致。也就是说，第1个反相器至第11个反相器的尺寸是随着第1个反相器至第11个反相器来变化(即第1个反相器的尺寸不等于第2个反相器的尺寸等等)。如同熟知这些装置的人士所了解的，第1个反相器至第11个反相器的尺寸是由工艺节点来决定。建立尺寸关系的规则，例如：第1个反相器至第2个反相器的尺寸是依序增加，接着第2个反相器至第6个反相器的尺寸是依序减少，然后第7个反相器至第11个反相器的尺寸是依序增加。然而，在信号PHASE 1路径中的第i个反相器的尺寸是等于在信号PHASE 2路径中的第i个反相器的尺寸。如果对应至码行1至12的开启/关闭顺序不同于对应至码行13至24的开启/关闭顺序，对于此两条件而言，每一反相器的理想尺寸将会不相同。因此，当开启/关闭的顺序不相同时，如果在设计上寻求对应至码1至12和13至24两者的最佳线性，就会产生冲突。如果对应至码行1至12和13至24的开启/关闭顺序相同时，因为从第1码至第2码的开关而造成的时脉信号相位差将会相同于因为从第13码至第14码的开关而造成的时脉信号相位差。再者，如果针对码1至12来最佳化反相器的尺寸，则同样的最佳化效能可实现于码13至24上。如此，对于推荐的顺序而言，在码10000000000的情况下，开启的反相器为信号PHASE 2反相器炼中的第1个反相器以及信号PHASE 1反相器炼中的第2个至第11个反相器，而在码11111111110的情况下，开启的反相器为PHASE 2反相器炼中的第2个至第11个反相器以及PHASE 1反相器炼中的第1个反相器。

简而言之，对应已知相位回转顺序的触发顺序(即目前状态所指示的顺序：从“开启”到“关闭”或反向从“关闭”到“开启”)，对码1至12(0度至90度)而言，是从第1个反相器至第11个反相器，而对码13至24(90度至180度)而言，是从第11个反相器至第1个反相器。然而，对应推荐的相位回转顺序的触发顺序，对码1至12(0度至90度)而言，是从第1个反相器至第11个反相器，而对码13至24(90度至180度)而言，亦从第1个反相器至第11个反相器。

具体的相位回转顺序可实现于图1的有限状态机(数字滤波器)30中。相位回转顺序使得相位开关单元112从90度相位至180度相位时被触发的顺序相同于0度相位至90度相位时被触发的顺序。以相同顺序来开启/关闭开关单元112减少了最佳化相位内插器的困难度(即在相位从相位1变化到相位2等情况时，例如从相位1+90°至相位2+90°时，帮助维持同样的效能)。

假定工艺为台湾积体电路制造公司(TSMC)的45纳米(nm)逻辑0.9伏特(核心装置的供应电压)工艺，以下表来比较已知的静态相位内插器、推荐的静态相位内插器以及基于电流模式逻辑(CML)的相位内插器。已知静态相位内插器的面积的数字是假定实现额外的电路来帮助改善其线性度效能。

如上表所示，推荐的静态相位内插器所消耗的面积仅为基于CML的相位内插器所使用的面积的42％，以及仅为已知静态相位内插器所使用的面积的23％。推荐的静态相位内插器的电能消耗仅为基于CML的相位内插器所使用的电能的30％，且低于已知静态相位内插器的电能消耗。

如同已知本领域技术的人士所了解的，对不同的相位码而言，相位内插器将会产生不同相位的时脉信号。在两相邻的相位码间，例如在图7A的相位码1和2之间，将会有相位间距(phase step)。如果总共有12个相位码，则将有11个相位间距。在此11个相位间距中，最大的相位间距/最小的相位间距提供了线性度的指针。为了线性度而使用最佳化回转率码来提供适当回转率的计算机仿真，显示了推荐的静态相位内插器在5GHz和2.5GHz两者的功率-电流(PI)线性度，相较于已知的静态相位内插器，已经被改善了，而且几乎等同于已知的基于CML相位内插器。此结果是展示于下列的表格中，且此结果所对应的设计假想条件为：一般情况(TC)；最坏情况(WC)；最好情况(BC)；高漏电流(HL)；高临界电压Vt(HVT)；慢/快转角(slow/fast corner；SF)；快/慢转角(fast/slow corner；FS)。

功率-电流线性度(最大间距/最小间距)于5GHz

功率-电流线性度(最大间距/最小间距)于2.5GHz

如上所述，相较于已知的静态相位内插器，基于CML的静态相位内插器具有改善的线性度，而本发明的实施例提供了一种基于反相器架构的静态相位内插器，相较于具有改善的线性度的CML静态相位内插器，其具有较小的面积以及较低的功耗。对不同的操作时脉而言，可实施回转率控制机制来帮助改善相位内插器的线性度。当与将开关组件设置于反相器外侧的已知静态相位内插器比较时，将PMOS/NMOS开关组件设置于反相器内侧，可帮助改善线性度和降低尺寸。提出可实现于时脉数据还原电路的有限状态机(数字滤波器)中的相位回转顺序，来使线性度的最佳化更为容易。

虽然本发明已以数个实施例揭露如上，然其并非用以限定本发明，在本发明所属技术领域中任何具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视所附的权利要求书所界定的范围为准。

Claims

1.一种根据一相位控制信号来提供数个时脉信号的静态相位内插器，其特征在于，该些时脉信号具有位于一第一时脉信号的一第一相位和一第二时脉信号的一第二相位间的不同相位，该静态相位内插器包含：

数个第一反相器，并联于用以接收该第一时脉信号的一第一输入节点以及一输出节点间；

数个第二反相器，并联于用以接收该第二时脉信号的一第二输入节点以及该输出节点间；

数个第一开关组件，耦接至该些第一反相器，以根据该相位控制信号来选择性地分别开启该些第一反相器的数者；

数个第二开关组件，耦接至该些第二反相器，以根据该相位控制信号来选择性地分别开启该些第二反相器的数者；

一第三反相器，具有耦接至该输出节点的一输入；以及

一回转率控制器，耦接至该第一输入节点和该第二输入节点。

2.根据权利要求1所述的静态相位内插器，其特征在于，该回转率控制器可操作来调整位于该第一输入节点和该第二输入节点的输入负载，以调整该第一时脉信号和该第二时脉信号的回转率，而且该回转率控制器包含数个电容，该些电容是切换地耦接至该些输入节点。

3.根据权利要求1所述的静态相位内插器，其特征在于，该些第一反相器与该些第二反相器中的每一者包含与一NMOS晶体管串联的一PMOS晶体管，且该些第一反相器与第二反相器中的每一者的该NMOS晶体管与PMOS晶体管之间设置有该些第一开关组件和第二开关组件中的其中一者，该些第一开关组件与该些第二开关组件中的每一者包含一对堆叠NMOS晶体管与PMOS晶体管，该相位控制信号包含一相位句柄与一反相相位句柄，该些第一开关组件的该些PMOS晶体管和该些第二开关组件的该些NMOS晶体管是处于该相位句柄的控制下，而该些第一开关组件的该些NMOS晶体管和该些第二开关组件的该些PMOS晶体管是处于该反相相位句柄的控制下。

4.根据权利要求1所述的静态相位内插器，其特征在于，该第一相位和该第二相位相差90度。

5.一种根据一相位控制信号来提供数个时脉信号的静态相位内插器，其特征在于，该些时脉信号具有位于一第一时脉信号的一第一相位和一第二时脉信号的一第二相位间的不同相位，该静态相位内插器包含：

数个第二开关组件，耦接至该些第二反相器，以根据该相位控制信号来选择性地开启分别该些第二反相器的数者；以及

一第三反相器，具有耦接至该输出节点的一输入；

其中该些第一反相器与该些第二反相器中的每一者包含与一NMOS晶体管串联的一PMOS晶体管，且该些第一反相器与第二反相器中的每一者的该NMOS晶体管与PMOS晶体管之间设置有该些第一开关组件和第二开关组件中的其中一者。

6.根据权利要求5所述的静态相位内插器，其特征在于，该些第一开关组件与该些第二开关组件中的每一者包含一对堆叠NMOS晶体管与PMOS晶体管。

7.根据权利要求6所述的静态相位内插器，其特征在于，该相位控制信号包含一相位句柄与一反相相位句柄，其中该些第一开关组件的该些PMOS晶体管和该些第二开关组件的该些NMOS晶体管是处于该相位句柄的控制下，而该些第一开关组件的该些NMOS晶体管和该些第二开关组件的该些PMOS晶体管是处于该反相相位句柄的控制下，其中该第一相位和该第二相位相差90度。

8.一种时脉与数据还原电路，其特征在于，包含：

一数据还原模块，具有用以接收一数据信号和一时脉信号的数个输入，且用以输出一已还原数据和数个时脉边缘信号；

一数字滤波器，根据该已还原数据和该些时脉边缘信号来提供一输出相位码；以及

一静态相位内插器，根据该输出相位码来提供该时脉信号；

其中该静态相位内插器包含数个相位选择开关单元；该输出相位码触发该些相位选择开关单元来以一相位回转顺序增加该时脉信号的相位；该些相位选择开关单元是以一被选择的顺序来被触发，以增加介于0度至90度间的量至该时脉信号的相位上；该些相位选择开关单元亦以该被选择的顺序来被触发，以增加介于90度至180度间的量至该时脉信号的相位上。

9.根据权利要求8所述的时脉与数据还原电路，其特征在于，该数据还原模块包含一感应放大正反器或一闩锁器。

10.根据权利要求8所述的时脉与数据还原电路，其特征在于，该静态相位内插器的该些相位选择开关单元包含：

数个第一反相器，并联于一输出节点以及用以接收具有一第一相位的一第一时脉信号的一第一输入节点间；

数个第二反相器，并联于该输出节点以及用以接收具有一第二相位的一第二时脉信号的一第二输入节点间；

数个第一开关组件，耦接至该些第一反相器，以根据该相位码来选择性地分别开启该些第一反相器的数者；以及

数个第二开关组件，耦接至该些第二反相器，以根据该相位码来选择性地分别开启该些第二反相器的数者；

其中该静态相位内插器还包含具有耦接至该输出节点的一输入的一第三反相器，该些第一反相器与该些第二反相器中的每一者包含与一NMOS晶体管串联的一PMOS晶体管，且该些第一反相器与第二反相器中的每一者的该NMOS晶体管与PMOS晶体管之间设置有该些第一开关组件和第二开关组件中的其中一者，且该些第一开关组件与该些第二开关组件中所包含的NMOS晶体管与PMOS晶体管的尺寸是分别相同于与其耦接的反相器的NMOS晶体管与PMOS晶体管的尺寸。